KR102563085B1 - 반도체 장치 - Google Patents

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고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코
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Abstract

본 발명에서는, 실온에서의 밴드 갭이 1.2eV 이하인 n형 도전형을 갖는 반도체 결정의 표면에, 전자 농도가 1×1022㎝-3 미만인 재료를 포함하는 콘택트층을 직접 형성하는 것으로 하였다. 이에 의해, 콘택트층측으로부터 반도체 표면측으로의 파동 함수의 침출(penetration)이 억제되고, 그 결과, 페르미 레벨 피닝 현상에 기인하는 장벽 φB의 발생이 억제되어, 보다 저항률이 낮은 오믹성이 높은 접촉을 실현할 수 있다.

Description

반도체 장치
본 발명은, n형 도전형을 갖는 반도체 결정의 표면에 형성되는 오믹성이 높은 접촉의 (낮은 쇼트키 장벽 φB를 갖는) 콘택트 구조에 관한 것이다.
반도체 장치(디바이스)에는 전극이 필수이며, 반도체 표면과의 오믹성 접촉을 실현하여, 콘택트 저항을 최대한 낮출 필요가 있다. 이를 위해서는, 통상 이하의 2종류의 방법이 취해진다. 제1 방법은, 반도체측의 불순물 농도를 올려, 금속 중의 전자가 터널 효과를 통해 반도체측으로 출입하는 상황을 구축하는 것이다. 제2 방법은, 전극의 재료로서, 반도체 재료 표면에 오믹 접촉할 수 있는 일함수를 갖는 재료를 선택하는 것이다.
그러나, 반도체 결정의 도전형이 n형인 경우, 설령 이론상은 오믹 접촉할 것인 일함수를 갖는 금속을 선택해도, 대부분의 경우, 쇼트키 접촉해 버리는 것이 알려져 있다. 이 현상은, 소위 「페르미 레벨 피닝」에 의한 것으로 생각되고 있다.
쇼트키 이론에 의하면, n형 반도체와 금속의 접촉면(접합면)에 발생하는 쇼트키 장벽 φB는, 금속의 일함수 φM과 n형 반도체의 전자 친화력 φX의 차(φM-φX)에 의해 부여되는 것으로 되어 있다. 그러나, 대부분의 경우, 쇼트키 이론에 의한 에너지 장벽과 실제의 쇼트키 장벽은 일치하지 않는다. 이와 같은 현상은, 페르미 레벨이 마치 「핀 고정」된 것에 의한 효과와 같이 보이기 때문에, 페르미 레벨 피닝이라 불리고 있다. 이 페르미 레벨 피닝은, Si는 물론, Ge 등의 대부분의 반도체와 금속의 접합에서 나타나는 현상이다. 여기서, φM, φχ, φB 각각의 단위는 [V]로 한다.
n형 반도체와 전극 재료의 접합 계면에 있어서의 콘택트 저항률 ρC는, 쇼트키 장벽 φB 및 접합 계면 영역의 단위 체적당의 도너 농도 ND와, 하기 식 1의 관계에 있다. 또한, 식 중의 λ는 상수이다.
Figure 112019031985415-pct00001
즉, n형 반도체와 전극 재료의 오믹 접합 계면을 형성하고, 콘택트 저항률 ρC를 낮추기 위해서는, 쇼트키 장벽 φB를 낮게 하거나, 접합 계면 영역의 도너 농도 ND를 높게 하면 된다.
그러나, 접합 계면 영역의 도너 농도 ND를 높게 하기 위해서는 열평형 상태에서는 고용한이라는 한계가 있고, 통상은 그 고용한 가까이까지 농도는 올라가 있어, 그 이상으로 높게 할 수는 없다. 한편, 상술한 바와 같이, n형 반도체의 경우에는 특히, 페르미 레벨 피닝 현상에 의해, 쇼트키 장벽 φB를 원하는 정도로까지 충분히 낮게 할 수 없다.
또한, 반도체 소자의 미세화에 수반하여 콘택트의 면적도 작아져, 상기 식 1로부터 용이하게 알 수 있는 바와 같이, 콘택트 면적을 S라 하면 실제의 콘택트 저항 Rc는 ρC/S가 되어, 동일한 ρC를 사용한 경우에서도 미세화와 함께 급격하게 상승하게 되어, 반도체 소자 본래의 성능 향상을 실효적으로 저해하게 된다. 즉, 반도체 소자를 미세화해도 드레인 전극·소스 전극간 전체 저항에 대한 콘택트 저항의 비율을 증가시키지 않기 위해서는, ρC 그 자체를 축소하는 것이 강하게 요구되고 있다.
따라서, 앞서 설명한 바와 같이 n형 반도체와 전극 재료의 접합 계면 영역에 높은 도너 농도 ND를 갖는 반도체층을 형성함으로써 오믹 접촉을 실현하는 시도도 이루어져 왔다(특허문헌 1 : 일본 특허 공개 제2012-124483호 공보나 특허문헌 2 : 일본 특허 공개 제2014-41987호 공보를 참조).
예를 들어, 특허문헌 2에는, n형 Ge와 금속 전극 사이에서 페르미 레벨 피닝 현상에 의해 금속으로부터 n형 Ge 방향으로 흐르는 전자에 대하여 장벽 φB가 발생하고, 이 결과로서 접촉 저항이 높아지는 것이 알려져 있고, n형 Ge와 금속 전극 사이에, 전자 농도(캐리어 농도)를 높인 n형 Ge층을 삽입하면 공핍층이 극도로 좁아져, 전자가 터널링되어, 오믹 접촉이 될 것이 예상된다는 취지의 기재가 있고, 저렴한 프로세스에 의해, 전극층과 n-Ge층의 접촉 저항을 저감하는 n+형 Ge 반도체층 형성 방법 및 오믹 접촉 구조를 제공하는 것을 목적으로 하여, 전극용 금속층과 n형 Ge층 사이에, 전자 농도가 1019㎝-3 이상이며 두께가 2㎚ 이상인 n+형 Ge층을 형성한 것을 특징으로 하는 오믹 접촉 구조의 발명이 개시되어 있다.
일본 특허 공개 제2012-124483호 공보 일본 특허 공개 제2014-41987호 공보
V. Heine, "Theory of Surface States," Phys. Rev. 138, A1689 (1965) S. M. Sze, Physics of Semiconductor Devices, 2nd ed. Wiley, New York (1981) H. B. Michaelson, J. Appl. Phys. 48, 4729 (1977).
그러나, 특허문헌 1이나 특허문헌 2에 개시된 방법과 같이, n형 반도체와 전극 재료의 접합 계면 영역에 높은 도너 농도 ND를 갖는 반도체층을 형성하는 경우에는, 상기 고도너 농도의 반도체층을 형성하기 위한 공정이 필요로 되기 때문에, 반도체 디바이스의 제조 비용의 상승을 초래하는 결과가 된다. 또한, 열평형 상태에서 실현되는 고용한 이상의 도너를 반도체 중에 도입함으로써, 새로운 결함이 도입되게 되는 경우가 많아, n+/p 접합의 역바이어스 누설 전류가 현저하게 증대될 것이 우려된다.
따라서, n형 반도체측의 접합 계면 영역에 새로운 반도체층을 일부러 형성하는 것이 아니라, n형 반도체의 표면에 접합되는 전극 재료의 선택 그 자체에 의해, 오믹성이 높은 접촉을 실현하는 것이 바람직하다. 또한, n형 반도체측의 접합 계면 부근의 고농도의 도너층의 배치에 더하여, φB가 작은 전극을 실현함으로써, 상기 식 1에 따라서 콘택트 저항률을 크게 감소시킬 수 있는 것이 기대된다.
상술한 과제를 해결하기 위해, 본 발명에 관한 반도체 장치는, 실온에서의 밴드 갭이 1.2eV 이하인 n형 도전형을 갖는 반도체 결정의 표면에, 전자 농도가 1×1022㎝-3 미만인 재료를 포함하는 콘택트층이 직접 형성되어 있는 콘택트 구조를 구비하고 있는 것을 특징으로 한다.
바람직하게는, 상기 반도체 결정은, Si, Ge, 혹은 Si와 Ge의 화합물(SixGey) 중 어느 것이다.
어떤 양태에서는, 상기 반도체 결정은 Ge이며, 상기 콘택트층은 Gd, Y, Ho, Er, Yb 중 어느 것인 게르마늄화물 혹은 Bi를 주성분으로 하는 재료를 포함한다.
또한, 어떤 양태에서는, 상기 반도체 결정은 Si이며, 상기 콘택트층은 Bi를 주성분으로 하는 재료를 포함한다.
또한, 상기 콘택트층은, 상기 반도체 결정의 표면 영역의 도너 농도가 1×1018㎝-3 이하인 경우에 있어서 오믹성이 높은 접촉을 취할 수 있는 재료를 선택할 수도 있다. 종래의 구조의 것에서는, 도너 농도가 1×1018㎝-3 이하라는 저농도의 경우에는, 오믹 접촉을 얻는 것이 곤란하였던 것에 반해, 본 발명의 구조에 있어서는, 상기의 낮은 도너 농도의 경우에서도 오믹 접촉을 얻을 수 있다.
본 발명에 관한 반도체 장치가 구비하는 콘택트 구조는, 상기 콘택트층 상에 금속층을 구비하고 있는 양태로 할 수도 있다.
본 발명에 관한 반도체 장치는, 상기 반도체 결정이 Si 혹은 Ge인, n채널 MOSFET이다.
본 발명에 따르면, 실온에서의 밴드 갭이 1.2eV 이하인 n형 도전형을 갖는 반도체 결정의 표면에, 전자 농도가 1×1022㎝-3 미만인 재료를 포함하는 콘택트층을 직접 형성하는 것으로 하였으므로, 콘택트층측으로부터 반도체 표면측으로의 파동 함수의 침출이 억제되고, 그 결과, 페르미 레벨 피닝 현상에 기인하는 장벽 φB의 발생이 억제되어, 오믹성이 높은 접촉을 실현할 수 있다.
도 1은 성막 후의 적층 상태(A) 및 열처리 후의 적층 상태(B)를 개념적으로 설명하기 위한 도면이다.
도 2는 원소 금속/n-Ge 접합의 J-V 특성(A) 및 금속 저마나이드/n-Ge 접합의 J-V 특성(B)을 도시하는 도면이다.
도 3은 Gd 저마나이드/n-Ge 접합 및 Ho 저마나이드/n-Ge 접합에 대하여, 포화 전류 밀도 Js의 온도 의존성으로부터 쇼트키 장벽(φb)과 그 균일성에 대하여 조사한 결과를 도시하는 도면이다.
도 4는 FLP 완화의 정도의 n-Ge의 결정 면방위 의존성을 조사한 결과를 도시하는 도면이다.
도 5는 콘택트층으로서 사용한 재료마다의 쇼트키 장벽의 높이의 측정값이다.
도 6은 Bi계 재료/n-Si 접합 계면에 있어서의 FLP의 완화에 대하여 조사한 결과를 도시하는 도면이다.
도 7은 Gd 저마나이드/n-Ge 접합에 있어서의 쇼트키 장벽 높이의, 콘택트층으로서의 Gd 저마나이드(GdGex)의 두께 의존성을 조사한 결과를 도시하는 도면이다.
이하에, 도면을 참조하여, 본 발명에 관한 콘택트 구조에 대하여 설명한다.
전술한 바와 같이, Si나 Ge 등의 대표적인 반도체 결정을 사용하여 반도체 장치를 제작할 때, 오믹성이 높은 접촉의 콘택트 구조를 형성하는 경우, 전극으로서 사용하는 금속 재료의 일함수를 변화시켜도, 페르미 레벨 피닝 현상에 의해, 원하는 오믹성을 실현하는 것이 곤란하고, 이 곤란함은 특히, n형의 도전형의 반도체 결정에 있어서 현저하다.
또한, 반도체의 밴드 갭이 큰 경우에는, 이러한 현상은 그다지 현저한 것은 아니다. 따라서, n형이며 또한 실온에서의 밴드 갭이 대략 1.2eV 이하인 반도체 결정에 오믹성이 높은 접촉을 실현할 때에, 페르미 레벨 피닝 현상을 여하히 억제할지가 현실적인 과제가 되고 있다.
본 발명자들은, 이 문제를 해결하는 데 있어서, 콘택트층측으로부터 반도체 결정측으로의 전자(파동 함수)의 침출을 억제함으로써, 페르미 레벨 피닝의 영향을 현저하게 억제할 수 있지 아닐까라고 생각하고, 본 발명을 이루기에 이르렀다.
페르미 레벨 피닝의 기원에 관해서는 많은 논의가 있지만, 어느 경우에 있어서도 계면 다이폴층이 형성되고, 그 크기는 다이폴 밀도와 각 다이폴의 강도에 의해 결정된다고 생각된다. V. Heine의 반도체 계면의 준위에 대한 논의에 기초하여, 그 후, 페르미 레벨 피닝 현상을 설명하기 위해, 금속 유기 준위 이론(Metal Induced Gap States : MIGS 모델)이 제창되어 있다(비특허문헌 1 : "Theory of Surface States," Phys. Rev. 138, A1689 (1965)).
이 MIGS 이론에서는, 상이한 밴드 구조를 갖는 금속과 반도체의 접합 계면에 있어서의 파동 함수의 정합성(페르미면의 정합성)을 문제로 한다. 금속과 반도체의 접합 계면에는 밴드 갭의 비정합성이 발생하기 때문에, 금속의 파동 함수는 밴드 갭 중에서 감쇠된다. 구체적으로는, 접합 계면에 존재하는 포텐셜 장벽 중에 있어서, 파동 함수(사인파)가 지수 함수적으로 감쇠되게 되고, 바꾸어 말하면, 반도체의 밴드 갭 중에, 금속의 파동 함수가 침출된 상태가 된다. 그리고, 이 파동 함수의 침출의 정도가 클수록, 페르미 레벨 피닝 현상이 현저해진다.
본 발명자들은, 상기 MIGS 이론에 기초하면, 상술한 파동 함수의 침출의 정도를 현저하게 낮게 억제하는 것으로 하면, 페르미 레벨 피닝 현상도 현저하게 억제되어, 오믹성이 높은 접촉을 용이하게 얻는 것이 가능해질 것으로 생각하였다.
그리고, 파동 함수의 침출의 정도를 현저하게 낮게 억제하기 위해서는, 콘택트층으로서 사용하는 재료 중의 전자 농도를 낮게 설계하는 것이 효과적이라는 지견에 이르렀다.
본 발명자들의 단순한 자유 전자 모델에서의 계산에 의하면, 콘택트층과 반도체의 밴드 갭이 소정의 값인 경우, 콘택트층측으로부터의 반도체 결정측으로의 파동 함수의 침출량(Δntransfer)은, 콘택트층으로서 사용하는 재료 중의 자유 전자 농도(n)의 1/3 내지 2/3승에 비례한다(Δntransfer∝n1/3 내지 2/3). 일반적인 금속 재료 중의 전자 농도는 1022 내지 1023㎝-3이기 때문에, 콘택트층으로서 사용하는 재료 중의 전자 농도를 낮게 설계함으로써, 콘택트층측으로부터의 반도체 결정측으로의 파동 함수의 침출량을 현저하게 억제하는 것이 가능해진다. 따라서, 본 발명자들은, 이와 같은 조건을 만족시키는 재료로서, 종래의 금속이 아니라, 당해 반도체와 금속의 화합물(Ge의 경우에는 저마나이드, Si의 경우에는 실리사이드), 혹은 반금속이나 도전성 산화물과 같은 도전성을 갖는 재료에 주목하기로 한 것이다.
그리고, 본 발명자들의 검토에 의하면, 실온에서의 밴드 갭이 1.2eV 이하인 n형 도전형을 갖는 반도체 결정의 표면에 직접 형성하는 콘택트층의 재료로서, 전자 농도가 1×1022㎝-3 미만인 도전성을 갖는 재료를 선택하면, 오믹성이 높은 접촉 특성을 나타내는 콘택트 구조가 얻어진다는 결과가 얻어졌다.
여기서, 본 명세서 중에서는, 이종 재료의 접합 영역에 있어서, -0.5V 내지 +0.5V의 범위에서 전압을 변화시켰을 때에 전류가 ±10％의 범위에서 선형으로 변화되는 것을, 「오믹성이 높은 접촉」이라 정의한다.
실온에서의 밴드 갭이 1.2eV 이하인 반도체 결정으로서는, Si, Ge, Si와 Ge의 화합물(SixGey)을 예시할 수 있다.
상술한 반도체와 콘택트층 재료의 조합으로서는, 반도체 결정이 Ge이며, 콘택트층이 Gd, Y, Ho, Er, Yb 중 어느 것인 게르마늄화물 혹은 Bi를 주성분으로 하는 도전성을 갖는 재료를 예시할 수 있다.
또한, 반도체 결정이 Si이며, 콘택트층이 Bi를 주성분으로 하는 재료인 조합도 예시할 수 있다.
또한, 반도체 결정의 표면 영역의 도너 농도가 높아, 콘택트층과의 접합 계면에서의 전자 농도가 충분히 높으면, 본래 오믹 접촉성을 얻을 수는 있지만, 종래의 구조에서는, 도너 농도가 1×1018㎝-3 이하라는 저농도의 경우에는 오믹 접촉을 얻는 것이 곤란하였다. 이에 반해, 본 발명의 구조에 있어서는, 도너 농도가 1×1018㎝-3 이하라는 저농도의 경우에서도 오믹성이 높은 접촉을 취할 수 있기 때문에, 이와 같은 콘택트층의 설계 혹은 선택은 매우 중요한 기술이 된다. 특히, 고농도층의 실현이 어려운 경우에도 이 효과가 얻어지는 것은, 디바이스에의 적용 범위를 크게 확대하게 된다.
이와 같은 콘택트 구조는, 상술한 콘택트층 상에 금속층을 구비하고 있는 양태로 해도 되는 것은 물론이다.
이와 같은 콘택트 구조를 구비하는 반도체 장치는, 예를 들어 반도체 결정이 Si 혹은 Ge인, C-MOS에 있어서의 n채널 MOSFET여도 된다.
실시예
[금속 저마나이드/n-Ge 접합 계면에 있어서의 FLP의 완화]
상술한 바와 같이, 페르미 레벨 피닝(FLP)의 기원에 관해서는 많은 논의가 있지만, 어느 경우에 있어서도 계면 다이폴층이 형성되고, 그 크기는 다이폴 밀도와 각 다이폴의 강도에 의해 결정된다고 생각된다.
본 실시예에서는, 금속과 Ge의 화합물을 형성함으로써 전자 농도가 낮은 금속을 형성하고, 침출량을 변화시킴으로써, 다이폴의 강도와 밀도를 변화시켜, n-Ge와의 접합 계면과의 사이에 발생하는 FLP에 대하여 계통적으로 조사하였다.
도너 농도가 1016/㎤ 레벨인 n형의 (100)Ge 기판 상에, 두께가 30㎚인 각종 금속(Gd, Ho, Er, Yb, Ti, Co, Pt)의 막을 증착 성막하고, 그 위에 아몰퍼스 Ge의 막을 20㎚의 두께로 증착 성막하였다. 그 후, 진공 중(대략 10-5Pa 정도)에서, 500℃에서 30분간의 열처리를 행하여, 금속-Ge 화합물/n-Ge 접합을 형성하였다. 이들 각 시료는 모두, X선 회절법에 의해, 상기 열처리에 의해 다결정 저마나이드가 형성된 것이 확인되었다. 또한, 비교를 위해, 상기 각 금속의 성막만을 행하고, 열처리를 행하지 않은 시료도 제작하였다. 그리고, 이들 시료에 대하여, 접합 계면의 쇼트키 특성을 평가하였다.
도 1은 상기 성막 후의 적층 상태(도 1의 (A)) 및 열처리 후의 적층 상태를 개념적으로 설명하기 위한 도면(도 1의 (B))이다. 성막 후에는, n형의 (100)Ge 기판(10)의 표면 상에, 금속막(20)과 아몰퍼스 Ge의 막(30)이 적층된 상태에 있었던 것이, 500℃에서 30분간의 열처리 후에는, 금속막(20)과 아몰퍼스 Ge의 막(30)이 금속 저마나이드막(40)이 되어, Ge 기판(10)의 표면 상에 직접, 금속 저마나이드막(40)이 접합된 상태가 된다.
또한, 도 2는 원소 금속/n-Ge 접합의 실온에서의 J-V 특성(도 2의 (A)) 및 금속 저마나이드/n-Ge 접합의 실온에서의 J-V 특성(도 2의 (B))을 도시하는 도면이다. 우선, 도 2의 (A)와 도 2의 (B)의 비교로부터, 금속 저마나이드/n-Ge 접합으로 함으로써, 오믹성이 향상된 것이 명료하게 파악된다.
또한, 도 2의 (B) 중에 도시한 7종의 금속 저마나이드/n-Ge 접합을 비교하면, 상대적으로 낮은 일함수를 갖는 금속(Gd, Ho, Er, Yb)으로 형성한 금속 저마나이드에 있어서의 n-Ge와의 접합에 있어서, 오프 전류, 포화 전류 밀도(Js : V=0에 있어서의 J의 외삽치)의 증대가 확인되었다. 또한, 상기 Gd, Ho, Er, Yb 이외에도, Y의 저마나이드 및 Bi를 주성분으로 하는 재료에 있어서도 마찬가지의 효과가 얻어졌다.
도 3은 Gd 저마나이드/n-Ge(GdGex/n-Ge) 접합 및 Ho 저마나이드/n-Ge(HoGex/n-Ge) 접합에 대하여, 포화 전류 밀도 Js의 온도 의존성으로부터 쇼트키 장벽(φb)과 그 균일성에 대하여 조사한 결과를 도시하는 도면이다.
이 도면에 도시한 온도 의존성을 나타내는 직선의 기울기로부터, 쇼트키 장벽(φb)은, Gd 저마나이드/n-Ge 접합에 대해 0.42eV, Ho 저마나이드/n-Ge 접합에 대해 0.43eV로 어림된다. 또한, 이 직선의 절편으로부터 어림되는 리처드슨 상수는, 비특허문헌 2에 있는 값 143A/㎠/K2에 거의 일치한다. 이 사실은, 국소적인 장벽 저하에 의한 누설이 아니라 균일하게 쇼트키 장벽이 형성되어 있는 것을 나타내고 있다.
이들 결과로부터, 금속 저마나이드/n-Ge 접합 계면에 있어서는, 형성되는 다이폴의 밀도가 감소되고, 그 결과, FLP의 완화가 일어난 것으로 생각된다.
[n-Ge에 있어서의 FLP 완화의 면방위 의존성]
도 4는 상술한 FLP 완화의 정도의, n-Ge의 결정 면방위 의존성을 조사한 결과를 도시하는 도면이다. 시료로서, (111), (100), (110)을 주면으로 하는 n-Ge 기판 상에 Gd 저마나이드를 형성하여, Gd 저마나이드/n-Ge 접합을 형성하였다.
도 4의 (A)에 도시한 실온에서의 J-V 특성으로부터, 상술한 FLP 완화는, (111)면에 있어서 특히 현저하다. 또한, 도 4의 (B)에 도시한 온도 의존성을 나타내는 직선의 기울기로부터, 본 실시예의 것의 쇼트키 장벽(φb)은, Gd 저마나이드/(111)n-Ge 접합에 대해 0.32eV, Gd 저마나이드/(100)n-Ge 접합에 대해 0.42eV, Gd 저마나이드/(110)n-Ge 접합에 대해 0.53eV로 어림되어, 균일하게 쇼트키 장벽이 형성되어 있는 것도 파악된다.
도 5에, 쇼트키 장벽의 높이의, n-Ge 기판 상에 형성한 콘택트층의 재료 의존성을 정리하였다. 도면 중의 좌측에, 순수한 단원소 금속 재료의 콘택트층을 n형 Ge(100)면 상에 형성한 경우의 쇼트키 장벽 높이를 나타내고 있고, 도면 중의 우측에, 상기 단원소 금속의 저마나이드(금속-Ge 화합물)를 포함하는 콘택트층을, n형 Ge(100)면 상 및 n형 Ge(111)면 상에 형성한 경우의 쇼트키 장벽 높이를 나타내고 있다. 상술한 바와 같이, 금속 재료로 콘택트층을 형성한 경우에 비해, 저마나이드화한 재료를 포함하는 콘택트층을 형성한 경우에는, 쇼트키 장벽이 낮아지는 경향이 명료하게 파악된다. 또한, n-Ge 기판의 주면이 (111)인 경우에는, 주면이 (100)인 경우에 비해, 쇼트키 장벽이 낮아지는 경향이 있다.
[Bi계 재료/n-Si 접합 계면에 있어서의 FLP의 완화]
도 6은 반도체 결정을 n-Ge 대신에 n-Si로 한 경우의, Bi계 재료/n-Si 접합 계면에 있어서의 FLP의 완화에 대하여 조사한 결과를 도시하는 도면이다. 이 도면에서 도시한 n-Si의 면방위는 (100)이고, 이 Si 기판 상에 콘택트층으로서 Bi를 형성하여, Bi/n-Si 접합을 형성하였다. 또한, 비교를 위해, Gd/n-Si 접합 및 Al/n-Si 접합에 대해서도 시료 제작하였다.
도 6에 도시한 실온에서의 J-V 특성으로부터, Al 콘택트층, Gd 콘택트층, Bi 콘택트층의 순으로, 접합 계면에 있어서의 FLP의 완화가 강해지고 있으며, 특히 Bi 콘택트층(Bi/n-Si 접합)의 경우에는 대략 완전한 오믹성이 얻어졌다.
이들 금속 중의 자유 전자 농도는, Al에 있어서 2×1023㎝-3, Gd에 있어서 6×1023㎝-3, Bi에 있어서 1016 내지 1017㎝-3이며, 한편 일함수에 관해서는 Al에 있어서는 4.3V, Gd에 있어서 3.1V, Bi에 있어서 4.2V의 값이 보고되어 있다(비특허문헌 3 참조). Bi와 Al은 거의 동일한 일함수를 갖지만, 자유 전자 밀도가 낮은 Bi에서는 접합 계면에 있어서의 FLP의 정도가 현저하게 약해져, 쇼트키 장벽의 높이에 관하여 Bi는 거의 Gd의 경우나 그 이하의 일함수의 경우에 가까운 것이 명료하게 파악된다.
[콘택트층의 박막화]
도 7은 Gd 저마나이드/n-Ge 접합에 있어서의 쇼트키 장벽(배리어 높이)의, 콘택트층으로서의 Gd 저마나이드(GdGex)의 두께 의존성을 조사한 결과를 도시하는 도면이다. 또한, 이 도면에 도시한 예에서는, 기판은 주면이 (111)면인 Ge이다. 쇼트키 장벽 높이는, 콘택트층의 두께가 대략 4㎚를 초과하면 대략 일정한 낮은 값을 나타내고 있어, 양호한 오믹 접촉이 얻어졌다.
상술한 바와 같이, 본 발명에 따르면, 실온에서의 밴드 갭이 1.2eV 이하인 n형 도전형을 갖는 반도체 결정의 표면에, 전자 농도가 1×1022㎝-3 미만인 재료를 포함하는 콘택트층을 직접 형성하는 것으로 하였으므로, 콘택트층측으로부터 반도체 표면측으로의 파동 함수의 침출이 억제되고, 그 결과, 페르미 레벨 피닝 현상에 기인하는 장벽 φB의 발생이 억제되어, 오믹성이 높은 접촉을 실현할 수 있다.
또한, 본 발명을 실시할 때에, 상기 콘택트층 상에 금속층을 구비하고 있는 양태로 할 수 있는 것은 물론이다.
본 발명에 관한 콘택트 구조는, C-MOS를 비롯한 반도체 장치에 있어서 매우 유용하다.
본 발명에 따르면, 콘택트층측으로부터 n형 반도체 표면측으로의 파동 함수의 침출이 억제되고, 그 결과, 페르미 레벨 피닝 현상에 기인하는 장벽 φB의 발생이 억제되어, 오믹성이 높은 접촉을 실현할 수 있다.
10 : n형 Ge 기판
20 : 금속막
30 : 아몰퍼스 Ge의 막
40 : 금속 저마나이드막

Claims (8)

  1. 실온에서의 밴드 갭이 1.2eV 이하인 n형 도전형을 갖는 반도체 결정의 표면에, 전자 농도가 1×1022㎝-3 미만인 재료를 포함하는 콘택트층이 직접 형성되어 있는 콘택트 구조를 구비하고 있고,
    상기 반도체 결정의 표면 영역의 도너 농도가 1×1018㎝-3 이하인 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 결정은, Si, Ge, 혹은 Si와 Ge의 화합물(SixGey) 중 어느 것인 반도체 장치.
  3. 제1항에 있어서,
    상기 반도체 결정은 Ge이며, 상기 콘택트층은 Gd, Y, Ho, Er, Yb 중 어느 것인 게르마늄화물 혹은 Bi를 주성분으로 하는 재료를 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 반도체 결정은 Si이며, 상기 콘택트층은 Bi를 주성분으로 하는 재료를 포함하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 콘택트층 상에 금속층을 구비하고 있는 반도체 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 장치는, 상기 반도체 결정이 Si 혹은 Ge인, n채널 MOSFET인 반도체 장치.
  7. 실온에서의 밴드 갭이 1.2eV 이하인 n형 도전형을 갖는 반도체 결정의 표면에, 전자 농도가 1×1022cm-3 미만인 재료를 포함하는 콘택트층이 직접 형성되어 있는 콘택트 구조를 구비하고 있고, 상기 반도체 결정은 Ge이며, 상기 콘택트층은 Gd, Y, Ho, Er, Yb 중 어느 것인 게르마늄화물 혹은 Bi를 주성분으로 하는 재료를 포함하는 반도체 장치.
  8. 실온에서의 밴드 갭이 1.2 eV이하인 n형 도전형을 갖는 반도체 결정의 표면에, 전자 농도가 1×1022cm-3 미만의 재료를 포함하는 콘택트층이 직접 형성되어 있는 콘택트 구조를 구비하고 있고, 상기 반도체 결정은 Si이며, 상기 콘택트층은 Bi를 주성분으로 하는 재료를 포함하는 반도체 장치.
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