CN108140665A - 多阻抗关联电子开关结构 - Google Patents

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CN108140665A CN201680057845.1A CN201680057845A CN108140665A CN 108140665 A CN108140665 A CN 108140665A CN 201680057845 A CN201680057845 A CN 201680057845A CN 108140665 A CN108140665 A CN 108140665A
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Abstract

所提出的装置包括位于集成电路结构(400)的金属化层(440)之间的关联电子开关(455,475)，其中，关联电子开关包括，尤其是在三维存储器阵列配置中，基本不同的阻抗特性的一种或多种关联电子材料。

Description

多阻抗关联电子开关结构
技术领域
本技术一般地涉及关联电子开关器件，尤其涉及包括具有不同的阻抗特性的关联电子开关器件的集成电路结构。
背景技术
例如，可以在各种电子器件类型中找出诸如，电子开关器件的集成电路器件。例如，存储器和/或逻辑器件可以包括可以用在计算机、数字相机、蜂窝电话、平板设备、个人数字助理等中的电子开关。设计者在考虑任意特定应用的适用性时可能感兴趣的、与电子开关器件(例如，可以包括在存储器和/或逻辑器件中的电子开关器件)有关的因素可以包括例如，物理尺寸、存储密度、工作电压、和/或功率消耗。设计者可能感兴趣的其他示例因素可以包括制造成本、制造容易、可缩放性、和/或可靠性。另外，貌似存在对于展现出较低功率和/或较高速度的特性的存储器和/或逻辑器件的不断增长的需求。
附图说明
在附图中通过示例示意性地示出了本技术，其中：
图1a示出了包括关联电子材料的关联电子开关器件的示例实施例的框图；
图1b描绘了关联电子开关的示例符号；
图2是关联电子开关的等效电路的示意图；
图3示出了关联电子开关的电流密度与电压的图表；
图4a至图4f示出了在形成包括一个或多个关联电子开关的集成电路的示例技术期间的一部分的截面图；
图5a至图5g示出了在形成包括一个或多个关联电子开关的集成电路的示例技术期间的一部分的截面图；
图6是描绘了包括一个或多个关联电子开关的示例集成电路的一部分的截面图的图示；
图7是描绘了包括一个或多个关联电子开关的示例集成电路的一部分的截面图的图示；
图8是描绘了包括一个或多个关联电子开关的示例集成电路的一部分的截面图的图示；
图9a至图9e示出了在形成包括一个或多个关联电子开关的集成电路的示例技术期间的一部分的截面图；以及
图10描绘了包括关联电子开关器件的交叉点阵列的示例可编程结构。
具体实施方式
在下面的详细描述中参考形成本说明书一部分的附图，其中，相同的标号可以贯穿全文指定相同的部分，以指示相应的和/或相似的组件。应该理解的是，例如，为了图示的简单和/或清楚，图中所示的组件不一定是按比例绘制的。例如，可以相对于其他组件放大一些组件的尺寸。另外，将理解的是，可以利用其他实施例。进一步地，可以在不偏离请求保护的主题的条件下做出各种结构和/或其他修改。还应该注意的是，诸如，上、下、上方、下方之类的方向和/或参照可以用来方便附图的讨论和/或而不用于限制所请求保护的主题的应用。因此，下面的详细描述不应该被认为限制请求保护的主题和/或等同物。
贯穿说明书对一种实施方式、实施方式、一个实施例、实施例、和/或相似用语的引用意味着，结合特定实施方式和/或实施例描述的特定特征、结构、和/或特性被包括在请求保护的主题的至少一种实施方式和/或至少一个实施例中。因此，贯穿说明书的不同位置出现的这种短语不一定用于指代所描述的相同的实施方式或者任意一种特定的实施方式。另外，将理解的是，所描述的特定特征、结构、和/或特性能够以各种方式被结合在一种或多种实施方式中，因此落入期望的保护范围。当然，在一般情况下，这些和其他问题随着上下文变化。因此，描述和/或使用的特定上下文提供了有关所描绘的推论的有帮助的导引。
如这里所使用的，一般使用术语“耦合”、“连接”、和/或类似术语。应该理解的是，这些术语不用作同义词。相反，“连接”一般用来表示两个或多个组件例如，直接物理(包括电)接触；同时，“耦合”一般用来表示两个或多个组件潜在地直接物理(包括电)接触；但是，“耦合”一般也可以用来表示两个或多个组件不一定直接接触，但是能够协同工作和/或交互。术语“耦合”例如，在适当的上下文中，一般还可以被理解为表示非直接连接。
这里使用的“和”、“或”、“和/或”、和/或类似术语包括各种含义，一般认为这些含义至少部分地取决于使用这些术语的特定上下文。一般，“或”如果被用来关联列表，则A、B、或C将以包含性的含义用来表示A、B、和C，或者A、B、或C将以排他性的含义用来表示A、B、或C。另外，术语“一个或多个”和/或类似术语被用来描述单数形式的任意特征、结构、和/或特性，和/或也可以用来描述多个特征、结构、和/或特性和/或它们的一些其他组合。类似地，术语“基于”和/或类似术语被理解为不一定表示排他的因素集合，而是允许不一定被明确描述的附加因素的存在。当然，对于上面的所有内容，描述和/或使用的特定上下文提供了有关将描绘的推论的有帮助的导引。应该注意的是，下面的描述仅提供了一个或多个说明性示例，请求保护的主题不限于该一个或多个说明性示例；但是，描述和/或使用的特定上下文提供了有关将描绘的推论的有帮助的导引。
本公开的特定实施例结合关联电子材料(CEM)来形成例如，存储器和/或逻辑器件中的关联电子开关(CES)。CES器件还可以用在诸如，滤波器电路、数据变换器、锁相环电路、以及高速收发信机的各种其他电子电路类型中，尽管请求保护的主题的范围在这些方面不做限制。在本上下文中，CES可以展现出由电子关联而不是固态结构相变(例如，相变存储器(PCM)器件中的结晶/非晶或电阻性RAM器件中的丝状形成和传导)产生的基本上很突然的导体/绝缘体过渡。在一个实施例中，CES中的基本上很突然的导体/绝缘体过渡可以响应于量子力学现象(例如，与融化/凝固或丝状形成相反)。如这里所使用的，术语“导电状态”、“低阻抗状态”、和/或“金属状态”可以互换，和/或有时可以被称为“导电/低阻抗状态”。类似地，术语“绝缘状态”和“高阻抗状态”在本文可以互换使用，和/或有时可以被称为“绝缘/高阻抗状态”。
关联电子开关材料在绝缘/高阻抗状态和导电/低阻抗状态之间的量子力学过渡可以被理解为莫特过渡(Mott transition)。在莫特过渡中，如果莫特过渡条件出现，则材料可以从绝缘/高阻抗状态切换到导电/低阻抗状态。莫特标准由(nC)1/3a≈0.26定义，其中，nC是电子浓度，并且a是波尔半径(Bohr radius)。当达到标准载流子浓度从而满足莫特标准时，莫特过渡将发生并且CES的状态将从高电阻/高电容状态(即，绝缘/高阻抗状态)变到低电阻/低电容状态(即，导电/低阻抗状态)。
莫特过渡可以由电子的局域化控制。当载流子被局域化时，电子之间的强库仑相互作用撕裂CEM的能带从而创建绝缘体。当电子不再被局域化时，弱库仑相互作用占上风并且能带撕裂被移除，从而产生金属(导电)能带。这有时候被解释为“拥挤的电梯”现象。当电梯里只有几个人时，人可以很容易地移动，这与导电/低阻抗状态类似。另一方面，当电梯达到某个人口集中度时，人不再能动，这与绝缘/高阻抗状态类似。但是，应该理解的是，提供该经典解释用于说明性的目的，与量子现象的所有经典解释一样，这只是不完全的类比，并且请求保护的主题不限于这方面。
另外，在一个实施例中，从绝缘/高阻抗状态到导电/低阻抗状态的切换除了会带来电阻的改变以外还可以带来电容的改变。例如，CES可以包括可变电容的属性和可变电阻的属性。即，CES器件的阻抗特性可以包括电容分量和电阻分量。例如，在金属状态，CEM可以具有基本上为零的电场，因此具有基本上为零的电容。类似地，在绝缘/高阻抗状态(其中，由于自由电子的密度较低，电子屏蔽会非常不完美)，外部电场可以穿透CEM，因此CEM将由于CEM的介电函数的物理改变而具有电容。因此，在一个实施例中，例如，CES从绝缘/高阻抗状态到导电/低阻抗状态的过渡会导致电容和电阻的改变。
在一个实施例中，CES器件可以响应于CES器件的大部分体积的CEM中的莫特过渡而切换阻抗状态。在一个实施例中，CES器件可以包括“体开关”。如这里所使用的，术语“体开关”至少指代例如，CES器件的响应于莫特过渡而切换阻抗状态的大部分体积的CEM。例如，在一个实施例中，CES器件的基本上所有的CEM都可以响应于莫特过渡，从绝缘/高阻抗状态切换到导电/低阻抗状态或者从导电/低阻抗状态切换到绝缘/高阻抗状态。在一个实施例中，CEM可以包括一种或多种过渡金属氧化物、一种或多种稀土氧化物、周期表的一种或多种f族元素的一种或多种氧化物、一种或多种稀土过渡金属氧化物钙石、钇、和/或镱，尽管请求保护的主题的范围在这方面不作限制。在一个实施例中，诸如CES器件之类的器件可以包括CEM，CEM包括一种或多种材料，这些材料是从包括铝、镉、铬、钴、铜、金、铁、锰、汞、钼、镍、钯、铼、钌、银、锡、钛、钒、以及锌(它们可以链接到诸如氧气或者其他类型的配体的正离子)或者它们的组合的群组中选择的，尽管请求保护的主题的范围不在这方面做限制。
图1a示出了包括诸如，夹在导电端子(例如，导电端子101和103)之间的CEM(例如，材料102)的CES器件的示例实施例100。在一个实施例中，CES器件(例如，CES器件100)可以包括可变阻抗器器件。如这里所使用的，术语“关联电子开关”和“可变阻抗器”可以互换。至少部分地通过在端子(例如，导电端子101和103)之间施加临界电压和临界电流，CEM(例如，材料102)可以在前述的导电/低阻抗状态和绝缘/高阻抗状态之间过渡。如前所述，可变阻抗器器件(例如，CES器件100)中的CEM(例如，材料102)会由于关联电子开关材料的量子力学过渡而在第一阻抗状态和第二阻抗状态之间过渡，该量子力学过渡是所施加的临界电压和所施加的临界电流的结果，如下面更详细地描述的。另外，如上所述，可变阻抗器器件(例如，可变阻抗器器件100)可以展现出可变电阻和可变电容的属性。
在特定实施例中，可变阻抗器器件(例如，CES器件100)可以包括可以在多个可检测的阻抗状态之间过渡的CEM，由于关联电子开关材料的量子力学过渡，该CEM可以至少部分地基于至少大部分CEM在绝缘/高阻抗状态和导电/低阻抗状态之间过渡而在多个可检测的阻抗状态之间过渡。例如，在一个实施例中，CES器件可以包括体开关，CES器件的基本上所有的CEM可以响应于莫特过渡而从绝缘/高阻抗状态切换到导电/低阻抗状态或者从导电/低阻抗状态切换到绝缘/高阻抗状态。在此上下文中，“阻抗状态”表示可变阻抗器器件的指示数值、符号、参数、和/或条件(仅给出了一些示例)的可检测状态。在一个特定实施例中，如下所述，可以至少部分地基于在读取和/或感测操作中在CES器件的端子上检测到的信号来检测CES器件的阻抗状态。在另一特定实施例中，如下所述，可以将CES器件置于特定的阻抗状态，来表示或存储特定的数值、符号、和/或参数和/或通过在“写入”和/或“编程”操作中横跨CES器件的端子施加一个或多个信号来实现CES器件的特定电容值。当然，请求保护的主题的范围不限于这里描述的特定示例实施例。
图1b描绘了可以例如，用在电路示意图中来表示CES/可变阻抗器器件的示例符号110。示例符号110用于向观看者提醒CES/可变阻抗器器件(例如，CES器件100)的可变电阻和可变电容属性。示例符号110不用于表示实际的电路图，而仅用作电路示意图符号。当然，请求保护的主题的范围在这些方面不做限制。
图2描绘了示例CES/可变阻抗器器件(例如，CES器件100)的等效电路的示意图。如上所述，CES/可变阻抗器器件可以包括可变电容和可变电阻二者的特性。即，CES/可变阻抗器器件(例如，CES器件100)的阻抗特性可以至少部分地取决于该器件的电阻和电容特性。例如，在一个实施例中，可变阻抗器器件的等效电路包括与可变电容器(例如，可变电容器220)并联的可变电阻器(例如，可变电阻器210)。当然，尽管在图2中将可变电阻器210和可变电容器220描绘为包括离散的组件，但是可变阻抗器器件(例如，CES 100)可以包括基本同质的CEM(例如，CEM102)，其中，CEM包括可变电容和可变电阻的特性。
下面的表1描绘了示例可变阻抗器器件(例如，CES器件100)的示例真值表。
电阻 电容 阻抗
Rhigh(Vapplied) Chigh(Vapplied) Zhigh(Vapplied)
Rlow(Vapplied) Clow(Vapplied)～0 Zlow(Vapplied)
表1-关联电子开关真值表
在一个实施例中，表1所示的示例真值表示出，可变阻抗器器件(例如，CES器件100)的电阻可以在低电阻状态和高电阻状态之间过渡，该高电阻状态至少部分是横跨CEM所施加的电压的函数。在一个实施例中，低电阻状态的电阻可以比高电阻状态的电阻低10到100000倍，尽管请求保护的主题的范围在这方面不做限制。类似地，表1示出可变阻抗器器件(例如，CES器件100)的电容可以在低电容状态和高电容状态之间过渡，在一个示例实施例中，低电容状态可以包括近似为零或者非常小的电容值，并且高电容状态至少部分是横跨CEM施加的电压的函数。另外，如表1所示，可变阻抗器器件从高电阻/高电容状态到低电阻/低电容状态的过渡可以表示为从高阻抗状态到低阻抗状态的过渡。类似地，从低电阻/低电容状态到高电阻/高电容状态的过渡可以表示为从低阻抗状态到高阻抗状态的过渡。
应该注意的是，可变阻抗器(例如，CES 100)不是电阻器，而是包括具有可变电容和可变电阻的属性的器件。在一个实施例中，电阻和/或电容值以及阻抗值至少部分地取决于所施加的电压。
图3示出了根据实施例的横跨CES器件(例如，示例CES器件100)的导电端子(例如，导电端子101和103)的电压与电流密度的图表。至少部分地基于施加到诸如可变阻抗器器件100的可变阻抗器器件(例如，在写入操作中)的端子的电压，可以将CEM(例如，CEM 102)置于导电/低阻抗状态或绝缘/高阻抗状态。例如，施加电压Vreset和电流密度Jreset可以将CES器件置于绝缘/高阻抗状态，并且施加电压Vset和电流密度Jset可以将CES器件置于导电/低阻抗状态。即，在一个实施例中，“设置”条件可以将可变阻抗器器件(例如，CES器件100)置于导电/低阻抗状态，并且“重置”条件可以将可变阻抗器器件(例如，CES器件100)置于绝缘/高阻抗状态。在将CES器件置于低阻抗状态或高阻抗状态之后，可以至少可以部分地通过在可变阻抗器器件(例如，CES器件100)的端子(例如，导电端子101和103)施加电压Vread(例如，在读取操作中)并检测电流或电流密度来检测CES器件的特定状态。
在一个实施例中，CES器件的CEM可以包括例如，任意过渡金属氧化物(TXO)，例如，钙钛矿、莫特绝缘体、电荷交换绝缘体、和/或安德森无序绝缘体(Anderson disorderinsulator)。在一个特定实施例中，CES器件可以由例如下述材料(用于提供数个示例)形成：氧化镍、氧化钴、氧化铁、氧化钇、以及诸如Cr掺杂钛酸锶、钛酸镧的钙钛矿、以及包括镨钙亚锰酸盐(praesydium calcium manganite)和镨镧亚锰酸盐(praesydium lanthanummanganite)的亚锰酸盐家族。在一个实施例中，包括具有不完整的d和f轨道壳的元素的氧化物可以展现出用在CES器件中的足够的阻抗切换属性。在一个实施例中，可以在不进行电成型的条件下制备CES。在不偏离请求保护的主题的条件下，其他实施例可以采用其他过渡金属化合物。例如，{M(chxn)2Br}Br2，其中，M可以包括Pt、Pd、或Ni，并且chxn包括1R、2R环己烷二胺，并且在不偏离请求保护的主题的范围的条件下可以使用其他这类金属复合物。
图1的CES器件可以包括包含过渡金属氧化物(TMO)可变阻抗材料在内的材料，但是应该理解的是这些仅仅是示例性的而不用于限制请求保护的主题的范围。特定实施方式还可以采用其他可变阻抗材料。氧化镍NiO被公开作为一种特定的TMO。在一个实施例中，这里讨论的NiO材料可以掺杂以外源性配体，这可以通过钝化接合部位并允许可调整的电压和阻抗来稳定可变阻抗属性。在一个特定实施例中，这里公开的NiO可变阻抗材料可以包括包含配体的碳，其可以由NiO(Cx)表示。这里，本领域技术人员可以通过平衡价态来确定对于任意具体的包含配体的碳以及任意具体的包含配体的碳与NiO的组合的x值。在其他特定示例实施例中，掺杂以外源性配体的NiO可以被表示为NiO(Lx)，其中，Lx是配体元素或复合物，并且x表示针对一个单位的NiO的配体的单位数目。在一个实施例中，本领域技术人员可以简单地通过平衡价态来确定对于任意具体的配体和任意具体的配体和NiO或任意其他过渡金属的组合的x值。
在一个实施例中，最初可以制造导电/低阻抗状态的CES器件。另外，在一个实施例中，CES器件可以是非易失性的，因为CES器件可以在进一步的编程被执行之前保持相应的阻抗状态。例如，根据一个实施例，如果施加足够的偏置(例如，超过能带撕裂电势)并且满足前述莫特条件(注入的电子空穴＝切换区域的电子)，则CES器件可以迅速通过莫特过渡从导电/低阻抗状态切换到绝缘体状态。这可以在图3的图表的点308处发生。在这点，电子不再被屏蔽并且变得局域化。这种关联撕裂能带从而形成绝缘体。当CES器件的CEM仍然处于绝缘/高阻抗状态时，电流可以通过空穴的传输生成。如果横跨CES器件的端子施加足够的偏置，则可以将电子注入金属-绝缘体-金属(MIM)器件的势垒上的MIM二极管。如果已经注入足够的电子并且横跨端子施加足够的电势以达到设置条件，则电子的增加可以屏蔽电子并移除电子的局域化，这可以使能带撕裂电势崩溃形成金属，从而将CES器件置于导电/低阻抗状态。
根据一个实施例，CES器件的CEM中的电流可以由至少部分地基于在写入操作期间限制的外部电流确定的外部施加的“钳制”条件控制，以达到设置条件从而将CES器件置于导电/低阻抗状态。外部施加的钳制电流还设置后续的重置条件电流密度要求。如图3的特定实施方式中所示，在点316处在写入操作期间施加以将CES器件置于导电/低阻抗状态的电流密度Jcomp可以确定在后续的写入操作中将CES置于绝缘/高阻抗状态的钳制条件。如图所示，在一个实施例中，随后可以通过在点308处在电压Vreset施加电流密度Jreset≥Jcomp，将CES器件的CEM置于绝缘/高阻抗状态，其中，Jcomp可以在外部施加。
因此，钳制电流(诸如，外部施加的钳制电流)可以设置用于莫特过渡的、CES器件的CEM中将被空穴“捕捉”的电子的数目。换言之，在写入操作中施加以将CES器件置于导电/低阻抗状态的电流可以确定用于随后使CES器件过渡到绝缘/高阻抗状态的、将注入到CES器件的CEM的空穴的数目。如下面更全面地讨论的，可以动态施加钳制电流。
如上面指出的，到绝缘/高阻抗状态的过渡可以在点308处响应于莫特过渡发生。如上面指出的，这样的莫特过渡可以发生在CES器件的CEM中的电子浓度n等于电子空穴的浓度p的条件下。该条件在满足下面的莫特标准时发生，该莫特标准由以下的表达式(1)表示：
其中：λTF是托马斯费米(Thomas Fermi)屏蔽长度，并且C是用于莫特过度的、大约等于0.26的常数。
根据一个实施例，图3所示的图表中的区域304中的电流或电流密度可以响应于来自横跨可变阻抗器器件(例如，CES器件100)的端子(例如，端子101和103)施加的电压信号的空穴注入而存在。这里，当横跨可变阻抗器器件(例如，CES器件100)的端子(例如，端子101和103)施加临界电压VMI时，空穴注入可以满足在电流IMI的导电到绝缘体过渡的莫特过渡标准。这可以根据如下的表达式(2)来模拟：
Q(VMI)＝qn(VMI) (2)
其中，Q(VMI)是注入的电荷(空穴或电子)并且是所施加的电压的函数。如这里所使用的，符号“MI”表示金属到绝缘体的过渡，并且符号“IM”表示绝缘体到金属的过渡。即，VMI是指使CEM从导电/低阻抗状态过渡到绝缘/高阻抗状态的临界电压，并且IMI是指使CEM从导电/低阻抗状态过渡到绝缘/高阻抗状态的临界电流。类似地，VIM是指使CEM从绝缘/高阻抗状态过渡到导电/低阻抗状态的临界电压，并且IIM是指使CEM从绝缘/高阻抗状态过渡到导电/低阻抗状态的临界电流。
使能莫特过渡的空穴注入可以出现在能带之间，并且可以响应于临界电压VMI和临界电流IMI。通过使电子浓度n等于所需要的电荷浓度从而产生莫特过渡，根据表达式(1)由表达式(2)中的IMI注入的空穴，临界电压VMI对托马斯费米屏蔽长度λTF的依赖可以根据以下的表达式(3)来模拟：
其中，ACEM是可变阻抗器器件(例如，CES器件100)的CEM(例如，CEM 102)的横截面积，并且其中，在示例图表300的点308处描绘的Jreset(VMI)是在临界电压VMI施加到CEM以将CES器件的CEM置于绝缘/高阻抗状态的通过CEM(例如，CEM 102)的电流密度。在一个实施例中，可以至少部分地通过歧化反应使CEM在导电/低阻抗状态和绝缘/高阻抗状态之间切换。
根据一个实施例，可以通过注入足够数目的电子以满足莫特过渡标准，将可变阻抗器器件(例如，CES器件100)的CEM(例如，CEM102)置于导电/低阻抗状态(例如，从绝缘/高阻抗状态过渡)。
在使CES器件的CEM过渡到导电/低阻抗状态时，由于已经注入了足够的电子、并且横跨可变阻抗器器件的端子的电势超过了临界切换电势(例如，Vset)，所注入的电子开始对双占电子进行屏蔽和去局域化，以反转歧化反应并关闭带隙。图3的点314处描绘的用于使CES器件的CEM在使能到导电/低阻抗状态的过渡的临界电压VIM处在金属到绝缘体的莫特过渡中过渡到导电/低阻抗状态的电流密度Jset(VIM)可以根据以下的表达式(4)表示：
Q(VIM)＝qn(VIM)
其中，aB是波尔半径。
根据一个实施例，用于在读取操作中检测CES器件的存储器状态的“读取窗口”302可以设置为在读取电压Vread处，CES器件的CEM处于绝缘/高阻抗状态时的图3的图表中的部分306与CES器件的CEM处于导电/低阻抗状态时的图3的图表的部分304之间的差。在一个特定实施方式中，读取窗口302可以被用来确定可变阻抗器件(例如，CES器件100)的CEM(例如，关联电子开关材料102)的托马斯费米屏蔽长度λTF。例如，在电压Vreset，电流密度Jreset和Jset可以根据以下的表达式(5)被关联：
其中，Joff表示CEM在Vreset处于绝缘/高阻抗状态的电流密度。例如，参见图3的点309。
在另一实施例中，用于在写入操作中将CES器件的CEM置于绝缘/高阻抗或导电/低阻抗状态的“写入窗口”310可以设置为Vreset和Vset之间的差。建立|Vset|>|Vreset|可以使能导电/低阻抗状态和绝缘/高阻抗状态之间的切换。Vreset可以近似包括由关联导致的能带撕裂电势，并且Vset可以近似包括能带撕裂电势的二倍，从而使得读取窗口可以近似包括能带撕裂电势。在特定实施方式中，可以至少部分通过CES器件的CEM的掺杂和材料来确定写入窗口310的尺寸。
在一个实施例中，用于读取表示可变阻抗器器件(例如，CES器件100)的阻抗状态的值的过程可以包括将电压施加到CES器件的CEM。在一个实施例中，可以测量CES器件的CEM中的电流和/或电流密度中的至少一者，并且可以至少部分地基于测量出的电流和/或电流密度来确定CES器件的CEM的阻抗状态。
另外，在一个实施例中，阻抗状态的阻抗可以至少部分地取决于CES器件的CEM的电容和电阻的组合。在一个实施例中，所确定的阻抗状态可以包括多个阻抗状态中的一个阻抗状态。例如，第一阻抗状态可以包括低电阻和低电容，并且第二阻抗状态可以包括高电阻和高电容。另外，在一个实施例中，多个阻抗状态的阻抗之比可以与CES器件的CEM的物理属性成比例。在一个实施例中，CES器件的CEM的物理属性至少可以包括托马斯费米屏蔽长度和波尔半径中的至少一者。另外，在一个实施例中，多个阻抗状态中的各个阻抗状态可以与数据值相关联。而且，在一个实施例中，预定电压处的第一阻抗状态和第二阻抗状态之间的电流差提供了读取窗口的指示。但是，请求保护的主题的范围在这方面不做限制。
在一个实施例中，可以向CES器件的CEM提供多个电子，以使得CES进入第一阻抗状态。可以向CEM提供多个空穴，以使得CES进入第二阻抗状态。另外，在一个实施例中，多个电子可以使横跨CES的电压大于设置电压阈值，并且多个空穴可以使横跨CES的电压等于或大于重置电压阈值。另外，在一个实施例中，横跨CEM的电压可以使CEM中的电流密度等于或大于设置电流密度和/或设置电流，并且横跨CEM的电压可以使CEM中的电流密度等于或大于重置电流密度和/或重置电流。
另外，在一个实施例中，可以超过横跨CEM的设置电压和通过CES器件的CEM的设置电流密度。另外，可以超过横跨CEM的重置电压和通过CES器件的CEM的重置电流密度。而且，在一个实施例中，多个阻抗状态中的各个阻抗状态可以与数据值相关联。
在一个实施例中，重置电压、设置电压、以及设置电压与重置电压之间的差中的至少一者可以与CES器件的CEM的物理属性成比例。例如，CEM的物理属性可以包括由局域化导致的强电子势和/或电子的关联中的至少一者。另外，在一个实施例中，设置电压与重置电压之间的差可以提供写入/编程窗口中的至少一个的尺寸的指示。
如上所述，可以在各种电子器件类型中实现CES器件(也被称为可变阻抗器器件，例如，可变阻抗器器件100)。例如，可变阻抗器器件(例如，可变阻抗器器件100)可以用在逻辑电路、存储器电路、滤波器电路等中。一般而言，可变阻抗器器件(例如，可变阻抗器器件100)可以用在现在存在或者将来存在的任意电路或设备中，该电路或设备可以得益于可变阻抗器器件的可变电阻和/或可变电容特性。
例如，在一个实施例中，CES器件(例如，可变阻抗器器件100)可以被实现在存储单元中。在一个或多个实施例中，CES存储器可以包括：包括CES的可变阻抗器存储单元；写入电路，用于根据提供给存储器器件的信号，将可变阻抗器存储单元置于第一阻抗状态或第二阻抗状态；以及读取电路，用于感测存储单元的阻抗状态并提供与感测出的存储单元的状态相对应的电子信号。在一个实施例中，CES在第二存储单元状态中的阻抗可以显著大于在第一存储单元状态中的阻抗。
集成电路(例如，这里讨论的示例集成电路)可以包括可以被构造在衬底上的多个材料层。材料层可以包括可以与电路器件互连的一个或多个导电层，该导电层有时被称为“金属”层和/或“金属化层”。如这里所使用的，术语“金属层”和/或“金属化层”是指可以由导电材料形成的导电电极(或者被称为“线”)。金属化层的示例材料可以包括例如，铝和/或铜(仅举几个示例)。在金属化层之间形成的通孔也可以由导电材料(例如，多晶硅、钨、铜、和/或铝)形成。当然，请求保护的主题不限于这些具体示例。
另外，如这里所使用的，术语“衬底”可以包括绝缘体上的硅(SOI)或蓝宝石上的硅(SOS)技术、掺杂和/或非掺杂的半导体、基础半导体基础支持的外延硅层、传统的金属氧化物半导体(CMOS)(例如，具有金属后端的CMOS前端)、和/或包括CES器件的其他半导体结构和/或技术。与操作可编程结构和/或存储器阵列相关联的各种电路(例如，驱动器和/或解码电路)可以形成在衬底中和/或衬底上。另外，当在下面的描述中提到“衬底”时，可以利用前述处理步骤在基础半导体结构或基础中形成区域和/或接合。
在一个实施例中，可以实现各种集成电路类型的CES器件。例如，可以在集成电路中实现多个CES器件，以形成可以通过改变一个或多个CES器件的阻抗状态重配置的可编程结构。在另一实施例中，例如，可以将CES可编程结构用作非易失性存储器阵列。当然，请求保护的主题的范围不限于这里提供的具体示例。如这里所使用的，与集成电路有关的术语“结构”是指集成电路的底层结构。例如，在一个实施例中，集成电路“结构”可以包括多个金属化层和/或一个或多个通孔和/或一个或多个CES器件，以提供金属化层之间的导电性。“可编程结构”可以指可重配置的集成电路结构。例如，如结合下面的一个或多个示例实施例所述，可编程结构可以包括具有一个或多个不同的阻抗特性的一个或多个CES器件，该一个或多个CES器件可以提供集成电路中的金属化层之间的可变阻抗导电路径。
另外，在一个实施例中，可以在集成电路的中间线(MOL)处理和/或线路后端(BEOL)处理中实现CES器件。例如，由于可以直接在形成在集成电路器件中的晶体管的源极和/或漏极区域上形成CES器件并且由于可以将CES器件直接耦合到金属层的导电线，所以CES器件可以用作源极和/或漏极区域与金属层的导电线之间的一种连接器。因此，如在下面的示例中可以看出的，可以在集成电路器件的多个层中的任意层中实现CES器件，并且可以在各种配置中实现CES器件。另外，可以实现具有各种阻抗特性的CES器件。例如，集成电路可以包括多个层中的任意层中的多个CES器件，并且该多个CES器件可以至少根据用于形成各种CES器件的相应关联电子材料而具有一个或多个不同的阻抗特性。即，在示例集成电路中，特定的CES器件由于是由特定的关联电子材料形成的而可以具有一组特定的阻抗特性，并且由不同的关联电子材料形成的另一CES器件可以具有一组不同的阻抗特性，如下面更充分地说明的。另外，尽管这里描述的实施例涉及由不同的关联电子材料和/或使用不同的制造技术形成从而带有特定的阻抗特性的不同的CES器件，但是其他实施例也可以通过形成不同尺寸的CES器件来在各种CES器件中实现不同的阻抗特性。然而，请求保护的主题的范围在这方面不做限制。
图4a至图4f示出了在形成包括一个或多个CES器件的集成电路的示例过程期间实施例400的一部分的截面图。在一个实施例中，集成电路(例如，集成电路400)可以包括CES器件(例如，CES器件455)和另一CES器件(例如，CES 475)。示例集成电路400可以包括多个金属化层(包括金属化层440，例如，M1、M2、和M3)。集成电路(例如，集成电路400)可以包括衬底(例如，衬底420)，该衬底可以包括形成在其中的一个或多个晶体管和/或其他半导体结构。连接器(例如，连接器430)可以将衬底(例如，衬底420)耦合到金属化层440(例如，金属层M1)。另外，尽管没有在图4a至4f中描绘，但是一个或多个通孔可以将金属层电耦合到其他金属层。
如图4f中所描绘的，例如，集成电路(例如，集成电路400)可以包括具有不同阻抗特性的多个CES器件。例如，CES器件(例如，CES 455)可以由第一关联电子材料(例如，CEM450)形成，并且可以展现出第一组阻抗特性。另外，例如，另一CES器件(例如，CES 475)可以由第二关联电子材料(例如，CEM 470)形成，并且可以展现出第二组阻抗特性。另外，集成电路(例如，示例集成电路400)中的各种CES器件可以例如，至少部分地根据不同的关联电子材料和/或不同的掺杂和/或注入水平，在绝缘/高阻抗状态中展现出不同的阻抗特性。
图4a至图4f描绘了利用关联电子材料的层沉积制造包括多个CES器件(例如，CES455和CES 475)的集成电路的示例过程。在利用用于沉积关联电子材料的层沉积技术时，集成电路结构中的各个层可以包括由基本相同的关联电子材料形成的一个或多个CES器件(例如，CES 450)。因此，如果使用关联电子材料的层沉积的制造技术被用来形成集成电路结构的给定层，则实现在给定层中的CES器件可以具有基本类似的阻抗特性(在CES器件的尺寸类似的情况下)。
例如，图4a描绘了衬底420、连接器430、以及封装介电材料410。在一个实施例中，介电材料(例如，介电材料410)可以包括氧化物材料，尽管请求保护的主题的范围在这方面不做限制。如图4b中所描绘的，可以在集成电路(例如，集成电路400)上沉积关联电子材料(例如，关联电子材料450)。在一个实施例中，可以通过层沉积技术沉积关联电子材料(例如，关联电子材料450)。示例层沉积技术可以包括例如，旋转沉积(spin-on deposition)、化学气相沉积、原子层沉积、和/或物理气相沉积(仅举几个示例)，尽管请求保护的主题的范围在这方面不做限制。
在一个实施例中，可以至少部分地基于阻抗特性来选择关联电子材料(例如，关联电子材料450)。如上所述，可以至少部分地基于所施加的编程电压和/或电流，将CES器件置于导电/低阻抗状态或绝缘/高阻抗状态。如上所述，在施加另一适当的编程电压和/或电流以使CES器件过渡到不同的阻抗状态之前，CES器件可以保持它们当前的阻抗状态。对于集成电路结构的特定层，可以至少部分地通过选择该特定集成电路层的CES器件的特定关联电子材料来确定导电/低阻抗状态和绝缘/高阻抗状态的CES器件阻抗特性。
如图4c中所描绘的，可以形成CES器件(例如，CES 455)。在一个实施例中，可以利用光刻技术去除和/或腐蚀掉关联电子材料(例如，关联电子材料450)的不想要的部分，以形成CES器件(例如，CES 455)。当然，请求保护的主题不限于通过关联电子材料(例如，关联电子材料450)的层沉积形成CES器件(例如，CES 455)的任意特定技术。如图4c中所描绘的，可以形成第二金属化层(M2)440。在一个实施例中，CES器件(例如，CES 455)可以提供金属化层440(例如，金属化层M1和金属化层M2)之间的可编程的导电性。例如，可以至少部分地基于施加到CES器件(例如，CES 455)的编程电压和/或电流，将CES器件(例如，CES 455)置于导电/低阻抗状态或绝缘/高阻抗状态。
如图4d中所描绘的，可以在集成电路(例如，集成电路400)上沉积关联电子材料(例如，关联电子材料470)。在一个实施例中，可以通过层沉积技术(以上提到了其多个示例)沉积关联电子材料(例如，关联电子材料470)。如前所述，可以至少部分地基于阻抗特性来选择关联电子材料(例如，关联电子材料470)。如图4e中所描绘的，可以形成CES器件(例如，CES 475)。在一个实施例中，可以利用光刻技术去除和/或腐蚀掉关联电子材料(例如，关联电子材料470)的不想要的部分来形成CES器件(例如，CES器件475)。如上所述，请求保护的主题不限于通过关联电子材料(例如，关联电子材料470)的层沉积形成CES器件(例如，CES 475)的任何特定技术。如图4f中所描绘的，可以形成第三金属化层(M3)440。在一个实施例中，CES器件(例如，CES 475)可以提供金属化层440(例如，金属化层M2和金属化层M3)之间的可编程的导电性。例如，可以至少部分地基于施加到CES器件(例如，CES 475)的编程电压和/或电流，将CES器件(例如，CES 475)置于导电/低阻抗状态或绝缘/高阻抗状态。
在一个实施例中，由于用于形成集成电路结构的不同层的关联电子材料可以具有不同的阻抗特性，因此在这些不同的层中形成的CES器件本身可以展现出不同的阻抗特性。例如，关联电子材料450可以具有不同于关联电子材料470的阻抗特性，并且CES 455的阻抗特性可以不同于CES 475的阻抗特性。当然，对于关联电子材料450基本类似于关联电子材料470的情况，CES器件455和475可以展现出基本类似的阻抗特性。
图5a至图5g示出了在形成包括一个或多个CES器件的集成电路的示例过程期间实施例500的一部分的截面图。在一个实施例中，集成电路(例如，集成电路500)可以包括CES器件(例如，CES 550、CES 560、CES 570、以及CES 580)。当然，请求保护的主题不限于任何特定数目和/或配置的CES器件。另外，在一个实施例中，示例集成电路500可以包括多个金属化层(包括金属化层540，例如，M1、M2、M3、和M4)。另外，请求保护的主题的范围不限于任何特定数量和/或配置的金属化层。另外，在一个实施例中，集成电路(例如，集成电路500)可以包括衬底(例如，衬底520)，该衬底可以包括例如，形成在其中的一个或多个晶体管和/或其他半导体结构。连接器(例如，连接器530)可以将衬底(例如，衬底520)耦合到金属化层540(例如，金属层M1)。另外，尽管图5a至图5g中没有示出，但是在一个实施例中，一个或多个通孔可以将金属层电耦合到其他金属层。
如图5g中所示，例如，集成电路(例如，集成电路500)可以包括具有不同阻抗特性的多个CES器件。例如，CES器件(例如，CES 550)可以由第一关联电子材料形成，并且可以展现出第一组阻抗特性。另外，例如，另一CES器件(例如，CES 560)可以由第二关联电子材料形成，并且可以展现出第二组阻抗特性。图5g中所示的CES器件570和/或580也可以展现出不同的阻抗特性。在实施例中，根据期望的集成电路设计，两个以上CES器件可以展现出基本类似的阻抗特性。
图5a至5g描绘了利用关联电子材料的选择性外延沉积制造包括多个CES器件(例如，CES器件550、560、570、和580)的集成电路的示例过程。在利用用于沉积关联电子材料的选择性外延沉积技术时，集成电路结构的特定层中的各个CES器件可以由不同的关联电子材料形成，或者可以由基本类似的关联电子材料形成。另外，形成在集成电路结构的不同层中的CES器件也可以由基本相同的关联电子材料、或不同的关联电子材料、或者它们的组合形成。因此，如果使用利用关联电子材料的选择性外延沉积的制造技术，则实现在集成电路结构的不同层中和/或给定层中的CES器件可以具有基本类似的阻抗特性、不同的阻抗特性、或者类似的阻抗特性和/或不同的阻抗特性的组合。
例如，图5a描绘了衬底520、连接器530、以及封装介电材料510。如图5b中所示，可以例如通过光刻和/或其他掩膜和/或蚀刻技术来形成沟渠(例如，沟渠545)，其中这些光刻和/或其他掩膜和/或蚀刻技术可以与选择性外延沉积相关联。如图5c中所示，关联电子材料可以填充沟渠545以形成CES器件(例如，CES 550)。在一个实施例中，CES 550可以包括可以至少部分地基于关联电子材料的阻抗特性选择的关联电子材料。通过从特定CES器件(例如，CES 550)的各种可能材料中选择特定的关联电子材料，可以指定和/或实现特定CES器件(例如，CES 550)的特定阻抗特性。
如图5d中所示，可以在CES器件(例如，CES 550)上形成第二金属化层440(例如，金属化层M2)。另外，如图5e中所示，可以通过例如，可以与选择性外延沉积相关联的光刻和/或其他掩膜和/或蚀刻技术来形成沟渠(例如，沟渠555)。如图5f中所示，关联电子材料可以填充沟渠555来形成CES器件(例如，CES 560)。在一个实施例中，CES 560可以包括可以至少部分地基于关联电子材料的阻抗特性选择的关联电子材料。通过从特定CES器件(例如，CES560)的各种可能材料中选择特定的关联电子材料，可以指定和/或实现特定CES器件(例如，CES 560)的特定阻抗特性。在一个实施例中，CES 560的关联电子材料可以包括基本与CES550的关联电子材料类似的关联电子材料，或者CES 560的关联电子材料可以包括基本与CES 550的关联电子材料不同的关联电子材料。在一个实施例中，CES 560使用与用于CES550的材料不同的关联电子材料会导致CES 560具有与CES 550所展现的阻抗特性不同的阻抗特性。类似地，CES 560使用与用于CES 550的关联电子材料类似的关联电子材料会导致CES 560和CES 550具有基本类似的阻抗特性。
如图5g中所示，在一个实施例中，可以在集成电路结构中形成附加的金属化层440(例如，M3和/或M4)。另外，还可以在示例集成电路器件500的结构中形成附加的CES器件(例如，CES器件570和/或580)。在一个实施例中，可以在形成CES 570和/或CES 580时利用指定的关联电子材料的选择性外延沉积。在一个实施例中，可以至少部分地基于CES 570和/或CES 580的期望阻抗特性，选择和/或指定CES 570和/或CES 580的关联电子材料。
如上面所讨论的，根据请求保护的主题的实施例可以利用例如，用于关联电子材料的层沉积技术和/或选择性外延沉积技术来制造CES器件。利用上述技术的各种组合，可以实现各种包括CES器件的集成电路结构配置。下面讨论的图6至图8示出了可以使用层沉积、选择性外延、或者它们的组合实现的示例配置。
图6是描绘根据一个实施例的包括一个或多个关联电子开关的示例集成电路结构的实施例600的一部分的截面图的图示。例如，集成电路结构600可以包括位于该结构的不同层中的CES器件640。示例集成电路600还包括多个通孔(例如，通孔630)。在一个实施例中，CES器件640和通孔630可以使金属化层620互连。在一个实施例中，CES器件640可以包括可以通过层沉积、外延性沉积、或者它们的组合沉积的基本类似的关联电子材料。
图7是描绘根据一个实施例的包括一个或多个关联电子开关的示例集成电路结构的实施例700的一部分的截面图的图示。例如，集成电路结构700可以包括位于该结构的不同层中的CES器件(例如，CES器件740和750)。示例集成电路结构700还包括多个通孔(例如，通孔730)。在一个实施例中，CES器件740和750以及通孔730可以使金属化层720互连。
在一个实施例中，CES器件740可以包括可以通过层沉积、选择性外延沉积、或者它们的组合沉积的第一关联电子材料。CES器件750可以包括也可以通过层沉积、选择性外延沉积、或者它们的组合沉积的第二关联电子材料。对于图7中所示的示例，示例集成电路结构700的任意特定层级的CES器件可以包括基本类似的关联电子材料。例如，包括第二关联电子材料的CES器件750可以位于金属化层M2和M3之间的层中。包括第二关联电子材料的另一CES器件750也可以位于金属化层M4和M5之间。另外，在一个实施例中，包括第一关联电子材料的CES器件740可以位于金属化层M3和M4之间。因此，在一个实施例中，对于示例集成电路结构700的任意特定层，可以在形成CES器件时利用单独的关联电子材料。在一个实施例中，可以使用层沉积或选择性外延沉积的任意组合。
图8是描绘根据一个实施例的包括一个或多个关联电子开关的示例集成电路结构的实施例800的一部分的截面图的图示。例如，集成电路结构800可以包括位于该结构的不同层中的CES器件(例如，CES器件840、850、和860)。示例集成电路结构800还可以包括多个通孔(例如，通孔830)。在一个实施例中，CES器件840、850、和860以及通孔830可以使金属化层820互连。
在一个实施例中，CES器件840可以包括可以通过选择性外延沉积进行沉积的第一关联电子材料。CES器件850可以包括也可以通过选择性外延沉积进行沉积的第二关联电子材料，并且CES器件860可以包括同样可以通过选择性外延沉积进行沉积的第三关联电子材料。对于图8所示的示例，示例集成电路结构800的任意特定层级的CES器件可以包括与其他CES器件基本类似的关联电子材料的CES器件，和/或可以包括具有不同的关联电子材料的CES器件。例如，CES器件860和CES器件850可以形成在金属化层M2和M3之间。对于另一示例，CES器件840和860可以形成在金属化层M3和M4之间。因此，在一个实施例中，对于示例集成电路结构800的任意特定层，可以在形成具有一个或多个不同阻抗特性的一个或多个CES器件时利用一种或多种关联电子材料。在一个实施例中，可以使用选择性外延沉积来形成CES器件。
图9a至图9e示出了在形成包括一个或多个CES器件的集成电路的示例过程期间实施例900的一部分的截面图。例如，图9a描绘出了衬底920、连接器930、以及封装介电材料910。还描绘出了金属化层941(例如，金属化层M1)。图9a进一步描绘出了可以通过层沉积和/或选择性外延沉积技术形成的CES器件(例如，CES器件950)。
图9b描绘出了可以形成在示例集成电路900上的介电材料(例如，介电材料960)层。另外，如图9c所示，可以在介电材料960中形成沟渠965，从而创建通过其可以执行离子注入的开口。例如，如图9d中所示，可以利用箭头975所示的离子注入来增加沟渠965暴露出的关联电子材料的掺杂。这样，可以创建具有与例如，CES器件950不同的阻抗特性的CES器件(例如，CES器件970)。通过对关联电子材料掺杂，电子和/或空穴的增加可以产生具有低阻抗的关联电子材料。在一个实施例中，可以利用例如，碳、氧气、和/或氮气(仅举数个示例掺杂剂)通过离子注入对关联电子材料进行掺杂。在一个实施例中，可以通过离子注入对通过层沉积和/或选择性外延沉积形成的CES器件进行掺杂，来调整一个或多个特定CES器件的阻抗特性。图9e描绘了形成在金属化层M1和M2之间的CES器件950和970，并且描绘了形成在金属化层M2和M3之间的通孔980。在一个实施例中，离子注入可以使位于集成电路结构的特定层中的CES器件具有不同的阻抗特性，即使在特定CES器件的层沉积的情况下也是如此。
图10是包括一个或多个关联电子开关的示例集成电路结构的实施例1000的一部分的截面图。例如，集成电路结构1000可以包括位于该结构的不同层中的CES器件(例如，CES器件1040、1050、和1060)。另外，在一个实施例中，CES器件(例如，CES器件1040、1050、和1060)可以与存取器件(例如，二极管1070)配对。在一个实施例中，由于必须在可以向相应的CES器件(例如，CES器件1040、1050、和1060)施加电压之前达到足以使电流流过存取器件的电压这一特性，因此存取器件(例如，二极管1070)可以帮助减小泄露电流。在一个实施例中，可以将与相应的CES器件(例如，CES器件1040、1050、和1060)配对的存取器件(例如，二极管1070)称为补偿二极管。另外，在一个实施例中，存取器件(例如，一个或多个二极管1070)可以包括肖特基二极管(Schottky Diode)，尽管请求保护的主题的范围在这方面不做限制。在一个实施例中，术语“存取器件”是指集成电路的基本上防止电流流动的元件(除非横跨存取器件施加足够电平的电压)。如上所述，示例存取器件可以包括二极管(例如，肖特基二极管)。但是，请求保护的主题的范围不限于这里描述的特定示例。
示例集成电路结构1000进一步包括多个通孔(例如，通孔1030)。在一个实施例中，与存取器件(例如，二极管1070)耦合的CES器件(例如，CES器件1040、1050、和1060)可以使一个或多个金属化层(例如，金属化层1020)互连。在一个实施例中，通孔1030还可以使一个或多个金属化层1020互连。
在一个实施例中，CES器件1040、1050、和/或1060可以包括类似的关联电子材料、不同的关联电子材料、或者它们的任意组合。在一个实施例中，CES器件(例如，CES器件1040、1050、和/或1060)可以包括可以通过选择性外延沉积进行沉积的关联电子材料。因此，在一个实施例中，对于示例集成电路结构1000的任意特定层，可以在形成具有一个或多个不同的阻抗特性的一个或多个CES器件时利用一种或多种关联电子材料。
如这里结合示例实施例所描述的，包括层沉积和/或选择性外延沉积处理和/或包括离子注入技术的各种技术可以使得在集成电路结构中的任意组合中的任意层中制造具有类似和/或不同的阻抗特性的多个CES器件。当然，请求保护的主题的范围不限于这里描述的具体示例。
如上所述，可以形成集成电路结构的多个CES器件(包括具有第一关联电子材料的第一关联电子器件和具有第二关联电子材料的第二关联电子器件)，其中，第一和第二关联电子材料可以包括不同的阻抗特性。另外，在一个实施例中，不同阻抗特性的第一CES器件和第二CES器件可以形成在集成电路结构的特定层中。另外，在一个实施例中，在集成电路结构的特定层中形成第一和第二CES器件可以包括至少部分地通过选择性外延沉积形成CES器件。在另一实施例中，集成电路结构的特定层中的第一和第二CES器件可以至少部分地通过离子注入形成，例如，以改变第一和/或第二CES器件的阻抗特性。
在进一步的实施例中，可以在集成电路结构的不同层中形成第一和第二CES器件。在一个实施例中，第一和第二CES器件中的一个或多个可以至少部分地通过层沉积形成。在另一实施例中，第一和第二CES器件中的一个或多个可以至少部分地通过选择性外延沉积形成。
另外，在一个实施例中，两个或多个CES器件可以至少部分地通过关联电子材料的层沉积形成在集成电路结构的特定层中。在进一步的实施例中，第一关联电子开关材料的多个关联电子开关器件中的一个或多个以及第二关联电子开关材料的多个关联电子开关器件中的一个或多个可以至少部分地通过层沉积和选择性外延沉积的组合形成。另外，在一个实施例中，可以分别基本上邻近第一和第二CES器件放置第一和第二存取器件。
如上所述，一个或多个实施例可以包括集成电路结构，该集成电路结构包括第一关联电子材料的第一CES器件和第二关联电子材料的第二CES器件。例如，第一和第二关联电子材料可以包括不同的阻抗特性。另外，在一个实施例中，第一CES器件和第二CES器件可以位于集成电路结构的特定层中。例如，第一和/或第二CES器件中的一个或多个可以至少部分地通过选择性外延沉积形成。在另一示例中，第一CES器件和第二CES器件可以位于集成电路结构的不同层中。第一和第二CES器件中的一个或多个可以至少部分地通过层沉积形成。
在进一步的实施例中，集成电路结构可以包括可编程结构。在一个实施例中，多个CES器件中的一个或多个可以分别位于第一金属化层的导电线和第二金属化层的导电线的一个或多个交叉点处。在一个实施例中，一个或多个存取器件可以位于第一金属化层的导电线和第二金属化层的导电线的一个或多个交叉点处，其中，存取器件可以与相应的CES器件配对。
另外，在一个实施例中，集成电路结构可以包括将位于集成电路结构的一个或多个层中的一个或多个CES器件，其中，该一个或多个关联电子开关可以包括基本不同的阻抗特性的一种或多种关联电子材料。另外，在一个实施例中，一个或多个存取器件可以位于基本与集成电路结构中的一个或多个关联电子开关相邻的位置。
在前面的描述中，已经描述了请求保护的主题的各种实施例。出于说明的目的，作为示例给出了诸如数量、系统、和/或配置之类的各种细节。在其他实例中，省略和/或简化了公知特征，以不模糊请求保护的主题。尽管已经示出和/或描述了某些特征，但是本领域技术人员将想到很多变形、替代、改变、和/或等同。因此，将理解的是，所附权利要求用于覆盖落入请求保护的主题的所有变形和/或改变。

Claims (20)

1.一种方法，包括：
形成集成电路结构的多个关联电子开关器件，所述多个关联电子开关器件包括具有第一关联电子材料的第一关联电子开关器件和具有第二关联电子材料的第二关联电子开关器件，
其中，所述第一关联电子材料和所述第二关联电子材料包括不同的阻抗特性。
2.如权利要求1所述的方法，其中，形成所述多个关联电子开关器件包括：在所述集成电路结构的特定层中形成所述第一关联电子开关器件和所述第二关联电子开关器件。
3.如权利要求2所述的方法，其中，在所述集成电路结构的所述特定层中形成所述第一关联电子开关器件和所述第二关联电子开关器件包括：至少部分地通过选择性外延沉积形成所述第一关联电子开关器件和所述第二关联电子开关器件中的一个或多个。
4.如权利要求2或3所述的方法，其中，在所述集成电路结构的所述特定层中形成所述第一关联电子开关器件和所述第二关联电子开关器件包括：至少部分通过离子注入形成所述第一关联电子开关器件和所述第二关联电子开关器件中的一个或多个。
5.如权利要求1所述的方法，其中，形成所述多个关联电子开关器件包括：在所述集成电路结构的不同层中形成所述第一关联电子开关器件和所述第二关联电子开关器件。
6.如权利要求5所述的方法，其中，在所述集成电路结构的不同层中形成所述第一关联电子开关器件和所述第二关联电子开关器件包括：至少部分地通过层沉积形成所述第一关联电子开关器件和所述第二关联电子开关器件中的一个或多个。
7.如权利要求5或6所述的方法，其中，在所述集成电路结构的不同层中形成所述第一关联电子开关器件和所述第二关联电子开关器件包括：至少部分地通过选择性外延沉积形成所述第一关联电子开关器件和所述第二关联电子开关器件中的一个或多个。
8.如权利要求1所述的方法，其中，形成所述集成电路结构的所述多个关联电子开关器件包括：至少部分地通过关联电子材料的层沉积，在所述集成电路结构的特定层中形成两个或多个关联电子开关器件。
9.如权利要求1所述的方法，其中，形成所述集成电路结构的所述多个关联电子开关器件包括：
至少部分地通过层沉积和选择性外延沉积的组合，形成所述第一关联电子开关材料的所述多个关联电子开关器件中的一个或多个；以及
至少部分地通过层沉积和选择性外延沉积的组合，形成所述第二关联电子开关材料的所述多个关联电子开关器件中的一个或多个。
10.如任意前述权利要求所述的方法，进一步包括：分别基本邻近所述第一关联电子开关器件和所述第二关联电子开关器件，放置第一存取器件和第二存取器件。
11.一种装置，包括：
集成电路结构，包括第一关联电子材料的第一关联电子开关器件和第二关联电子材料的第二关联电子开关器件，
其中，所述第一关联电子材料和所述第二关联电子材料包括不同的阻抗特性。
12.如权利要求11所述的装置，其中，所述第一关联电子开关器件和所述第二关联电子开关器件位于所述集成电路结构的特定层中。
13.如权利要求12所述的装置，其中，所述第一关联电子开关器件和所述第二关联电子开关器件中的一个或多个至少部分地通过选择性外延沉积形成。
14.如权利要求11所述的装置，其中，所述第一关联电子开关和所述第二关联电子开关位于所述集成电路结构的不同层中。
15.如权利要求14所述的装置，其中，所述第一关联电子开关器件和所述第二关联电子开关器件中的一个或多个至少部分地通过层沉积形成。
16.如权利要求11至15中任一项所述的装置，其中，所述集成电路结构包括可编程结构。
17.如权利要求16所述的装置，其中，所述多个关联电子开关中的一个或多个分别位于第二金属化层的导电线和第一金属化层的导电线的一个或多个交叉点处。
18.如权利要求17所述的装置，进一步包括位于所述第二金属化层的导电线和所述第一金属化层的导电线的相应的一个或多个交叉点处的一个或多个存取器件。
19.一种装置，包括：
集成电路结构，包括位于所述集成电路结构的一个或多个层中的一个或多个关联电子开关，
其中，所述一个或多个关联电子开关包括基本不同的阻抗特性的一种或多种关联电子材料。
20.如权利要求19所述的装置，进一步包括位于基本邻近所述集成电路结构中的所述一个或多个关联电子开关的位置的一个或多个存取器件。
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