CN104969374B - 具有开关层和中间电极层的电阻开关器件及其形成方法 - Google Patents

具有开关层和中间电极层的电阻开关器件及其形成方法 Download PDF

Info

Publication number
CN104969374B
CN104969374B CN201480006500.4A CN201480006500A CN104969374B CN 104969374 B CN104969374 B CN 104969374B CN 201480006500 A CN201480006500 A CN 201480006500A CN 104969374 B CN104969374 B CN 104969374B
Authority
CN
China
Prior art keywords
layer
electrode
tellurium
switching
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201480006500.4A
Other languages
English (en)
Other versions
CN104969374A (zh
Inventor
J·R·詹姆士三世
J·E·桑切斯
W·T·李
Y·马
V·P.戈皮纳特
F·S·寇山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dalog Semiconductor Usa Inc
Reza Design Usa
GlobalFoundries US Inc
Original Assignee
Adesto Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Adesto Technologies Corp filed Critical Adesto Technologies Corp
Publication of CN104969374A publication Critical patent/CN104969374A/zh
Application granted granted Critical
Publication of CN104969374B publication Critical patent/CN104969374B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of switching materials after formation, e.g. doping
    • H10N70/043—Modification of switching materials after formation, e.g. doping by implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

在本发明的一个实施方式中，电阻开关器件(11)包括布置在基板上方并且连接到第一电势节点的第一电极(120)。开关层(130)布置在第一电极(120)上方。导电非晶层(140)布置在开关层(130)上方。第二电极(150)布置在导电非晶层(140)上并且连接到第二电势节点。

Description

具有开关层和中间电极层的电阻开关器件及其形成方法
本申请要求2013年3月3日提交的名称为“Memory Elements,Memory Cells,Circuits Including The Same,And Corresponding Methods”的美国临时申请No.61/771,930和2013年3月14日提交的名称为“Resistive Switching Devices Having aSwitching Layer And An Intermediate Electrode Layer and Methods of FormationThereof”的非临时申请No.13/829,941的权益，在此通过引用并入。
技术领域
本发明总体涉及开关器件，更具体地，涉及具有开关层和中间电极层的电阻开关器件及其形成方法。
背景技术
半导体行业依赖缩放以用较低成本传递提高性能的器件。闪存是今天市场中的主流非易失性存储器。然而，闪存具有大量限制，对存储器技术的继续发展提出了重要威胁。因此，行业在探索替代存储器以代替闪存。未来存储器技术的竞争者包括磁存储随机存取存储器(MRAM)、铁电RAM(FeRAM)、诸如相变RAM(PCRAM)的电阻开关存储器、基于金属氧化物的存储器、诸如导电桥接随机存取存储器(CBRAM)或可编程金属化单元(PMC)存储器的离子存储器。这些存储器也称为新兴存储器。然而，在这些新兴存储器中需要许多创新以制作切实可行的替代存储器。
发明内容
根据本发明的实施方式，一种电阻开关器件，所述器件包括：布置在基板上方并且连接到第一电势节点的第一电极；布置在所述第一电极上方的开关层；布置在所述开关层上方的导电非晶层；以及布置在所述导电非晶层上并且连接到第二电势节点的第二电极。
根据本发明的另选实施方式，一种电阻开关器件，其包括：布置在基板上方并且连接到第一电势节点的第一电极；布置在所述第一电极上方的氧化物开关层。所述氧化物开关层包括少于0.01％的铜和银。所述电阻开关器件还包括布置在所述氧化物开关层上并且连接到第二电势节点的第二电极；以及所述氧化物开关层与所述第二电极之间的界面。所述界面包括碲，所述第二电极包括少于5％的铜和银。
根据本发明的另选实施方式，一种金属氧化物电阻开关器件，所述器件包括：连接到第一电势节点的第一电极；布置在所述第一电极上方的金属氧化物层；布置在所述金属氧化物层上方并且接触所述金属氧化物层的碲层。所述碲层包括少于0.01％的铜和银。第二电极布置在所述碲层上方并且接触所述碲层。所述第二电极连接到第二电势节点。所述第二电极包括少于5％的铜和银。
根据本发明的另选实施方式，一种形成电阻开关器件的方法，所述方法包括：在基板上方形成第一绝缘层；在所述第一绝缘层中形成第一电极；在所述第一电极上方形成金属氧化物层。在所述金属氧化物层上方形成接触所述金属氧化物层的碲层。所述碲层包括少于0.01％的铜和银。所述方法还包括在所述碲层上方形成第二电极。所述第二电极接触所述碲层。所述第二电极连接到第二电势节点。
根据本发明的另选实施方式，一种存储单元，其包括：具有连接到第一电势节点的第一端子和第二端子的存取器件；以及电阻开关存储器件。所述存取器件布置在基板中或上方。所述电阻开关存储器件包括：布置在所述基板上方并且连接到所述第一端子的第一电极，以及布置在所述第一电极上方的开关层。所述开关层包括少于0.01％的铜和银。第一导电层布置在所述开关层上方。所述第一导电层包括碲并且所述第一导电层包括少于0.01％的铜和银。第二电极布置在所述第一导电层上并且连接到第二电势节点，其中所述第二电极包括少于5％的铜和银。
附图说明
为了更完整理解本发明及其优点，现在参照结合附图的下面描述，其中：
图1包括图1A-1C，例示根据本发明的实施方式的电阻开关器件，其中图1A例示截面图，图1B和1C例示电阻开关器件的操作；
图2例示根据本发明的实施方式的具有反向结构的电阻开关器件；
图3例示根据本发明的实施方式的集成在半导体基板上方的电阻开关器件；
图4例示根据本发明的实施方式的集成在半导体基板上方的电阻开关器件堆叠；
图5例示根据本发明的实施方式的并联连接的两个电阻开关器件；
图6包括图6A-6F，例示根据本发明的实施方式的各制造阶段期间的电阻开关器件的截面图；
图7包括图7A-7D，例示根据本发明的另选实施方式的形成中间电极层期间的电阻开关器件的截面图；
图8包括图8A-8C，例示根据本发明的实施方式的各制造阶段期间的电阻开关器件的截面图；
图9包括图9A-9C，例示根据本发明的实施方式的各制造阶段期间的电阻开关器件堆叠的截面图；
图10包括图10A和10B，例示根据本发明的实施方式的交叉点器件阵列，其中图10A例示顶视图，图10B例示截面图；
图11包括图11A和11B，例示实现本发明的实施方式的各种存储单元阵列，其中图11A例示存储单元，图11B例示存储单元的存储阵列；
图12例示使用本发明的实施方式的系统。
不同图中的对应数字和符号通常指代对应部件，除非另外指出。图被绘制以清楚地例示实施方式的相关方面并且不一定按比例绘制。
具体实施方式
下面详细讨论各实施方式的构成和使用。然而，应该理解，本发明提供可在广泛的各种特定背景下实施的许多可应用发明概念。讨论的特定实施方式仅说明构成和使用本发明的特定方式，不限制本发明的范围。
图1包括图1A-1C，例示根据本发明的实施方式的电阻开关器件，其中图1A例示截面图，图1B和1C例示电阻开关器件的操作。
在各实施方式中，电阻开关器件11包括第一电极层120、开关层130、中间电极层140、第二电极层150。第一电极层120可以是惰性电极并且可以被包围在扩散屏障/粘合促进层内。在各实施方式中，第一电极层120可包括钨、铂、钌、钽、氮化钛、氮化钽、钛钨(TiW)、钼、金、镍、钴、铱及其组合，以及其它。在其它实施方式中，第一电极120可包括导电氧化物，例如氧化铟锡、氧化钨、氧化钛或其它。在另一些其它实施方式中，第一电极120可包括导电聚合物。在另一些其它实施方式中，第一电极120可包括金属硅化物，例如硅化钨。
在一个实施方式中，开关层130可包括金属氧化物。开关层130可包括过渡金属氧化物，例如氧化铪、氧化锆、氧化钛、氧化钨或其它。在另选实施方式中，开关层130可包括稀土金属氧化物，例如氧化钆、氧化钇、氧化铒、氧化铽、氧化镱。在另一个实施方式中，开关层130可包括金属氧化物，例如氧化铝。在一个实施方式中，开关层130可包括非金属氧化物，例如氧化硅。在一个或多个实施方式中，开关层130可不包括诸如铜、银、金或锌的电化学元素。在一个或多个实施方式中，开关层130包括少于0.01％的铜、银、金和锌。
在其它实施方式中，开关层130可包括无机绝缘体。在另一些其它实施方式中，开关层130可包括硫族化物材料，例如硫化锗、硒化锗或碲化锗，其可以不是相变材料。在另一些实施方式中，开关层130可包括诸如氮化硅酸铪或氮氧化铪硅(HfSiON)的高-k介电层，诸如硅酸铪(HfSiO4)的硅酸盐以及其它。在另一些其它实施方式中，开关层130可包括有机层，例如非晶碳。
电阻开关器件还包括布置在开关层130上方并且接触开关层130的中间电极层140。在各实施方式中，当施加电场时，由于与中间电极层140的相互作用，开关层130可改变电导。然而，在各实施方式中，开关层130不是相变合金(结晶-非结晶或反之)因此不需要用于相转变的加热(或冷却)电极。
第二电极层150布置在中间电极层140上方并且接触中间电极层140。在各实施方式中，第二电极层150可包括钨、铂、钌、钽、氮化钛、氮化钽、钛钨(TiW)、钼、金、镍、钴、铱及其组合，以及其它。
在一个实施方式中，开关层130包括氧化钆，中间电极层140包括钛碲，第二电极层150包括氮化钛。在另一个特定实施方式中，开关层130可包括氧化铝，中间电极层140可包括钛碲，第二电极层150可包括氮化钛。
在一个实施方式中，中间电极层140包括导电非晶层。在各实施方式中非晶层可用于改善均匀性。例如，薄多晶层可仅具有少量晶粒。晶粒边界的位置变化、晶粒大小分布、晶粒形状、接地边界处的各原子相对于晶粒的隔离变化以及其它可导致开关作用的电属性变化。相比之下，非晶层可产生持续电功能。除了使用非晶层，还可存在附加电优点。在非晶状态下，中间电极层140可包括钛和碲。特别地，中间电极层140可不具有含独特晶体结构和晶格间距的特定相。
在一个或多个实施方式中，中间电极层140和第二电极层150可不包括诸如铜、银、金或锌的电化学元素。在一个或多个实施方式中，开关层130、中间电极层140、第二电极层150包括微小量的铜、银、金或锌，使得它们不贡献电功能或妨碍电功能。在一个或多个实施方式中，开关层130和中间电极层140包括少于0.01％的铜、银、金和锌，在一个实施方式中少于0.001％。因此，在另一个实施方式中这可少于1ppm，在另一个另选中为0.1ppm至1000ppm。在一个或多个实施方式中，第二电极层150包括少于5％的铜、银、金和锌，在一个实施方式中少于1％。
使用图1B和1C描述电阻开关器件11的操作。
电阻开关器件11可具有至少两个电阻状态。电阻开关器件11的状态可用开关层130和/或中间电极140的电阻调制。例如，在编程操作之后，开关层130可具有低电阻(ON状态)，而在擦除操作之后，开关层130可具有高电阻(OFF状态)。
可使用静态电压或动态脉冲实现编程操作。通常，使用在第一节点1与第二节点2之间施加电势差的编程脉冲执行编程。
参照图IB，存储单元的操作涉及原子或其它缺陷的纳米级迁移和重新布置。作为例示，当如图1B所示在第一节点1和第二节点2上施加正电压时，具有正电荷(离子)的原子或其它缺陷可由于开关层130中的电场向负电极移动，导致编程电流的流动。另选地，具有负电荷(离子)的原子或其它缺陷可向正电极移动。
根据原子或缺陷的这种重新布置的程度，重新布置可以是准稳定的，即，当移除电势时，原子或其它缺陷可不返回。这可导致开关层130的电导变化，甚至在移除编程电压之后。可通过在第一节点1和第二节点2上施加读电势来测量开关层130的行为变化。因此，电阻开关器件可用作非易失性存储器。相比之下，如果开关层130的电导变化是暂时的，即，在程序电压移除之后电导立即返回中性状态，则电阻开关器件可用作开关器件，例如存取器件、易失性存储器件。
类似地，如图1C所示，可使用静态电压或动态脉冲实现擦除操作。通常，使用在第一节点1与第二节点2之间施加电势差(与编程脉冲相反)的擦除脉冲执行擦除。当在第一节点1和第二节点2上施加高于阈值的负电压时，原子或其它缺陷的之前重新布置可反向，或者至少修改，以增加器件的电阻。
图2例示根据本发明的实施方式的具有反向结构的电阻开关器件。
此实施方式与图1类似，不同在于电极的次序反向。在此实施方式中，第二电极层150布置在中间电极层140下方，中间电极层140布置在开关层130下方。因此，第一电极层120位于开关层130上方的顶部。第二电极层150因此在此实施方式中形成为底电极。
图3例示根据本发明的实施方式的集成在半导体基板上方的电阻开关器件。
参照图3，电阻开关器件布置在基板100上方。电阻开关器件布置在形成在基板100上方的金属化层内。在各集成方案中，电阻开关器件在金属化层内的位置可不同。作为示例，在一个实施方式中，电阻开关器件可形成在第一金属层和第二金属层上方。
如图3所示，在一个或多个实施方式中，多条金属线25中的至少一条和多个过孔15中的至少一个布置在基板100上方的第一绝缘层10内。基板100可包括体硅基板或绝缘体上硅基板。在各实施方式中，基板100可包括Si、Ge、SiGe、GaN或其它半导体材料。在一个或多个实施方式中，基板100可包括任何其它合适的半导体，例如在其内可制造诸如晶体管或二极管的存取器件。在另一些其它实施方式中，基板100可包括塑料材料。
在各实施方式中，如上所述，电阻开关器件包括第一电极层120、开关层130、中间电极层140、第二电极层150。第一电极层120可连接到布置在第二绝缘层20内的多条金属线25中的金属线。第二绝缘层20可以是与第一绝缘层10相同的材料，或者可以是不同的介电材料。
第一电极层120可包括屏障层110和布置在屏障层110内的填充材料115。屏障层110和填充材料115一起形成第一电极层120。在一个实施方式中，钨(W)可用作填充材料115。在另一个实施方式中，钽(Ta)可用作填充材料115。在另一个实施方式中，填充材料115可包括诸如二氧化硅或氮化硅的绝缘材料。在又一个实施方式中，填充材料可包括中间电极材料，如在图2的反转单元结构中。
屏障层110设计为防止来自多条金属线25的下层金属线的金属原子的内扩散。另外，屏障层110可配置为促进与第三绝缘层30的粘合。在一个实施方式中，屏障层110可包括氮化钽以防止铜从多条金属线25的下层金属线扩散。在另选实施方式中，屏障层110可包括氮化钛。在其它实施方式中，屏障层110可包括钌、氮化钨和其它合适的用作半导体行业中的屏障的材料。
在一个实施方式中，第一电极层120可嵌入在第三绝缘层30内。在一个实施方式中，开关层130、中间电极层140、第二电极层150可形成在第四绝缘层40内。在一些实施方式中，第四绝缘层40可包括多个层并且可以包括被层间介电层分离的多个蚀刻阻止衬垫。在另选实施方式中，开关层130、中间电极层140、第二电极层150可沉积为毯状(blanket)层，第四绝缘层40可在图案化毯状层之后沉积。
在各实施方式中，中间电极层140包括诸如碲或硒的元素。在另一些实施方式中，中间电极层140包括碲和钛。在一个实施方式中，维持碲和钛的化学计算以防止形成可与中间电极层140的厚度相比的钛碲晶体。在其它实施方式中，维持碲和钛的化学计算以防止形成比中间电极层140的厚度小得多的钛碲晶体。在又一个甚至更特定的实施方式中，维持碲和钛的化学计算以实现非晶钛碲层。特别地，中间电极层140中碲的原子百分比在一个实施方式中在25％至67％之间，在另一个实施方式中在20％至70％之间。
作为进一步说明，为了进一步增强诸如碲的活性元素的活性，中间电极层140形成在非晶状态。缺少长范围次序使得碲能够有效地与开关层130相互作用并且最小化形成在同一基板100上的不同器件11之间的变化。
另外，控制中间电极层140的厚度。例如，在一个或多个实施方式中，中间电极层140的厚度小于100nm。在一个或多个实施方式中，中间电极层140的厚度是大约2nm至大约30nm。有利地，这也可有助于最小化第二电极层150中的缺陷。
图4例示根据本发明的实施方式的集成在半导体基板上方的电阻开关器件。
图4例示根据本发明的实施方式的反串联(in anti-series)连接的两个电阻开关器件。在一个实施方式中，电阻开关器件11反串联连接到另一个电阻开关器件12。因此，两个电阻开关器件中的一个在操作期间总是反向偏置。
然而，在另一个其它实施方式中，两个电阻开关器件可串联连接。在又一个实施方式中，两个电阻开关器件可并联或反并联(in anti-parallel)连接。在又一个实施方式中，两个电阻开关器件中的一个可以是没有电流-电压特性的滞后的存取器件。
在图4所示的实施方式中，第一电极层120、开关层130、中间电极层140、第二电极层150如在之前实施方式中一样堆叠。另外，此实施方式包括第二开关层180、第二中间电极层170、第三电极层160。第三电极层160形成在第二中间电极层170之下，第二中间电极层170在第二开关层180下方。
图5例示根据本发明的实施方式的并联连接的两个电阻开关器件。
在一个实施方式中，第一电极层120和第三电极层160可形成并连接到多条金属线25中的公共金属线。中间电极层140和第二中间电极层170可分别形成在第一电极层120和第三电极层160上方。公共第二电极层150可形成在第一电极层120和第三电极层160上方。
在一个或多个实施方式中，在图4、5中，开关层130和第二开关层180包括诸如氧化钆、氧化铪、氧化铝、氧化锆的金属氧化物及其组合。另外，中间电极层140和第二中间电极层170包括诸如碲或硒的活性元素。在另一些实施方式中，中间电极层140和第二中间电极层170包括碲和钛。在各实施方式中，中间电极层140和第二中间电极层170中碲的原子百分比在25％至67％之间，在一个实施方式中是大约33％至大约65％。
在一个或多个实施方式中，中间电极层140和第二中间电极层170处于非晶状态。在各实施方式中，中间电极层140和第二中间电极层170的厚度在一个或多个实施方式中小于100nm。在一个或多个实施方式中，中间电极层140和第二中间电极层170的厚度是大约2nm至大约30nm。
图6包括图6A-6F，例示根据本发明的实施方式的各制造阶段期间的电阻开关器件的截面图。
参照图6A，使用常规工艺处理基板100。例如，可在基板100内形成有源区。有源区可包括诸如晶体管、二极管和其它器件的器件区域。在形成有源区之后，在基板100上方形成金属化层。例如，如图6A所示，可形成多个过孔15和多条金属线25。
在各实施方式中，将在第三介电层30内形成底电极，第三介电层30可包括氮化硅、氧化硅和其它，并且可以是大约10nm至大约1000nm，在一种情况下是大约30nm至大约50nm。在一个或多个实施方式中，可使用化学气相沉积工艺或等离子增强化学气相沉积工艺沉积第三介电层30。可使用物理气相沉积(PVD)沉积第三介电层30，尽管在不同实施方式中可使用其它沉积技术。如图6A所示，在形成在基板100上方的第三绝缘层内形成开口31。
参照图6B，屏障层110沉积在开口31内。在各实施方式中，可使用溅射、诸如物理气相沉积、化学气相沉积的气相沉积工艺和其它合适工艺沉积屏障层110。屏障层110可包括还是扩散阻挡材料的惰性材料，例如氮化钛、氮化钽和其它。
接下来，在开口31内沉积填充材料115。在各实施方式中，可使用多种工艺沉积填充材料115。例如，可首先使用物理气相沉积(PVD)工艺沉积薄层的填充材料115以确保与屏障层110的良好粘合。接下来，可使用化学气相沉积工艺用填充材料115填充开口31。在一个实施方式中，填充材料115可包括诸如钨或钽的惰性材料。可根据需要平坦化填充材料115，并且例如使用湿蚀刻移除第三绝缘层顶表面上方的任何剩余屏障层110。
参照图6C，第四绝缘层40沉积在第三绝缘层30上方。图案化第四绝缘层40以形成用于开关层130的开口，开关层130可沉积在开口内。在各实施方式中，开关层130包括金属氧化物，例如氧化钆、氧化铪、氧化锆。在另选实施方式中，开关层130包括NiOx、TiOx、Ta2O5、CuOx、Wox、CoO、SrZrO3、(Ba,Sr)TiO3、SrTiO3、SiO2。在一个实施方式中，开关层130包括过渡金属氧化物，例如氧化铪、氧化锆、氧化钛、氧化钨或其它。在另选实施方式中，开关层130可包括稀土金属氧化物，例如氧化钆、氧化钇、氧化铒、氧化铽、氧化镱。在另一个实施方式中，开关层130可包括金属氧化物，例如氧化铝。可使用原子层沉积工艺、化学气相沉积、物理气相沉积、高密度等离子工艺和其它合适的沉积工艺沉积开关层130。在一些实施方式中，开关层130可在多个步骤中形成，例如形成元素金属层的沉积工艺，之后是氧化步骤以将元素金属氧化为金属氧化物。在各实施方式中，开关层130可具有大约1nm至大约20nm的厚度。
参照图6D，中间电极层140形成在开关层130上方。在各实施方式中，中间电极层140可包括诸如碲和/或硒的活性元素。在一个实施方式中，碲可选择在硒上方。
在一个或多个实施方式中，中间电极层140包括活性元素(碲)和来自现代周期表的IV族的金属(Ti、Hf、Zr)。在一个实施方式中，使用单独的目标材料(例如包括活性元素的第一目标和包括4族金属的第二目标)共溅射活性元素和4族金属。在一个实施方式中，共溅射在沉积期间可产生包括活性元素和4族金属的非晶层，避免单独的退火工艺形成非晶层。在另一个实施方式中，包括活性元素和4族金属的公共目标材料可用作溅射工艺的源。因此，在此实施方式中，溅射工艺从公共目标沉积包括活性元素(碲)和来自IV族的金属(Ti、Hf、Zr)的中间电极层140。在另一个实施方式中，使用诸如化学气相沉积、高密度等离子化学气相沉积、电化学沉积和其它类型的物理气相沉积(例如分子束外延)的气相沉积工艺沉积活性元素和4族金属。
在另一些实施方式中，诸如铪、锆、和/或其它过渡或稀土金属的元素也可添加到中间电极层140，以增加非晶相的稳定性。在各实施方式中，这些元素添加可通过使用包括多个元素的目标共溅射分离的元素目标来实现，或通过进一步顺序交替层溅射之后退火以引起固相非晶化来实现。
在一个实施方式中，使用原子层沉积工艺沉积中间电极层140。可沉积薄层活性元素(RE)之后是薄层4族元素(G4)。在各实施方式中，薄层活性元素和薄层4族元素可以是纯元素层或其合金、化合物。例如，可沉积0.1nm的活性元素(RE)层，之后是0.1nm的4族金属层。处理可重复多(n)次，以形成包括(RE-G4)n的超晶格堆叠。薄层活性元素(RE)可与薄层4族金属(G4)在后续工艺期间混合，例如在后续退火工艺期间混合。
在一个或多个实施方式中，中间电极层140在非晶状态下沉积而没有长范围次序。中间电极层140的非晶状态的使用使得从器件到器件的电特性更均匀。非晶状态的活性可使得能够与开关层130相互作用，该相互作用在器件操作期间产生影响(leverage)。在各实施方式中，中间电极层140可具有小于大约100nm的厚度，在一个实施方式中是大约2nm至大约30nm。在各实施方式中，中间电极层140是大约2nm至大约100nm。
在各实施方式中，中间电极层140和开关层130可不包括诸如铜、银、金、锌的电化学活性金属。
接下来参照图6E，第二电极层150形成在中间电极层140上方。在各实施方式中，第二电极层150包括惰性材料。在一个或多个实施方式中，第二电极层150可不包括诸如铜、银、金、锌的电化学活性金属。在一个实施方式中，第二电极层150包括金属氮化物。在一个实施方式中，第二电极层150包括氮化钛。在各实施方式中，第二电极层150对于中间电极层140的活性元素(碲或硒)是惰性的。后续工艺可遵循常规工艺。然而，在各实施方式中，以低温(例如400℃以下)执行后续工艺，以防止中间电极层140的结晶化。
图6F例示在操作期间中间电极层140与开关层130相互作用的另选实施方式。例如，在一个实施方式中，中间电极层140中的碲原子可与开关层130相互作用，修改之前沉积的开关层130。如指示的，碲原子142并且可选地4族元素可并入中间电极层140与开关层130之间的界面处。另外，碲原子142并且可选地4族元素可并入开关层130中。在另一个实施方式中，中间电极层140可不完全分离，例如作为图6E和6F的组合。中间电极层140可从开关层130拉出氧原子，从开关层拉出的氧原子的量可取决于中间电极层140的化学计算和/或微结构。
图7包括图7A-7D，例示根据本发明的另选实施方式的形成中间电极层期间的电阻开关器件的截面图。
在一个实施方式中，中间电极层可形成为多个层。作为说明，在图7A所示的一个实施方式中，可沉积第一中间层138，之后沉积第二中间层139。第一中间层138可包括活性元素(碲或硒)而第二中间层139可包括4族金属(钛、锆、铪)。第一中间层138和第二中间层139可在工艺期间混合。另选地，第一中间层138和第二中间层139中的仅一部分可混合。在进一步实施方式中，第一中间层138和第二中间层139可在后续退火步骤期间混合并形成非晶层，例如在小于400℃的退火工艺之后。在一个实施方式中，可顺序沉积钛和碲层。顺序沉积钛和碲层、之后热退火可引起固态非晶化，导致非晶TixTe1-x层。后续工艺可遵循如图6所示。
在另选实施方式中，第一中间层138和第二中间层139可顺序沉积，形成如图7B所示的层堆叠。第一中间层138和第二中间层139的厚度可通过沉积功率密度和时间而变化。在一个或多个实施方式中，第一中间层138和第二中间层139可交替沉积多个循环，直到达到期望的总厚度。
在一个或多个实施方式中，然后对最终分层结构退火，以形成混合膜，从而形成中间电极层140。因此可通过变化各单个层的厚度(即，第一中间层138和第二中间层139的厚度)而变化中间电极层140的成分。在一个实施方式中，第一中间层138包括纯碲层，第二中间层139包括纯钛层。在一个实施方式中，钛和碲的厚度可变化，以得到大约30％至大约70％的钛成分。
作为示例，在一个实施方式中，可在等离子气相沉积(PVD)工艺中沉积第一中间层138和第二中间层139。可使用0.09W/cm2至0.26W/cm2范围中的功率沉积例如包括碲的第一中间层138。第一中间层138的厚度在一个实施方式中可以在0.5nm至5nm的范围。作为另一个示例，可使用0.37W/cm2至0.9W/cm2范围中的PVD功率沉积可包括钛的第二中间层139。第二中间层139的厚度在一个实施方式中可以在1nm至5nm的范围。因此形成的中间电极层140的最终厚度在一个或多个实施方式中可以在1.5nm至50nm的范围，在一个实施方式中是大约2nm至大约30nm，在各实施方式中小于100nm。
退火温度在各实施方式中可以处于100℃至600℃的范围中，在一个实施方式中是大约200℃至大约300℃。退火时间在各实施方式中可以处于1分钟至60分钟的范围中，在一个实施方式中是大约1分钟至20分钟。在各实施方式中，退火环境可以是真空、氮和/或氩。
在如图7C所示的另选实施方式中，可沉积包括活性元素和4族金属的第一中间层138。第一中间层138可经受非晶化工艺135。例如，在一个实施方式中，第一中间层138可经受诸如氩的高剂量惰性注入，以使第一中间层138非晶化。这可有助于打碎沉积期间形成的任何多晶材料。
在进一步实施方式中，第一中间层138可沉积为具有单个元素，例如可沉积4族金属层。活性元素可注入到4族金属层中。另选地，第一中间层138可沉积为活性元素层，4族金属可注入第一中间层138。有利地，注入工艺可使之前沉积的第一中间层138(可以是多晶体)非晶化。
图7D例示根据本发明的实施方式的扩散屏障层沉积在中间电极层上方的另一个实施方式。在此实施方式中，在中间电极层140上以及中间电极层140与第二电极层150之间沉积附加的扩散屏障层141。扩散屏障层141可有助于防止诸如碲的活性元素从中间电极层140扩散以及还防止诸如铜、银、金、锌和其它的金属从其它金属线和其它源扩散。在一些实施方式中，第二电极层150可不能防止这些污染原子的迁移。在这些实施方式中，沉积附加的扩散屏障层141。扩散屏障层141在各实施方式中可包括金属氮化物，例如氮化钛层可用作扩散屏障层141。
图8包括图8A-8C，例示根据本发明的实施方式的各制造阶段期间的电阻开关器件的截面图。
本发明的各实施方式包括图1-7所示的结构的变型。例如，在此实施方式中，开关层和底电极形成在相同过孔内。如图8A所示，第一电极层120可形成为部分填充开口。接下来，如图8B所示，沉积可以是金属氧化物层的开关层130。如图8C所示，后续处理可继续，形成中间电极层140和第二电极层150。
图9包括图9A-9C，例示根据本发明的实施方式的各制造阶段期间的电阻开关器件的截面图。
图9例示根据本发明的实施方式的形成电阻开关器件堆叠的方法。在各实施方式中，可以形成电阻开关器件的堆叠以影响公共电极。例如，如图9A所示，开关层130和中间电极层140可如之前的实施方式中一样形成在第一电极层120上方。
参照图9B，第二电极层150形成在中间电极层140上方。第二中间层170和第二开关层180可形成在第四绝缘层40内、第二电极层150上方。在一些实施方式中，第四绝缘层40可包括多个绝缘层。第三电极层160可形成在第五绝缘层45内、第二开关层180上方。
在一个实施方式中，第二电极层150可以是氮化钛(TiN)层。在另一个实施方式中，第二电极层150可包括含TiN/W/TiN的三层堆叠。第三电极层160在一个实施方式中可包括钨。
图10包括图10A和10B，例示根据本发明的实施方式的交叉点器件阵列。图10A例示顶视图，图10B例示截面图。
图10例示交叉点器件阵列例如作为堆叠阵列。阵列中的每个单元可包括两端子存取器件210和存储器件220(还见图10B)。在各实施方式中，存储器件220可包括闪存、相变存储器、电阻存储器、磁存储器、铁电存储器或其它。
在一个或多个实施方式中，交叉点器件阵列可以是存储阵列。在另选实施方式中，这些阵列也可用于形成逻辑器件。交叉点器件阵列中的各存储器件220连接在第一多条线(例如，第一、第二、第三垂直线201、202、203)与第二多条线(例如，第一、第二、第三水平线211、212、213)之间。第一和第二多条线在一个实施方式中可彼此垂直。第一多条线可以是紧挨在第二多条线上方或下方的金属层。
各存储器件220可连接在第一金属层中的第一多条线中的线与垂直位于第一金属层上方或下方的金属层中的第二多条线中的线之间。例如，存取器件210中的一个和存储器件220中的一个连接在第一垂直线201与第一水平线211之间。
在各实施方式中，存储器件220包括如本发明的各实施方式中描述的具有氧化物开关层和中间电极层的电阻开关器件。在一个实施方式中，存取器件210包括如本发明的各实施方式中描述的具有氧化物开关层和中间电极层的电阻开关器件。在各实施方式中，使用各实施方式中描述的电阻开关器件实现存储器件220和/或存取器件210。
图11包括图11A和11B，例示实现本发明的实施方式的各种存储单元阵列。
可使用实现以上描述的各实施方式的存储器件形成存储单元阵列500。存储器件220可如各实施方式中描述的一样形成。在图11A例示的一个实施方式中，存储单元阵列500可由包括基于晶体管的存取器件520和存储器件220的存储单元510形成。
存取器件520可连接在存储器件220和被位线驱动器540驱动的位线(BL)之间。可通过字线由字线驱动器530激活存取器件。存储器件220可连接到选择线，选择线还连接到选择线驱动器550。
图11B例示对应的存储阵列，其中存储单元510以行和列布置并且连接到多条字线(例如WL1、WL2)、多条位线(例如BL1、BL2、BL3)和多条选择线(例如SL1、SL2)。
图12例示使用本发明的实施方式的系统。
各实施方式中描述的器件阵列可用于在一个或多个实施方式中形成不同类型的存储器。在一个或多个实施方式中，本发明中描述的实施方式可以是例如在芯片上系统架构内的单独的存储器或嵌入式存储器。
本发明的实施方式可以是系统的部分，系统可包括处理器610、外围设备(PER)620、系统控制单元630、系统总线640、随机存取存储器(RAM)650、只读存储器(ROM)660、一次性可编程存储器(OTP)670、输入/输出(I/O)设备680。
系统的各组件可通过系统总线640通信。诸如PER 620的外围设备可包括许多不同类型的设备，包括显示器、键盘、鼠标、传感器、相机和其它。诸如I/O 680的I/O设备科包括用于接收有线或无线通信的发送器和接收器。
在各实施方式中，PER 620、RAM 650、ROM 660、OTP 670和/或I/O 680可包括如本发明的各实施方式中描述的存储单元。另外，处理器610、系统控制单元630也可包括本发明的各实施方式中描述的电阻开关器件，例如作为嵌入式存储器。尽管已参照例示的实施方式描述了本发明，但此描述不意图以限制意义解释。例示实施方式的各修改和组合以及本发明的其它实施方式对于本领域技术人员而言在参照了描述后将是明显的。作为说明，图1-9中描述的实施方式可在另选实施方式中彼此组合。因此所附权利要求意图包含这种修改或实施方式。
尽管详细描述了本发明及其优点，应该理解，在不脱离所附权利要求限定的本发明的精神和范围的情况下，在此可作出各种改变、替代和另选。例如，本领域技术人员容易理解，这里描述的许多特征、功能、处理和材料可变化，同时保留在本发明的范围内。
此外，本申请的范围不意图限于说明书中描述的处理、机器、制造、物质成分、装置、方法和步骤的特定实施方式。如本领域技术人员将从本发明的公开容易理解的，根据本发明，可利用当前存在或以后开发的、与这里描述的对应实施方式基本上执行相同功能或基本上实现相同结果的处理、机器、制造、物质成分、装置、方法或步骤。因此，所附权利要求意图包括在这些处理、机器、制造、物质成分、装置、方法或步骤的范围内。

Claims (42)

1.一种电阻开关器件，所述器件包括：
连接到第一电势节点的第一电极，所述第一电极布置在基板上方；
连接到第二电势节点的第二电极；
布置在所述第一电极与所述第二电极之间并且接触所述第一电极的开关层，其中所述开关层在所述电阻开关器件的第一状态下包括低电阻，并且所述开关层在所述电阻开关器件的第二状态下包括高电阻，所述第二状态与所述第一状态不同；以及
布置在所述开关层与所述第二电极之间并且接触所述开关层的导电非晶层，其中所述导电非晶层在所述第一状态下和所述第二状态下包括相同的电阻，其中所述第二电极被布置在所述导电非晶层上方并且接触所述导电非晶层，并且其中所述导电非晶层包括碲和硒。
2.根据权利要求1的器件，其中所述导电非晶层包括碲和IV族元素，其中所述IV族元素包括钛、锆和/或铪。
3.根据权利要求2的器件，其中所述导电非晶层中IV族元素原子的数量与碲原子的数量之比在0.5:1至3:1之间。
4.根据权利要求2的器件，其中所述导电非晶层中IV族元素原子的数量与碲原子的数量之比在0.5:1至2:1之间。
5.根据权利要求2的器件，其中所述导电非晶层中IV族元素原子的数量与碲原子的数量之比在0.55:1至1.5:1之间。
6.根据权利要求2的器件，其中所述开关层包括氧化钆、氧化铝、氧化铪、氧化锆、氧化硅或其混合物。
7.根据权利要求1的器件，其中所述导电非晶层包括少于0.01％的铜和银，其中所述第二电极包括少于5％的铜和银，其中所述开关层包括少于0.01％的铜和银。
8.根据权利要求1的器件，其中所述第一电极包括钨和/或钽，其中所述第二电极包括氮化钛。
9.根据权利要求1的器件，其中所述第二电极包括铜、银、金、锌和碲的扩散屏障。
10.根据权利要求9的器件，所述器件还包括布置在所述第二电极上方并且接触所述第二电极的第三电极。
11.根据权利要求1的器件，其中所述导电非晶层包括硒和IV族元素。
12.一种电阻开关器件，其包括：
连接到第一电势节点的第一电极，所述第一电极布置在基板上方；
布置在所述第一电极上方的氧化物开关层，其中所述氧化物开关层包括少于0.01％的铜和银，其中所述氧化物开关层在所述电阻开关器件的第一状态下包括低电阻，并且所述氧化物开关层在所述电阻开关器件的第二状态下包括高电阻，所述第二状态与所述第一状态不同；
布置在所述氧化物开关层上并且连接到第二电势节点的第二电极；以及
所述氧化物开关层与所述第二电极之间的界面，其中所述界面包括碲，其中所述第二电极包括少于5％的铜和银。
13.根据权利要求12的器件，其中所述第二电极包括针对碲的扩散屏障。
14.根据权利要求12的器件，其中所述第一电极包括钨和/或钽，其中所述氧化物开关层包括氧化钆、氧化铝、氧化铪、氧化锆、氧化硅或其混合物。
15.根据权利要求12的器件，其中所述第二电极包括氮化钛。
16.根据权利要求15的器件，其中所述第二电极包括所述界面处的钛层。
17.根据权利要求12的器件，其中所述第二电极包括碲。
18.一种金属氧化物电阻开关器件，所述器件包括：
连接到第一电势节点的第一电极；
布置在所述第一电极上方的金属氧化物层，其中所述金属氧化物层在所述金属氧化物电阻开关器件的第一状态下包括低电阻，并且所述金属氧化物层在所述金属氧化物电阻开关器件的第二状态下包括高电阻，所述第二状态与所述第一状态不同；
布置在所述金属氧化物层上方并且接触所述金属氧化物层的碲层，其中所述碲层包括少于0.01％的铜和银；以及
布置在所述碲层上方并且接触所述碲层的第二电极，所述第二电极连接到第二电势节点，其中所述第二电极包括少于5％的铜和银。
19.根据权利要求18的器件，其中所述碲层包括钛、锆和/或铪。
20.根据权利要求18的器件，其中所述碲层中碲总量的原子百分比是25％至70％。
21.根据权利要求18的器件，所述器件还包括布置在所述第二电极上方并且接触所述第二电极的第三电极。
22.根据权利要求18的器件，其中所述碲层是非晶的。
23.根据权利要求18的器件，其中所述第二电极是铜和银的扩散屏障。
24.一种形成电阻开关器件的方法，所述方法包括：
在基板上方形成第一绝缘层；
在所述第一绝缘层中形成第一电极；
在所述第一电极上方形成金属氧化物层，其中所述金属氧化物层在所述电阻开关器件的第一状态下包括低电阻，并且所述金属氧化物层在所述电阻开关器件的第二状态下包括高电阻，所述第二状态与所述第一状态不同；
在所述金属氧化物层上方形成接触所述金属氧化物层的碲层，其中所述碲层包括少于0.01％的铜和银；以及
在所述碲层上方形成接触所述碲层的第二电极，所述第二电极连接到第二电势节点。
25.根据权利要求24的方法，其中所述第二电极包括少于5％的铜和银，其中所述第二电极是铜和银的扩散屏障。
26.根据权利要求24的方法，所述方法还包括在所述第二电极上形成第三电极。
27.根据权利要求24的方法，其中所述碲层包括钛、锆和/或铪。
28.根据权利要求24的方法，其中所述碲层中碲总量的原子百分比是25％至70％。
29.根据权利要求24的方法，其中形成碲层包括共溅射碲与IV族元素，其中所述IV族元素包括钛、锆或铪。
30.根据权利要求29的方法，其中所述共溅射对于所述碲和所述IV族元素使用不同的源。
31.根据权利要求24的方法，其中形成碲层包括使用对于碲和IV族元素的公共源进行溅射。
32.根据权利要求24的方法，其中形成碲层包括沉积非晶层。
33.根据权利要求24的方法，其中形成碲层包括沉积结晶层并且使用注入使所述结晶层非晶化。
34.根据权利要求24的方法，其中形成碲层包括沉积包括碲的层和包括IV族元素的层。
35.根据权利要求34的方法，所述方法还包括使所述碲层退火以形成包括碲和IV族元素的非晶层。
36.一种存储单元，其包括：
具有连接到第一电势节点的第一端子和第二端子的存取器件，所述存取器件布置在基板中或上方；以及
电阻开关存储器件，所述电阻开关存储器件包括：
连接到所述第一端子的第一电极，所述第一电极布置在所述基板上方；
布置在所述第一电极上方的开关层，所述开关层包括少于0.01％的铜和银，其中所述开关层在电阻开关存储器件的第一状态下包括低电阻，并且所述开关层在电阻开关存储器件的第二状态下包括高电阻，所述第二状态与所述第一状态不同；
布置在所述开关层上方的第一导电层，所述第一导电层包括碲并且包括少于0.01％的铜和银；以及
布置在所述第一导电层上并且连接到第二电势节点的第二电极，其中所述第二电极包括少于5％的铜和银。
37.根据权利要求36的存储单元，其中所述存取器件包括晶体管。
38.根据权利要求36的存储单元，其中所述存取器件包括电阻开关器件，所述电阻开关器件包括：
布置在所述基板上方的底电极；
布置在所述底电极上方的金属氧化物层，所述金属氧化物层包括少于0.01％的铜和银；
布置在所述金属氧化物层上方的第二导电层，所述第二导电层包括碲并且包括少于0.01％的铜和银；以及
布置在所述第二导电层上的顶电极，其中所述顶电极包括少于5％的铜和银。
39.根据权利要求38的存储单元，其中所述第一导电层是非晶层，其中所述第二导电层是非晶层。
40.根据权利要求36的存储单元，其中所述第一导电层包括钛、锆或铪。
41.根据权利要求36的存储单元，其中所述开关层包括氧化钆、氧化铝、氧化铪、氧化锆、氧化硅或其混合物。
42.根据权利要求36的存储单元，其中所述第二电极是铜和银的扩散屏障。
CN201480006500.4A 2013-03-03 2014-01-10 具有开关层和中间电极层的电阻开关器件及其形成方法 Active CN104969374B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361771930P 2013-03-03 2013-03-03
US61/771,930 2013-03-03
US13/829,941 US9252359B2 (en) 2013-03-03 2013-03-14 Resistive switching devices having a switching layer and an intermediate electrode layer and methods of formation thereof
US13/829,941 2013-03-14
PCT/US2014/011146 WO2014137485A1 (en) 2013-03-03 2014-01-10 Resistive switching devices having a switching layer and an intermediate electrode layer and methods of formation thereof

Publications (2)

Publication Number Publication Date
CN104969374A CN104969374A (zh) 2015-10-07
CN104969374B true CN104969374B (zh) 2018-07-24

Family

ID=51420519

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480006500.4A Active CN104969374B (zh) 2013-03-03 2014-01-10 具有开关层和中间电极层的电阻开关器件及其形成方法

Country Status (5)

Country Link
US (2) US9252359B2 (zh)
JP (2) JP6433439B2 (zh)
CN (1) CN104969374B (zh)
TW (1) TWI619242B (zh)
WO (1) WO2014137485A1 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3022392B1 (fr) * 2014-06-12 2018-01-26 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif de memoire vive resistive
TWI696997B (zh) 2014-10-07 2020-06-21 美商愛德斯托科技公司 具有導電性帽層的記憶體元件及其方法
KR20160049299A (ko) * 2014-10-27 2016-05-09 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9634245B2 (en) * 2015-01-09 2017-04-25 Micron Technology, Inc. Structures incorporating and methods of forming metal lines including carbon
US9680092B2 (en) * 2015-08-27 2017-06-13 Intermolecular, Inc. Current selectors formed using single stack structures
TWI625874B (zh) * 2015-11-05 2018-06-01 華邦電子股份有限公司 導電橋接式隨機存取記憶體
KR20180099681A (ko) * 2015-12-25 2018-09-05 미쯔비시 가스 케미칼 컴파니, 인코포레이티드 화합물, 수지, 조성물, 레지스트 패턴 형성방법, 및, 회로 패턴 형성방법
US10580644B2 (en) 2016-07-11 2020-03-03 Tokyo Electron Limited Method and apparatus for selective film deposition using a cyclic treatment
JP7079201B2 (ja) * 2016-10-04 2022-06-01 ソニーセミコンダクタソリューションズ株式会社 スイッチ素子および記憶装置ならびにメモリシステム
EP3539132A4 (en) 2016-11-14 2019-11-27 Hefei Reliance Memory Limited SCHEME FOR INTEGRATING A RRAM METHOD AND CELL STRUCTURE WITH REDUCED MASKING OPERATIONS
TWI612701B (zh) 2017-01-25 2018-01-21 華邦電子股份有限公司 導電橋接式隨機存取記憶體及其製造方法
US10446746B1 (en) * 2018-05-01 2019-10-15 International Business Machines Corporation ReRAM structure formed by a single process
US10546812B1 (en) * 2018-07-13 2020-01-28 International Business Machines Corporation Liner-free and partial liner-free contact/via structures
WO2020189654A1 (en) 2019-03-18 2020-09-24 Ricoh Company, Ltd. Three-dimensional object forming apparatus, three-dimensional object forming method, and program
CN111725397A (zh) * 2020-01-19 2020-09-29 中国科学院上海微系统与信息技术研究所 一种相变材料结构、存储器单元及其制作方法
RU2723073C1 (ru) * 2020-01-21 2020-06-08 Федеральное государственное бюджетное учреждение науки Институт физики твердого тела Российской академии наук (ИФТТ РАН) Структура с резистивным переключением
US11594678B2 (en) * 2020-03-03 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion barrier layer in programmable metallization cell
US12035537B2 (en) 2021-05-12 2024-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interface film to mitigate size effect of memory device
KR102602935B1 (ko) * 2021-08-13 2023-11-15 한양대학교 산학협력단 카본 옥시나이트라이드를 가지는 저항변화 메모리 및 이의 제조방법
TWI803417B (zh) * 2022-08-23 2023-05-21 國立中山大學 記憶體元件、記憶體陣列及其製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101233625A (zh) * 2005-06-07 2008-07-30 美光科技公司 具有切换玻璃层的存储器装置

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3480843A (en) 1967-04-18 1969-11-25 Gen Electric Thin-film storage diode with tellurium counterelectrode
US5798903A (en) 1995-12-26 1998-08-25 Bell Communications Research, Inc. Electrode structure for ferroelectric capacitor integrated on silicon
US6063692A (en) 1998-12-14 2000-05-16 Texas Instruments Incorporated Oxidation barrier composed of a silicide alloy for a thin film and method of construction
US7385219B2 (en) 2000-02-11 2008-06-10 A{umlaut over (x)}on Technologies Corporation Optimized solid electrolyte for programmable metallization cell devices and structures
US7728322B2 (en) 2000-02-11 2010-06-01 Axon Technologies Corporation Programmable metallization cell structures including an oxide electrolyte, devices including the structure and method of forming same
WO2004027877A1 (ja) 2002-09-19 2004-04-01 Sharp Kabushiki Kaisha 抵抗変化機能体およびその製造方法
JP4792714B2 (ja) 2003-11-28 2011-10-12 ソニー株式会社 記憶素子及び記憶装置
US7326950B2 (en) * 2004-07-19 2008-02-05 Micron Technology, Inc. Memory device with switching glass layer
JP2006114834A (ja) 2004-10-18 2006-04-27 Toshiba Corp 半導体装置
DE102004052611A1 (de) * 2004-10-29 2006-05-04 Infineon Technologies Ag Verfahren zur Herstellung einer mit einem Füllmaterial mindestens teilweise gefüllten Öffnung, Verfahren zur Herstellung einer Speicherzelle und Speicherzelle
KR100657911B1 (ko) 2004-11-10 2006-12-14 삼성전자주식회사 한 개의 저항체와 한 개의 다이오드를 지닌 비휘발성메모리 소자
US20060172067A1 (en) 2005-01-28 2006-08-03 Energy Conversion Devices, Inc Chemical vapor deposition of chalcogenide materials
DE102005005938B4 (de) 2005-02-09 2009-04-30 Qimonda Ag Resistives Speicherelement mit verkürzter Löschzeit, Verfahren zur Herstellung und Speicherzellen-Anordnung
WO2007013630A1 (ja) 2005-07-29 2007-02-01 Japan Science And Technology Agency マイクロチャネルプレート、ガス比例計数管、及び撮像装置
US7525117B2 (en) * 2005-08-09 2009-04-28 Ovonyx, Inc. Chalcogenide devices and materials having reduced germanium or telluruim content
US7531825B2 (en) * 2005-12-27 2009-05-12 Macronix International Co., Ltd. Method for forming self-aligned thermal isolation cell for a variable resistance memory array
US7741636B2 (en) 2006-01-09 2010-06-22 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
KR101095741B1 (ko) 2006-05-31 2011-12-21 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
US20080073751A1 (en) 2006-09-21 2008-03-27 Rainer Bruchhaus Memory cell and method of manufacturing thereof
US20090166601A1 (en) 2008-01-02 2009-07-02 Ovonyx, Inc. Non-volatile programmable variable resistance element
US8183553B2 (en) 2009-04-10 2012-05-22 Intermolecular, Inc. Resistive switching memory element including doped silicon electrode
US8343813B2 (en) 2009-04-10 2013-01-01 Intermolecular, Inc. Resistive-switching memory elements having improved switching characteristics
TW201011909A (en) 2008-09-02 2010-03-16 Sony Corp Storage element and storage device
US20100059729A1 (en) 2008-09-09 2010-03-11 Ovonyx, Inc. Apparatus and method for memory
KR20100062570A (ko) 2008-12-02 2010-06-10 삼성전자주식회사 저항성 메모리 소자
KR20100082604A (ko) * 2009-01-09 2010-07-19 삼성전자주식회사 가변저항 메모리 장치 및 그의 형성 방법
JP2010177393A (ja) 2009-01-29 2010-08-12 Sony Corp 半導体記憶装置およびその製造方法
JP5446393B2 (ja) 2009-04-02 2014-03-19 ソニー株式会社 記憶素子とその製造方法および半導体記憶装置
US20120119332A1 (en) 2009-06-12 2012-05-17 Petar Branko Atanackovic Process for producing a semiconductor-on-sapphire article
WO2010146850A1 (ja) 2009-06-18 2010-12-23 パナソニック株式会社 不揮発性記憶装置及びその製造方法
US8654560B2 (en) 2009-10-28 2014-02-18 Intermolecular, Inc. Variable resistance memory with a select device
US8134139B2 (en) 2010-01-25 2012-03-13 Macronix International Co., Ltd. Programmable metallization cell with ion buffer layer
JP5732827B2 (ja) 2010-02-09 2015-06-10 ソニー株式会社 記憶素子および記憶装置、並びに記憶装置の動作方法
US8558212B2 (en) * 2010-09-29 2013-10-15 Crossbar, Inc. Conductive path in switching material in a resistive random access memory device and control
JP2012089643A (ja) * 2010-10-19 2012-05-10 Sony Corp 記憶装置の製造方法、並びに記憶素子および記憶装置
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
JP2012199336A (ja) 2011-03-18 2012-10-18 Sony Corp 記憶素子および記憶装置
US8962460B2 (en) 2011-04-26 2015-02-24 Micron Technology, Inc. Methods of selectively forming metal-doped chalcogenide materials, methods of selectively doping chalcogenide materials, and methods of forming semiconductor device structures including same
JP2013016530A (ja) * 2011-06-30 2013-01-24 Sony Corp 記憶素子およびその製造方法ならびに記憶装置
WO2013039603A1 (en) 2011-09-13 2013-03-21 Adesto Technologies Corporation Resistive switching devices having alloyed electrodes and methods of formation thereof
US8878152B2 (en) 2012-02-29 2014-11-04 Intermolecular, Inc. Nonvolatile resistive memory element with an integrated oxygen isolation structure
JP6050015B2 (ja) 2012-03-30 2016-12-21 ソニーセミコンダクタソリューションズ株式会社 記憶素子および記憶装置
US8847187B2 (en) 2012-12-03 2014-09-30 Intermolecular, Inc. Method of forming anneal-resistant embedded resistor for non-volatile memory application
US8907313B2 (en) 2012-12-18 2014-12-09 Intermolecular, Inc. Controlling ReRam forming voltage with doping
TWI696997B (zh) 2014-10-07 2020-06-21 美商愛德斯托科技公司 具有導電性帽層的記憶體元件及其方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101233625A (zh) * 2005-06-07 2008-07-30 美光科技公司 具有切换玻璃层的存储器装置

Also Published As

Publication number Publication date
TWI619242B (zh) 2018-03-21
US9252359B2 (en) 2016-02-02
CN104969374A (zh) 2015-10-07
JP2019050403A (ja) 2019-03-28
JP6708722B2 (ja) 2020-06-10
JP2016512390A (ja) 2016-04-25
US20160118585A1 (en) 2016-04-28
US20140246641A1 (en) 2014-09-04
TW201445718A (zh) 2014-12-01
JP6433439B2 (ja) 2018-12-05
US9818939B2 (en) 2017-11-14
WO2014137485A1 (en) 2014-09-12

Similar Documents

Publication Publication Date Title
CN104969374B (zh) 具有开关层和中间电极层的电阻开关器件及其形成方法
US7820996B2 (en) Nonvolatile memory device made of resistance material and method of fabricating the same
CN101345251B (zh) 位于半导体衬底之上的存储单元阵列及其制造方法
TWI442612B (zh) 自動對準之鰭型可程式記憶胞
US8767439B2 (en) Resistance change nonvolatile memory device, semiconductor device, and method of operating resistance change nonvolatile memory device
US8598564B2 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
TWI497706B (zh) 具有自動對準底電極和二極體存取裝置之蕈狀記憶胞
US8395935B2 (en) Cross-point self-aligned reduced cell size phase change memory
US9236568B2 (en) Sidewall thin film electrode with self-aligned top electrode and programmable resistance memory
US20170104031A1 (en) Selector Elements
CN103907192A (zh) 具有合金化电极的电阻切换器件及其形成方法
US9368721B1 (en) Diamond like carbon (DLC) as a thermal sink in a selector stack for non-volatile memory application
US20160149129A1 (en) Using Metal Silicides as Electrodes for MSM Stack in Selector for Non-Volatile Memory Application
CN102376354A (zh) 存储元件和存储装置
US20090086527A1 (en) Non-volatile memory device having threshold switching resistor, memory array including the non-volatile memory device and methods of manufacturing the same
US11462585B2 (en) RRAM process integration scheme and cell structure with reduced masking operations
CN102237134B (zh) 集成电路装置及操作该集成电路装置的方法
US9246092B1 (en) Tunneling barrier creation in MSM stack as a selector device for non-volatile memory application
CN110931637A (zh) 一种具有新型结构与材料的选通管的制备方法
US20160141335A1 (en) Diamond Like Carbon (DLC) in a Semiconductor Stack as a Selector for Non-Volatile Memory Application
Traore Investigation of HfO2-based resistive RAM cells by electrical characterization and atomistic simulations
WO2017019070A1 (en) Non-volatile resistance memory devices including a volatile selector with copper and silicon dioxide
SHIRAISHI et al. Etude de cellules mémoires résistives RRAM à base de HfO2 par caractérisation électrique et simulations atomistiques
Moore et al. Graded Ge x Se 100-x concentration in PCRAM

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: California, USA

Patentee after: Reza Design USA

Address before: California, USA

Patentee before: Dalog Semiconductor USA Inc.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20230506

Address after: California, USA

Patentee after: Dalog Semiconductor USA Inc.

Address before: California, USA

Patentee before: ADESTO TECHNOLOGIES Corp.

Effective date of registration: 20230506

Address after: New York, United States

Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: California, USA

Patentee before: Reza Design USA

TR01 Transfer of patent right