CN109791977A - 相关电子开关结构及应用 - Google Patents

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CN109791977A CN201780057712.9A CN201780057712A CN109791977A CN 109791977 A CN109791977 A CN 109791977A CN 201780057712 A CN201780057712 A CN 201780057712A CN 109791977 A CN109791977 A CN 109791977A
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layer
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卢西恩·斯弗恩
金柏莉·盖伊·里德
格雷戈里·芒森·耶里克
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Advanced Risc Machines Ltd
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Abstract

当前所公开的技术涉及器件及其制造方法，该器件包括：第一金属层Mn；形成在该第一金属层Mn上的衬底，该衬底具有暴露金属层的一部分的腔；以及形成在腔中的相关电子材料(1304，1306)。或者该器件包括：衬底(1308)；形成在衬底(1308)上的金属层Mn，该金属层Mn具有中断；以及形成在中断中的相关电子材料(1304，1306)层和金属通孔VIAn+1。

Description

相关电子开关结构及应用
技术领域
本技术涉及相关电子开关器件，包括相关电子开关器件的应用。
背景技术
例如，集成电路器件(例如电子开关器件)可以在各种电子器件类型中找到。例如，存储器和/或逻辑器件可以包含可用于计算机、数码相机、蜂窝电话、平板设备、个人数字助理等的电子开关。与电子开关器件相关的因素，例如可以包含在存储器和/或逻辑器件中，设计师可能会对这些因素感兴趣，例如，考虑对任何特定应用的适用性可以包括物理尺寸、存储密度、工作电压和/或功耗。设计师可能感兴趣的其他示例性因素可以包括制造成本、易制造性、可扩展性和/或可靠性。此外，似乎对呈现更低功率和/或更高速度的特性的存储器和/或逻辑器件的需求在不断增加。
附图说明
所要求的保护的主题在说明书的结尾部分特别指出并明确要求保护。然而，无论是关于组织和/或操作方法，还是其对象、特征和/或优点，如果与附图一起阅读，最好参考以下具体实施方式来理解：
图1A示出了根据实施例的包含相关电子材料的相关电子开关器件的示例性实施例的框图。
图1B描绘了相关电子开关的示例性符号。
图2是根据实施例的相关电子开关的等效电路的示意图。
图3示出了根据实施例的相关电子开关的电流密度与电压相比的图表。
图4A到4E是图示根据实施例的使用不同结构尺寸的相关电子材料(CEM)形成的CES器件的图。
图4F是图示CEM电阻率随掺杂而变化的图表。
图5A到5D是图示根据实施例的由CEM形成的器件的掺杂部分的不同方法的图。
图6A到6E是图示根据实施例的在无明显开关区域的单个体材料(bulk material)中使用相关电子材料CEM形成的器件的图。
图7A、7B和7C是图示根据实施例的由带有三个或更多个端子的CEM形成的器件的图。
图8A和8B是图示根据实施例的由其状态可能受到曝光影响的CEM形成的器件的图。
图9A和9B是图示根据实施例的包括由CEM形成的器件的结构的图，该CEM具有的电阻或阻抗状态在操作电路中不会改变。
图10A到10D示出了根据实施例的由CEM形成的器件的结构。
图11是根据实施例的包括形成在半导体上的一层或多层CEM的结构的图。
图12A到12C是根据特定实施例的将逻辑晶体管与由CEM形成的器件集成在一起的结构的图。
图13A到13G是根据特定实施例的描绘由沉积CEM形成的结构的图。
图14和15是根据特定实施例的形成特定器件的工艺流程图。
具体实施方式
在以下具体实施方式中参考构成本说明书的一部分的附图，在所有附图中相同的数字可以指定相同的部分，以指示对应和/或类似的组件。将意识到的是，例如为了图示的简单和/或清晰，图中所示的组件不一定是按比例绘制的。例如，一些组件的尺寸可以相对于其他组件而被放大。此外，要理解的是，可以利用其他实施例。此外，可以在不偏离所要求保护的主题的情况下进行结构变化和/或其他变化。还应注意的是，方向和/或参考(例如，向上、向下、顶部、底部等)可以用于促进对附图的讨论和/或不旨在所要求保护的主题的应用。因此，以下具体实施方式不应限制所要求保护的主题和/或等效物。
在整个本说明书中，对一个实施方式、实施方式、一个实施例、实施例等的引用意味着：结合特定实施方式和/或实施例描述的特定特征、结构和/或特性被包括在所要求保护的主题的至少一个实施方式和/或实施例中。因此，这样的短语的出现(例如，在整个本说明书的不同地方)并不一定是旨在指代相同的实施方式或所描述的任何一个特定的实施方式。此外，要理解的是，所描述的特定特征、结构和/或特性能够以各种方式组合在一个或多个实施方式中，并且从而在例如预期的保护范围内。当然，总的来说，这些问题和其他问题会随着上下文而变化。因此，描述和/或用法的特定背景提供了关于要得出的推论的有用指导。
如本文所用的，术语“耦合”、“连接”和/或类似术语被一般地使用。应理解的是，这些术语并不旨在是同义词。相反，“连接”一般用于指示两个或更多个组件(例如)处于直接物理状态，包括电接触；而“耦合”一般用于表示两个或多个组件可能处于直接物理状态，包括电接触；然而，“耦合”一般也用于表示两个或更多个组件不一定是直接接触的，但仍然能够协作和/或相互作用。术语耦合一般也被理解为表示间接连接，例如，在适当的背景下。
本文中所使用的术语“和”、“或”、“和/或”和/或类似术语包括各种含义，预期这些含义至少部分取决于使用这些术语的特定背景。通常，“或”如果用于关联列表，例如A、B或C，则旨在表示：A、B和C，此处用于包容性意义；以及A、B或C，此处用于排他性意义。此外，术语“一个或多个”和/或类似术语用于以单数形式描述任何特征、结构和/或特性，和/或还用于描述特征、结构和/或特性的多个和/或一些其他组合。同样，术语“基于”和/或类似术语被理解为不一定旨在表达排他性的一组因素，而是允许存在不一定明确描述的附加因素。当然，对于上述所有内容，描述和/或用法的特定背景提供了关于要得出的推论的有用指导。应指出的是，以下描述仅提供一个或多个说明性示例，并且所要求保护的主题不限于这些一个或多个说明性示例；然而，同样地，描述和/或用法的特定背景提供了关于要得出的推论的有用指导。
本公开的特定实施例包含用于形成相关电子开关(CES)的相关电子材料(CEM)，例如，在存储器和/或逻辑器件中。CES器件也可广泛应用于其他电子电路类型，例如滤波电路、数据转换器、锁相环电路和高速收发器，尽管在这些方面所要求保护的主题的范围不受限制。在这种背景下，CES可以呈现出由电子相关性而非固态结构相变(例如，相变存储器(PCM)器件中的晶体/非晶体或电阻示RAM器件中的细丝形成和传导)引起的明显突变的导体/绝缘体转变。在一个实施例中，例如与熔化/凝固或细丝形成相比，CES中明显突变的导体/绝缘体转变可对量子力学现象作出响应。CES中导电状态和绝缘状态之间和/或第一阻抗状态和第二阻抗状态之间的这种量子力学转变可以从几个方面中的任何一个方面理解。如本文所使用的，术语“导电状态”、“低阻抗状态”和/或“金属状态”可以是可互换的，和/或有时可以被称为“导电/低阻抗状态”。类似地，术语“绝缘状态”和“高阻抗状态”可以在本文中可互换地使用，和/或有时可以被称为“绝缘/高阻抗状态”。
相关电子开关材料在绝缘/高阻抗状态和导电/低阻抗状态之间的量子力学转变可以用Mott转变来理解。在Mott转变中，如果Mott转变条件发生，材料可以从绝缘/高阻抗状态转换为导电/低阻抗状态。Mott标准由(nc)1/3a≈0.26定义，其中nc是电子的浓度，并且“a”是玻尔半径。当达到临界载流子浓度使得Mott标准被满足时，Mott转变将发生，并且CES的状态将从高电阻/高电容状态(即绝缘/高阻抗状态)变为低电阻/低电容状态(即导电/低阻抗状态)。
Mott转变可以通过电子的局部化来控制。当载流子被局部化时，电子之间的强库仑相互作用将CEM的带分裂以产生绝缘体。当电子不再被局部化时，弱库仑相互作用占主导地位，带分裂被消除，从而形成金属(导电)带。这有时被解释为“拥挤的电梯”现象。虽然电梯里只有几个人，但人们可以很容易地走动，这类似于导电/低阻抗状态。当电梯达到一定的人员集中时，另一方面，人员不能再移动，这类似于绝缘/高阻抗状态。然而，应理解的是，这种为说明目的而提供的经典解释，和所有量子现象的经典解释一样，只是一个不完整的类比，并且所要求保护的主题在这方面并不受限制。
此外，在实施例中，从绝缘/高阻抗状态切换到导电/低阻抗状态除了电阻变化外，还可能引起电容变化。例如，CES可以包括可变电阻的特性和可变电容的特性。也就是说，CES器件的阻抗特性可以包括电阻式和电容式组件。例如，在金属状态下，CEM的电场基本为零，因此电容基本为零。类似地，在绝缘/高阻抗状态下(其中，由于自由电子密度较低，电子屏蔽可能非常不完善)，外部电场可能会穿透CEM，因此CEM将因CEM电介质功能的物理变化而具有电容。因此，例如，在一个方面，在CES中从绝缘/高阻抗状态到导电/低阻抗状态的转变可能导致电阻和电容的变化。
在实施例中，CES器件可以在CES器件的CEM的大部分体积中响应于Mott转变而开关阻抗状态。在实施例中，CES器件可以包含“主体开关(bulk switch)”。如本文所使用的，术语“主体开关”指的是CES器件开关阻抗状态(例如响应于Mott转变)的CEM的至少大部分体积。例如，在实施例中，CES器件的基本上所有的CEM都可以响应于Mott转变而从绝缘/高阻抗状态切换到导电/低阻抗状态，或从导电/低阻抗状态切换到绝缘/高阻抗状态。在一个实施例中，CEM可以包括一个或多个转变金属氧化物、一个或多个稀土氧化物、周期表中的一个或多个F块元素的一个或多个氧化物、一个或多个稀土转变金属氧化物钙钛矿、钇和/或镱，尽管所要求保护的主题在这方面不受限制。在实施例中，器件(例如CES器件)可以包含CEM，CEM包括一种或多种材料，材料选自于包含以下项的组：铝、镉、铬、钴、铜、金、铁、锰、汞、钼、镍、钯、铼、钌、银、锡、钛、钒和锌(其可以链接到诸如氧之类的阳离子或其他类型的配体)或其组合，尽管在这方面，所要求保护的主题的范围不受限制。
图1a示出了包含CEM(例如材料102)的CES器件的示例性实施例100，该CES器件夹在导电端子(例如导电端子101和103)之间。在实施例中，CES器件(例如CES器件100)可以包括可变阻抗器(impeder)器件。如本文所用的，术语“相关电子开关”和“可变阻抗器”可以互换。至少部分通过在端子之间施加临界电压和临界电流，例如在导电端子101和103之间，CEM(例如材料102)可以在上述导电/低阻抗状态和绝缘/高阻抗状态之间转变。如前所述，由于相关电子开关材料的量子力学转变从而导致施加的临界电压和施加的临界电流，可变阻抗器器件(例如CES器件100)中的CEM(例如材料102)可以在第一阻抗状态和第二阻抗状态之间转变，如下文更详细描述的。此外，如上文所述，可变阻抗器器件(例如可变阻抗器器件100)可以呈现可变电阻和可变电容两者的特性。
在特定实施例中，可变阻抗器器件(例如CES器件100)可以包含CEM，该CEM可以至少部分基于CEM的至少大多数部分在绝缘/高阻抗状态和导电/低阻抗状态之间的由于相关电子开关材料的量子力学转变而产生的转变而在多个可检测阻抗状态之间或在其中转变。例如，在实施例中，CES器件可以包括主体开关，其中，CES器件的基本所有CEM可以响应于Mott转换而从绝缘/高阻抗状态切换至导电/低阻抗状态，或从导电/低阻抗状态切换至绝缘/高阻抗状态。在这种背景下，“阻抗状态”表示可变阻抗器器件的可检测状态，仅提供几个示例，其指示值、符号、参数和/或条件。在一个特定实施例中，如下文所述的，可以基于(至少部分)在读取和/或感测操作中在CES器件的端子上检测到的信号来检测CES器件的阻抗状态。在另一个特定实施例中，如下文所述的，可以将CES器件置于特定阻抗状态，以表示或存储特定值、符号和/或参数，和/或通过在“写入”和/或“编程”操作中的CES器件的端子上施加一个或多个信号来实现CES器件的特定电容值。当然，所要求保护的主题的范围不限于本文所述的特定示例性实施例。
图1b描绘了示例性符号110，该符号可用于例如，在电路示意图中表示CES/可变阻抗器器件。示例性符号110意在提醒观察者CES/可变阻抗器器件(例如CES器件100)的可变电阻和可变电容特性。示例性符号110并不意在表示实际电路图，而只是表示电路图符号。当然，所要求保护的主题的范围在这些方面不受限制。
图2描绘了示例性CES/可变阻抗器器件(例如CES器件100)的等效电路的示意图。如前所述，CES/可变阻抗器器件可以包括可变电阻和可变电容两者的特性。也就是说，CES/可变阻抗器器件(例如CES器件100)的阻抗特性可以至少部分取决于器件的电阻和电容特性。例如，在实施例中，可变阻抗器器件的等效电路可以包括可变电阻器，例如与可变电容器(例如可变电容器220)并联的可变电阻器210。当然，尽管可变电阻器210和可变电容器220在图2中被描绘为包含分立组件，但可变阻抗器器件(例如CES100)可以包含基本上同质的CEM，例如CEM 102，其中CEM包含可变电容和可变电阻的特性。
下表1描绘了示例性可变阻抗器器件(例如CES器件100)的示例性真值表。
电阻 电容 阻抗
R<sub>高</sub>(V<sub>施加</sub>) C<sub>高</sub>(V<sub>施加</sub>) Z<sub>高</sub>(V<sub>施加</sub>)
R<sub>低</sub>(V<sub>施加</sub>) C<sub>低</sub>(V<sub>施加</sub>)～0 Z<sub>低</sub>(V<sub>施加</sub>)
表1-相关电子开关真值表
在实施例中，表1的示例性真值表示出了可变阻抗器器件(例如CES器件100)的电阻可以在低电阻状态和高电阻状态之间转变，其至少部分是施加在CEM上的电压的函数。在实施例中，低电阻状态的电阻可以比高电阻状态的电阻低10-100000倍，尽管所要求保护的主题的范围在这方面不受限制。类似地，表1的示例性真值表示出了可变阻抗器器件(例如CES器件100)的电容可以在低电容状态和高电容状态之间转变，对于示例性实施例，该低电容状态可以包含约0或非常小的电容，并且该高电容状态至少部分是施加在CEM上的电压的函数。同样，如表1可见，可变阻抗器器件从高电阻/高电容状态到低电阻/低电容状态的转变可以被表示为从高阻抗状态到低阻抗状态的转变。类似地，从低电阻/低电容状态到高电阻/高电容状态的转变可以被表示为从低阻抗状态到高阻抗状态的转变。
应注意的是，可变阻抗器(例如CES100)并非纯电阻器，而是包括具有可变电容和可变电阻两者的特性的器件。在实施例中，电阻和/或电容值并且从而阻抗值至少部分地取决于施加的电压。
图3示出了根据实施例的CES器件(例如示例性CES器件100)的CES器件的电流密度与在导电端子(例如导电端子101和103)上的电压相比的图表。至少部分地基于施加到可变阻抗器器件(例如可变阻抗器器件100)(例如，在写入操作中)的端子的电压，CEM(例如CEM102)可以置于导电/低阻抗状态或绝缘/高阻抗状态。例如，电压V复位和电流密度J复位的施加可以将CES器件置于绝缘/高阻抗状态，并且电压V置位和电流密度J置位的施加可以将CES器件置于导电/低阻抗状态。也就是说，在实施例中，“置位”条件可以将可变阻抗器器件(例如CES器件100)置于导电/低阻抗状态，并且“复位”条件可以将可变阻抗器器件(例如CES器件100)置于绝缘/高阻抗状态。在将CES器件置于低阻抗状态或高阻抗状态之后，可以至少部分地通过施加电压V读取(例如，在读取操作中)和检测可变阻抗器器件(例如CES器件100)的端子(例如导电端子101和103)处的电流或电流密度来检测CES器件的特定状态。
在实施例中，CES器件的CEM可以包括例如任何TMO，例如，钙钛矿(peroskovites)、Mott绝缘体、电荷交换绝缘体和/或Anderson无序绝缘体。在特定实施例中，CES器件可以由CEM形成，例如氧化镍、氧化钴、氧化铁、氧化钇和钙钛矿(例如掺铬(Cr)钛酸锶、钛酸镧)、以及包括镨钙锰氧化物(praesydium calcium manganate)和镨镧锰氧化物(praesydiumlanthanum manganite)的锰酸盐族，仅提供几个示例。在实施例中，包含具有不完全d和f轨道壳的元素的氧化物可以表现出充足的阻抗切换特性，以用作在CES器件中使用的CEM。在实施例中，可以在不进行电铸的情况下制备CES。其他实施例可以采用其他转变金属化合物，而不偏离所要求保护的主题。例如，可以使用{M(chxn)2Br}Br2和其他这样的金属络合物而不偏离所要求保护的主题的范围，其中M可以包含铂(Pt)、钯(Pd)或镍(Ni)，并且chxn包含1R、2R-环己烷二胺。
在一个方面，图1的CES器件可以包含CEM，CEM包含TMO金属氧化物可变阻抗材料，尽管应理解，这些仅为示例性的，并不旨在限制所要求保护的主题的范围。具体实施方式也可以采用其他可变阻抗材料。氧化镍NiO作为一种特定的TMO被公开。本文讨论的NiO材料可掺杂有非本征配体，在实施例中，其可以通过钝化界面接合并允许可调节的电压和阻抗来稳定可变阻抗特性。在具体实施例中，本文公开的NiO可变阻抗材料可包括含碳配体，其可以由NiO(Cx)指示。此处，在实施例中，本领域技术人员可以通过平衡价简单地确定任何特定含碳配体和含碳配体与NiO的任何特定组合的x值。在另一特定实施例中，掺杂有非本征配体的NiO可以被表示为NiO(Lx)，其中Lx是配体元素或化合物，x指示一个NiO单元的配体单元数。在实施例中，本领域技术人员可以简单地通过平衡价来确定任何特定配体的x值以及配体与NiO或任何其他转变金属的任何特定组合。
在实施例中，CES器件可以最初在导电/低阻抗状态下制造。此外，在实施例中，CES器件可以是非易失性的，因此在进行进一步编程之前，CES器件可以保持相应的阻抗状态。例如，根据实施例，如果施加足够的偏压(例如，超过带分裂电位)，并且满足上述Mott条件(注入的电子空穴＝开关区域中的电子)，CES器件可以经由Mott转变从导电/低阻抗状态快速切换到绝缘体状态。这可能发生在图3中的图表的点308处。在这一点上，电子不再被屏蔽，并变成局域的。这种相关性将带分裂以形成绝缘体。当CES器件的CEM仍处于绝缘/高阻抗状态时，可以通过空穴的输送产生电流。如果在CES器件的端子上施加足够的偏压，电子可以通过MIM器件的势垒注入金属绝缘体金属(MIM)二极管中。如果注入了足够多的电子，并且在端子上施加了足够的电位以达到设定的条件，则电子的增加可以屏蔽电子并消除电子的局部化，这可能会使带分裂电位崩溃，形成金属，从而将CES器件置于导电/低阻抗状态。
根据实施例，CES器件的CEM中的电流可以由通过至少部分基于写入操作期间限制的外部电流而确定的外部施加的“符合性”条件来控制，以达到将CES器件置于导电/低阻抗状态的设定条件。这种外部施加的符合性电流也设置了随后的复位条件电流密度要求。如图3的特定实施方式所示，在将CES器件置于导电/低阻抗状态的点316处的写入操作期间施加的电流密度J符合性可以确定在随后的写入操作中将CES置于绝缘/高阻抗状态的符合性条件。如图所示，随后可以通过在点308处的电压V复位下施加电流密度J复位≥J符合性来将CES器件的CEM置于绝缘/高阻抗状态，其中J符合性在实施例中可以是是外部施加的。
因此，符合性电流(例如外部施加的符合性电流)可以在CES器件的CEM中设定若干电子，这些电子将被Mott转变的空穴“捕获”。换句话说，将CES器件置于导电/低阻抗状态的写入操作中施加的电流可以确定注入CES器件的CEM的若干空穴，以便随后将CES器件转变为绝缘/高阻抗状态。正如下面更全面地讨论的，可以动态地施加符合性电流。
如上所指出的，响应于在点308处的Mott转变可能会发生到绝缘/高阻抗状态的转变。如上所指出的，这样的Mott转变可以在CES器件中的下列条件下发生：其中电子浓度n等于电子空穴浓度p。当满足以下Mott标准时，就会发生这种情况，如以下表达式(1)所示的：
其中：
λTF是托马斯-费米屏蔽长度；以及
C是对于Mott转变大约等于0.26的常数。
根据实施例，图3中所示的图表的区域304中的电流或电流密度可以响应于从在可变阻抗器器件(例如CES器件100)的端子(例如端子101和103)上施加的电压信号注入空穴而存在。此处，当在可变阻抗器器件(例如CES器件)的端子(例如端子101和103)上施加临界电压VMI时，在电流IMI处，空穴的注入可以满足导电状态到绝缘状态转变的Mott转变标准。这可以根据表达式(2)建模，如下所示：
Q(VMI)＝qn(VMI) (2)
其中，Q(VMI)是注入的电荷(空穴或电子)，并且是所施加的电压的函数。如本文所使用的，符号“MI”表示金属-绝缘体转变，并且符号“IM”表示绝缘体-金属转变。也就是说，“VMI”指的是临界电压，并且“IMI”指的是临界电流，用于将CEM从导电/低阻抗状态转变到绝缘/高阻抗状态。类似地，“VIM”指的是临界电压，并且“IIM”指的是临界电流，用于将CEM从绝缘/高阻抗状态转换为导电/低阻抗状态。
用于实现Mott转变的空穴的注入可以发生在能带之间并且响应于临界电压VMI和临界电流IMI而发生。通过根据表达式(1)在由表达式(2)中的IMI注入空穴来使电子浓度n等于所需电荷浓度以得到Mott转变，这种临界电压VMI对托马斯费米屏蔽长度λTF的依赖性可以根据如下表达式(3)：
其中，ACEM是可变阻抗器器件(例如CES器件100)的CEM(例如CEM 102)的横截面面积；并且其中，在示例性图表300的点308处描绘的J复位(VMI)是通过CEM(例如CEM 102)的电流密度，该电流密度将以临界电压VMI施加到CEM，以将CES器件的CEM置于绝缘/高阻抗状态。在实施例中，可以至少部分通过歧化反应将CEM在导电/低阻抗状态与绝缘/高阻抗状态之间进行切换。
根据实施例，可变阻抗器器件(例如CES器件100)的CEM(例如CEM 102)可通过注入足够数量的电子以满足Mott转变标准而置于导电/低阻抗状态(例如，通过从绝缘/高阻抗状态转变)。
在将CES器件的CEM转变为导电/低阻抗状态中，当已经注入了足够的电子并且可变阻抗器器件的端子上的电位克服了临界开关电位(例如，V置位)时，注入的电子开始屏蔽解除双占据电子的局部化，以逆转歧化反应并关闭带隙。图3的点314处所描绘的电流密度J置位(VMI)(用于将CES器件的CEM在临界电压VMI下转变到金属绝缘体Mott转变中的导电/低阻抗状态，从而实现到导电/低阻抗状态的转变)可以根据如下表达式(4)被表示：
Q(VMI)＝qn(VMI)
其中：aB是Bohr半径。
根据实施例，用于在读取操作中检测CES器件的存储器状态的“读取窗口”302可以被设置为在读取电压V读取下当CES器件的CEM处于绝缘/高阻抗状态时的图3的图表的部分306和当CES器件的CEM处于导电/低阻抗状态时的图3的图表的部分304之间的差。在特定实施方式中，读取窗口302可以用于确定可变阻抗器器件(例如CES器件100)的CEM(例如相关电子开关材料102)的托马斯-费米屏蔽长度λTF。例如，在电压V复位下，电流密度J复位和J置位可能与以下表达式(5)相关：
其中，J关断表示在V复位下处于绝缘/高阻抗状态的CEM的电流密度。例如，参见图3的点309。
在另一个实施例中，用于将CES器件的CEM置于写入操作中的绝缘/高阻抗或导电/低阻抗状态的“写入窗口”310可以被设置为V复位和V置位之间的差。建立|V置位|>|V复位|可以实现导电/低阻抗和绝缘/高阻抗状态之间的切换。V复位可以包含由相关性引起的带分裂电位，并且V置位可以包含约两倍的带分裂电位，使得读取窗口可包含约带分裂电位。在特定实施方式中，写入窗口310的大小可以至少部分通过CES器件的CEM的材料和掺杂来确定。
在实施例中，用于读取被表示为可变阻抗器器件(例如CES器件100)的阻抗状态的值的过程可以包括施加在CES器件的CEM的电压。在实施例中，可以测量CES器件的CEM内的电流和/或电流密度中的至少一个，并且可以至少部分地根据所测量的电流和/或电流密度来确定CES器件的CEM的阻抗状态。
另外，在实施例中，阻抗状态的阻抗可以至少部分地取决于CES器件的CEM的电容和电阻的组合。在实施例中，所确定的阻抗状态可以包含多个阻抗状态之一。例如，第一阻抗状态可以包含较低的电阻和较低的电容，并且第二阻抗状态可以包含较高的电阻和较高的电容。此外，在实施例中，多个阻抗状态的阻抗之比可与CES器件的CEM的物理特性成比例。在实施例中，CES器件的CEM的物理特性可以包括托马斯-费米屏蔽长度和玻尔半径中的至少一个。此外，在实施例中，多个阻抗状态中的单个阻抗状态可以与数据值相关联。另外，在实施例中，在预定电压下，第一阻抗状态和第二阻抗状态之间的电流差提供对读取窗口的指示。然而，所要求保护的主题的范围在这些方面不受限制。
在实施例中，可以向CES器件的CEM提供多个电子，使得CES进入第一阻抗状态。可以向CEM提供多个空穴，使得CES进入第二阻抗状态。此外，在实施例中，多个电子可导致CES上的电压大于置位的电压阈值，并且多个空穴可导致CES上的电压大于或等于复位的电压阈值。此外，在实施例中，CEM上的电压可导致CEM中的电流密度等于或大于置位的电流密度和/或置位的电流，并且CEM上的电压可导致CEM中的电流密度大于或等于复位的电流密度和/或复位的电流。
此外，在实施例中，可以超过CEM上的置位的电压和通过CES器件的CEM的置位的电流密度。另外，可以超过CEM上的复位的电压和通过CES器件的CEM的复位的电流密度。此外，在实施例中，多个阻抗状态中的单个阻抗状态可以与数据值相关联。
在实施例中，复位的电压、置位的电压以及置位的电压与复位的电压之间的差中的至少一个与CES器件的CEM的物理性质成比例。例如，CEM的物理特性可以包括由于局部化而产生的强电子电位和/或电子的相关性中的至少一个。此外，在实施例中，置位的电压和复位的电压的差可以提供对至少一个写入/程序窗口大小的指示。
如上所述，CES器件(也被称为可变阻抗器器件，例如可变阻抗器器件100)可以在各种电子器件类型中实施。例如，可变阻抗器器件(例如可变阻抗器器件100)可以用于逻辑电路、存储器电路、滤波电路等。一般而言，可变阻抗器器件(例如可变阻抗器器件100)可用于目前存在或将来存在的任何电路或器件，其可受益于可变阻抗器器件的可变电阻和/或可变电容特性。
例如，在实施例中，例如，可以在存储器单元中实施CES器件，例如可变阻抗器器件100。在一个或多个实施例中，CES存储器可以包括：包括CES的可变阻抗器存储器单元；根据提供给存储器器件的信号，用于将可变阻抗器存储器单元置于第一阻抗状态或第二阻抗状态的写入电路；以及用于感测存储器单元的阻抗状态和提供与存储器单元的所感测的状态相对应的电信号的读取电路。在一个方面，第二存储器单元状态下的CES的阻抗可能明显大于第一存储器单元状态下的阻抗。
集成电路(例如本文讨论的示例性集成电路)可以包括可以构建在衬底上的多层材料。材料层可以包括一个或多个导电层，有时被称为可与电路器件互连的“金属”层和/或“金属化”层。如本文所使用的，术语“金属层”和/或“金属化层”指的是可由导电材料形成的导电电极，否则被称为“线路”。例如，用于金属层或金属化层的示例性材料可以包括铝和/或铜，仅举几个例子。金属化层之间形成的通孔也可以由导电材料形成，例如多晶硅、钨、铜和/或铝。当然，所要求保护的主题并不局限于这些具体的示例。
此外，如本文所使用的，术语“衬底”可以包括绝缘体上硅(SOI)或蓝宝石上硅(SOS)技术、掺杂和/或未掺杂半导体、由基础半导体基底支撑的硅外延层、常规金属氧化物半导体(CMOS)，例如，具有金属后端的CMOS前端和/或其他半导体结构和/或技术，包括例如CES器件。例如与操作可编程结构和/或存储器阵列相关联的各种电路(例如驱动器和/或解码电路)可以在衬底中和/或衬底上形成。此外，当在下面的描述中参考“衬底”时，先前的工艺步骤可能已经用于在基础半导体结构或基底中形成区域和/或结。
另外，在实施例中，CES器件可在集成电路的线路中间(MOL)和/或线路后端(BEOL)工艺中实施。例如，由于CES器件可以直接形成在集成电路器件中形成的晶体管的源极和/或漏极区域上，并且由于CES器件也可以直接耦合到金属层的导电线路上，因此CES器件可以用作源极和/或漏极区域与例如金属层的导电线之间的连接器。因此，如下面的示例可见，CES器件可以在集成电路器件的任何多个层中实施，也可以在各种配置中实施。
根据实施例，结构或器件的“层”可以使用任何特定工艺的任何材料形成。在一个示例中，可以使用诸如化学气相沉积或溅射沉积之类的若干工艺之一在晶圆之上形成材料层(例如，CEM、半导体材料或金属)。另外，诸如掩蔽和蚀刻之类的技术可用于在结构或器件中产生局部变化(例如，通过一个或多个预成型层形成通孔)。根据实施例，CEM层可以被形成为将CEM沉积在表面或衬底上以形成CEM器件(例如，CES或CeRAM器件)。使用用于形成互补金属氧化物半导体(CMOS)器件的附加工艺，附加的结构(例如栅极、晶体管等)可以与CEM器件一起形成。
图4A到4E是示出根据实施例的使用不同结构尺寸的相关电子材料(CEM)形成的器件的图。如上所指出的，器件可由一层或多层CEM和导电端子形成。例如，在图4a中，在端子402之间形成一层或多层CEM(例如包括上文讨论的TMO或其他CEM，但不限于此)，其中层422包含具有p型掺杂剂的CEM，并且层412包含本征CEM(例如，非掺杂)部分。如上所指出的，图4A的器件可以配置为可变电阻器或阻抗器器件。
根据实施例，图4A的CEM器件可以被形成为表现如电路中的CES一样，其中CEM器件可在低阻抗或导电状态与高阻抗和绝缘状态之间切换(如上文参考图3所讨论的)。此处，层412可以包含“切换区域”，其中可能发生Mott转变或类Mott转变(例如，响应于置位或复位条件)。虽然由层412形成的开关区域的局部化阻抗可在工作电路中的高阻抗和低阻抗之间切换，但另一方面，层422可在工作电路中保持相同的导电状态并在器件内提供“导电区域”。然而，应理解的是，图4A的器件的特定结构(其中层412形成分隔层422从而形成导电区域的开关区域)仅仅是用于形成CES的示例性结构，并且可以使用其他不同的结构而不偏离所要求保护的主题。例如，下面的图6A到6E中所示的实施例是可用于形成CES的结构的示例，该CES不具有由分隔由不同掺杂的CEM层形成的导电区域的一层或多层CEM形成的独特开关区域。
根据实施例，器件4A的电阻或阻抗R可以根据表达式(6)至少部分地基于器件的尺寸和在端子402之间形成的CEM层的电阻率来确定，表达式(6)如下所示：
其中：
ρ是用于在402端子之间形成层的CEM的电阻率；
A是器件的横截面面积；以及
l是器件的长度。
器件中CEM层的电阻率ρ可至少部分地基于所使用的特定CEM(例如，TMO类型)和所施加的任何掺杂剂来确定。图4F图示了施加到器件中的CEM的特定不同掺杂剂的不同结果。在特定实施例中，图4A的器件的电阻或阻抗可以通过改变器件的尺寸(如表达式(6)所示)和相对于p型掺杂部分422的本征部分412的厚度来改变。例如，图4C中的器件通过具有更长的p型掺杂层426(增加p型掺杂部分426的l值)从而赋予更大的阻抗或电阻而被显示为比图4A的器件更长。图4B的器件比图4A的器件更长，其具有更长的本征部分414(对于本征非掺杂部分414，增加l的值)，也赋予更大的阻抗或电阻。图4D的器件被显示为比图4A的器件更宽，从而赋予更小的电阻(例如，通过增加A的值)。相反，图4E的器件被示出为比图4b的器件更窄，从而赋予更大的电阻(例如，通过减小A的值)。
在图5A到5D的特定实施例中，通过影响在器件的端子502之间的各个层中掺杂，CEM器件的电阻或阻抗可能会进一步受到影响。图5A的器件包括由本征非掺杂CEM形成的p型掺杂层506和层504。如上所指出的，图5A的器件可以通过将层504形成为开关区域并且将层506形成为导电区域而被形成为CES。在图5B的器件中，层508为p型掺杂的，而层510被形成为本征非掺杂层。在图5C的器件中，层512是p型掺杂的，而层516掺杂有不同的掺杂剂(例如，n型掺杂剂或不同的p型掺杂剂)。在图5D的器件中，层504保持本征的或未掺杂的，而层514由不同于用于在图5A的器件中形成层506的掺杂剂形成。
图5A到5D的任何器件可以形成为表现如工作电路中的CES一样。例如，图5A的器件可以通过将层504形成为开关区域并且将层506形成为导电区域而被形成为CES。图5B和5C的器件的层508和516可类似地形成为开关区域，并且层510和512可以被形成为导电区域。
如图5A到5D所示的，CES可以包含开关区域，该开关区域包含一层或多层CEM，其不同于用于形成器件的导电区域的CEM层被掺杂。例如，导电区域可以用p型掺杂CEM形成，而分隔导电区域的开关区域可以用本征/非掺杂CEM(例如，图5A的器件)或n型掺杂的CEM(例如，图5c中所示的器件)形成。替代地，导电区域可由本征/非掺杂CEM形成，而开关区域由p型掺杂CEM(例如，图5b中所示的器件)或n型掺杂CEM形成，而开关区域由本征/非掺杂CEM(例如，图5D)或p型掺杂CEM形成。
图6A到6E是图示根据实施例的在具有不同结构尺寸的单个体材料中使用相关电子材料(CEM)形成的器件的图。图6A到6E的器件被示出为在端子602之间形成的CEM部分604具有不同尺寸。CEM部分604包括端子602之间的单一连续导电区域，该区域根据轮廓掺杂，而无任何特定的中间开关区域。在形成图6A到6E中所示的器件的示例性过程中，第一(或底部)端子602可通过例如形成电极材料的第一层(例如使用几种金属沉积技术中的任何一种)形成。此处，电极材料可作为实例且不限于包含基于钛和/或含钛衬底，例如氮化钛(TiN)，其分层制造，例如用于CES器件或其他类型的基于CEM的器件。在其他实施例中，电极材料可以包含其他类型的导电材料，例如氮化钛、铂、钛、铜、铝、钴、镍、钨、氮化钨、硅化钴、氧化钌、铬、金、钯、氧化铟锡、钽、银、铱或其任何组合，并且所要求保护的主题不限于电极材料的任何特定组成。部分604可通过直接在第一金属层上连续沉积CEM而形成(例如，在沉积CEM之前，没有其他中间材料沉积在金属层上)。第二(或顶部)端子602可通过直接在部分604上形成第二层电极材料而形成(例如，在形成第二金属层之前，没有其他中间材料沉积在部分上)。如可以观察到的，部分604包括单一的、连续的导电部分，该部分与端子602邻接，而没有任何特定的中间开关层(例如，没有图5A到5D中所示的开关层504、508和516示出的通过沉积非掺杂或不同掺杂的CEM形成的开关层)。
如上所指出的，导电部分604可以使用若干适合的沉积技术中的任何一种由p型掺杂CEM形成。在替代的实施方案中，导电部分604可以由n型掺杂CEM形成。在一个实施例中，用于形成部分604的p型掺杂剂的浓度在端子402之间可以是均匀的。在其他实施例中，端子602之间部分处的p型掺杂剂浓度可能会变化。例如，部分604中p型掺杂剂的浓度可根据从第一端子602到第二端子602的梯度而增加或减少。
在具体实施方式中，图6A到6E中所示的器件可以被实施或配置为作为CES器件、CeRAM器件或所形成的CEM器件的任何其他适合应用来执行。例如，层604可以被形成为具有可在工作电路中的导电或低阻抗状态与绝缘或高阻抗状态之间切换的阻抗状态(例如，响应于Mott转变或类Mott转变)。如此，本文所做出的对CES、CeRAM、相关电子器件和/或类似物的引用不限于包括由如图4A到4D和图5A到5D所示的开关区域分隔的导电区域的结构，并且可以包括由如图6A到6E所示的单个(例如，没有分隔由一层或多层CEM形成的导电区域的中间开关区域)形成的器件。
根据实施例，器件(例如，如图6A到6E所示的)可以包括：第一端子和第二端子；以及在第一端子和第二端子之间形成的相关电子材料(CEM)的连续区域，连续区域与第一端子和第二端子毗邻，CEM的连续区域为p型掺杂的。在一种替代的实施方式中，在CEM的连续区域中p型掺杂剂的浓度在第一端子和第二端子之间是不均匀的。在另一个替代的实施方式中，CEM的连续区域中p型掺杂剂的浓度是根据从第一端子到第二端子的逐渐增加的梯度的。在替代的实施例中，CEM的连续区域可以为n型掺杂的。
根据实施例，器件(例如，如图6A到6E所示的)可通过以下方式形成：形成包含器件的第一电极的第一金属层；在第一层上沉积一层或多层相关电子材料(CEM)；以及在包含第二电极的一层或多层CEM上形成第二金属层，其中一层或多层CEM包括在第一电极和第二电极之间的连续p型掺杂区域。在替代的实施例中，CEM的连续区域可以为n型掺杂的。在一个特定的实施方式中，在CEM的连续区域中的掺杂剂浓度在第一端子和第二端子之间是不均匀的。在另一个特定实施方式中，CEM的连续区域中p型掺杂剂的浓度是根据从第一端子到第二端子的梯度增加的。
图7A、7B和7C是图示根据实施例的由具有三个或更多个端子的CEM形成的器件的图。此处，开关区域706可以在导电区域704之间形成(例如，其中开关区域706与导电区域704的掺杂不同)，在被形成为电极端子的端子702之间形成(例如，通过电极材料的沉积)。在图7A中，器件还包括耦合到开关区域706的栅极端子708。根据实施例，图7A的器件可以具有可在电极端子702处检测到的特定状态，例如，阻抗状态(例如，绝缘或高阻抗状态，或导电或低阻抗状态)。根据实施例，施加到栅极端子708(并且施加到开关区域706)的信号可能影响可检测状态。例如，施加到栅极端子708的特定电压可以包括在开关区域706中材料的Mott转变或类Mott转变，以改变导电或低阻抗状态与绝缘或高阻抗状态之间的可检测状态。在具体实施例中，图7A的器件可以作为多状态逻辑器件在电路中被实施。
在图7B中的器件的示例性实施例中，栅极端子708可以用一对栅极端子710替换，一对栅极端子710可以接收影响器件的可检测状态的信号。在图7C中器件的示例性实施例中，栅极端子708可以用三个或更多个栅极端子712替换，三个或更多个栅极端子712可以接收影响器件的可检测状态的信号。
根据实施例，器件(例如，如图7A到7C中所示)可以包括：第一电极端子和第二电极端子；在第一端子和第二端子之间形成的一层或多层CEM；以及耦合到一层或多层CEM的一个或多个栅极端子，其中一层或多层CEM的状态可在响应于施加到一个或多个栅极端子的一个或多个信号的多个状态之间或当中切换。在一个特定的实施方式中，一层或多层CEM的状态是可切换的，以改变第一电极端子和第二电极端子之间的阻抗。
根据实施例，器件(例如，如图7A到7C中所示)可通过以下方式形成：在第一电极端子和第二电极端子之间形成一层或多层CEM；以及形成一个或多个栅极端子以耦合到一层或多层的CEM，以使得能够在多个状态之间或当中切换一层或多层CEM的状态。根据实施例，一个或多个栅极端子可以形成在导电区域之间形成的一个或多个层的开关区域中或与之耦合。在特定实施例中，开关区域可以由一层或多层本征CEM形成，而导电区域由一层或多层p型掺杂CEM形成。在替代的实施方式中，开关区域可以由一层或多层p型掺杂CEM形成，而导电区域由一层或多层本征CEM形成。
图8A和8B是图示根据实施例的由CEM形成的器件的图，该CEM具有的状态可能受到曝光影响。图8A示出了由CEM形成的器件(例如，CES元件、CeRAM元件等)，该CEM包括导电区域804，导电区域804由端子802之间形成的开关区域806分隔开。图8A的器件可以在端子802处检测到多个状态中的任何一个，例如，导电或低阻抗状态，或低阻抗状态的绝缘(例如，如图3中所示的)。特定的可检测状态可能会响应于如上所述的Mott转变或类Mott转换而受到影响或改变(例如，响应于置位或复位操作，其包括在端子802上施加特定电压和电流)。
在图8B的特定实施方式中，可以用形成在相邻导电部分804之上的至少部分透光电极812替换端子802。在这种背景下，透光电极包括材料结构，其允许撞击结构表面的光通过结构的至少一部分。透光电极812还可以包括与导电区域804接触的导电部分。在特定实施方式中，至少部分透光电极812可以通过沉积材料形成，所述沉积材料允许使用例如溅射或CVD沉积技术获得特定波长或光谱带(可见或其他)的光。在透光电极812处接收的光信号810可以激发导电部分804中的CEM，以产生影响开关区域806的可检测状态的电流/电压。例如，当响应于光信号810将电压/电流施加到开关区域806以实现Mott或类Mott的转变(例如，在导电或低阻抗状态和绝缘或高阻抗状态之间变化)时，端子802相对的透光电极812可以维持在特定的电压下。例如，图8B的器件可以被实施为光检测器或其他光敏逻辑器件。
根据实施例，器件(例如，如图8B中所示)可以包括：一层或多层相关电子材料(CEM)；耦合到一层或多层CEM的一个或多个电极；以及在一个或多个层上形成的至少部分透光的电极，其中，一层或多层CEM适合响应于撞击至少部分透光的接触表面的光而改变在一个或多个电极上可检测到的状态。在特定实施方式中，开关区域可以由一层或多层本征CEM形成，而导电区域则由一层或多层p型掺杂CEM形成。在替代的实施方式中，开关区域可由一层或多层p型掺杂CEM形成，而导电区域则由一层或多层本征CEM形成。
根据实施例，器件(例如，如图8B中所示)可通过以下方式形成：形成一层或多层相关电子材料(CEM)；形成耦合到一层或多层CEM的一个或多个电极；以及在一层或多层CEM之上形成至少部分透光的接触表面，其中所述一层或多层CEM适合响应于撞击至少部分透光的接触表面的光而改变在一个或多个电极上可检测到的状态。
在特定实施方式中，如图4A到4D、图5A到5D和图6A到6E中所示的形成的器件在电路中可以被实施为CES、CeRAM或其他器件(例如，其他逻辑器件)，其具有响应于特定事件而变化的可检测状态(例如，响应于置位或复位操作而改变阻抗状态)。在其他实施方式中，器件可以由端子之间的一层或多层CEM形成，以具有静态状态，例如端子之间的静态阻抗或电阻。在特定实施方式中，过程可以形成包括具有可切换状态的CEM(例如，CES、CeRAM或其他逻辑器件)和包括具有静态状态的CEM(例如，具有静态阻抗或电阻的器件)的器件。如图9A中所示，器件902可以被形成为具有可切换阻抗状态，而器件904可以被形成具有静态阻抗状态。类似地，如图9B中所示，器件912可以被形成为具有可切换阻抗状态，而器件906可以被形成为具有静态阻抗状态。
根据实施例，图9A和9B中所示的结构可以被配置为作为可变电阻器或可变阻抗器工作，其包括用一层或多层CEM形成的部分，以具有与一层或多层CEM串联的静态阻抗(例如，部分904和906)，以具有可切换阻抗(例如，部分902和912)。
器件可以由一层或多层的特定CEM形成以通过影响施加到沉积层的掺杂而具有可切换状态(例如，图9A和9B中所示的部分902和912)或静态状态(例如，图9A和9B中所示的部分904或906)。图10A和10C中所示的由CEM形成的器件的特定的示例性结构可以在电路中实施，以具有可切换状态。图10A的器件包括p型掺杂导电区域和本征/非掺杂开关区域。图10C的器件包括本征/非掺杂导电区域和p型掺杂开关区域。然而，应理解的是，图10A和10B中所示的结构只是具有可在工作电路中切换的状态的器件的示例性结构，并且所要求保护的主题在这方面不受限制。
图10B和10D中所示的由CEM形成的器件的特定的示例性结构可以在电路中被实施为具有静态或不可切换状态(例如，静态电阻或阻抗状态)。图10B的器件包括n型掺杂导电区域和本征/非掺杂开关区域。图10C的器件包括本征/非掺杂导电区域和n型掺杂开关区域。然而，应理解的是，图10B和10D中所示的结构只是器件的示例性结构，器件具有在工作电路中不可切换的静态，并且所要求保护的主题在这方面不受限制。
根据实施例，如图10B或10D中所示的器件可以包括：一层或多层相关电子材料(CEM)；以及耦合到一层或多层CEM的第一端子和第二端子，其中一层或多层被形成以使得如果在特定工作电路中实施器件，则一层或多层CEM的阻抗状态基本上不会变化。在一个替代实施方式中，CEM可以包含n型掺杂转变金属氧化物。在另一个替代实施方式中，形成一层或多层，以便在器件在特定的工作电路中实施时抑制Mott转变或类Mott转变。
在一个实施方式中，如图10B中所示的器件可以通过以下方式形成：沉积n型掺杂CEM的一个或多个第一层，然后在n型掺杂CEM的一个或多个第一层上沉积一层或多层本征CEM，然后在一层或多层本征CEM上沉积n型掺杂CEM的一个或多个第二层。在另一个实施方式中，如图10D中所示的器件可以通过以下方式形成：沉积本征CEM的一个或多个第一层，然后在本征CEM的一个或多个第一层上沉积一层或多层n型掺杂CEM，然后在一层或多层n型掺杂CEM上沉积本征CEM的一个或多个第二层。
在上文讨论的一些实施方式中，诸如CES或CeRAM器件之类的器件可以包含在由金属层形成的端子之间形成的CEM层。如图11中所示，器件的第一端子1102可以通过沉积由电极材料形成的初始层形成。在沉积电极材料的初始层之后，可以在电极材料的初始层上沉积一层或多层CEM(例如，形成导电区域1108和分隔导电区域1108的中间开关区域1106)。第二层电极材料可以形成在一层或多层CEM，以形成器件的第二端子1102。
根据实施例，可以省略端子1102中的一个或两个(例如，由沉积电极材料形成的)，使得一层或多层CEM直接形成在半导体器件(例如，CMOS器件)上，而不需要由电极材料(例如金属)形成的任何中间端子。例如，可以省略端子1102，并用半导体器件1104(例如晶体管或其他逻辑器件)的区域替换端子1102。在一个特定的实施方式中，器件(例如，CES器件、CeRAM器件或其他逻辑器件)的一层或多层CEM可以直接形成在区域1104上，区域1104被形成为CMOS FET的源极或漏极区域，而没有任何中间金属层。类似地，器件的一层或多层CEM可以直接形成在区域1104上，区域1104被形成为CMOS双极结晶体管的发射极或集电极区域，而没有任何中间金属层。如图11中进一步所示，第二端子1102也可以类似地用半导体器件的区域替换，而没有任何中间金属层。
根据图11中所示的实施例，器件可以包括：一层或多层相关电子材料(CEM)；以及在一层或多层CEM上形成的一层或多层半导体材料，而没有中间金属层。在一个替代实施方式中，一层或多层半导体材料包含与一层或多层CEM接触的场效应晶体管的源极或漏极区域。在另一个替代实施方式中，一层或多层半导体材料可包含与一层或多层CEM接触的场效应晶体管的源极或漏极区域。在另一个替代实施方式中，一层或多层半导体材料可以包含与一层或多层CEM接触的双极结晶体管的发射极或集电极区域。在另一个替代实施方式中，一层或多层半导体材料可以包含相关电子开关(CES)的第一端，并且该器件还可以包含与一层或多层CEM接触的金属层，以提供CES的第二端子。在特定实施方式中，开关区域可由一层或多层本征CEM形成，而导电区域由一层或多层p型掺杂CEM形成。在替代实施方式中，开关区域可以由一层或多层p型掺杂CEM形成，而导电区域由一层或多层本征CEM形成。
图12A到12C是根据特定实施例的将逻辑晶体管与由CEM形成的器件集成在一起的结构的图。在图12A中，逻辑晶体管1202与CEM器件1204集成在一起，CEM器件1204具有包括金属层M1、M2和M3的多个中间层。CEM器件被示出为在电极部分1203之间包括一层或多层CEM(其可以被形成为金属层)。在图12A的特定实施方式中，金属层M3可以包含平面结构，以在金属层M3上方或下方形成的结构之间形成水平连接和/或包含金属通孔。第一层电极材料可沉积于金属层M3上以形成第一电极1203，随后沉积CEM层以形成开关区域1204和导电区域1205，随后沉积第二层电极材料以形成第二电极1203。根据实施例，沉积在层M3和M4之间的层的部分可以被蚀刻以形成如图所示的“堆叠”结构。然后在第二电极1203之上形成金属层M4。
在图12B的特定实施方式中，一层或多层CEM 1208形成导电区域，该导电区域由直接形成在逻辑晶体管1212的一部分(例如，由诸如CMOS、锗等半导体形成)上的器件的开关区域分隔开，而没有中间的附加接触或端子层(例如，没有电极材料的中间层)。在特定实施方式中，开关区域可由一层或多层本征CEM形成，而导电区域则由一层或多层p型掺杂CEM形成。在替代实施方式中，开关区域可以由一层或多层p型掺杂CEM形成，而导电区域由一层或多层本征CEM形成。图12B还示出在形成金属层M1之前，可以在一层或多层CEM 1208上形成电极1206。在图12C的特定实施方式中，一层或多层CEM 1210类似地直接形成在逻辑晶体管1214上。然而，在一层或多层CEM 1210与金属层M1之间没有形成电极。
图13A到13G是描绘根据特定实施例的由沉积CEM形成的结构的图。图13A示出了通过沉积和蚀刻技术形成的特定结构，以在金属层Mn和Mn+1之间形成堆叠。金属层Mn和Mn+1可以形成以在平面中的结构之间提供导电连接(例如，通过沉积层Mn和Mn+1和随后的蚀刻)。第一电极1302可以通过以下方式形成：在金属层Mn上沉积第一层电极材料，随后沉积一层以形成第一导电区域1306，随后沉积一层以形成开关区域1304，随后沉积一层以形成第二导电区域1306，随后沉积第二层电子层以形成第二电极1302，随后在第二电极1302的端子上形成金属层Mn+1。电极1302、导电区域1306和开关区域1304可以使用若干不同技术中的任何一种形成，例如上文所讨论的结合图4A到4D和图5A到5D的技术。在特定实施方式中，在形成金属层Mn+1之前，可以蚀刻形成电极1302的电极材料层和形成开关区域1304和导电区域1306的CEM层，以在金属层Mn和Mn+1之间形成“堆叠”结构。然后可以用其他材料(例如半导体或绝缘材料)填充蚀刻部分的空隙。
在图13B的特定实施方式中，省略了图13A的器件的电极1302。此处，第一导电区域1306可以直接沉积在金属层Mn上，而没有电极材料的任何中间层来形成端子。类似地，金属层Mn+1可以直接形成在第二导电区域1306上，而没有电极材料的任何中间层。这可以消除沉积电极材料层以形成图13A的器件的电极1302的处理步骤。
在图13C和13D的特定实施方式中，导电区域1306和开关区域1304可在蚀刻腔中被形成为CEM结构。例如，氧化硅或其他衬底可在金属层Mn之上形成(例如，使用沉积)，随后通过遮蔽和蚀刻所形成的衬底以形成腔。包括导电区域1306和开关区域1304的结构可以通过沉积、掩蔽和蚀刻的适当步骤形成，随后进行后续沉积。金属层Mn+1随后可直接在形成的开关区域1304和导电区域1306之上的平坦表面上形成(例如通过沉积)。图13C和13D的器件均包括单个连续的开关区域1304。图13D的器件包括两个不同的导电区域1306，而图13C的器件包括单个导电区域1306。
图13C和13D中的器件包括金属层Mn+1，金属层Mn+1形成于导电区域1306上的平坦表面之上。图13E和13F中所示的器件与图13C和13D中所示的器件的不同之处在于金属层部分Mn+1至少部分地形成为蚀刻腔中的金属结构。此处，遮蔽和蚀刻导电区域1306的一部分的附加步骤可产生腔，以用于在随后的沉积步骤中被填充以形成金属部分Mn+1。在替代实施方式中，电极材料可以沉积在金属层Mn上，以在金属层Mn和CEM层之间形成电极层，以形成开关区域1304和导电区域1306。类似地，在另一个替代实施方式中，电极材料可以沉积在一个或多个CEM层上，形成导电区域1306，以形成电极层。
图14是根据特定实施例的用于形成如图13C、13D、13E和13F中所示的器件的示例性过程。可以使用诸如沉积之类的若干技术中的任何一种在金属层之上形成衬底。例如，可以通过在金属层Mn之上沉积材料来形成衬底。在金属层之上形成的成形衬底的至少一部分可在块1404处蚀刻以形成腔，暴露金属层(例如，暴露金属层Mn的一部分)。例如，块1404可以包括遮蔽衬底的一部分，使该部分暴露以实现局部化蚀刻以形成腔。块1406可以在块1404形成的腔之上(以及金属层Mn的暴露部分上)沉积一层或多层CEM，以形成至少部分填充腔的CEM结构。在特定实施方式中，块1406可以使用包括但不限于沉积过程在内的若干过程中的任何一种形成一层或多层CEM。这样的沉积过程可以包括(例如)原子层沉积、化学气相沉积、等离子体化学气相沉积、溅射沉积、物理气相沉积、热线化学气相沉积、激光增强化学气相沉积、激光增强原子层沉积、快速热化学气相沉积、自旋沉积等，以形成CEM器件，只是提供几个示例。如图13C、13D、13E和13F的特定示例中所示的，在块1406形成的CEM可以用各种掺杂剂和掺杂浓度沉积，以形成导电区域1306和开关区域1304。此处，这可以使用掩蔽、蚀刻和层形成的重复步骤(例如，使用沉积)以形成图13C、13D、13E和13F中所示的导电区域1306和开关区域1304的特定图案来完成。
在块1406之后，金属部分Mn+1可以在如图13C和13D所示的块1406形成的CEM结构的表面之上被形成为平坦层。替代地，在块1406形成CEM结构之后，所形成的金属结构可被掩蔽和蚀刻，以形成第二腔，以用于形成金属部分Mn+1，作为填充第二腔的金属结构，如图13E和13F所示。在该特定示例中，可以在块1406处形成的金属结构之上形成另一层，例如另一衬底(未示出)。然后可以用金属部分Mn+1对腔进行蚀刻和锉削，如图13E和13F所示的。
在图13G的器件中，导电区域1306和开关区域1304形成于在金属层Mn中蚀刻的腔中。金属层Mn+1随后用金属层Mn中蚀刻的腔中所形成的金属通孔VIAn+1替代。在示例性过程中，金属层Mn可以通过沉积于衬底1308之上而形成。所形成的金属层Mn随后可以被遮蔽并蚀刻以形成腔。导电区域1306和开关区域1304随后可通过一系列沉积、掩蔽和蚀刻步骤形成。在层形成(例如，使用沉积)和遮蔽第二导电区域1306之后的最终蚀刻步骤提供在随后的沉积步骤中填充以形成VIAn+1的腔。在替代实施方式中，电极材料可以沉积在CEM的顶层，以经由VIAn+1在顶层和金属之间形成电极层。
在图13A到13G中所示的示例性实施方式中，开关区域1304可以由一层或多层本征CEM形成，而导电区域1306由一层或多层p型掺杂CEM形成。在替代实施方式中，开关区域1304可以由一或多层p型掺杂CEM形成，而导电区域1306由一层或多层本征CEM形成。
图15是根据特定实施例的形成如图13G中所示的器件的示例性过程。在块1502，形成在衬底上的金属层的一部分可被蚀刻以在金属层的剩余部分之间形成中断。例如，如图13G中所示，形成在衬底1308上的金属层Mn的一部分可以被蚀刻以形成由衬底1308支撑的Mn剩余部分的中断。如图13G中所示，块1504可形成多层CEM。在特定实施方式中，块1504可以使用若干不同技术中的任何一种(例如但不限于沉积工艺)来形成CEM层。这样的沉积工艺可以包括例如原子层沉积、化学气相沉积、等离子体化学气相沉积、溅射沉积、物理气相沉积、热线化学气相沉积、激光增强化学气相沉积、激光增强原子层沉积、快速热化学气相沉积、自旋沉积等，以形成CEM器件，这只是提供几个示例。根据实施例，重复的形成步骤(例如，使用沉积)、遮蔽和蚀刻可以用于形成第一导电层1306、开关层1304，并随后形成第二导电层1306。块1504之后的后续蚀刻步骤可以去除在块1504处形成的CEM的在块1502中形成的中断中的至少一部分。例如，块1506可以在使用沉积的中断中形成金属部分VIAn+1作为通孔。
在特定实施例中，例如本文先前所述的那些实施例，可以形成多个CEM器件以产生集成电路器件，所述集成电路器件可以包括例如具有第一CEM的第一相关电子器件和具有第二相关电子材料的第二相关电子器件，其中所述第一和第二CEMS可能包含基本不同的阻抗特性。此外，在实施例中，第一CEM器件和第二CEM器件可以形成在集成电路的特定层内。此外，在实施例中，在集成电路的特定层内形成第一和第二CEM器件可以包括至少部分通过选择性外延沉积形成CEM器件。在另一个实施例中，集成电路的特定层内的第一和第二CEM器件可至少部分通过离子注入形成，以例如改变第一和/或第二CEM器件的阻抗特性。
此外，在实施例中，可以至少部分地通过CEM的原子层沉积，在集成电路的特定层内形成两个或更多个CEM器件。在另外的实施例中，第一相关电子开关材料的多个相关电子开关器件中的一个或多个和第二相关电子开关材料的多个相关电子开关器件中的一个或多个可以至少部分地通过覆盖式沉积和选择性外延沉积的组合形成。另外，在实施例中，第一和第二接入器件可以被定位为分别基本上相邻于第一和第二CEM器件。
在另外的实施例中，多个CEM器件中的一个或多个在实施例中可单独定位于集成电路内、在第一金属化层的导电线路与第二金属化层的导电线路的一个或多个交叉点处。在实施例中，一个或多个接入器件可以定位在第一金属化层的导电线路与第二金属化层的导电线路的一个或多个交叉点处，其中，接入器件可以与相应的CEM器件配对。
根据实施例，CEM器件(例如，CES，其可用于形成CEM开关、CERAM存储器器件和/或包含一个或多个相关电子材料的各种其他电子器件)可被置于相对低阻抗的存储器状态，例如通过从相对高阻抗状态转变，例如经由注入足够数量的电子来满足Mott转变准则。在将CEM器件转变为相对低阻抗状态时，如果注入了足够的电子，并且CEM器件的端子上的电位克服了阈值开关电位(例如，V置位)，则注入的电子可以开始屏蔽。屏蔽可以用于使双占电子去局部化，以使带分裂电位崩溃，从而产生相对低的阻抗状态。
在一个或多个实施例中，CEM器件的阻抗状态的变化(例如从相对低的阻抗状态到如上所讨论的基本不同的高阻抗状态)可由包含Nix:Ny的化合物的电子的“反馈作用”引起(其中下标“x”和“y”包含整数)。如本文所使用的术语，“反馈作用”指的是由晶格结构的相邻分子(即配体或掺杂剂)向转变金属、转变金属氧化物或其任何组合供应一个或多个电子(即电子密度)，同时将电子密度从金属中心馈送到配体/多巴胺上的空位π*反键轨道。所述电子反馈材料可以是诸如羰基(CO)、硝基(NO)、异氰酸酯(RNC，其中R是H、C1-C6烷基或C6-C10-芳基)、烯烃(例如乙烯)、炔(例如乙炔)或磷化氢(R3P，其中R是C1-C6烷基或C6-C10芳基)(例如，三苯基膦)之类的pi反键合配体。反馈作用允许转变金属、转变金属氧化物或其组合以在施加电压的影响下保持有利于导电的电离状态。在一个或多个实施例中，例如，在相关电子材料中的反馈作用可响应于使用诸如羰基(CO)之类的掺杂剂发生，例如，在工作期间可控地和可逆地“馈送”电子到转变金属或转变金属氧化物(例如镍)的传导带。例如，在氧化镍材料(例如，NiO:CO)中，反馈作用可以被逆转，从而允许氧化镍材料在器件工作期间切换为呈现高阻抗特性。因此，在这种背景下，反馈材料指的是呈现出阻抗切换特性的材料，例如至少部分基于施加电压的影响从第一阻抗状态切换到基本上不同的第二阻抗状态(例如，从相对低阻抗状态切换到相对高阻抗状态，或反之亦然)，以控制向材料的传导带和从材料的传导带的电子反馈和逆向电子反馈。
在一些实施例中，通过反馈作用，如果转变金属(例如镍)被置于2+的氧化状态(例如，Ni2+在诸如NiO:CO的材料中)，则包含转变金属或转变金属氧化物的CEM器件可能呈现出低阻抗特性。相反地，如果转变金属(例如镍)被置于1+或3+的氧化状态，则电子反馈可被反转。因此，反馈可能会导致“歧化”，这可能包含基本上同时发生的氧化和还原反应，例如：
2Ni2+→Ni1++Ni3+ (7)
在这种情况下，这种歧化指的是如表达式(7)中所示的Ni1++Ni3+的镍离子的形成，例如，在CEM器件的工作过程中，可能会产生相对高的阻抗状态。在实施例中，含碳配体(例如羰基分子(CO))可允许在CEM器件工作期间共享电子，以允许歧化反应及其逆向反应：
Ni1++Ni3+→2Ni2+ (8)
如前所述，在一个或多个实施例中，如表达式(8)中所示，歧化反应的逆向反应可能允许基于镍的CEM返回到相对低的阻抗状态。
例如，在一个或多个实施例中，根据NiO:CO中碳的原子浓度，其可能在约0.1％到10.0％的原子百分比范围内变化，如图1A中所示，在V置位≥>V复位的情况下，V复位和V置位可能在约0.1V到10.0V的范围内变化。例如，在一个可能的实施例中，V复位可发生在约0.1V至1.0V的范围内的电压下，并且V置位可发生在约1.0V至2.0V的范围内的电压下。然而，应注意的是，V置位和V复位的变化可能至少部分地基于各种因素(例如反馈材料的原子浓度，例如NiO:CO和CEM器件中存在的其他材料以及其他工艺变化)发生，并且所要求保护的主题在这方面不受限制。
根据实施例，可以使用若干沉积技术中的任一种(例如，原子层沉积)在上文所讨论的实施例中沉积CEM层，以形成包含氧化镍材料(例如，NiO:CO)的膜，以允许在电路环境中的器件工作期间进行电子反馈，例如，以产生低阻抗状态。此外，例如，在电路环境中的工作期间，电子反馈可以被逆转，以产生高阻抗状态。在特定实施例中，原子层沉积可利用两个或更多个“前体”源以将例如NiO:CO或其他转变金属氧化物、转变金属化合物或其组合的组分沉积到导电衬底上。在实施例中，根据表达式(9)，可以使用单独的分子AX和BY沉积CEM器件的层，表达式(9)如下：
AX(气体)+BY(气体)＝AB(固体)+XY(气体) (9)
其中，表达式(9)的“A”对应于转变金属、转变金属氧化物或其任何组合。在实施例中，转变金属氧化物可以包含镍，但可以包含其他转变金属和/或转变金属氧化物，例如铝、镉、铬、钴、铜、金、铁、锰、汞、钼、镍钯、铼、钌、银、锡、钛、钒。
在特定实施例中，还可以利用包含多于一种的转变金属氧化物(例如钛酸钇(YTO3))的CEM化合物。表达式(9)的“X”可包含配体，例如有机配体，其包含酰胺基(AMP)、二环戊二烯基(CP)2、二乙基环戊二烯基(EtCp)2、双(2,2,6,6-四甲基庚烷-3,5-二丙酮)((thd)2)、乙酰丙酮(acac)、双(甲基环戊二烯基)((CH3C5H4)2)、丁二酮肟酸二甲酯(dmg)2、2-氨基戊-2-烯-4-丙酮(apo)2、(dmamb)2，其中，dmamb是1-二甲基氨基-2-甲基-2-丁醇、(dmamp)2，其中dmamp＝1-二甲基氨基-2-甲基-2-丙醇酯、双(五甲基环戊二烯基)(C5(CH3)5)2和羰基，例如四羰基(CO)4。因此，在一些实施例中，基于镍的前体AX可以包含例如氨基化镍(Ni(AMD))，其中的示例为Ni(MeC(NBu)2)、镍二环戊二烯基(Ni(Cp)2)、镍二乙基环戊二烯基(Ni(EtCp)2)、双(2,2,6,6-四甲基庚烷-3,5-二丙酮)Ni(Ⅱ)(Ni(thd)2)、乙酰丙酮镍(Ni(acac)2)、双(甲基环戊二烯)镍(Ni(CH3C5H4)2、丁二酮肟酸镍(Ni(dmg)2)、镍2-氨基戊-2-烯-4-酮(Ni(apo)2)、Ni(dmamb)2，其中dmamb是1-二甲氨基-2-甲基-2-丁醇、Ni(dmamp)2，其中dmamp是1-二甲氨基-2-甲基-2-丙醇、双(五甲基环戊二烯基)镍(Ni(C5(CH3)5)2、和四羰基镍(Ni(CO)4)，仅举几个示例。
在表达式(9)中，“BY”可以包含氧化剂，例如氧(O2)、臭氧(O3)、一氧化氮(NO)、一氧化二氮(N2O)、过氧化氢(H2O2)、水(H2O)，仅举几个示例。在实施例中，AX化合物可以包含转变金属氧化物或转变金属化合物。BY可以包含所选的物种，使得表达式(9)所示的反应可形成AB，其中AB代表通过所述过程形成的CEM。在其他实施例中，等离子体可与氧化剂一起使用以形成氧自由基或其他活性物质以形成一层或多层CEM。在其他实施例中，可使用任何类型的化学气相沉积或通过溅射沉积或物理气相沉积来沉积一层或多层CEM。因此，在一些实施例中，X和/或Y可能不需要形成AB(例如，从AB的靶溅射或从A和B的靶共同溅射，或从包含B的环境中的A的靶溅射)。应注意，前体(例如AX和BY)的浓度(例如原子浓度)可以调整，从而使碳的最终原子浓度(例如羰基形式)在大约0.1％到10.0％之间。然而，所要求保护的主题不一定局限于上述确定的前体和/或浓度。相反，所要求保护的主题旨在涵盖所有这样的前体以用于制造CEM器件，这样的前体用于原子层沉积、化学气相沉积、等离子体化学气相沉积、溅射沉积、物理气相沉积、热线化学气相沉积、激光增强化学气相沉积、激光增强原子层沉积、快速热化学气相沉积等。
在特定实施例中(例如利用原子层沉积的实施例)，可以将衬底暴露于加热室中的前体中，例如，该加热室可获得约在20.0℃到1000.0℃范围内的温度，或在某些实施例中约在20.0℃到500.0℃范围内的温度之间。在执行NiO:CO原子层沉积的一个特定实施例中，可以利用约在20.0℃和400.0℃范围内的温度范围。在暴露于前体源后，可从加热室中清除这样的源，其中可在约0.5秒至180.0秒范围内的持续时间内进行清除。然而，应注意的是，这些只是潜在适合的温度和暴露时间的示例，并且所要求保护的主题在这方面不受限制。
在某些实施例中，利用原子层沉积的单个双前体循环可产生包含约到范围内的厚度的CEM器件层。因此，在实施例中，可以利用原子层沉积工艺来形成厚度约为的CEM器件膜，其中层包含厚度约为800-900的两个前体循环，例如等式(9)的AX+BY。在另一个实施例中，可以利用原子层沉积工艺，其中层包含约300至350两个前体循环，例如AX+BY。应注意，原子层沉积可用于形成具有其他厚度的CEM器件薄膜，例如厚度约在1.5nm和150.0nm范围内，并且所要求保护的主题物在这方面不受限制。
在前面的描述中，在特定的使用背景下，例如讨论有形组分(和/或类似的有形材料)的情况下，存在“上”和“之上”之间的区别。例如，在衬底“上”沉积的物质是指的是涉及直接物理和有形接触的沉积而没有中间物，例如中间物质，例如在后一示例中，在沉积的物质和衬底之间没有中间物质(例如，在中间过程操作期间形成的中间物质)；然而，沉积在衬底“之上”，尽管理解为可能包括在衬底“上”沉积(因为“上”也可以准确地描述为“之上”)，被理解为包括一个或多个中间物的情况，例如一个或多个中间物质，存在于所沉积的物质和衬底之间，使得所沉积的物质不一定与衬底直接物理和有形接触。
在适当的特定使用背景下，在“下面”和“之下”之间做出了类似区分，例如其中讨论了有形材料和/或有形组分。而“下面”在这种特定使用背景下，旨在必然意味着物理和有形的接触(类似于刚描述的“上”)，“之下”可能包括存在直接物理和有形接触的情况，但不一定意味着直接物理和有形接触，例如存在一个或多个中间物，例如一个或多个中间物质。因此，“上”被理解为表示“紧接着在……之上”，“下面”被理解为“紧接着在……之下”。
同样可以意识到的是，诸如“之上”和“之下”之类的术语可以以类似地方式被理解为前面提到的术语“向上”、“向下”、“顶部”、“底部”。这些术语可用于促进讨论，但并不旨在限制所要求保护的主题的范围。例如，术语“之上”作为示例，并不意味着保护范围仅限于实施例是正面朝上的情况，例如与实施例是上下颠倒的相比。例子包括倒装芯片，作为一个图示，其中，例如，在不同的时间(例如，在制造期间)的取向可能不一定对应于最终产品的取向。因此，如果对象作为示例，在特定取向上(例如上下颠倒)在适用的保护范围内，同样，作为示例，也旨在将后者解释为包括在另一个方向的适用的保护范围内，例如正面朝上，反之亦然，即使适用的文字保护语言都有可能被解释为其他语言。当然，与专利申请的说明书中的情况始终一样，特定的描述和/或用法背景对要得出的合理推论提供了有用的指导。
除非另行指示，否则在本公开的背景下，术语“或”(如果用于关联列表，例如A、B或C)旨在表示A、B和C，此处以包容性意义使用，以及A、B或C，此处以排他性意义使用。在这种理解下，“和”以包容性意义使用，并且旨在表示A、B和C；而“和/或”的含义是非常谨慎的，可以清楚地表明上述所有含义都是有意的，尽管不需要这样的用法。此外，术语“一个或多个”和/或类似术语用于以单数形式描述任何特征、结构、特性和/或类似物，“和/或”还用于描述特征、结构、特性和/或类似物的多个和/或某些其他组合。此外，术语“第一”、“第二”、“第三”等用于区分不同的方面，例如不同的组件，作为一个示例，而不是提供数字限制或建议特定的顺序，除非另外明确指示。同样，术语“基于”和/或类似术语被理解为不一定旨在传达详尽的因素列表，而是允许存在不一定明确描述的额外因素。
此外，对于与所要求保护的主题的实施方式有关的情况，并受测试、测量和/或有关程度的规范的制约，其旨在以以下方式理解。作为示例，在给定的情况下，假设要测量的物理性质的值。如果替代地至少针对特性继续示例的测试、测量和/或有关程度的规范的合理方法是普通技术人员很可能想到的，则至少对于实施目的而言，所要求保护的主题旨在涵盖这些替代的合理的方法，除非另外明确指示。例如，如果一个区域上的测量图被绘制出来，并且所要求保护的主题的实施方式指的是使用该区域上的坡度测量，但是存在各种合理的和替代的技术来估计该区域上的坡度，那么所要求保护的主题旨在涵盖这些合理的替代技术，即使这些合理的替代技术不能提供相同的值、相同的测量值或相同的结果，除非另外明确指示。
还要指出的是，术语“类型”和/或“类似物”，如果与特征、结构、特性和/或类似物一起使用时，使用“光学”或“电气”作为简单示例，至少部分地表示和/或关于特征、结构、特性和/或类似物(其方式存在微小变化，甚至在其他情况下可能不完全符合特征、结构、特性和/或类似物的变化)一般在微小变化为非常小的情况下不会阻止特征、结构、特性和/或类似物成为“类型”和/或“类似物”(例如，为“光学类型”或为“类光学”)，使得特征、结构、特性和/或类似物仍被认为主要存在，同时也存在此类变化。因此，继续本例，术语光学类型和/或类光学特性必须旨在包括光学特性。同样，术语“电气类型”和/或“类电气特性”作为另一个示例一定旨在包括电气特性。应指出的是，本公开的说明书仅仅提供了一个或多个说明性示例，并且所要求保护的主题并不限于一个或多个说明性示例；然而，与专利申请的说明书有关的情况一样，再次特定的描述背景和/或用法提供了关于要得出的合理推论的有用指导。在前面的描述中，对所要求保护的主题的各个方面进行了描述。为了便于解释，举例阐述了具体情况，例如数量、系统和/或配置。在其他实例中，省略和/或简化了众所周知的特征，以避免使所要求保护的主题难以理解。虽然本文已对某些特征进行了说明和/或描述，但本领域技术人员现在将做出许多修改、替换、更改和/或等效物。因此，应理解，所附权利要求旨在涵盖落在所要求保护的主题范围内的所有修改和/或变化。

Claims (22)

1.一种方法，包括：
蚀刻衬底的至少一部分，以形成暴露第一金属层的至少一部分的第一腔；以及
在所述腔之上形成一层或多层CEM，以形成至少部分地填充所述腔的CEM结构。
2.根据权利要求1所述的方法，还包括：在所述腔之上形成所述一层或多层CEM之前，在所述腔之上沉积一层或多层电极材料。
3.根据权利要求2所述的方法，其中，所述电极材料包括氮化钛、铂、钛、铜、铝、钴、镍、钨、氮化钨、硅化钴、氧化钌、铬、金、钯、氧化铟锡、钽、银或铱或其任何组合。
4.根据权利要求1至3中的任一项所述的方法，其中，所述一层或多层CEM中的至少一层形成连续开关区域，并且所述一层或多层中的至少两层形成至少两个导电区域。
5.根据权利要求1至3中的任一项所述的方法，其中，所述一层或多层CEM中的至少一层形成两个或更多个不连续开关区域，并且所述一层或多层中的至少两层形成至少两个导电区域。
6.根据权利要求5所述的方法，其中，所述两个或更多个不连续开关区域包括本征CEM，并且所述两个或更多个导电区域包括p型掺杂CEM。
7.根据权利要求5所述的方法，其中，所述两个或更多个不连续开关区域包括p型掺杂CEM，并且所述两个或更多个导电区域包括本征CEM。
8.根据前述权利要求中的任一项所述的方法，还包括在所述CEM结构之上形成第二金属层。
9.根据前述权利要求中的任一项所述的方法，还包括：
在所述CEM结构中蚀刻第二腔；以及
在所述第二腔中形成至少部分填充所述第二腔的金属结构。
10.根据前述权利要求中的任一项所述的方法，其中，在所述腔之上形成所述一层或多层CEM以形成至少部分地填充所述腔的CEM结构还包括，在所述腔之上沉积所述一层或多层CEM。
11.一种器件，包括：
第一金属层；
形成在所述第一金属层上的衬底，所述衬底包括暴露所述第一金属层的至少一部分的第一腔；以及
形成在所述腔中的相关电子材料(CEM)结构，所述CEM结构至少部分地填充所述腔，所述CEM结构包括在所述第一金属层的至少暴露部分上形成的一层或多层CEM。
12.根据权利要求11所述的器件，还包括形成在所述CEM结构上的第二金属层。
13.根据权利要求11所述的器件，还包括形成在第二腔中的金属结构，所述第二腔形成在所述CEM结构中。
14.一种方法，包括：
蚀刻金属层的一部分，以在所述金属层的剩余部分之间形成中断；
在所述金属层的剩余部分和所述中断之上形成一层或多层相关电子材料(CEM)；以及
在所述一层或多层CEM之上在所述中断中形成金属通孔。
15.根据权利要求14所述的方法，还包括：在形成所述一层或多层CEM之前，在所述金属层的剩余部分之上沉积一层或多层电极材料。
16.根据权利要求15所述的方法，其中，所述电极材料包括氮化钛。
17.根据权利要求14所述的方法，其中，在所述金属层的剩余部分和所述中断之上形成所述一层或多层相关电子材料(CEM)还包括沉积所述一层或多层。
18.一种器件，包括：
衬底；
形成在所述衬底上的金属层，所述金属层包括至少一个中断；
形成在所述中断中的一层或多层相关电子材料(CEM)；以及
形成在所述中断中的金属通孔。
19.根据权利要求18所述的器件，其中，所述一层或多层CEM包括：用于形成开关区域的至少一层或多层CEM，以及用于形成两个或更多个导电区域的两层或更多层CEM。
20.根据权利要求19所述的器件，其中，所述开关区域包括本征CEM，并且所述两个或更多个导电区域包括p型掺杂CEM。
21.根据权利要求19所述的器件，其中，所述开关区域包括p型掺杂CEM，并且所述两个或更多个导电区域包括本征CEM。
22.根据权利要求18所述的器件，还包括在所述金属通孔与所述一层或多层CEM之间形成的一层或多层电极材料。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10797238B2 (en) 2016-01-26 2020-10-06 Arm Ltd. Fabricating correlated electron material (CEM) devices
US10276795B2 (en) 2016-08-15 2019-04-30 Arm Ltd. Fabrication of correlated electron material film via exposure to ultraviolet energy
US9978942B2 (en) 2016-09-20 2018-05-22 Arm Ltd. Correlated electron switch structures and applications
US9997242B2 (en) 2016-10-14 2018-06-12 Arm Ltd. Method, system and device for non-volatile memory device state detection
US10002669B1 (en) 2017-05-10 2018-06-19 Arm Ltd. Method, system and device for correlated electron switch (CES) device operation
US10211398B2 (en) 2017-07-03 2019-02-19 Arm Ltd. Method for the manufacture of a correlated electron material device
US11137919B2 (en) 2017-10-30 2021-10-05 Arm Ltd. Initialisation of a storage device
US10741246B2 (en) 2018-04-23 2020-08-11 Arm Limited Method, system and device for integration of volatile and non-volatile memory bitcells
US10971229B2 (en) 2018-04-23 2021-04-06 Arm Limited Method, system and device for integration of volatile and non-volatile memory bitcells
US10607659B2 (en) 2018-04-23 2020-03-31 Arm Limited Method, system and device for integration of bitcells in a volatile memory array and bitcells in a non-volatile memory array
US10580489B2 (en) 2018-04-23 2020-03-03 Arm Ltd. Method, system and device for complementary impedance states in memory bitcells
US11011227B2 (en) 2018-06-15 2021-05-18 Arm Ltd. Method, system and device for non-volatile memory device operation
TWI793377B (zh) * 2019-10-14 2023-02-21 友達光電股份有限公司 電阻式記憶體電路
US11690306B2 (en) 2021-08-19 2023-06-27 Globalfoundries Singapore Pte. Ltd. Correlated electron resistive memory device and integration schemes

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060170027A1 (en) * 2005-01-31 2006-08-03 Samsung Electronics Co., Ltd. Nonvolatile memory device made of resistance material and method of fabricating the same
US20080106925A1 (en) * 2006-11-08 2008-05-08 Symetrix Corporation Correlated electron memory
CN101681911A (zh) * 2006-11-08 2010-03-24 思美公司 关联电子存储器
WO2010118380A2 (en) * 2009-04-10 2010-10-14 Intermolecular, Inc. Resistive-switching memory elements having improved switching characteristics
JP2011238828A (ja) * 2010-05-12 2011-11-24 Nec Corp 半導体装置及びその製造方法
US20120181500A1 (en) * 2010-07-08 2012-07-19 Kiyotaka Tsuji Non-volatile semiconductor memory device and manufacturing method thereof
CN102881708A (zh) * 2011-07-13 2013-01-16 海力士半导体有限公司 半导体集成电路器件及其制造方法和驱动方法
US20130122651A1 (en) * 2010-07-27 2013-05-16 Panasonic Corporation Manufacturing method of non-volatile memory device
US20130207069A1 (en) * 2010-10-21 2013-08-15 Matthew D. Pickett Metal-insulator transition switching devices
US20140268995A1 (en) * 2013-03-12 2014-09-18 SK Hynix Inc. Semiconductor device and electronic device including the same
CN104952835A (zh) * 2014-03-26 2015-09-30 瑞萨电子株式会社 半导体器件
US20160163978A1 (en) * 2014-12-09 2016-06-09 Symetrix Memory, Llc Transition metal oxide resistive switching device with doped buffer region

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080107801A1 (en) 2006-11-08 2008-05-08 Symetrix Corporation Method of making a variable resistance memory
US7778063B2 (en) 2006-11-08 2010-08-17 Symetrix Corporation Non-volatile resistance switching memories and methods of making same
US7639523B2 (en) 2006-11-08 2009-12-29 Symetrix Corporation Stabilized resistive switching memory
DE202007005283U1 (de) 2007-03-07 2007-07-12 Abi Gmbh Schwingungserreger
JP5320601B2 (ja) * 2010-04-23 2013-10-23 シャープ株式会社 不揮発性可変抵抗素子、及び、不揮発性半導体記憶装置
US9178153B2 (en) * 2011-07-20 2015-11-03 Hewlett-Packard Development Company, L.P. Memristor structure with a dopant source
US8779407B2 (en) 2012-02-07 2014-07-15 Intermolecular, Inc. Multifunctional electrode
US8686386B2 (en) 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
US8816719B2 (en) 2012-04-26 2014-08-26 Symetrix Corporation Re-programmable antifuse FPGA utilizing resistive CeRAM elements
US9735766B2 (en) 2015-07-31 2017-08-15 Arm Ltd. Correlated electron switch
US9748943B2 (en) 2015-08-13 2017-08-29 Arm Ltd. Programmable current for correlated electron switch
US9558819B1 (en) 2015-08-13 2017-01-31 Arm Ltd. Method, system and device for non-volatile memory device operation
US9514814B1 (en) 2015-08-13 2016-12-06 Arm Ltd. Memory write driver, method and system
US9851738B2 (en) 2015-08-13 2017-12-26 Arm Ltd. Programmable voltage reference
US10096361B2 (en) 2015-08-13 2018-10-09 Arm Ltd. Method, system and device for non-volatile memory device operation
US9735071B2 (en) 2015-08-25 2017-08-15 International Business Machines Corporation Method of forming a temporary test structure for device fabrication
US9584118B1 (en) 2015-08-26 2017-02-28 Nxp Usa, Inc. Substrate bias circuit and method for biasing a substrate
US10056143B2 (en) 2015-09-08 2018-08-21 Arm Ltd. Correlated electron switch programmable fabric
US9755146B2 (en) 2015-09-10 2017-09-05 ARM, Ltd. Asymmetric correlated electron switch operation
US9589636B1 (en) 2015-09-22 2017-03-07 Arm Ltd. Method, system and device for complementary non-volatile memory device operation
US9548118B1 (en) 2015-09-22 2017-01-17 Arm Ltd. Method, system and device for complementary non-volatile memory device operation
US10147879B2 (en) 2015-09-30 2018-12-04 Arm Ltd. Multiple impedance correlated electron switch fabric
US9979385B2 (en) 2015-10-05 2018-05-22 Arm Ltd. Circuit and method for monitoring correlated electron switches
US10719236B2 (en) 2015-11-20 2020-07-21 Arm Ltd. Memory controller with non-volatile buffer for persistent memory operations
US9735360B2 (en) 2015-12-22 2017-08-15 Arm Ltd. Access devices to correlated electron switch
US9734895B2 (en) 2015-12-22 2017-08-15 Arm Ltd. Latching device and method
US9773550B2 (en) 2015-12-22 2017-09-26 Arm Ltd. Circuit and method for configurable impedance array
US9621161B1 (en) 2015-12-28 2017-04-11 Arm Ltd. Method and circuit for detection of a fault event
US20170244027A1 (en) 2016-02-19 2017-08-24 Arm Ltd. Method providing for a storage element
US10170700B2 (en) 2016-02-19 2019-01-01 Arm Ltd. Fabrication of correlated electron material devices method to control carbon
US9747982B1 (en) 2016-02-22 2017-08-29 Arm Ltd. Device and method for generating random numbers
US9786370B2 (en) 2016-02-23 2017-10-10 Arm Ltd. CES-based latching circuits
US9805777B2 (en) 2016-02-24 2017-10-31 Arm Ltd. Sense amplifier
US9660189B1 (en) 2016-02-29 2017-05-23 Arm Ltd. Barrier layer for correlated electron material
US10236888B2 (en) 2016-03-29 2019-03-19 Arm Ltd. Correlated electron switch device
US9792982B1 (en) 2016-03-31 2017-10-17 Arm Ltd. Method, system and device for read signal generation
US10032487B2 (en) 2016-03-31 2018-07-24 Arm Ltd. One-time and multi-time programming using a correlated electron switch
US9978942B2 (en) 2016-09-20 2018-05-22 Arm Ltd. Correlated electron switch structures and applications
US10352971B2 (en) 2016-09-30 2019-07-16 Arm Ltd. Voltage detection with correlated electron switch
US9972388B2 (en) 2016-10-12 2018-05-15 Arm Ltd. Method, system and device for power-up operation
US9990992B2 (en) 2016-10-25 2018-06-05 Arm Ltd. Method, system and device for non-volatile memory device operation
US9792984B1 (en) 2016-10-27 2017-10-17 Arm Ltd. Method, system and device for non-volatile memory device operation
US9899083B1 (en) 2016-11-01 2018-02-20 Arm Ltd. Method, system and device for non-volatile memory device operation with low power high speed and high density
US9871528B1 (en) 2016-11-30 2018-01-16 Arm Ltd. Digital to analog conversion with correlated electron switch devices
US9947402B1 (en) 2017-02-27 2018-04-17 Arm Ltd. Method, system and device for non-volatile memory device operation
US10002665B1 (en) 2017-04-05 2018-06-19 Arm Ltd. Memory devices formed from correlated electron materials
US10002669B1 (en) 2017-05-10 2018-06-19 Arm Ltd. Method, system and device for correlated electron switch (CES) device operation

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060170027A1 (en) * 2005-01-31 2006-08-03 Samsung Electronics Co., Ltd. Nonvolatile memory device made of resistance material and method of fabricating the same
US20080106925A1 (en) * 2006-11-08 2008-05-08 Symetrix Corporation Correlated electron memory
CN101681911A (zh) * 2006-11-08 2010-03-24 思美公司 关联电子存储器
WO2010118380A2 (en) * 2009-04-10 2010-10-14 Intermolecular, Inc. Resistive-switching memory elements having improved switching characteristics
JP2011238828A (ja) * 2010-05-12 2011-11-24 Nec Corp 半導体装置及びその製造方法
US20120181500A1 (en) * 2010-07-08 2012-07-19 Kiyotaka Tsuji Non-volatile semiconductor memory device and manufacturing method thereof
US20130122651A1 (en) * 2010-07-27 2013-05-16 Panasonic Corporation Manufacturing method of non-volatile memory device
US20130207069A1 (en) * 2010-10-21 2013-08-15 Matthew D. Pickett Metal-insulator transition switching devices
CN102881708A (zh) * 2011-07-13 2013-01-16 海力士半导体有限公司 半导体集成电路器件及其制造方法和驱动方法
US20140268995A1 (en) * 2013-03-12 2014-09-18 SK Hynix Inc. Semiconductor device and electronic device including the same
CN104952835A (zh) * 2014-03-26 2015-09-30 瑞萨电子株式会社 半导体器件
US20160163978A1 (en) * 2014-12-09 2016-06-09 Symetrix Memory, Llc Transition metal oxide resistive switching device with doped buffer region

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Publication number Publication date
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