KR20190050986A - 상관 전자 스위치 구조 및 그의 제조 - Google Patents
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Abstract
본 발명은 제1 금속층(Mn), 상기 금속층의 일부를 노출시키는 캐비티를 가지고 그 위에 형성된 기판, 상기 캐비티 내에 형성된 상관 전자 재료(CEM); 불연속 부를 가지고 그 위해 형성된 금속 층(Mn), 및 상기 불연속 부에 형성된 금속 비아(VIAn+1) 및 상관 전자 재료(1304, 1306)의 층을 포함하는, 장치 및 그의 제조 방법에 관한 것이다.
Description
본 기술은 상관 전자(correlated electron) 스위치 장치의 애플리케이션을 포함하는 상관 전자 스위치 장치에 관한 것이다.
예를 들어, 전자 스위칭 장치와 같은 집적 회로 장치는 광범위한 전자 장치 유형에서 발견될 수 있다. 예를 들어, 메모리 및/또는 논리 장치는 컴퓨터, 디지털 카메라, 휴대 전화기, 태블릿 장치, PDA 등에 사용될 수 있는 전자 스위치를 포함할 수 있다. 메모리 및/또는 논리 장치에 통합될 수 있는 것과 같은, 그리고 임의의 특정 애플리케이션에 대해 적합할 것으로 고려하며 설계자의 관심을 끄는 전자 스위칭 장치와 관련된 인자는 예를 들어, 물리적인 크기, 저장 밀도, 동작 전압 및/또는 전력 소비를 포함할 수 있다. 설계자가 관심을 가질 수 있는 다른 예시적인 인자는 제조 비용, 제조 용이성, 확장성 및/또는 신뢰성을 포함할 수 있다. 또한, 저전력 및/또는 고속의 특성을 나타내는 메모리 및/또는 논리 장치에 대한 필요성이 계속해서 증가하고 있는 것으로 보인다.
본 발명에 따르면, 상관 전자 스위치 장치의 애플리케이션을 포함하는 상관 전자 스위치 장치를 제공할 수 있다.
본 발명의 일 실시 예에 따르면, 제1 금속층(Mn), 상기 금속층의 일부를 노출시키는 캐비티를 가지고 그 위에 형성된 기판, 상기 캐비티 내에 형성된 상관 전자 재료(CEM); 불연속 부를 가지고 그 위해 형성된 금속 층(Mn), 및 상기 불연속 부에 형성된 금속 비아(VIAn+1) 및 상관 전자 재료(1304, 1306)의 층을 포함하는, 장치 및 그의 제조 방법이 제공된다.
본 발명은 특히 본 명세서의 결론 부분에서 지적되고 명백하게 요구된다. 그러나, 그의 목적, 특징 및/또는 이점과 함께 조직 및/또는 동작 방법 모두에 대해, 첨부 도면과 함께 판독시 하기의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다.
도 1a는 일 실시 예에 따른 상관 전자 재료를 포함하는 상관 전자 스위치 장치의 예시적인 실시 예의 블록도를 도시한다.
도 1b는 상관 전자 스위치에 대한 예시적인 심볼을 나타낸다.
도 2는 일 실시 예에 따른 상관 전자 스위치의 등가 회로의 개략도이다.
도 3은 일 실시 예에 따라, 상관 전자 스위치에 대한 전류 밀도 대 전압의 플롯을 도시한다.
도 4a 내지 도 4e는 일 실시 예에 따라 상이한 구조적 치수를 가진 상관 전자 재료(CEM)를 사용하여 형성된 CES 장치를 나타내는 도면이다.
도 4f는 도핑으로부터의 CEM의 저항률 변화를 나타내는 플롯이다.
도 5a 내지 도 5d는 일 실시 예에 따른 CEM으로 형성된 장치의 도핑 부분에 대한 상이한 접근법을 나타내는 도면이다.
도 6a 내지 도 6e는 일 실시 예에 따라 별개의 스위칭 영역없이 단일 벌크 재료에서 상관 전자 재료(CEM)를 사용하여 형성된 장치를 나타내는 도면이다.
도 7a, 도 7b 및 도 7c는 일 실시 예에 따른 3개 이상의 단자를 갖는 CEM으로 형성된 장치를 나타내는 도면이다.
도 8a 및 도 8b는 일 실시 예에 따른 광 노출에 의해 영향을 받을 수 있는 상태를 갖는 CEM으로 형성된 장치를 도시하는 도면이다.
도 9a 및 도 9b는 일 실시 예에 따른 동작 회로에서 변화하지 않는 저항 또는 임피던스 상태를 갖는 CEM으로 형성된 장치를 포함하는 구조를 도시하는 도면이다.
도 10a 내지 도 10d는 일 실시 예에 따른 CEM으로 형성된 장치의 구조를 도시한다.
도 11은 일 실시 예에 따른 반도체 상에 형성된 CEM의 하나 이상의 층들을 포함하는 구조의 도면이다.
도 12a 내지 도 12c는 특정 실시 예에 따른 CEM으로 형성된 장치와 논리 트랜지스터를 통합하는 구조의 도면이다.
도 13a 내지 도 13g는 특정 실시 예에 따른 CEM의 증착으로 형성된 구조를 도시하는 도면이다.
도 14 및 도 15는 특정 실시 예에 따른 특정 장치를 형성하는 프로세스의 흐름도이다.
도 1a는 일 실시 예에 따른 상관 전자 재료를 포함하는 상관 전자 스위치 장치의 예시적인 실시 예의 블록도를 도시한다.
도 1b는 상관 전자 스위치에 대한 예시적인 심볼을 나타낸다.
도 2는 일 실시 예에 따른 상관 전자 스위치의 등가 회로의 개략도이다.
도 3은 일 실시 예에 따라, 상관 전자 스위치에 대한 전류 밀도 대 전압의 플롯을 도시한다.
도 4a 내지 도 4e는 일 실시 예에 따라 상이한 구조적 치수를 가진 상관 전자 재료(CEM)를 사용하여 형성된 CES 장치를 나타내는 도면이다.
도 4f는 도핑으로부터의 CEM의 저항률 변화를 나타내는 플롯이다.
도 5a 내지 도 5d는 일 실시 예에 따른 CEM으로 형성된 장치의 도핑 부분에 대한 상이한 접근법을 나타내는 도면이다.
도 6a 내지 도 6e는 일 실시 예에 따라 별개의 스위칭 영역없이 단일 벌크 재료에서 상관 전자 재료(CEM)를 사용하여 형성된 장치를 나타내는 도면이다.
도 7a, 도 7b 및 도 7c는 일 실시 예에 따른 3개 이상의 단자를 갖는 CEM으로 형성된 장치를 나타내는 도면이다.
도 8a 및 도 8b는 일 실시 예에 따른 광 노출에 의해 영향을 받을 수 있는 상태를 갖는 CEM으로 형성된 장치를 도시하는 도면이다.
도 9a 및 도 9b는 일 실시 예에 따른 동작 회로에서 변화하지 않는 저항 또는 임피던스 상태를 갖는 CEM으로 형성된 장치를 포함하는 구조를 도시하는 도면이다.
도 10a 내지 도 10d는 일 실시 예에 따른 CEM으로 형성된 장치의 구조를 도시한다.
도 11은 일 실시 예에 따른 반도체 상에 형성된 CEM의 하나 이상의 층들을 포함하는 구조의 도면이다.
도 12a 내지 도 12c는 특정 실시 예에 따른 CEM으로 형성된 장치와 논리 트랜지스터를 통합하는 구조의 도면이다.
도 13a 내지 도 13g는 특정 실시 예에 따른 CEM의 증착으로 형성된 구조를 도시하는 도면이다.
도 14 및 도 15는 특정 실시 예에 따른 특정 장치를 형성하는 프로세스의 흐름도이다.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부된 도면을 참조하며, 유사한 번호는 상응하는 및/또는 유사한 구성 요소를 나타내기 위해 전체에서 유사한 부분을 가리킬 수 있다. 도면에 도시된 구성 요소는 설명의 단순화 및/또는 명료화를 위해 반드시 축척대로 도시된 것은 아님을 이해할 것이다. 예를 들어, 일부 구성 요소의 치수는 다른 구성 요소에 비해 과장될 수 있다. 또한, 다른 실시 예들이 이용될 수 있음을 이해해야 한다. 또한 본 발명에서 벗어나지 않고 구조적 변경 및/또는 기타 변경이 이루어질 수 있다. 상향, 하향, 탑, 바닥 등과 같은 방향 및/또는 참조는 도면의 논의를 용이하게 하기 위해 사용될 수 있고 및/또는 본 발명의 적용을 제한하기 위한 것이 아님을 유의해야 한다. 그러므로, 하기의 상세한 설명은 본 발명 및/또는 등가물을 제한하지 않는다.
본 명세서 전반에 걸쳐 하나의 구현, 일 구현 예, 하나의 실시 예, 일 실시 예 및/또는 유사한 것에 대한 참조는 특정 구현 예 및/또는 실시 예와 관련하여 설명된 특정한 피처, 구조 및/또는 특성이 본 발명의 적어도 하나의 구현 예 및/또는 실시 예에 포함된다는 것을 의미한다. 따라서, 예를 들어, 이 명세서 전체의 다양한 위치에서의 그러한 표현의 출현은 반드시 동일한 구현 예 또는 설명된 임의의 특정 구현 예를 언급하려는 것은 아니다. 또한, 예를 들어, 설명된 특정 피처, 구조 및/또는 특성은 하나 이상의 구현 예에서 다양한 방식으로 결합될 수 있으며, 따라서 의도된 청구 범위 내에 있다는 것이 이해될 것이다. 물론, 일반적으로 이러한 문제 및 기타 문제는 문맥에 따라 다르다. 따라서 설명 및/또는 사용의 특정 상황은 유추될 추론에 대한 유용한 지침을 제공한다.
본 명세서에서 이용되는 바와 같이, 용어 "결합된", "연결된" 및/또는 유사한 용어가 일반적으로 사용된다. 이 용어는 동의어로 의도되지 않는다는 것을 이해해야 한다. 오히려 "연결된"은 일반적으로 2개 이상의 구성 요소가 예를 들어 전기적인 것을 포함하여, 직접적인 물리적 접촉 상태에 있음을 나타내기 위해 사용되는 반면; "결합된"은 일반적으로 2개 이상의 구성 요소가 전기적인 것을 포함하여, 직접적인 물리적 접촉 상태가 잠재적으로 가능하다는 의미로 사용되지만; "결합된"은 또한 일반적으로 2개 이상의 구성 요소가 반드시 직접 접촉하지 않아도 되며, 그러나 그럼에도 불구하고 상호 협력 및/또는 상호 작용할 수 있다는 것을 의미하기 위해 일반적으로 사용된다. 결합된이라는 용어는 일반적으로 예를 들어 적절한 상황에서 간접적으로 연결되는 것을 의미하는 것으로 이해된다.
본 명세서에서 사용되는 "및", "또는", "및/또는" 및/또는 유사한 용어는 적어도 부분적으로 이러한 용어들이 사용되는 특정 문맥에 의존할 것으로 기대되는 다양한 의미를 포함한다. 일반적으로 A, B 또는 C와 같은 목록을 연관시키는 데 사용되는 "또는"은 여기에서 포괄적인 의미로 사용되는 A, B 및 C와 여기서 배타적인 의미로 사용되는 A, B 또는 C를 의미하도록 의도된다. 또한, "하나 이상의" 및/또는 유사한 용어는 단수로의 임의의 특징, 구조 및/또는 특성을 설명하기 위해 사용되며, 및/또는 복수의 및/또는 특징, 구조 및/또는 특성들의 일부 기타 조합을 기술하기 위해 사용된다. 유사하게, "에 기초한" 및/또는 유사한 용어는 반드시 배타적인 인자 세트를 전달하려는 의도가 아니라, 반드시 명시적으로 기술되지 않은 추가 인자의 존재를 허용하는 것으로 이해된다. 물론, 앞의 모든 내용에 대해, 설명 및/또는 사용에 대한 특정 문맥은 유추되는 추론에 대한 유용한 지침을 제공한다. 이하의 설명은 단지 하나 이상의 예시적인 예를 제공하고 본 발명은 이러한 하나 이상의 예시적인 예들로 제한되지 않는다는 것이 이해되어야 한다; 그러나 다시 설명 및/또는 사용의 특정 문맥은 유추될 추론에 관한 도움이 되는 지침을 제공한다.
본 발명의 특정 실시 예는 예를 들어 메모리 및/또는 논리 장치에서 상관 전자 스위치(CES)를 형성하기 위한 상관 전자 재료(CEM)를 통합한다. CES 장치는 또한 예를 들어, 필터 회로, 데이터 변환기, 위상 고정 루프 회로, 및 고속 트랜시버와 같은 넓은 범위의 다른 전자 회로 유형에도 이용될 수 있지만, 본 발명의 범위는 이들 측면에서 한정되지 않는다. 이러한 문맥에서, CES는 고체 상태의 구조 상변화(예를 들면, 상 변화 메모리(PCM) 장치에서의 결정/비결정질 상변화 또는 저항성 RAM 장치에서의 필라멘트 형성 및 도전과 같은)보다는 전자 상관 관계에서 발생하는 실질적으로 급격한 도전체/절연체 트랜지션을 나타낼 수 있다. 일 실시 예에서, CES에서 실질적으로 급격한 도전체/절연체 트랜지션은 예를 들어 용융/응고 또는 필라멘트 형성과 달리 양자 역학적 현상에 반응할 수 있다. CES에서 도전성 및 절연성 상태 사이 및/또는 제1 및 제2 임피던스 상태 사이의 그러한 양자 역학 트랜지션은 다수의 양태 중 어느 하나에서 이해될 수 있다. 본원에서 사용되는 바와 같이, 용어 "도전 상태", "저 임피던스 상태" 및/또는 "금속 상태"는 상호 교환 가능하고, 및/또는 때때로 "도전성/저 임피던스 상태"로 지칭될 수 있다. 유사하게, 용어 "절연 상태" 및 "고 임피던스 상태"는 본 명세서에서 상호 교환 가능하게 사용될 수 있고 및/또는 때때로 "절연성/고 임피던스 상태"로 지칭될 수 있다.
절연성/고 임피던스 상태와 도전성/저 임피던스 상태 사이의 상관 전자 스위치 재료의 양자 역학적 트랜지션은 모트(Mott) 트랜지션의 측면에서 이해될 수 있다. 모트 트랜지션에서, 재료는 모트 트랜지션 상태가 발생하면 절연성/고 임피던스 상태에서 도전성/저 임피던스 상태로 전환될 수 있다. 모트 기준은(nC)1/3a 
0.26으로 정의되며, 여기서 nC는 전자의 농도이고 "a"는 보어 반경이다. 모트 기준이 충족되도록 임계 캐리어 농도가 달성되면, 모트 트랜지션이 발생하고 CES의 상태는 고 저항/고 커패시턴스 상태(즉, 절연성/고 임피던스 상태)에서 저 저항/저 커패시턴스 상태(즉, 도전성/저 임피던스 상태)로 변경될 것이다.
모트 트랜지션은 전자의 국부화(localization)에 의해 제어될 수 있다. 캐리어가 국부화될 때, 전자들 사이의 강한 쿨롱 상호 작용은 CEM의 대역을 분리하여 절연체를 생성한다. 전자가 더 이상 국부화되지 않으면, 약한 쿨롱 상호 작용이 우세하고 대역 분리가 제거되어 금속(도전성) 대역이 생성된다. 이것은 때때로 "혼잡한 엘리베이터(crowded elevator)" 현상으로 설명된다. 엘리베이터가 그 안에 사람이 몇 명밖에 없는 동안, 사람들은 쉽게 주위를 이동할 수 있고, 이는 도전성/저 임피던스 상태와 유사하다. 반면 엘리베이터가 특정 농도의 사람들에게 도달하는 동안, 사람들은 더이상 움직일 수 없으며, 이는 절연성/고 임피던스 상태와 유사하다. 그러나, 양자 현상에 대한 모든 고전적 설명과 같이, 예시적인 목적으로 제공된 이러한 고전적 설명은 불완전한 비유일 뿐이며, 본 발명은 이러한 측면에 제한되지 않는다는 것을 이해해야 한다.
또 다른 실시 예에서, 절연성/고 임피던스 상태로부터 도전성/저 임피던스 상태로 스위칭하는 것은 저항의 변화뿐만 아니라 커패시턴스의 변화를 가져올 수 있다. 예를 들어, CES는 가변 커패시턴스의 특성과 함께 가변 저항의 특성을 포함할 수 있다. 즉, CES 장치의 임피던스 특성은 저항성 및 용량성 컴포넌트 모두를 포함할 수 있다. 예를 들어, 금속 상태에서, CEM은 실질적으로 제로 전기장을 가질 수 있고, 따라서 실질적으로 제로 커패시턴스를 가질 수 있다. 유사하게, 절연성/고 임피던스 상태(전자 차폐(screening)는 자유 전자의 밀도가 낮아서 매우 불완전할 수 있음)에서, 외부 전기장이 CEM을 관통할 수 있고, 따라서 CEM은 CEM의 유전 함수(dielectric function)에서의 물리적 변화로 인한 커패시턴스를 가질 수 있다. 따라서, 예를 들어, CES에서 절연성/고 임피던스 상태로부터 도전성/저 임피던스 상태로의 트랜지션은 일 양태에서 저항 및 커패시턴스 모두의 변화를 가져올 수 있다.
일 실시 예에서, CES 장치는 CES 장치의 CEM의 대다수 체적에서 모트 트랜지션에 응답하여 임피던스 상태를 스위칭할 수 있다. 일 실시 예에서, CES 장치는 "벌크 스위치(bulk switch)"를 포함할 수 있다. 여기서 사용된 바와 같이, "벌크 스위치"라는 용어는 적어도 모트 트랜지션에 응답하는 것과 같은 임피던스 상태를 스위칭하는 CES 장치의 CEM의 대다수 체적을 가리킨다. 예를 들어, 일 실시 예에서, CES 장치의 CEM의 실질적으로 모두는 모트 트랜지션에 반응하여 절연성/고 임피던스 상태에서 도전성/저 임피던스 상태로 또는 도전성/저 임피던스 상태에서 절연성/고 임피던스 상태로 스위칭할 수 있다. 일 실시 예에서, CEM은 하나 이상의 전이 금속 산화물, 하나 이상의 희토류 산화물, 주기율표의 하나 이상의 f 블록 원소의 하나 이상의 산화물, 하나 이상의 희토류 전이 금속 산화물 페로브스카이트, 이트륨, 및/또는 이테르븀(ytterbium)을 포함하지만, 본 발명은 이에 한정되는 것은 아니다. 일 실시 예에서, CES 장치와 같은 장치는 알루미늄, 카드뮴, 크롬, 코발트, 구리, 금, 철, 망간, 수은, 몰리브덴, 니켈, 팔라듐, 레늄, 루테늄, 은, 주석, 티타늄, 바나듐 및 아연(산소 또는 다른 유형의 리간드와 같은 양이온에 연결될 수 있음) 또는 그의 조합을 포함하는 그룹으로부터 선택된 하나 이상의 재료를 구비하는 CEM을 포함할 수 있지만, 본 발명은 이에 대해 범위가 제한되지 않는다.
도 1a는 도전성 단자들(101 및 103)과 같은 도전성 단자들 사이에 개재된 재료(102)와 같은 CEM을 포함하는 CES 장치의 예시적인 실시 예(100)를 도시한다. 일 실시 예에서, CES 장치(100)와 같은 CES 장치는 가변 임피더 장치를 포함한다. 본 명세서에서 이용되는 바와 같이, "상관 전자 스위치" 및 "가변 임피더"라는 용어는 상호 교환 가능할 수 있다. 적어도 부분적으로, 도전성 단자(101 및 103) 사이와 같이, 단자들 사이에서의 임계 전압 및 임계 전류의 인가를 통해, 재료(102)와 같은 CEM은 상술한 도전성/저 임피던스 상태와 절연성/고 임피던스 상태 사이에서 트랜지션한다. 상술한 바와 같이, CES 장치(100)와 같은 가변 임피더 장치 내의 재료(102)와 같은 CEM은, 하기에 더 상술된 것과 같이, 인가된 임계 전압 및 인가된 임계 전류를 결과로서 상관 전자 스위치 재료의 양자 역학적 트랜지션으로 인해 제1 임피던스 상태와 제2 임피던스 상태 사이에서 트랜지션할 수 있다. 또한, 상술한 바와 같이, 가변 임피더 장치(100)와 같은 가변 임피더 장치는 가변 저항 및 가변 커패시턴스 모두의 특성을 나타낼 수 있다.
특정 실시 예에서, CES 장치(100)와 같은 가변 임피더 장치는 적어도 부분적으로 상관 전자 스위치 재료의 양자 역학적 트랜지션에 기인한 절연성/고 임피던스 상태와 도전성/저 임피던스 상태 사이에서의 적어도 CEM의 다수의 부분의 트랜지션에 기초하여 복수의 검출 가능한 임피던스 상태들 사이에서 트랜지션할 수 있는 CEM을 포함할 수 있다. 예를 들어, 일 실시 예에서, CES 장치의 CEM의 실질적으로 전부는 모트 트랜지션에 응답하여 절연성/고 임피던스 상태로부터 도전성/저 임피던스 상태로 또는 도전성/저 임피던스 상태로부터 절연성/고 임피던스 상태로 스위칭할 수 있다는 점에서 CES 장치는 벌크 스위치를 포함할 수 있다. 이와 관련하여, "임피던스 상태"는 단지 몇 가지 예를 제공하기 위한 값, 심볼, 파라미터 및/또는 조건을 나타내는 가변 임피더 장치의 검출 가능한 상태를 의미한다. 하나의 특정 실시 예에서, 후술되는 바와 같이, CES 장치의 임피던스 상태는 판독 및/또는 감지 동작에서 CES 장치의 단자 상에서 검출된 신호에 적어도 부분적으로 기초하여 검출될 수 있다. 다른 특정 실시 예에서, 후술되는 바와 같이, CES 장치는 예를 들어 "기록" 및/또는 "프로그램" 동작에서 CES 장치의 단자를 가로지르는 하나 이상의 신호의 인가에 의해 CES 장치에 대한 특정 값, 심볼, 및/또는 파라미터를 표시 또는 저장하고, 및/또는 CES 장치에 대한 특정 커패시턴스 값을 달성하도록 특정 임피던스 상태에 놓일 수 있다. 물론, 본 발명은 본 명세서에 설명된 특정 예시적인 실시 예에 대한 범위에 제한되지 않는다.
도 1b는 예를 들어 CES/가변 임피더 장치를 나타내는 전기 회로 개략도에서 이용될 수 있는 예시적인 심볼(110)을 도시한다. 예시적인 심볼(110)은 CES 장치(100)와 같은 CES/가변 임피더 장치의 가변 저항 및 가변 커패시턴스 특성을 뷰어에게 상기시키기 위한 것이다. 예시적인 심볼(110)은 실제 회로도를 나타내는 것이 아니라, 단지 전기 회로도 심볼을 의미한다. 물론, 본 발명은 이러한 측면에서의 범위로 제한되지 않는다.
도 2는 CES 장치(100)와 같은 예시적인 CES/가변 임피더 장치의 등가 회로의 개략도를 도시한다. 상술한 바와 같이, CES/가변 임피더 장치는 가변 저항 및 가변 커패시턴스의 특성 모두를 포함할 수 있다. 즉, CES 장치(100)와 같은 CES/가변 임피더 장치에 대한 임피던스 특성은 적어도 부분적으로 장치의 저항 및 커패시턴스 특징에 따를 수 있다. 예를 들어, 가변 임피더 장치에 대한 등가 회로는 일 실시 예에서 가변 커패시터(220)와 같은 가변 커패시터와 병렬인 가변 레지스터(210)와 같은 가변 레지스터를 포함할 수 있다. 물론, 가변 레지스터(210) 및 가변 커패시터(220)가 도 2에 이산 구성 요소를 구비하는 것으로 도시되지만, CES 장치(100)와 같은 가변 임피더 장치는 CEM(102)과 같은 실질적으로 동질인 CEM을 포함할 수 있고, CEM은 가변 커패시턴스 및 가변 저항의 특성을 포함한다.
아래의 표 1은 CES 장치(100)와 같은 예시적인 가변 임피더 장치에 대한 예시적인 진리표를 나타낸다.
일 실시 예에서, 표 1의 예시적인 진리표는 CES 장치(100)와 같은 가변 임피더 장치의 저항이 적어도 부분적으로는 CEM 전체에 인가된 전압의 함수인 저 저항 상태와 고 저항 상태 사이에서 트랜지션할 수 있음을 나타낸다. 일 실시 예에서, 저 저항 상태의 저항은 고 저항 상태의 저항보다 10-100,000 배 더 낮을 수 있지만, 청구된 내용은 이에 대해 범위가 제한되지 않는다. 유사하게, 표 1의 예시적인 진리표는 CES 장치(100)와 같은 가변 임피더 장치의 커패시턴스가 적어도 부분적으로 예시적인 실시 예에 대해 CEM 전체에 인가된 전압의 함수인 대략 0 또는 매우 작은 커패시턴스를 포함할 수 있는 저 커패시턴스 상태와, 고 커패시턴스 상태 사이에서 트랜지션할 수 있다. 또한, 표 1에서 표시된 바와 같이, 가변 임피더 장치의 고 저항/고 커패시턴스 상태로부터 저 저항/저 커패시턴스 상태로의 트랜지션은 고 임피던스 상태로부터 저 임피던스 상태로의 트랜지션으로서 나타낼 수 있다. 유사하게, 저 저항/저 커패시턴스 상태로부터 고 저항/고 커패시턴스 상태로의 트랜지션은 저 임피던스 상태로부터 고 임피던스 상태로의 트랜지션으로서 나타낼 수 있다.
CES(100)와 같은 가변 임피더는 순수하게 레지스터가 아니고, 오히려 가변 커패시턴스 및 가변 저항 모두의 특성을 갖는 장치를 포함한다는 것에 유의해야 한다. 일 실시 예에서, 저항 및/또는 커패시턴스 값, 및 그에 따른 임피던스 값은 적어도 부분적으로 인가된 전압에 따른다.
도 3은 일 실시 예에 따라 예시적인 CES 장치(100)와 같은 CES 장치에 대한 전기 도전성 단자(101 및 103)와 같은 전기 도전성 단자를 가로지르는 전류 밀도 대 전압의 플롯을 도시한다. 가변 임피더 장치(100)와 같은 가변 임피더 장치의 단자에 인가된 전압(예를 들면, 기록 동작시)에 적어도 부분적으로 기초하여, CEM(102)과 같은 CEM은 도전성/저 임피던스 상태 또는 절연성/고 임피던스 상태에 놓일 수 있다. 예를 들어, 전압(Vreset) 및 전류 밀도(J reset )의 인가는 CES 장치를 절연성/고 임피던스 상태로 놓을 수 있고, 전압(Vset) 및 전류 밀도(J set )의 인가는 CES 장치를 도전성/저 임피던스 상태로 놓는다. 즉, 일 실시 예에서, "설정" 조건은 CES 장치(100)와 같은 가변 임피더 장치를 도전성/저 임피던스 상태로 놓을 수 있고, "리셋" 조건은 CES 장치(100)와 같은 가변 임피더 장치를 절연성/고 임피던스 상태로 놓을 수 있다. CES 장치를 저 임피던스 상태 또는 고 임피던스 상태에 놓은 후에, CES 장치의 특정 상태는 적어도 부분적으로 CES 장치(100)와 같은 가변 임피더 장치의 전기 도전성 단자(101 및 103)와 같은 단자에서의 전압(Vread)의 인가(예를 들어, 판독 동작에서) 및 전류 또는 전류 밀도의 검출에 의해 검출될 수 있다.
일 실시 예에서, CES 장치의 CEM은 예를 들어, 페로스코바이트(peroskovites), 모트 절연체, 전하 교환 절연체 및/또는 안데르센 장애(Anderson disorder) 절연체와 같은 임의의 TMO를 포함할 수 있다. 특정 실시 예에서, CES 장치는 소수의 예시를 제공하기 위해 산화니켈, 산화코발트, 산화철, 산화 이트륨 및 예를 들면 크롬(Cr) 도핑된 스트론튬 티탄산염(titanate), 란타넘 티탄산염 및 망가나이트 계열(예를 들어, 프라세디움(praesydium) 칼슘 망가나이트 및 프라세디움 란타넘 망가나이트를 포함하는)과 같은 페로스코바이트와 같은 CEM들로 형성될 수 있다. 일 실시 예에서, 불완전(incomplete) d 및 f 오비탈 껍질을 갖는 원소를 포함하는 산화물은 CES 장치에서 사용하기 위해 CEM으로 기능하기에 충분한 임피던스 스위칭 특성을 나타낼 수 있다. 일 실시 예에서, CES는 전기주조(electroforming)없이 제조될 수 있다. 다른 실시 예는 본 발명을 벗어나지 않고 다른 전이 금속 화합물을 사용할 수 있다. 예를 들어, {M(chxn)2Br}Br2(여기서, M은 플래티늄(Pt), 팔라듐(Pd) 또는 니켈(Ni)을 포함할 수 있고, chxn은 1R, 2R-사이클로헥산디아민을 포함함) 및 다른 금속 복합체가 본 발명의 범위를 벗어나지 않고 사용될 수 있다.
일 양태에서, 도 1의 CES 장치는 TMO 금속 산화물 가변 임피던스 재료를 포함하는 CEM을 구비할 수 있지만, 이들은 단지 예시적인 것이며 본 발명의 범위를 제한하려는 것은 아니라는 것을 이해해야 한다. 특정 구현 예는 다른 가변 임피던스 재료도 사용할 수 있다. 니켈 산화물, NiO는 하나의 특정 TMO로서 개시된다. 본원에서 논의된 NiO 재료는 외부 리간드로 도핑될 수 있고, 일 실시 예에서, 이는 인터페이싱을 부동태화(passivate)하고 전압 및 임피던스를 조정가능하도록 허용함으로써 가변 임피던스 특성을 안정화시킬 수 있다. 특정 실시 양태에서, 본원에 개시된 NiO 가변 임피던스 재료는 NiO(Cx)로 표시될 수 있는 탄소 함유 리간드를 포함할 수 있다. 여기서, 당업자는 일 실시 예에서 단지 원자가를 밸런싱함으로써 임의의 특정 탄소 함유 리간드 및 NiO와의 탄소 함유 리간드의 임의의 특정 조합에 대한 x 값을 판정할 수 있다. 다른 특정 실시 예에서, 외부 리간드로 도핑된 NiO는 NiO(Lx)로 표현될 수 있으며, 여기서 Lx는 리간드 원소 또는 화합물이고 x는 NiO의 한 단위에 대한 리간드의 단위 수를 나타낸다. 당업자는 일 실시 예에서 단지 원자가를 밸린싱함으로써 임의의 특정 리간드 및 리간드와 NiO 또는 임의의 다른 전이 금속의 임의의 특정 조합에 대한 x의 값을 판정할 수 있다.
일 실시 예에서, CES 장치는 최초 도전성/저 임피던스 상태로 제조될 수 있다. 또한, 일 실시 예에서, CES 장치는 추가적인 프로그래밍이 수행될 때까지 CES 장치가 각각의 임피던스 상태를 유지한다는 점에서 비휘발성일 수 있다. 예를 들어, 일 실시 예에 따르면, 충분한 바이어스가 인가되고(예를 들어, 밴드 분리 전위를 초과하는 경우) 상기 모트 조건이 충족되면(주입된 전자 정공 = 스위칭 영역 내의 전자), CES 장치는 신속하게 모트 트랜지션을 통해 도전성/저 임피던스 상태에서 절연체 상태로 스위칭할 수 있다. 이것은 도 3의 플롯의 포인트(308)에서 발생할 수 있다. 이 포인트에서, 전자는 더 이상 차폐(screen)되지 않고 국부화된다. 이 상관 관계는 밴드를 분리하여 절연체를 형성한다. CES 장치의 CEM이 여전히 절연성/고 임피던스 상태에 있는 동안, 전류는 정공의 운반에 의해 생성될 수 있다. CES 장치의 단자들을 가로질러 충분한 바이어스가 인가되면, 전자는 MIM 장치의 전위 장벽 위의 금속-절연체-금속(MIM: metal-insulator-metal) 다이오드에 주입될 수 있다. 충분한 전자가 주입되고 충분한 전위가 설정 조건을 달성하기 위해 단자들을 가로질러 인가되면, 전자의 증가는 전자를 차폐하고 전자의 국부화를 제거하여, 금속을 형성하는 밴드 분리 전위를 붕괴시켜 CES 장치를 도전성/저 임피던스 상태로 놓을 수 있다.
일 실시 예에 따르면, CES 장치의 CEM에서의 전류는 기록 동작 동안 제한된 외부 전류에 적어도 부분적으로 기초하여 판정된 외부적으로 인가된 "컴플라이언스" 조건(compliance condition)에 의해 제어되어 CES 장치를 도전성/저 임피던스 상태로 놓는 설정 조건을 달성할 수 있다. 이 외부적으로 인가된 컴플라이언스 전류는 또한 후속 리셋 조건의 전류 밀도 요건도 설정한다. 도 3의 특정 구현 예에 도시된 바와 같이, CES 장치를 도전성/저 임피던스 상태로 위치시키기 위해 포인트(316)에서 기록 동작 중에 인가되는 전류 밀도(J comp )는 CES 장치를 후속하는 기록 동작에서 절연성/고 임피던스 상태로 위치시키기 위한 컴플라이언스 조건을 판정할 수 있다. 도시된 바와 같이, 일 실시 예에서, CES 장치의 CEM은 포인트(308)에서 전압(Vreset )에서 전류 밀도 J reset ≥ J comp 의 인가에 의해 절연성/고 임피던스 상태로 배치될 수 있으며, 여기서 J comp가 외부적으로 인가될 수 있다.
따라서, 외부적으로 인가된 컴플라이언스 전류와 같은 컴플라이언스 전류는 모트 트랜지션을 위해 정공에 의해 "캡쳐"되어야 하는 CES 장치의 CEM에서 다수의 전자를 설정할 수 있다. 즉, CES 장치를 도전성/저 임피던스 상태로 놓기 위해 기록 동작시 인가된 전류는 그런 다음 CES 장치를 절연성/고 임피던스 상태로 트랜지션시키기 위해 CES 장치의 CEM으로 주입되는 다수의 정공을 판정할 수 있다. 하기에서 더 상술되는 바와 같이, 컴플라이언스 전류가 동적으로 적용될 수 있다.
위에서 지적한 바와 같이, 절연성/고 임피던스 상태로의 트랜지션은 포인트(308)에서의 모트 트랜지션에 응답하여 발생할 수 있다. 상기에서 지적한 바와 같이, 그러한 모트 트랜지션은 전자의 농도 n이 전자 정공의 농도 p와 같은 CES 장치의 CEM에서의 조건에서 발생할 수 있다. 이 조건은 다음과 같은 수학식(1)로 표현되는 후속 모트 기준이 충족될 때 발생한다:
여기서,
C는 모트 트랜지션에 대해 약 0.26에 해당하는 상수이다.
일 실시 예에 따르면, 도 3에 도시된 플롯의 영역(304)에서의 전류 또는 전류 밀도는, CES 장치(100)와 같은 가변 임피더 장치의 단자들(101 및 103)과 같은 단자들을 가로질러 인가된 전압 신호로부터의 정공들의 주입에 응답하여 존재할 수 있다. 여기서, 정공의 주입은 임계 전압(VMI)이 CES 장치(100)와 같은 가변 임피더 장치의 단자(101 및 103)와 같은 단자들을 가로질러 인가될 때 전류(IMI)에서 도전성 절연체 트랜지션에 대한 모트 기준을 충족할 수 있다. 이는 다음과 같은 수학식(2)에 따라 모델링될 수 있다:
여기서 Q(VMI)는 주입된 전하(정공 또는 전자)이고 인가된 전압의 함수이다. 본 명세서에서 사용된 바와 같이, 표기 "MI"는 금속 대 절연체 트랜지션을 나타내며, 표기 "IM"은 절연체 금속 트랜지션을 의미한다. 즉, "VMI"는 임계 전압을 나타내며 "IMI"는 CEM을 도전성/저 임피던스 상태에서 절연성/고 임피던스 상태로 트랜지션하는 임계 전류를 나타낸다. 유사하게, "VIM"은 임계 전압을 나타내고 "IMI"는 CEM을 절연성/고 임피던스 상태에서 도전성/저 임피던스 상태로 트랜지션하는 임계 전류를 나타낸다.
모트 트랜지션을 가능하게 하는 정공의 주입은 대역 사이에서 그리고 임계 전압(VMI)과 임계 전류(IMI)에 반응하여 발생할 수 있다. 수학식(1)에 따라 수학식(2)에서 IMI에 의해 주입된 정공에 의한 모트 트랜지션을 가져 오기 위해 필요한 전하 농도와 전자 농도 n을 같게함으로써 토마스 페르미 차폐 길이 
에 대한 이러한 임계 전압(VMI)의 종속성을 하기와 같이 수학식(3)에 따라 모델링할 수 있다:
여기서, ACEM은 CES 장치(100)와 같은 가변 임피더 장치의 CEM(102)과 같은 CEM의 단면적이고, 예시적인 플롯(300)의 포인트(308)에 도시된 J reset (VMI)은 CES 장치의 CEM을 절연성/고 임피던스 상태로 놓기 위해 임계 전압(VMI)에서 CEM에 인가되는 CEM(102)과 같은 CEM을 통과하는 전류 밀도이다. 일 실시 예에서, CEM은 적어도 부분적으로 불균등화(disproportionation) 반응에 의해 도전성/저 임피던스 상태와 절연성/고 임피던스 상태 사이에서 스위칭될 수 있다.
일 실시 예에 따르면, CES 장치(100)와 같은 가변 임피더 장치의 CEM(102)과 같은 CEM은 모트 트랜지션 기준을 충족시키기 위해(예를 들어, 절연성/고 임피던스 상태로부터의 트랜지션에 의해) 충분한 수의 전자의 주입에 의해 도전성/저 임피던스 상태로 배치될 수 있다.
CES 장치의 CEM을 도전성/저 임피던스 상태로 트랜지션할 때, 충분한 전자가 주입되고 가변 임피더 장치의 단자를 가로지르는 전위가 임계 스위칭 전위(예를 들면, Vset)를 넘어서기 때문에, 주입된 전자가 불균등화 반응을 역전시키고 밴드 갭을 폐쇄하기 위해 이중 점유 전자를 차폐하고 비국부화(unlocalize) 시키는 것을 시작한다. 도전성/저 임피던스 상태로의 트랜지션을 가능하게 하는 임계 전압(VMI)에서의 금속-절연체 모트 트랜지션시 CES 장치의 CEM을 도전성/저 임피던스 상태로 트랜지션하기 위해, 도 3의 포인트(314)에 도시된 전류 밀도(J set (VMI))는 하기와 같은 수학식 4에 따라 표시될 수 있다:
여기서, aB는 보어 반경이다.
일 실시 예에 따르면, 판독 동작에서 CES 장치의 메모리 상태를 검출하기 위한 "판독 창"(302)은 판독 전압(Vread)에서 CES 장치의 CEM이 절연성/고 임피던스 상태에 있는 동안의 도 3의 플롯의 부분(306)과, CES 장치의 CEM이 도전성/저 임피던스 상태에 있는 동안의 도 3의 플롯의 부분(304)사이의 차이로서 나타낸다. 특정 실시 예에서, 판독 창(302)은 CES 장치(100)와 같은 가변 임피더 장치의 상관 전자 스위치 재료(102)와 같은 CEM의 토마스 페르미 차폐 길이 
를 판정하는데 사용될 수 있다. 예를 들어, 전압(Vreset)에서, 전류 밀도(J reset 및 J set )는 하기와 같이 수학식(5)에 따라 상관될 수 있다:
여기서, J off 는 Vreset에서 절연성/고 임피던스 상태에서의 CEM의 전류 밀도를 나타낸다. 예를 들어, 도 3의 포인트(309)를 참조하라.
또 다른 실시 예에서, 기록 동작시 CES 장치의 CEM을 절연성/고 임피던스 또는 도전성/저 임피던스 상태로 위치시키는 "기록 창(write window)"(310)은 Vreset과 Vset 사이의 차이로서 나타낼 수 있다. |Vset| > |Vreset|를 설정하면 도전성/저 임피던스와 절연성/고 임피던스 상태 사이에서 스위칭을 가능하게할 수 있다. Vreset은 대략적으로 상관에 의해 야기된 대역 분리 전위를 포함할 수 있고, Vset은 약 2배의 대역 분리 전위를 포함하여, 판독 창이 대략적으로 대역 분리 전위를 포함할 수 있도록 한다. 특정 구현 예에서, 기록 창(310)의 크기는 적어도 부분적으로 CES 장치의 CEM의 재료 및 도핑에 의해 판정될 수 있다.
일 실시 예에서, CES 장치(100)와 같은 가변 임피더 장치의 임피던스 상태로 표시된 값을 판독하는 프로세스는 CES 장치의 CEM에 인가되는 전압을 포함할 수 있다. 일 실시 예에서, CES 장치의 CEM 내의 전류 및/또는 전류 밀도 중 적어도 하나가 측정될 수 있고, CES 장치의 CEM의 임피던스 상태는 측정된 전류 및/또는 전류 밀도에 대해 적어도 부분적으로 판정될 수 있다.
부가적으로, 일 실시 예에서, 임피던스 상태의 임피던스는 CES 장치의 CEM의 커패시턴스 및 저항의 조합에 적어도 부분적으로 따를 수 있다. 일 실시 예에서, 판정된 임피던스 상태는 복수의 임피던스 상태 중 하나를 포함할 수 있다. 예를 들어, 제1 임피던스 상태는 저 저항 및 저 커패시턴스를 포함할 수 있고, 제2 임피던스 상태는 고 저항 및 고 커패시턴스를 포함할 수 있다. 또한, 일 실시 예에서, 복수의 임피던스 상태들의 임피던스의 비는 CES 장치의 CEM의 물리적 특성에 비례할 수 있다. 일 실시 예에서, CES 장치의 CEM의 물리적 특성은 토마스 페르미 차폐 길이 및 보어 반경 중 적어도 하나를 포함할 수 있다. 또한, 일 실시 예에서, 복수의 임피던스 상태의 개별 임피던스 상태는 데이터 값과 연관될 수 있다. 또한, 일 실시 예에서, 미리 결정된 전압에서 제1 임피던스 상태와 제2 임피던스 상태 사이의 전류의 차이는 판독 창의 표시를 제공한다. 그러나 본 발명은 이러한 측면에서 범위가 제한되지 않는다.
일 실시 예에서, 복수의 전자들이 CES가 제1 임피던스 상태로 들어가도록 CES 장치의 CEM에 제공될 수 있다. CES가 제2 임피던스 상태로 들어가도록 복수의 정공이 CEM에 제공될 수 있다. 또한, 일 실시 예에서, 복수의 전자는 CES를 가로지르는 전압이 설정 전압 임계값보다 커지게 할 수 있고, 복수의 정공은 CES를 가로지르는 전압이 리셋 전압 임계값 이상이 되도록 할 수 있다. 또한, 일 실시 예에서, CEM을 가로지르는 전압은 CEM에서의 전류 밀도가 설정 전류 밀도 및/또는 설정 전류 이상이 되도록 할 수 있고, CEM을 가로지르는 전압은 CEM에서의 전류 밀도가 리셋 전류 밀도 및/또는 리셋 전류 이상이 되도록 할 수 있다.
또한, 일 실시 예에서, CEM를 가로지르는 설정 전압 및 CES 장치의 CEM을 통한 설정 전류 밀도가 초과될 수 있다. 또한, CEM을 가로지르는 리셋 전압 및 CES 장치의 CEM을 통한 리셋 전류 밀도가 초과될 수 있다. 또한, 일 실시 예에서, 복수의 임피던스 상태의 개별 임피던스 상태는 데이터 값과 연관될 수 있다.
일 실시 예에서, 리셋 전압, 설정 전압 및 설정 전압과 리셋 전압 간의 차이 중 적어도 하나는 CES 장치의 CEM의 물리적 특성에 비례한다. CEM의 물리적 특성은 예를 들어, 국부화에 기인한 강한 전자 전위 및/또는 전자의 상관관계 중 적어도 하나를 포함할 수 있다. 또한, 일 실시 예에서, 설정 전압 및 리셋 전압의 차이는 기록/프로그램 창 중 적어도 하나의 크기의 표시를 제공할 수 있다.
상술한 바와 같이, 가변 임피더 장치(100)와 같은 가변 임피더 장치로도 지칭되는 CES 장치는 광범위한 전자 장치 유형으로 구현될 수 있다. 예를 들어, 가변 임피더 장치(100)와 같은 가변 임피더 장치는 논리 회로, 메모리 회로, 필터 회로 등에 사용될 수 있다. 일반적으로, 가변 임피더 장치(100)와 같은 가변 임피더 장치는 가변 임피더 장치의 가변 저항 및/또는 가변 커패시턴스 특성으로부터 효익을 얻을 수 있는 현재 존재하는 또는 미래에 존재할 임의의 회로 또는 장치에서 활용될 수 있다.
예를 들어, 일 실시 예에서, 가변 임피더 장치(100)와 같은 CES 장치는 예를 들어 메모리 셀에 구현될 수 있다. 하나 이상의 실시 예에서, CES 메모리는: CES를 포함하는 가변 임피더 메모리 셀; 상기 메모리 장치에 제공되는 신호에 따라 가변 임피더 메모리 셀을 제1 임피던스 상태 또는 제2 임피던스 상태에 배치하기 위한 기록 회로; 및 상기 메모리 셀의 임피던스 상태를 감지하고 상기 메모리 셀의 감지된 상태에 대응하는 전기 신호를 제공하는 판독 회로;를 포함한다. 일 양태에서, 제2 메모리 셀 상태의 CES의 임피던스는 제1 메모리 셀 상태의 임피던스보다 현저하게 더 클 수 있다.
본 명세서에 설명된 예시적인 집적 회로와 같은 집적 회로는 기판상에 구축될 수 있는 다수의 재료 층을 포함할 수 있다. 재료의 층은 회로 장치와 상호 연결될 수 있는 "금속" 층 및/또는 "금속화" 층으로 때때로 지칭되는 하나 이상의 전기도전층을 포함할 수 있다. 본원에서 사용되는 용어 "금속층" 및/또는 "금속화층"은 전기 도전성 재료로 형성될 수 있는 "라인"이라고도 하는 도전성 전극을 가리킨다. 금속층 또는 금속화층에 대한 예시적인 재료는 예를 들어, 알루미늄 및/또는 구리를 포함할 수 있지만, 몇 가지 예를 들 수 있다. 금속화 층들 사이에 형성된 비아들은 또한 예를 들어 폴리실리콘, 텅스텐, 구리 및/또는 알루미늄과 같은 전기 도전성 재료로 형성될 수 있다. 물론, 청구된 주제는 이러한 특정 예들에 제한되지 않는다.
또한, 본 명세서에서 사용되는 "기판"이라는 용어는 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS) 기술, 도핑 및/또는 도핑되지 않은 반도체, 베이스 반도체 기초에 의해 지지되는 실리콘의 에피택셜 층, 예를 들어, 금속 백엔드를 가진 CMOS 프론트 엔드와 같은 종래 금속 산화물 반도체(CMOS), 및/또는 CES 장치를 포함하는 기타 반도체 구조 및/또는 기술을 포함할 수 있다. 예를 들어, 프로그램 가능 패브릭 및/또는 메모리 어레이를 동작시키는 것과 관련된 드라이버 및/또는 디코드 회로와 같은 다양한 회로가 기판 내에 및/또는 기판상에 형성될 수 있다. 또한, 이하의 설명에서 "기판"을 언급할 때, 이전의 공정 단계들이 베이스 반도체 구조 또는 기초에 영역 및/또는 접합을 형성하기 위해 이용될 수 있다.
또한, 일 실시 예에서, CES 장치는 집적 회로용 MOL(middle-of-line) 및/또는 BEOL(back-end-of-line) 프로세스로 구현될 수 있다. 예를 들어, 집적 회로 장치 내에 형성된 트랜지스터의 소스 및/또는 드레인 영역 상에 CES 장치가 직접 형성될 수 있고, 또한 CES 장치가 금속층의 전기 도전성 라인에 직접 결합될 수 있기 때문에, CES 장치는 예를 들어 소스 및/또는 드레인 영역과 금속층의 전기 도전성 라인 사이의 일종의 커넥터로서 기능할 수 있다. 따라서, 하기의 예시에서 알 수 있는 바와 같이, CES 장치는 집적 회로 장치의 다수 층 중 임의의 층에서 구현될 수 있고, 또한 광범위한 구성 중 임의의 구성으로 구현될 수 있다.
일 실시 예에 따르면, 구조물 또는 장치의 "층"은 임의의 특정 프로세스를 사용하는 임의의 재료를 사용하여 형성될 수 있다. 일 예시에서, 예를 들어 화학 기상 증착 또는 스퍼터 증착과 같은 다수의 프로세스 중 임의의 프로세스를 사용하여 웨이퍼 상에 재료 층(예를 들어, CEM, 반도체 재료 또는 금속)이 형성될 수 있다. 또한, 마스킹 및 에칭과 같은 기술을 사용하여 구조물 또는 장치에 국부적인 변화(예를 들어, 하나 이상의 사전형성된 층을 통한 비아의 형성)를 생성할 수 있다. 일 실시 예에 따르면, CEM의 층들은 CEM 장치(예를 들어, CES 또는 CeRAM 장치)를 형성하기 위해 표면 또는 기판상에 CEM을 증착하여 형성될 수 있다. 게이트, 트랜지스터 등과 같은 부가적인 구조물은 상보형 금속 산화막 반도체(CMOS) 장치를 형성하기 위한 추가적인 프로세스를 사용하여 CEM 장치와 함께 형성될 수 있다.
도 4a 내지 도 4e는 일 실시 예에 따라 상이한 구조적 치수를 갖는 상관 전자 재료(CEM)를 사용하여 형성된 장치를 나타내는 도면이다. 상기에서 지적한 바와 같이, 장치는 CEM 및 도전 단자의 하나 이상의 층으로 형성될 수 있다. 도 4a에서, 예를 들어, 층(422)이 p형 도펀트를 갖는 CEM을 포함하고 층(412)이 진성 CEM(예를 들어, 비도핑된) 부분을 포함하는 단자들(402) 사이에 CEM의 하나 이상의 층(TMO 또는 제한없이 상술된 다른 CEM을 포함함)이 형성된다. 상기에서 지적한 바와 같이, 도 4a의 장치는 가변 저항 또는 임피더 장치로 구성될 수 있다.
일 실시 예에 따르면, 도 4a의 CEM 장치는 CEM 장치가 저 임피던스 또는 도전성 상태와 고 임피던스 및 절연성 상태 사이에서(예를 들어, 도 3을 참조하여 상술된 바와 같이) 스위칭될 수 있다는 점에서 회로에서 CES로서 동작하도록 형성될 수 있다. 여기서, 층(412)은 모트 트랜지션 또는 모트 유사 트랜지션이 (예를 들어, 설정 또는 리셋 조건에 응답하여)발생할 수 있는 "스위칭 영역"을 포함할 수 있다. 층(412)에 의해 형성된 스위칭 영역의 국부화된 임피던스는 동작 회로에서 고 임피던스와 저 임피던스 사이에서 스위칭될 수 있지만, 반면에 층들(422)은 동작 회로에서 동일한 도전성 상태로 유지될 수 있고 장치 내에서 "도전성 영역"을 제공한다. 그러나, 도전성 영역을 형성하는 층(422)을 분리하는 스위칭 영역을 형성하는 층(412)을 가진 도 4a의 장치의 특정 구조는, 단지 CES를 형성하기 위한 예시적인 구조이고, 본 발명을 벗어나지 않으면서 다른 상이한 구조가 사용될 수 있다는 것이 이해될 것이다. 예를 들어, 하기의 도 6a 내지 도 6e에 도시된 실시 예들은 상이하게 도핑된 CEM 층에 의해 형성된 도전성 영역을 분리하는 하나 이상의 CEM 층에 의해 형성된 별개의 스위칭 영역을 갖지 않는 CES를 형성하는데 사용될 수 있는 구조의 예이다.
실시 예들에 따르면, 장치(4A)의 저항 또는 임피던스 R은 다음과 같이 수학식 6에 따라 단자들(402) 사이에 형성된 CEM 층의 저항 및 장치의 치수에 적어도 부분적으로 기초하여 결정될 수 있다 :
여기서:
A는 장치의 단면적이며; 및
l은 장치의 길이이다.
장치에서의 CEM 층의 저항률 
는 사용되는 특정 CEM(예를 들어, TMO의 유형) 및 적용되는 임의의 도펀트에 적어도 부분적으로 기초하여 결정될 수 있다. 도 4f는 장치에서 CEM에 적용된 특정 상이한 도펀트에 대한 상이한 결과를 나타낸다. 특정 구현 예에서, 도 4a의 장치의 저항 또는 임피던스는 (수학식 6에 의해 예시된 바와 같이) 장치의 치수 및 p 형 도핑 부분(422)에 대한 진성 부분(412)의 두께를 변화시킴으로써 변경될 수 있다. 예를 들어, 도 4c의 장치는 보다 긴 p 형 도핑된 층(426)(p 형 도핑된 부분(426)에 대한 l의 값을 증가)을 가지고, 더 큰 임피던스 또는 저항을 부여함으로써 도 4a의 장치보다 긴 것으로 도시된다. 도 4b의 장치는 더 긴 진성 부분(414)(진성 도핑되지 않은 부분(414)에 대해 l의 값을 증가)을 가지고 더 큰 임피던스 또는 저항을 부여함으로써 도 4a의 장치보다 더 길다. 도 4d의 장치는 더 작은 저항을 부여함으로써(예를 들어, A에 대한 값을 증가시킴으로써) 도 4a의 장치보다 더 넓은 것으로 도시된다. 역으로, 도 4e의 장치는 더 큰 저항을 부여하면서(예를 들어, A에 대한 값을 감소시킴으로써) 도 4b의 장치보다 더 좁은 것으로 도시된다.
도 5a 내지 도 5d의 특정 실시 예에서, CEM 장치의 저항 또는 임피던스는 장치의 단자(502) 사이의 개별 층에서의 도핑에 영향을 미침으로써 더 영향을 받을 수 있다. 도 5a의 장치는 p형 도핑 층(506) 및 진성 비도핑 CEM으로 형성된 층(504)을 포함한다. 위에서 지적한 바와 같이, 도 5a의 장치는 스위칭 영역으로서 층(504)을 형성하고 도전성 영역으로서 층(506)을 형성함으로써 CES로서 형성될 수 있다. 도 5b의 장치에서, 층(508)은 p형 도핑되는 반면, 층(510)은 진성 비도핑 층으로서 형성된다. 도 5c의 장치에서, 층(512)은 p형 도핑되는 반면, 층(516)은 다른 도펀트(예를 들어, n형 도펀트 또는 상이한 p형 도펀트)로 도핑된다. 도 5d의 장치에서, 층(504)은 진성 또는 도핑되지 않은 채로 유지되는 반면, 층(514)은 도 5a의 장치에서 층(506)을 형성하는데 사용되는 도펀트와 상이한 도펀트로 형성된다.
도 5a 내지 도 5d의 장치 중 임의의 장치는 동작 회로에서 CES로서 동작하도록 형성될 수 있다. 예를 들어, 도 5a의 장치는 스위칭 영역으로서 층(504)을 형성하고 도전성 영역으로서 층(506)을 형성함으로써 CES로서 형성될 수 있다. 도 5b 및 도 5c의 장치들의 층들(508 및 516)은 스위칭 영역으로서 유사하게 형성될 수 있는 반면, 층들(510 및 512)은 도전성 영역들로서 형성될 수 있다.
도 5a 내지 도 5d에 도시된 바와 같이, CES는 장치의 도전성 영역을 형성하는데 사용되는 CEM의 층과 상이하게 도핑된 CEM의 하나 이상의 층을 포함하는 스위칭 영역을 포함할 수 있다. 예를 들어, 도전성 영역은 p형 도핑된 CEM으로 형성될 수 있는 반면, 도전성 영역을 분리하는 스위칭 영역은 진성/비도핑 CEM(예를 들어, 도 5a의 장치) 또는 n형 도핑된 CEM(예를 들어, 도 5c에 도시된 장치)으로 형성될 수 있다. 대안적으로, 도전성 영역은 스위칭 영역이 p형 도핑된 CEM(예를 들어, 도 5b에 도시된 장치)으로 형성되는 동안 진성/비도핑 CEM으로부터 형성될 수 있거나, 또는 스위칭 영역이 진성/비도핑 CEM(예를 들어, 도 5d) 또는 p형 도핑된 CEM으로 형성되는 동안 n형 도핑 CEM으로 형성될 수 있다.
도 6a 내지 도 6e는 일 실시 예에 따라 상이한 구조적 치수를 갖는 단일 벌크 재료로 상관 전자 재료(CEM)를 사용하여 형성된 장치를 나타내는 도면이다. 도 6a 내지 도 6e의 장치는 단자(602) 사이에 형성된 CEM 부분(604)의 상이한 치수를 갖는 것으로 도시되어있다. CEM 부분(604)은 특정한 중간 스위칭 영역없이 프로파일에 따라 도핑된 단자(602) 사이의 단일한 연속 도전성 영역을 포함한다. 도 6a 내지 도 6e에 도시된 장치를 형성하는 일 예시적인 프로세스에서, 제1(또는 하부) 단자(602)는 예를 들어 다수의 금속 증착 기술 중 임의의 하나를 사용하여 전극 재료의 제1 층을 형성함으로써 형성될 수 있다. 여기서, 전극 재료는, 예를 들어(그리고 제한없이) CES 장치 또는 다른 유형의 CEM 기반 장치에 사용하기 위해, 층들로 제조된 예를 들어 질화 티타늄(TiN)과 같은 티타늄 기반 및/또는 티타늄 함유 기판을 포함할 수 있다. 다른 실시 예에서, 전극 재료는 티타늄 질화물, 백금, 티타늄, 구리, 알루미늄, 코발트, 니켈, 텅스텐, 텅스텐 질화물, 코발트 실리사이드, 루테늄 산화물, 크롬, 금, 팔라듐, 인듐 산화주석, 탄탈, 은, 이리듐 또는 이들의 임의 조합과 같은 기타 유형의 도전성 재료를 포함할 수 있으며, 본 발명은 전극 재료의 특정 조성에 한정되지 않는다. 부분(604)은 (예를 들어, CEM의 증착 이전에 금속층 상에 증착된 다른 중간 재료가 없는) 제1 금속층 상에 직접적인 CEM의 연속적인 증착에 의해 형성될 수 있다. 제2(또는 상부) 단자(602)는 (예를 들어, 제2 금속 층의 조성 부분에 증착된 다른 중간 재료가 없는) 부분(604) 상에 직접적으로 전극 재료의 제2 층을 형성함으로써 형성될 수 있다. 관측될 수 있는 바와 같이, 부분(604)은 임의의 특정한 중간 스위칭 층이 없이(예를 들면, 도 5a 내지 도 5d에 도시된 스위칭 층(504, 506, 및 508)으로 도시된 바와 같이 비도핑 또는 상이하게 도핑된 CEM의 증착에 의해 형성되는 스위칭 층이 없는) 단일한 연속 도전성 부분의 경계단자(602)를 구비한다.
상술한 바와 같이, 도전성 부분(604)은 다수의 적합한 증착 기술 중 임의의 하나를 사용하여 p형 도핑된 CEM으로 형성될 수 있다. 다른 구현 예에서, 도전 부(604)는 n형 도핑된 CEM으로 형성될 수 있다. 일 실시 예에서, 부분(604)의 조성에 적용되는 p형 도펀트의 농도는 단자(402) 사이에서 균일할 수 있다. 다른 실시 예에서, 단자(602) 사이의 부분에서 p형 도펀트의 농도는 변할 수 있다. 예를 들어, 부분(604)에서 p형 도펀트의 농도는 제1 단자(602)로부터 제2 단자(602)까지의 그래디언트에 따라 증가 또는 감소할 수 있다.
특정 구현 예에서, 도 6a 내지 도 6e에 도시된 장치는 CES 장치, CeRAM 장치 또는 형성되는 CEM 장치의 임의의 다른 적절한 애플리케이션으로서 수행하도록 구현되거나 구성될 수 있다. 예를 들어, 층(604)은 (예를 들어, 모트 트랜지션 또는 모트 유사 트랜지션에 응답하여) 작동 회로에서 도전성 또는 저 임피던스 상태와 절연성 또는 고 임피던스 상태 사이에서 스위칭 가능한 임피던스 상태를 갖도록 형성될 수 있다. 이와 같이, 본 명세서에서 이루어진 CES, CeRAM, 상관 전자 장치 및/또는 유사물에 대한 임의의 참조는 도 4a 내지 4d 및 5a 내지 5d에 도시된 바와 같이 스위칭 영역에 의해 분리된 도전성 영역을 포함하는 구조로 제한되지 않고, 도 6a 내지 6e에 도시된 바와 같이, 단일 층(예를 들어, CEM의 하나 이상의 층에 의해 형성된 도전성 영역을 분리하는 개재 스위칭 영역 없이)으로 형성된 장치를 포함할 수 있다.
일 실시 예에 따르면, (예를 들어, 도 6a 내지 도 6e에 도시된 바와 같은) 장치는: 제1 및 제2 단자; 및 상기 제1 및 제2 단자들 사이에 형성된 상관 전자 재료(CEM)의 연속 영역으로서, 상기 연속 영역은 상기 제1 및 제2 단자들과 인접하고, 상기 CEM의 상기 연속 영역은 p형 도핑되는 상기 연속 영역;을 포함한다. 하나의 다른 구현 예에서, CEM의 연속 영역에서의 p형 도펀트의 농도는 제1 및 제2 단자 사이에서 불균일하다. 또 다른 실시 예에서, CEM의 연속 영역에서의 p형 도펀트의 농도는 제1 단자로부터 제2 단자까지 증가하는 그래디언트에 따른다. 다른 실시 예에서, CEM의 연속 영역은 n형 도핑될 수 있다.
일 실시 예에 따르면, 장치(예를 들어, 도 6a 내지 도 6e에 도시된 바와 같은)는: 장치의 제1 전극을 포함하는 제1 금속층을 형성하는 단계; 제1 층 상에 상관 전자 재료(CEM)의 하나 이상의 층을 증착하는 단계; 제2 전극을 포함하는 CEM의 하나 이상의 층상에 제2 금속층을 형성하는 단계;에 의해 형성될 수 있고, 여기서 CEM의 상기 하나 이상의 층은 상기 제1 전극과 상기 제2 전극 사이의 연속 p형 도핑 영역을 포함한다. 다른 실시 예에서, CEM의 연속 영역은 n형 도핑될 수 있다. 하나의 특정 구현 예에서, CEM의 연속 영역에서의 도펀트의 농도는 제1 및 제2 단자 사이에서 불균일하다. 또 다른 특정 구현 예에서, CEM의 연속 영역에서의 p형 도펀트의 농도는 제1 단자에서 제2 단자로 증가하는 그래디언트에 따른다.
도 7a, 도 7b 및 도 7c는 일 실시 예에 따른 3개 이상의 단자를 갖는 CEM으로 형성된 장치를 나타내는 도면이다. 여기서, 스위칭 영역(706)은(예를 들어, 전극 재료의 증착으로부터) 전극 단자로서 형성된 단자(702) 사이에 형성된 도전성 영역(704)(예를 들어, 스위칭 영역(706)이 도전성 영역(704)과 다르게 도핑되는) 사이에 형성될 수 있다. 도 7a에서, 장치는 스위칭 영역(706)에 결합된 게이트 단자(708)를 더 포함한다. 일 실시 예에 따라, 도 7a의 장치는 임피던스 상태(예를 들어, 절연성 또는 고 임피던스 상태, 또는 도전성 또는 저 임피던스 상태)와 같은 전극 단자(702)에서 검출 가능한 특정 상태를 가질 수 있다. 일 실시 예에 따르면, 게이트 단자(708)에 인가된(및 스위칭 영역(706)에 인가된) 신호는 검출 가능한 상태에 영향을 줄 수 있다. 예를 들어, 게이트 단자(708)에 인가된 특정 전압은 도전성 또는 저 임피던스 상태와 절연성 또는 고 임피던스 상태 사이에서 검출 가능한 상태를 변화시키기 위해 스위칭 영역(706)에서 재료의 모트 트랜지션 또는 모트 유사 트랜지션을 유도할 수 있다. 특정 실시 예에서, 도 7a의 장치는 다중 상태 논리 소자로서 회로 내에 구현될 수 있다.
도 7b의 장치의 예시적인 실시 예에서, 게이트 단자(708)는 장치의 검출 가능한 상태에 영향을 주는 신호를 수신할 수 있는 한 쌍의 게이트 단자(710)로 대체될 수 있다. 도 7c의 장치의 예시적 실시 예에서, 게이트 단자(708)는 장치의 검출 가능한 상태에 영향을 주는 신호를 수신할 수 있는 3개 이상의 게이트 단자(712)로 대체될 수 있다.
일 실시 예에 따르면, (예를 들어, 도 7a 내지 도 7c에 도시된 바와 같은) 장치는: 제1 및 제2 전극 단자; 제1 및 제2 단자 사이에 형성된 CEM의 하나 이상의 층; 및 상기 CEM의 하나 이상의 층에 결합된 하나 이상의 게이트 단자;를 포함하고, 상기 CEM의 상기 하나 이상의 층들의 상태는 상기 하나 이상의 게이트 단자들에 인가된 하나 이상의 신호들에 응답하여 복수의 상태들 사이에서 또는 그 사이에서 스위칭 가능하다. 하나의 특정 구현 예에서, CEM의 하나 이상의 층들의 상태는 제1 및 제2 전극 단자들 사이의 임피던스를 변화시키도록 스위칭 가능하다.
일 실시 예에 따르면, 장치(예를 들어, 도 7a 내지 도 7c에 도시된 바와 같은)는: 제1 및 제2 전극 단자들 사이에 CEM의 하나 이상의 층을 형성하는 단계; 및 상기 복수의 상태들 사이에서 또는 상기 복수의 상태들 중에서 상기 CEM의 하나 이상의 층들의 상태를 스위칭할 수 있도록 상기 CEM의 상기 하나 이상의 층들에 결합되는 하나 이상의 게이트 단자들을 형성하는 단계;에 의해 형성될 수 있다. 일 실시 예에 따르면, 하나 이상의 게이트 단자는 도전성 영역들 사이에 형성된 하나 이상의 층의 스위칭 영역 내에 형성되거나 결합될 수 있다. 특정 구현 예에서, 스위칭 영역은 진성 CEM의 하나 이상의 층으로 형성될 수 있는 반면, 도전성 영역은 p형 도핑된 CEM의 하나 이상의 층으로 형성된다. 다른 구현 예에서, 스위칭 영역은 p형 도핑된 CEM의 하나 이상의 층으로 형성될 수 있는 반면, 도전성 영역은 진성 CEM의 하나 이상의 층으로 형성된다.
도 8a 및 도 8b는 일 실시 예에 따른 광 노출에 의해 영향을 받을 수 있는 상태를 갖는 CEM으로 형성된 장치를 도시하는 도면이다. 도 8a는 단자(802) 사이에 형성된 스위칭 영역(806)에 의해 분리된 도전성 영역(804)을 포함하는 CEM(예를 들어, CES 소자, CeRAM 소자 등)으로 형성된 장치를 도시한다. 도 8a의 장치는 예를 들어, 도전성 또는 저 임피던스 상태 또는 절연성의 저 임피던 상태(예를 들어, 도 3에 도시된 바와 같이)와 같이 단자(802)에서 검출 가능한 다수의 상태 중 임의의 하나를 가질 수 있다. 특정 검출 가능한 상태는(예를 들어, 단자(802)에 걸친 특정 전압 및 전류의 인가를 포함하는 설정 또는 리셋 동작에 응답하여) 상술한 바와 같은 모트 트랜지션 또는 모트 유사 트랜지션에 응답하여 영향을 받거나 변경될 수 있다.
도 8b의 특정 구현 예에서, 단자(802)는 하나의 인접한 도전성 부분(804) 위에 형성된 적어도 부분적으로 광 투과성인 전극(812)으로 대체될 수 있다. 이와 관련하여, 광 투과성 전극은 광이 구조물의 적어도 일부를 통과할 수 있는 상기 구조의 표면상에 부딪히도록 허용하는 재료의 구조물을 포함한다. 광 투과성 전극(812)은 또한 도전성 영역(804)과 접촉하는 도전성 부분을 또한 포함할 수 있다. 특정 구현 예에서, 적어도 부분적으로 광 투과성인 전극(812)은 특정 파장 또는 스펙트럼 대역(가시광 또는 그 이외의)에 대한 광을 허용하는 물질을 예를 들어 스퍼터링 또는 CVD 증착 기술을 이용하여 증착함으로써 형성될 수 있다. 광 투과성인 전극(812)에 수용된 광 신호(810)는 도전성 부분(804)에서 CEM을 여기시켜 스위칭 영역(806)의 검출가능한 상태에 영향을 미치는 전류/전압을 생성할 수 있다. 예를 들어, 광 투과성 전극(812)에 대향하는 단자(802)는 툭정 전압에서 유지될 수 있는 반면, 전압/전류는 광 신호(810)에 반응하여 모트 또는 모트 유사 트랜지션(예를 들어, 도전성 또는 저 임피던스 상태와 절연성 또는 고 임피던스 상태 사이에서의 변화)를 일으키도록 스위칭 영역(806)에 인가된다. 도 8b의 장치는 예를 들어, 광 검출기 또는 다른 감광성 논리 소자로서 구현될 수 있다.
일 실시 예에 따르면, (예를 들어, 도 8b에 도시된 바와 같은) 장치는: 상관 전자 재료(CEM)의 하나 이상의 층; CEM의 하나 이상의 층에 결합된 하나 이상의 전극; 및 상기 하나 이상의 층 위에 형성된 적어도 부분적으로 광 투과성인 전극;을 포함하고, 상기 CEM의 하나 이상의 층은 상기 적어도 부분적으로 광 투과성인 접촉 평면에 입사하는 광에 반응하여 상기 하나 이상의 전극에서 검출 가능한 상태를 변화시키도록 적응된다. 특정 구현 예에서, 스위칭 영역은 진성 CEM의 하나 이상의 층으로 형성될 수 있는 반면, 도전성 영역은 p형 도핑된 CEM의 하나 이상의 층으로 형성된다. 다른 구현 예에서, 스위칭 영역은 p형 도핑된 CEM의 하나 이상의 층으로 형성될 수 있는 반면, 도전성 영역은 진성 CEM의 하나 이상의 층으로 형성된다.
일 실시 예에 따르면, (예를 들어, 도 8b에 도시된 바와 같은) 장치는: 상관 전자 재료(CEM)의 하나 이상의 층을 형성하는 단계; CEM의 하나 이상의 층에 결합된 하나 이상의 전극을 형성하는 단계; 및 CEM의 하나 이상의 층 상에 적어도 부분적으로 광 투과성인 접촉면을 형성하는 단계;에 의해 형성되고, 여기서 상기 CEM의 상기 하나 이상의 층은 적어도 부분적으로 광 투과성인 접촉 면에 입사하는 광에 반응하여 상기 하나 이상의 전극에서 검출 가능한 상태를 변경시키도록 적응된다.
특정 구현 예에서, 도 4a 내지 도 4d, 도 5a 내지 도 5d 및 도 6a 내지 도 6e에 도시된 바와 같이 형성된 장치는 특정 이벤트(예를 들어, 설정 또는 리셋 동작에 반응하는 임피던스 상태의 변화)에 응답하여 변화하는 검출 가능한 상태를 갖는 CES, CeRAM 또는 다른 장치(예를 들어, 다른 논리 장치)로서 회로에서 구현될 수 있다. 다른 구현 예에서, 장치는 단자들 사이의 정적 임피던스 또는 저항과 같은 정적 상태를 갖도록 단자들 사이의 CEM의 하나 이상의 층들로부터 형성될 수 있다. 특정 구현 예에서, 프로세스는 스위칭 가능한 상태를 갖는 CEM을 포함하는 장치(예를 들어, CES, CeRAM 또는 다른 논리 장치) 및 정적 상태를 갖는 CEM을 포함하는 장치(예를 들어, 정적 임피던스 또는 저항을 갖는 장치와 같은)를 형성할 수 있다. 도 9a에 도시된 바와 같이, 장치들(902)은 스위칭 가능한 임피던스 상태를 갖도록 형성될 수 있는 반면, 장치들(904)은 정적 임피던스 상태를 갖도록 형성될 수 있다. 유사하게, 도 9b에 도시된 바와 같이, 장치(912)는 스위칭 가능한 임피던스 상태를 갖도록 형성될 수 있는 반면, 장치(906)는 정적 임피던스 상태를 갖도록 형성될 수 있다.
일 실시 예에 따르면, 도 9a 및 도 9b에 도시된 구조는 스위칭 가능한 임피던스를 갖는 CEM의 하나 이상의 층(예를 들어, 부분(902 및 912))과 직렬로 된 정적 임피던스를 갖는 CEM의 하나 이상의 층들(예를 들어, 부분들(904 및 906))로 형성된 부분들을 포함하는 가변 저항기 또는 가변 임피더들로서 동작하도록 구성될 수 있다.
장치는 증착된 층들에 인가된 도핑에 영향을 줌으로써 스위칭 가능한 상태(예를 들어, 도 9a 및 9b에 도시된 부분(902 및 912)) 또는 정적 상태(예를 들어, 도 9a 및 9b에 도시된 부분(904 또는 906))를 갖는 특정한 CEM의 하나 이상의 층으로부터 형성될 수 있다. 도 10a 및 10c에 도시된 CEM으로 형성된 장치의 특정 예시적 구조들은 스위칭 가능한 상태를 갖는 회로에서 구현될 수 있다. 도 10a의 장치는 p형 도핑된 도전성 영역 및 진성/비도핑 스위칭 영역을 포함한다. 도 10c의 장치는 진성/비도핑 도전성 영역 및 p형 도핑된 스위칭 영역을 포함한다. 그러나, 도 10a 및 도 10b에 도시된 구조는 동작 회로에서 스위칭 가능한 상태를 갖는 장치의 단지 예시적인 구조이며, 청구된 주제는 이에 국한되지 않는다.
도 10b 및 도 10d에 도시된 CEM으로 형성된 장치의 구조는 정적 또는 비 스위칭 가능한 상태(예를 들어, 정적 저항 또는 임피던스 상태)를 갖도록 회로에서 구현될 수 있다. 도 10b의 장치는, n형 도핑된 도전성 영역 및 진성/비도핑 스위칭 영역을 포함한다. 도 10c의 장치는 진성/비도핑 도전성 영역 및 n형 도핑 스위칭 영역을 포함한다. 그러나,도 10b 및 도 10c에 도시된 구조는 동작 회로에서 스위칭될 수 없는 정적을 갖는 장치의 단지 예시적인 구조이며, 청구된 주제는 이에 국한되지 않는다.
일 실시 예에 따르면, 도 10b 또는 10d에 도시된 장치는: 상관 전자 재료(CEM)의 하나 이상의 층; 및 상기 CEM의 상기 하나 이상의 층에 결합된 제1 및 제2 단자;를 포함하고, 여기서 상기 하나 이상의 층은 CEM의 하나 이상의 층들의 임피던스 상태가 상기 장치가 특정 동작 회로로 구현되는 경우 실질적으로 변화하지 않도록 형성된다. 하나의 다른 구현 예에서, CEM은 n형 도핑된 트랜지션 금속 산화물을 포함할 수 있다. 또 다른 구현 예에서, 하나 이상의 층은 장치가 특정 동작 회로에서 구현되는 동안 모트 트랜지션 또는 모트 유사 트랜지션을 금지하도록 형성된다.
일 실시 예에서, 도 10b에 도시된 바와 같은 장치가 n형 도핑된 CEM의 하나 이상의 제1 층들을 증착시키고, 그런 다음 n형 도핑된 CEM의 하나 이상의 제1 층 상에 진성 CEM의 하나 이상의 층을 증착하고, 그런 다음, 진성 CEM의 하나 이상의 층상에 n형 도핑된 CEM의 하나 이상의 제2 층을 증착함으로써 형성된다. 다른 실시 예에서, 도 10d에 도시된 바와 같은 장치는 진성 CEM의 하나 이상의 제1 층을 증착하고, 그런 다음 진성 CEM의 하나 이상의 제1 층 상에 n형 도핑된 CEM의 하나 이상의 층을 증착하고, 그런 다음, n형 도핑된 CEM의 하나 이상의 층상에 진성 CEM의 하나 이상의 제2 층들을 증착시킴으로써 형성된다.
상술된 일부 구현 예에서, CES 또는 CeRAM 장치와 같은 장치는 금속층에 의해 형성된 단자 사이에 형성된 CEM 층을 포함할 수 있다. 도 11에 도시된 바와 같이, 장치의 제1 단자(1102)는 전극 재료로 형성된 최초 층의 증착으로부터 형성될 수 있다. 전극 재료의 최초 층의 증착에 이어서, (예를 들어, 도전성 영역(1108) 및 도전성 영역(1108)을 분리시키는 중간 스위칭 영역(1106)을 형성하기 위해) 전극 재료의 최초 층 상에 CEM의 하나 이상의 층을 증착시킬 수 있다. 전극 재료의 제2 층은 장치의 제2 단자(1102)를 형성하도록 CEM의 하나 이상의 층 상에 형성될 수 있다.
일 실시 예에 따르면, CEM의 하나 이상의 층이 금속과 같은 전극 재료로 형성된 임의의 중간 개재 단자 없이 반도체 장치(예를 들어, CMOS 장치) 상에 직접 형성되도록 단자(1102) 중 하나 또는 모두(예를 들어, 전극 재료의 증착으로 형성됨)가 생략될 수 있다. 예를 들어, 단자(1102)는 생략될 수 있고 트랜지스터 또는 다른 논리 장치와 같은 반도체 장치(1104)의 영역으로 대체될 수 있다. 하나의 특정 구현 예에서, 장치(예를 들어, CES 장치, CeRAM 장치 또는 다른 논리 장치)의 CEM의 하나 이상의 층은 임의의 개재된 금속 층 없이 CMOS FET의 소스 또는 드레인 영역으로서 형성된 영역(1104) 상에 직접 형성될 수 있다. 유사하게, 장치의 CEM의 하나 이상의 층은 임의의 개재 금속 층 없이 CMOS 바이폴라 접합 트랜지스터의 이미터 또는 콜렉터 영역으로서 형성된 영역(1104) 상에 직접 형성될 수 있다. 도 11에 더 도시된 바와 같이, 제2 단자(1102)는 금속 층을 개재시키지 않고 반도체 장치의 영역으로 유사하게 대체될 수 있다.
도 11에 도시된 실시 예에 따르면, 장치는: 상관 전자 재료(CEM)의 하나 이상의 층; 및 개재 금속 층 없이 CEM의 하나 이상의 층 상에 형성된 반도체 재료의 하나 이상의 층;을 포함한다. 다른 일 실시 예에서, 반도체 재료의 하나 이상의 층은 CEM의 하나 이상의 층과 접촉하는 전계 효과 트랜지스터의 소스 또는 드레인 영역을 포함한다. 또 다른 실시 예에서, 반도체 재료의 하나 이상의 층은 CEM의 하나 이상의 층과 접촉하는 전계 효과 트랜지스터의 소스 또는 드레인 영역을 포함할 수 있다. 또 다른 실시 예에서, 반도체 재료의 하나 이상의 층은 CEM의 하나 이상의 층과 접촉하는 바이폴라 접합 트랜지스터의 이미터 또는 컬렉터 영역을 포함할 수 있다. 또 다른 구현 예에서, 반도체 재료의 하나 이상의 층은 상관 전자 스위치(CES)의 제1 단자를 포함할 수 있고, 장치는 CEM의 하나 이상의 층과 접촉하는 금속 층을 더 포함하여 CES의 제2 단자를 제공할 수 있다. 특정 구현예에서, 스위칭 영역은 진성 CEM의 하나 이상의 층으로 형성될 수 있는 반면, 도전성 영역은 p형 도핑된 CEM의 하나 이상의 층으로부터 형성된다. 다른 구현 예에서, 스위칭 영역은 p형 도핑된 CEM의 하나 이상의 층으로 형성될 수 있는 반면, 도전성 영역은 진성 CEM의 하나 이상의 층으로 형성된다.
도 12a 내지 도 12c는 특정 실시 예에 따른 CEM으로 형성된 장치와 논리 트랜지스터를 통합하는 구조의 도면이다. 도 12a에서, 논리 트랜지스터(1202)는 금속 층(M1, M2 및 M3)을 포함하는 다수의 개재 층을 갖는 CEM 장치(1204)와 통합된다. CEM 장치는 (금속층으로서 형성될 수 있는) 전극 부(1203) 사이에 CEM의 하나 이상의 층을 포함하는 것으로 도시되어있다. 도 12a의 특정 구현 예에서, 금속층(M3)은 금속층(M3) 위 또는 아래에 형성된 구조들 사이에 수평 연결을 형성하기 위한 평면 구조를 포함할 수 있고 및/또는 금속 비아를 포함할 수 있다. 전극 재료의 제1 층은 금속 층(M3) 상에 증착되어 제1 전극(1203)을 형성하고, 그런 다음, 스위칭 영역(1204) 및 도전성 영역(1205)을 형성하기 위해 CEM의 층을 증착한 후, 전극 재료의 제2 층을 증착시켜 제2 전극(1203)을 형성한다. 일 실시 예에 따르면, 층(M3 및 M4) 사이에 증착된 층의 부분은 도시된 바와 같이 "스택(stack)"구조를 형성하도록 에칭될 수 있다. 이어서, 제2 전극(1203) 위에 금속 층(M4)이 형성될 수 있다.
도 12b의 특정 구현 예에서, CEM의 하나 이상의 층(1208)은 개재되는 추가 접촉 또는 단자 층 없이(예를 들어, 전극 재료의 개재 층 없이) 논리 트랜지스터(1212)(예를 들어, CMOS, 게르마늄 등의 반도체로 형성됨)의 일부 상에 직접 형성되는 장치의 스위칭 영역에 의해 분리된 도전성 영역을 형성한다. 특정 구현 예에서, 스위칭 영역은 진성 CEM의 하나 이상의 층으로 형성될 수 있는 반면, 도전성 영역은 p형 도핑된 CEM의 하나 이상의 층으로 형성된다. 다른 구현 예에서, 스위칭 영역은 p형 도핑된 CEM의 하나 이상의 층으로 형성될 수 있는 반면, 도전성 영역은 진성 CEM의 하나 이상의 층으로 형성된다. 또한, 도 12b는 금속층(M1)의 형성 전에 CEM(1208)의 하나 이상의 층상에 전극(1206)이 형성될 수 있음을 나타낸다. 도 12c의 특정 구현 예에서, CEM(1210)의 하나 이상의 층은 유사하게 논리 트랜지시터(1214) 상에 직접 형성된다. 그러나 CEM(1210)의 하나 이상의 층과 금속 층(M1) 사이에 어떠한 전극도 형성되지 않는다.
도 13a 내지 도 13g는 특정 실시 예에 따른 CEM의 증착으로 형성된 구조를 도시하는 도면이다. 도 13a는 금속층(Mn 및 Mn+1) 사이에 스택을 형성하기 위한 증착 및 에칭 기술에 의해 형성된 특정 구조를 도시한다. 금속층(Mn 및 Mn+1)은 평면 내의 구조들 사이의 도전성 연결을 제공하도록 형성될 수 있다(예를 들어, 층(Mn 및 Mn+1)의 증착 및 후속 에칭으로부터). 제1 전극(1302)은 금속 층(Mn) 상에 전극 재료의 제1 층의 증착으로부터 형성되고, 그런 다음 제1 도전성 영역(1306)을 형성하기 위한 층을 증착하고, 그런 다음, 스위칭 영역(1304)을 형성하기 위한 층이 후속되고, 이어서 제2 도전성 영역(1306)을 형성하는 층이 후속되고, 그런 다음 제2 전극(1302)을 형성하기 위해 전극 재료의 제2 층의 증착이 후속되고, 제2 전극(1302)의 단자 상에 금속층(Mn+1)을 형성하는 것이 후속하여 형성된다. 전극(1302), 도전성 영역(1306) 및 스위칭 영역(1304)은 도 4a 내지 4d 및 도 5a 내지 5d와 연결하여 상술한 기술과 같은 다수의 상이한 기술들 중 임의의 것을 이용하여 형성될 수 있다. 특정 구현 예에서, 금속층(Mn+1)의 조성 이전에, 전극을 형성하기 위한 전극 재료의 층들 및 스위칭 영역(1304) 및 도전성 영역(1306)을 형성하는 CEM의 층들은 금속층(Mn 및 Mn+1) 사이에 "스택" 구조를 형성하도록 에칭될 수 있다. 에칭된 부분들로부터의 보이드들은 다른 재료(예를 들어, 반도체 또는 절연 재료)로 채워질 수 있다.
도 13b의 특정 구현 예에서, 도 13a의 장치의 전극(1302)은 생략된다. 여기서, 제1 도전성 영역(1306)은 단자를 형성하기 위한 전극 재료의 어떠한 개재 층 없이 금속층(Mn) 상에 직접 증착될 수 있다. 유사하게, 금속층(Mn+1)은 전극 재료의 임의의 개재 층 없이 제2 도전성 영역(1306) 상에 직접 형성될 수 있다. 이는 도 13a의 장치의 전극(1302)을 형성하기 위해 전극 재료의 층을 증착하는 처리 단계를 생략할 수 있다.
도 13c 및 도 13d의 특정 구현 예에서, 도전성 영역들(1306) 및 스위칭 영역(1304)은 에칭된 캐비티 내의 CEM 구조로서 형성될 수 있다. 예를 들어, 실리콘 산화물 또는 다른 기판이 금속 층(Mn) 위에 형성될 수 있고(예를 들어, 증착을 이용하여), 그런 다음 형성된 기판을 마스킹 및 에칭하여 캐비티를 형성할 수 있다. 도전성 영역(1306) 및 스위칭 영역(1304)을 포함하는 구조는 증착, 마스킹 및 에칭의 적절한 단계들에 의해 형성될 수 있고, 후속 증착이 이어질 수 있다. 금속층(Mn+1)은 형성된 스위칭 영역(1304) 및 도전성 영역(1306) 위에 평평한 표면상에 직접 형성될 수 있다(예를 들어, 증착에 의해). 도 13c 및 도 13d의 장치는 각각 하나의 연속적인 스위칭 영역(1304)을 포함한다. 도 13d의 장치는 2개의 별개의 도전성 영역(1306)을 포함하는 반면, 도 13c의 장치는 단일한 도전성 영역(1306)을 포함한다.
도 13c 및 도 13d에서의 장치는 도전성 영역(1306) 상의 평탄한 표면 위에 형성된 금속층(Mn+1)을 포함한다. 도 13e 및 도 13f에 도시된 장치는 금속층 부분(Mn+1)이 에칭된 캐비티 내의 금속 구조로서 적어도 부분적으로 형성된다는 점에서 도 13c 및 13d에 도시된 장치와 상이하다. 여기서, 도전성 영역(1306)의 일부를 마스킹하고 에칭하는 추가 단계는 금속 부분(Mn+1)의 형성을 위한 후속 증착 단계에서 채워지는 캐비티를 생성할 수 있다. 대안적인 실시 예에서, 전극 재료는 금속층(Mn) 위에 증착되어 금속층(Mn)과 CEM 층 사이에 전극층을 형성하여 스위칭 영역(1304) 및 도전성 영역(1306)을 형성할 수 있다. 유사하게, 또다른 대안의 구현 예에서, 전극 재료는 전극 층을 생성하기 위해 도전성 영역(1306)을 형성하는 하나 이상의 CEM 층 상에 증착될 수 있다.
또한, 도 14는 특정 실시 예에 따른 도 13c, 13d, 13e, 및 13f에 도시된 바와 같은 장치를 형성하는 예시적인 프로세스이다. 기판은 증착과 같은 다수의 기술 중 임의의 것을 사용하여 금속 층 위에 형성될 수 있다. 예를 들어, 기판은 금속 층(Mn) 위에 재료를 증착시킴으로써 형성될 수 있다. 금속층 위에 형성된 상기 형성된 기판의 적어도 일부는 금속층을 노출시키는(예를 들어, 금속층(Mn)의 일부를 노출시키는) 캐비티를 형성하기 위해 블록(1404)에서 에칭될 수 있다. 예를 들어, 블록(1404)은 캐비티를 형성하도록 국부적인 에칭을 가능하게 하도록 노출된 부분을 남긴 기판의 일부를 마스킹하는 단계를 포함할 수 있다. 블록(1406)은 캐비티를 적어도 부분적으로 채우는 CEM 구조를 형성하기 위해 블록(1404)에서 형성된 캐비티(및 금속층(Mn)의 노출된 부분) 위에 CEM의 하나 이상의 층을 증착할 수 있다. 특정 구현 예에서, 블록(1406)은 증착 프로세스를 포함하는(그러나 이에 한정되지 않음) 다수의 프로세스 중 임의의 프로세스를 사용하여 CEM의 하나 이상의 층을 형성할 수 있다. 몇 가지 예를 제공하기 위해, 이러한 증착 프로세스는 예를 들어, CEM 장치를 형성하기 위해 원자 층 증착, 화학 기상 증착, 플라즈마 화학 기상 증착, 스퍼터 증착, 물리적 기상 증착, 열선 화학 기상 증착, 레이저 강화 화학 기상 증착, 레이저 강화 원자 층 증착, 급속 열 화학 기상 증착, 스핀 온 증착(spin on deposition) 등을 포함할 수 있다. 도 13c, 13d, 13e, 및 13f의 특정 예시에 도시된 바와 같이, 블록(1406)에서 형성된 CEM은 도전성 영역(1306) 및 스위칭 영역(1304)을 형성하기 위해 다양한 도펀트 및 도핑 농도로 증착될 수 있다. 여기에서, 이것은 도 13c, 13d, 13e, 및 13f에 도시된 도전성 영역(1306) 및 스위칭 영역들(1304)의 특정 패턴들을 형성하기 위한 마스킹, 에칭 및 층 조성(예를 들어, 증착을 이용하여)의 반복된 단계들을 이용하여 달성될 수 있다.
블록(1406)에 후속하여, 금속 부분(Mn+1)은 도 13c 및 도 13d에 도시된 바와 같이 블록(1406)에서 형성된 CEM 구조의 표면 위에 평평한 층으로서 형성될 수 있다. 대안적으로, 블록(1406)에서 CEM 구조를 형성한 후에, 형성된 금속 구조는 마스크되고 에칭되어 도 13e 및 도 13f에 도시된 바와 같이 제2 캐비티를 채우는 금속 구조로서 금속 부분(Mn+1)을 형성하기 위한 제2 캐비티를 형성할 수 있다. 이 특정 예시에서, 블록(1406)에서 형성된 금속 구조 위에 또 다른 기판(도시되지 않음)과 같은 다른 층이 형성될 수 있다. 그런 다음 캐비티가 에칭되어 도 13e 및 도 13f에 도시된 바와 같이 금속 부분(Mn+1)으로 채워질 수 있다.
도 13g의 장치에서, 도전성 영역(1306) 및 스위칭 영역(1304)은 금속층(Mn)에서 에칭된 캐비티 내에 형성된다. 이어서, 금속층(Mn+1)은 금속층(Mn)에서 에칭된 캐비티 내에 형성된 금속 비아(VIAn+1)로 대체된다. 예시적인 프로세스에서, 금속층(Mn)은 기판(1308) 위에 증착함으로써 형성될 수 있다. 그런 다음, 형성된 금속층(Mn)은 마스킹되고 에칭되어 캐비티를 형성할 수 있다. 그런 다음, 도전성 영역(1306) 및 스위칭 영역(1304)은 증착, 마스킹 및 에칭의 연속적인 단계들에 의해 형성될 수 있다. (예를 들어, 증착을 사용하여) 층 형성에 이은 최종 에칭 단계 및 제2 도전성 영역(1306)의 마스킹은 후속 증착 단계에서 VIAn+1을 형성하기 위해 채워질 캐비티를 제공한다. 다른 구현 예에서, 상부 층과 금속 비아(VIAn+1) 사이에 전극 층을 형성하기 위해 전극 재료가 CEM의 상부 층 상에 증착될 수 있다.
도 13a 내지 도 13g에 도시된 예시적 실시 예에서, 스위칭 영역(1304)은 진성 CEM의 하나 이상의 층으로 형성될 수 있는 반면, 도전성 영역(1306)은 p형 도핑된 CEM의 하나 이상의 층으로 형성된다. 다른 구현 예에서, 스위칭 영역(1304)은 p형 도핑된 CEM의 하나 이상의 층으로 형성될 수 있는 반면, 도전성 영역(1306)은 진성 CEM의 하나 이상의 층으로 형성된다.
또한, 도 15는 특정 실시 예에 따라 도 13g에 도시된 바와 같은 장치를 형성하는 예시적인 프로세스이다. 블록(1502)에서, 기판상에 형성된 금속층의 일부가 에칭되어 금속층의 나머지 부분들 사이에 불연속 부를 형성할 수 있다. 도 13g에 도시된 바와 같이, 예를 들어, 기판(1308) 상에 형성된 금속층(Mn)의 일부분이 에칭되어 기판(1308)에 의해 지지된 Mn의 잔여 부분들의 불연속 부를 형성할 수 있다. 블록(1504)은 도 13g에 도시된 바와 같이 CEM의 다수의 층들을 형성할 수 있다. 특정 예시적 구현 예에서, 블록(1504)은, 예를 들어(그리고 제한없이) 증착 프로세스를 포함하는 다수의 상이한 기술 중 임의의 것을 사용하여 CEM의 층을 형성하는 기술을 사용할 수 있다. 이러한 증착 프로세스는 단지 예를 제공하기 위해, CEM 장치를 형성하기 위해 예를 들어, 원자 층 증착, 화학 기상 증착, 플라즈마 화학 기상 증착, 스퍼터 증착, 물리적 기상 증착, 열선 화학 기상 증착, 레이저 강화 화학 기상 증착, 레이저 강화된 원자 층 증착, 급속 열 화학 기상 증착, 스핀 온 증착 등을 포함할 수 있다. 일 실시 예에 따르면, 형성 단계(예를 들어, 증착을 이용하여)를 반복하여, 마스킹 및 에칭은 제1 도전 층(1306), 스위칭 층(1304)을 형성하고, 그런 다음에 제2 도전 층(1306)을 형성하도록 사용될 수 있다. 블록(1504)에 후속하는 후속 에칭 단계는 블록(1502)에서 형성된 불연속 부에서 블록(1504)에서 형성된 CEM의 적어도 일부를 제거할 수 있다. 블록(1506)은 그런 다음 예를 들어 증착을 사용하여 불연속 부에서 비아로서 금속 부분 VIAn+1을 형성할 수 있다.
상술한 것과 같은 특정 실시 예에서, 복수의 CEM 장치는 예를 들어 제1 CEM을 갖는 제1 상관 전자 장치 및 제2 상관 전자 재료를 갖는 제2 상관 전자 장치를 포함할 수 있는 집적 회로 장치를 가져오도록 형성될 수 있고, 여기서, 제1 및 제2 CEM은 실질적으로 유사하지 않은 임피던스 특성을 포함할 수 있다. 또한, 일 실시 예에서, 제1 CEM 장치 및 제2 CEM 장치는 집적 회로의 특정 층 내에 형성될 수 있다. 또한, 일 실시 예에서, 집적 회로의 특정 층 내에 제1 및 제2 CEM 장치를 형성하는 단계는 적어도 부분적으로 선택적 에피택셜 증착에 의해 CEM 장치를 형성하는 단계를 포함할 수 있다. 다른 실시 예에서, 집적 회로의 특정 층내의 제1 및 제2 CEM 장치는 예를 들어, 제1 및/또는 제2 CEM 장치에 대한 임피던스 특성을 변경하는 것과 같이, 이온 주입에 의해 적어도 부분적으로 형성될 수 있다.
또한, 일 실시 예에서, 2개 이상의 CEM 장치가 CEM의 원자 층 증착에 의해 적어도 부분적으로 집적 회로의 특정 층 내에 형성될 수 있다. 또 다른 실시 예에서, 제1 상관 전자 스위치 재료의 복수의 상관 전자 스위치 장치 중 하나 이상과, 제2 상관 전자 스위치 재료의 복수의 상관 전자 스위치 장치 중 하나 이상이 블랭킷 증착 및 선택적 에피택셜 증착의 조합에 의해 적어도 부분적으로 형성될 수 있다. 또한, 일 실시 예에서, 제1 및 제2 액세스 장치는 제1 및 제2 CEM 장치에 각각 실질적으로 인접하여 위치될 수 있다.
또 다른 실시 예에서, 복수의 CEM 장치 중 하나 이상은 일 실시 예에서 제1 금속화 층의 전기 도전성 라인과 제2 금속화 층의 전기 도전성 라인의 하나 이상의 교차점에서 집적 회로 내에 개별적으로 배치될 수 있다. 일 실시 예에서, 하나 이상의 액세스 장치는 제1 금속화 층의 전기 도전성 라인과 제2 금속화 층의 전기 도전성 라인의 각각의 하나 이상의 교차점에 위치될 수 있고, 일 실시 예에서, 액세스 장치는 각각의 CEM 장치와 쌍을 이룰 수 있다.
일 실시 예에 따르면, CEM 장치(예를 들어, CEM 스위치, CERAM 메모리 장치 및/또는 하나 이상의 상관 전자 재료를 포함하는 다양한 다른 전자 장치를 형성하기 위해 이용될 수 있는 CES)는 예를 들어 모트 트랜지션 기준을 만족시키기에 충분한 양의 전자의 주입을 통해 상대적으로 고 임피던스 상태로부터의 트랜지션에 의해 상대적으로 저 임피던스 메모리 상태로 배치될 수 있다. CEM 장치를 상대적으로 저 임피던스 상태로 트랜지션할 때, 충분한 전자가 주입되고 CEM 장치의 단자를 가로지르는 전위가 임계 스위칭 전위(예를 들어, Vset)를 초과하면, 주입된 전자가 스크린을 시작할 수 있다. 스크리닝은 이중 점유 전자를 비국부화(unlocalize)시켜 대역 분할 전위를 붕괴시키도록 동작하고, 그에 의해 상대적으로 저 임피던스 상태를 가져온다.
하나 이상의 실시 예에서, 예를 들어, 상술한 바와 같이 상대적으로 저 임피던스 상태에서 실질적으로 유사하지 않은 고 임피던스 상태로의 CEM 장치의 임피던스 상태의 변화는 Nix:Ny(여기서 첨자 "x" 및 "y"는 정수를 포함)를 포함하는 화합물의 전자의 "백 기여(back-donation)"에 의해 발생될 수 있다. 본원에서 용어가 사용되는 바와 같이, "백 기여"는 격자 구조(즉, 리건드 또는 도펀트)의 인접한 분자에 의해 전이 금속, 전이 금속 산화물 또는 이들의 임의의 조합에 하나 이상의 전자(즉, 전자 밀도)를 공급하는 것, 및 동시에 금속 중심으로부터 리간드/도펀트상의 비어있는 
반본딩(antibonding) 궤도로의 전자 밀도의 기여를 가리킨다. 전자 백 기여 재료는 카르보닐(CO), 니트로실(NO), 이소시안화물(여기서 R은 H, C1-C6 알킬 또는 C6-C10-아릴인 RNC), 알켄(예를 들어, 에틸렌), 알킨(예를 들어, 아세틸렌) 또는 포스핀(R3P, 여기서 R은 C1-C6 알킬 또는 C6-C10 아릴), 예를 들어 트리 페닐 포스핀이다. 백 기여는 전이 금속, 전이 금속 산화물 또는 이들의 조합물이 인가된 전압의 영향하에서 전기 전도에 유리한 이온화 상태를 유지하도록 한다. 하나 이상의 실시 예에서, 예를 들어, 상관 전자 재료에서의 백 기여는 카르보닐(CO)과 같은 도펀트의 사용에 반응하여 발생해, 동작 중에 니켈과 같은 전이 금속 또는 전이 금속 산화물의 전도 대역으로 전자를 조절 가능하고 가역적으로 "기여하도록" 할 수 있다. 예를 들어, 니켈 산화물 재료(예를 들어, NiO:CO)에서 백 기여가 역전될 수 있으며, 이는 그에 의해 니켈 산화물 재료가 장치 동작 중에 고 임피던스 특성을 나타내는 것으로 스위칭되도록 허용할 수 있다. 따라서, 이러한 맥락에서, 백 기여 재료는, 재료의 전도 대역으로의 그리고 전도 대역으로부터의 전자의 기여, 및 전자 기여의 반전(reversal)을 제어하기 위해 인가되는 전압의 영향에 적어도 부분적으로 기초하여, 제1 임피던스 상태에서 실질적으로 상이한 제2 임피던스 상태로(예를 들어, 상대적으로 저 임피던스 상태에서 상대적으로 고 임피던스 상태로, 또는 그 역으로) 스위칭하는 것과 같은 임피던스 스위칭 특성을 나타내는 재료를 지칭한다.
일부 실시 예에서, 백 기여에 의해, 전이 금속 또는 전이 금속 산화물을 포함하는 CEM 장치는, 예를 들어 니켈과 같은 전이 금속이 2+의 산화 상태(예를 들어, NiO : CO와 같은 재료에서 Ni2 +)로 놓이는 경우 저 임피던스 특성을 나타낼 수 있다. 반대로, 예를 들어 니켈과 같은 전이 금속이 1+ 또는 3+ 중 어느 하나의 산화 상태로 놓이는 경우, 전자 백 기여는 역전될 수 있다. 따라서, 백 기여는 다음과 같은 실질적으로 동시발생적인 산화 및 환원 반응을 포함할 수 있는 "불균화(disproportionation)"를 초래할 수 있다:
이 경우, 이러한 불균화는 수학식 7에 나타낸 바와 같이 Ni1 + + Ni3 +와 같은 니켈 이온의 조성을 가리키며, 이는 예를 들어 CEM 장치의 동작 동안 상대적으로 고 임피던스 상태를 가져올 수 있다. 일 실시 예에서, 카르보닐 분자(CO)와 같은 탄소-함유 리간드는 불균화 반응 및 그의 역전을 허용하도록 CEM 장치의 동작 동안 전자 공유를 허용할 수 있다:
상술한 바와 같이, 수학식 8에 도시된 바와 같이, 불균화 반응의 역전은 니켈계 CEM이 하나 이상의 실시 예에서 상대적으로 저 임피던스 상태로 복귀하는 것을 허용할 수 있다.
하나 이상의 실시 예에서, 예를 들어, 0.1% 내지 10.0%의 원자 퍼센트의 범위에서 값이 대략적으로 변화할 수 있는, NiO : CO에서의 탄소의 원자 농도에 따라, 도 1a에 도시된 바와 같이 Vreset 및 Vset은 Vset ≥ Vreset인 조건하에서, 대략 0.1V 내지 10.0V의 범위에서 대략적으로 변할 수 있다. 예를 들어, 하나의 가능한 실시 예에서, Vreset은 대략 0.1V 내지 1.0V 범위의 전압에서 발생할 수 있고, Vset은 예를 들어 대략 1.0V 내지 2.0V 범위의 전압에서 발생할 수 있다. 그러나, Vset 및 Vreset의 변화는 다른 프로세스 변화 뿐만 아니라, NiO : CO 및 CEM 장치에서 나타나는 다른 재료와 같은 백 기여 재료의 원자 농도와 같은 다양한 인자에 적어도 부분적으로 기초하여 발생할 수 있고, 청구된 내용은 이러한 측면에 국한되지 않는다는 것에 유의해야 한다.
일 실시 예에 따르면, CEM의 층은, 예를 들어, 저 임피던스 상태를 발생시키기 위해, 회로 환경에서 장치의 동작 동안의 전자 백 기여를 허용하도록, 예를 들어, NiO : CO와 같은 산화니켈 재료를 포함하는 막을 형성하기 위한 원자 층 증착과 같은 다수의 증착 기술 중 임의의 것을 사용하여 상술한 실시 예에서 증착될 수 있다. 또한, 회로 환경에서 동작하는 동안, 예를 들어, 전자 백 기여가 역전되어 고 임피던스 상태를 발생시킬 수 있다. 특정 실시 예에서, 원자 층 증착은 도전성 기판 상에 예를 들어 NiO : CO 또는 다른 전이 금속 산화물, 전이 금속화합물 또는 이들의 조합의 성분을 증착시키기 위해 2개 이상의 "전구체" 소스를 이용할 수 있다. 일 실시 예에서, CEM 장치의 층은 아래의 수학식 9에 따라 별개의 분자 AX 및 BY를 이용하여 증착될 수 있다:
수학식 9의 "A"는 전이 금속, 전이 금속 산화물 또는 이들의 임의의 조합에 상응한다. 실시 예에서, 전이 금속 산화물은 니켈을 포함할 수 있지만, 알루미늄, 카드뮴, 크롬, 코발트, 구리, 금, 철, 망간, 수은, 몰리브덴, 니켈 팔라듐, 레늄, 루테늄, 은, 주석, 티타늄, 바나듐과 같은 다른 전이 금속 및/또는 전이 금속 산화물을 포함할 수 있다.
특정 실시 예에서, 하나 이상의 전이 금속 산화물을 포함하는 CEM 화합물, 예를 들어, 이트륨 티탄산염(YTiO3)이 또한 이용될 수 있다. 수학식 9의 "X"는 아미디네이트(amidinate)(AMD), 디시클로펜타디에닐(Cp)2, 디에틸시클로펜타디에닐(EtCp)2, 비스(2,2,6,6-테트라메틸헵탄-3,5-디오나토)((thd)2), 아세틸아세토네이트(acac), 비스(메틸시클로펜타디어닐)((CH3C5H4)2), 디메틸글리옥시메이트(dmg)2, 2-아미노-펜트-2-엔-4-오나토(apo)2, (dmamb)2(여기서, dmamb는 1-디메틸아미노-2-메틸-2-부탄올레이트), (dmamp)2(여기서 dmamp는 1-디메틸아미노-2-메틸-2-프로파놀레이트), 비스(펜타메틸시클로펜타디에닐)(C5(CH3) 5)2, 및 테트라카르보닐(CO)4와 같은 카르보닐을 포함하는 유기 리간드와 같은 리간드를 포함한다. 따라서, 일부 실시 예에서, 니켈계 전구체(AX)는 단지 몇몇 예시로서 예를 들어 Ni(MeC(NBu)2)2, 니켈 디시클로펜타디에닐(Ni(Cp)2), 니켈디에틸시클로펜타디에닐(Ni(EtCp)2), 비스(2,2,6,6-테트라메틸헵탄-3,5-디오나토)Ni(II) (Ni(thd)2), 니켈 아세틸아세토네이트(Ni(acac)2), 비스(메틸시클로펜타디에닐)니켈(Ni(CH3C5H4)2, 니켈 디메틸글리옥시메이트 (Ni(dmg)2), 니켈 2-아미노-펜트-2-엔-4-오나토 (Ni(apo)2), Ni(dmamp)2(여기서, dmamb는 1-디메틸아미노-2-메틸-2-부탄올레이트), Ni(dmamp)2(여기서, dmamp는 1-디메틸아미노-2-메틸-2-프로파놀레이트), 비스(펜타메틸시클로펜타디에닐) 니켈(Ni(C5(CH3)5)2, 및 니켈 테트라카르보닐(Ni(CO)4)인 니켈 아미디네이트(Ni(AMD))를 포함할 수 있다.
수학식 9에서, "BY"는 몇 가지 예를 들면 산소(O2), 오존(O3), 산화질소(NO), 아산화질소(N2O), 과산화수소(H2O2), 물(H2O)을 포함할 수 있다. 실시 예에서, AX 화합물은 전이 금속 산화물 또는 전이 금속 화합물을 포함할 수 있다. BY는 수학식 9의 반응이 AB를 형성할 수 있도록 선택되는 화학 종을 포함할 수 있고, 여기서 AB는 공정에 의해 형성된 CEM을 나타낸다. 다른 구현 예에서, 플라즈마는 산화제와 함께 사용되어 산소 라디칼 또는 다른 활성화된 종을 형성하여 CEM의 하나 이상의 층을 형성할 수 있다. 다른 실시 예에서, CEM의 하나 이상의 층은 임의의 유형의 화학 기상 증착 또는 스퍼터 증착 또는 물리적 기상 증착을 이용하여 증착될 수 있다. 따라서, 일부 실시 예에서, X 및/또는 Y는 AB를 형성하는 데 필요하지 않을 수 있다(AB의 타겟으로부터의 스퍼터링의 경우 또는 A의 타겟 및 B의 타겟으로부터의 코스퍼터링(cosputter)의 경우, 또는 B를 포함하는 주위 환경에서 A의 타겟으로부터의 스퍼터링의 경우에서와 같이). AX 및 BY와 같은 전구체의 원자 농도와 같은 농도는 카르보닐의 형태로 약 0.1% 내지 10.0% 사이의 탄소의 최종 원자 농도를 가져 오도록 조정될 수 있음에 유의해야 한다. 그러나, 본 발명은 반드시 상기한 전구체 및/또는 농도에 한정되는 것은 아니다. 오히려, 본 발명은 CEM 장치의 제조에 활용되는, 원자층 증착, 화학 기상 증착, 플라즈마 화학 기상 증착, 스퍼터 증착, 물리적 기상 증착, 열선 화학 기상 증착, 레이저 강화 화학 기상 증착, 레이저 강화된 원자 층 증착, 급속 열 화학 기상 증착 등에 이용되는 모든 전구체를 포함하는 것으로 의도된다.
원자 층 증착을 이용하는 실시 예와 같은 특정 실시 예에서, 기판은 예를 들어 약 20.0℃ 내지 1000.0℃ 범위의 온도, 또는 특정 실시 예에서 약 20.0℃ 내지 500.0℃의 범위 사이의 온도를 달성할 수 있는 가열된 챔버 내의 전구체에 노출될 수 있다. NiO : CO의 원자 층 증착이 수행되는 하나의 특정 실시 예에서, 대략 20.0℃ 및 400.0℃ 범위의 온도 범위가 이용될 수 있다. 전구체 소스에 노출된 후에, 이러한 소스는 가열된 챔버로부터 퍼징될 수 있으며, 퍼징은 대략 0.5초 내지 180.0초의 범위의 지속기간 동안 발생할 수 있다. 그러나 이것은 단지 잠재적으로 적합한 온도 및 노출 시간의 예에 불과하며 본 발명은 이에 국한되지 않는다는 점에 유의해야 한다.
특정 실시 예에서, 원자 층 증착을 이용하는 단일 2 전구체 사이클은 대략 0.6 
내지 1.5 
범위의 두께를 포함하는 CEM 장치 층을 가져올 수 있다. 따라서, 일 실시 예에서, 층이 약 0.6 
의 두께를 구비하는 원자 층 증착 프로세스를 활용하여 약 500 
의 두께를 구비하는 CEM 장치 필름을 형성하기 위해, 수학식 9의 AX + BY와 같은 800 내지 900개의 2 전구체 사이클이 활용될 수 있다. 또 다른 실시 예에서, 예를 들어, 층이 약 1.5 
를 구비하는 원자 층 증착 공정을 이용하여, 예를 들어 AX + BY와 같은 300 내지 350개의 2 전구체 사이클이 이용될 수 있다. 예를 들어, 대략 1.5nm와 150.0nm의 범위에서의 두께와 같은 다른 두께를 갖는 CEM 장치 필름을 형성하기 위해 원자 층 증착이 이용될 수 있으며, 본 발명은 이에 국한되지 않는다는 것에 유의하라.
상술한 설명에서, 유형의 구성요소(및/또는 유사하게, 유형의 물질)이 논의되는 상황과 같은 용법의 특정 맥락에서, ".. 상에"와 ".. 위에" 사이에 구분이 존재한다. 예로서, 기판 "상에" 물질의 증착은 증착된 물질과 이 후자의 예에서의 기판 사이에 중개물, 예컨대 중개 물질(예를 들어, 개재 프로세스 작동 동안 형성된 중개 물질)이 없는 직접적인 물리적이며 유형의 접촉을 수반하는 증착을 말한다; 그렇지만, 기판 "위에" 증착은, 잠재적으로 기판 "상에" 증착을 포함하는 것으로 이해되고(".. 상에"는 또한 정확하게 ".. 위에"인 것으로서 설명될 수도 있으므로), 하나 이상의 중개 물질과 같은 하나 이상의 중개물이 증착된 물질과 기판 사이에 존재하며, 이로써 증착된 물질이 기판과 반드시 직접적인 물리적이며 유형의 접촉을 하고 있지 않은 상황을 포함하는 것으로 이해된다.
유사한 구분이 유형의 물질 및/또는 유형의 구성요소가 논의되는 것과 같은, 용법의 적절한 특정 맥락에서 ".. 의 밑"과 ".. 아래" 사이에도 이루어진다. ".. 의 밑"은 용법의 이러한 특정 맥락에서, 물리적이며 유형의 접촉을 반드시 포함하는 것으로 의도되고(직전에 설명된 ".. 상에"와 유사하게), ".. 아래"는 잠재적으로 직접적인 물리적이며 유형의 접촉이 있는 상황을 포함하지만, 하나 이상의 중개물, 예컨대 하나 이상의 중개 물질이 존재하는 경우와 같이, 직접적인 물리적이며 유형의 접촉을 반드시 내포하지는 않는다. 따라서, ".. 상에"는 ".. 바로 위"를 의미하는 것으로 이해되고, ".. 의 밑"은 ".. 바로 아래"를 의미하는 것으로 이해된다.
마찬가지로, ".. 위" 및 ".. 아래"와 같은 용어는 앞서 언급된 "상향", "하향", "상부", "하부" 등의 용어와 유사한 방식으로 이해된다. 이들 용어는 논의를 용이하게 하기 위해 사용될 수 있지만, 청구된 주제의 범위를 반드시 제한하려는 의도는 아니다. 예를 들어, 용어 ".. 위"는, 예로서 청구된 범위가, 예를 들어 예컨대 전도된 구체예와 비교하여 바로 놓인 상황에만 구체예가 제한되는 것을 시사하는 의미가 아니다. 예는 한 예시로서 예를 들어 다양한 시간에서의 배향이(예를 들어, 제작 동안) 최종 제품의 배향과 반드시 상응하지 않을 수 있는 플립 칩을 포함한다. 따라서, 예로서 물체가 특정 배향으로, 예컨대 예로서 전도된 상태로 적용가능한 청구범위 내에 있다면, 마찬가지로 후자 또한 다른 배향, 예컨대 바로 놓인 상태로도 적용가능한 청구범위 내에 포함되는 것으로 해석되고, 반대의 상황도 가능하며, 적용가능한 문자 그대로의 청구항이 달리 해석될 수 있는 가능성을 가진 경우에도 그러하다. 물론, 특허출원의 명세서에서 항상 그런대로, 설명 및/또는 용법의 특정 맥락은 도출되는 합리적인 장애에 관하여 도움이 되는 지침을 제공한다.
달리 나타내지 않는다면, 본 개시의 맥락에서, 용어 "또는"은, A, B 또는 C와 같은 리스트를 결합시키기 위해 사용된다면, 포괄적인 의미에서는 A, B 및 C를 의미하도록 의도될 뿐만 아니라 배타적인 의미에서는 A, B 또는 C를 의미하도록 의도된다. 이런 이해하에, "및"은 포괄적 의미에서 사용되며 A, B 및 C를 의미하도록 의도되고; 반면 "및/또는"은 주의를 기울여 전술한 모든 의미가 의도된다는 것을 명확히 하기 위해 사용될 수 있지만, 이러한 용법이 필요한 것은 아니다. 이에 더하여, 용어 "하나 이상의" 및/또는 유사한 용어들은 단수형으로 임의의 특징부, 구조, 특징 등을 설명하기 위해 사용되고, "및/또는"도 또한 복수 및/또는 특징부, 구조, 특징 등의 일부 다른 조합을 설명하기 위해 사용된다. 또한, 용어 "제1", "제2", "제3" 등은, 분명히 달리 나타내지 않는다면, 수치 한계를 제공하거나 특정 순서를 제시하는 것이 아니라, 하나의 예로서, 상이한 성분들과 같은, 상이한 양태들을 구별하기 위해 사용된다. 마찬가지로, 용어 ".. 에 기초한" 및/또는 유사한 용어들은 요인들의 완전한 리스트의 전달을 반드시 의도하는 것이 아니며, 반드시 명백히 설명되지 않아도 추가의 요인들의 존재를 허용한다.
또한, 청구된 주제의 실시와 관련되며 시험, 측정, 및/또는 정도에 관한 규격과 관련된 상황은 다음의 방식으로 이해되어야 한다. 예로서, 주어진 상황에서, 물리적 특성의 값이 측정되는 것을 가정한다. 만일 시험, 측정 및/또는 정도와 관련된 규격에 대한 다른 합리적인 접근법이, 적어도 특성과 관련하여, 이 예에서 계속하자면, 당업자에게 생겨날 합리적인 가능성이 있다면, 적어도 실시형태의 목적에서, 청구된 주제는 달리 명백히 나타내지 않는다면 다른 합리적인 접근법을 커버하도록 의도된다. 예로서, 어떤 영역에 걸쳐서 측정값의 플롯이 생성되고 청구된 주제의 실시형태가 해당 영역에 걸친 기울기의 측정을 이용하는 것이라면, 그 영역에 걸친 기울기를 추정하기 위한 다양한 합리적인 대안의 기술이 존재하겠지만, 청구된 주제는 이러한 합리적인 대안의 기술을 커버하도록 의도되며, 달리 명백히 나타내지 않는다면, 이들 합리적인 대안의 기술이 동일한 값, 동일한 측정값 또는 동일한 결과를 제공하지 않는 경우에도 그러하다.
또한, 용어 "타입" 및/또는 "유사"는, 단순한 예로서 "광학적" 또는 "전기적"을 사용하여, 예컨대 특징부, 구조, 특징 등과 함께 사용된다면, 적어도 부분적으로 및/또는 특징부, 구조, 특징 등과 관련하여, 사소한 변형의 존재인 방식으로, 만일 사소한 변형이 특징부, 구조, 특징 등이 이러한 변형과 함께 우세하게 존재하게 되는 것으로 생각될 수 있을 정도로 충분히 사소하다면, 특징부, 구조, 특징 등과 완전히 일치하지 않는다고 생각될 수 있는 놀라운 변형의 존재가 일반적으로 특징부, 구조, 특징 등이 "타입" 및/또는 "유사"가 되는 것을 금지하지 않는다(예컨대 예를 들어 "광학적-타입" 또는 "광학적-유사"가 된다). 따라서, 이 예에서 계속하자면, 용어 광학적-타입 및/또는 광학적-유사 특성은 반드시 광학적 특성을 포함하는 것으로 의도된다. 마찬가지로, 다른 예로서, 용어 전기적-타입 및/또는 전기적-유사 특성은 반드시 전기적 특성을 포함하는 것으로 의도된다. 본 기술을 설명하는 명세서는 단지 하나 이상의 예시적인 예를 제공할 뿐이며, 청구된 주제는 하나 이상의 예시적인 예에 제한되지 않는다; 그러나, 특허출원의 명세서에서 항상 그런대로, 설명 및/또는 용법의 특정 맥락은 도출되는 합리적인 장애에 관하여 도움이 되는 지침을 제공한다. 상술한 설명에서, 본 발명의 다양한 양태가 설명되었다. 설명의 목적을 위해, 크기, 시스템 및/또는 구성과 같은 특정 사항이 예로서 제시되었다. 다른 경우에, 본 발명을 모호하게 하지 않도록 공지된 특징을 생략 및/또는 단순화하였다. 본 명세서에서 특정 피처가 도시 및/또는 설명되었지만, 많은 수정, 대체, 변경 및/또는 등가물이 이제 당업자에게 발생할 수 있다. 따라서, 첨부된 청구 범위는 청구 범위 내에 속하는 모든 변경 및/또는 변경을 포함하도록 의도된 것으로 이해되어야 한다.
Claims (22)
- 제1 금속층의 적어도 일부분을 노출시키는 제1 캐비티를 형성하기 위해 기판의 적어도 일부분을 에칭하는 단계; 및
상기 캐비티를 적어도 부분적으로 채우는 CEM 구조를 형성하기 위해 상기 캐비티 상에 CEM의 하나 이상의 층을 형성하는 단계;
를 포함하는 것을 특징으로 하는 방법. - 제1 항에 있어서, 상기 캐비티 상에 상기 CEM의 하나 이상의 층을 형성하기 전에 상기 캐비티 위에 전극 재료의 하나 이상의 층을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제2 항에 있어서, 상기 전극 재료는 티타늄 질화물, 백금, 티타늄, 구리, 알루미늄, 코발트, 니켈, 텅스텐, 텅스텐 질화물, 코발트 실리사이드, 산화 루테늄, 크롬, 금, 팔라듐, 인듐 주석 산화물, 탄탈륨, 은 또는 이리듐, 또는 이들의 임의 조합을 포함하는 것을 특징으로 하는 방법.
- 제1 항 내지 제3 항 중 어느 한 항에 있어서, 상기 CEM의 하나 이상의 층 중 적어도 하나의 층은 연속적인 스위칭 영역을 형성하고, 상기 하나 이상의 층 중 적어도 2개는 적어도 2개의 도전성 영역을 형성하는 것을 특징으로 하는 방법.
- 제1 항 내지 제3 항 중 어느 한 항에 있어서, 상기 CEM의 하나 이상의 층 중 적어도 하나의 층은 2개 이상의 불연속 스위칭 영역을 형성하고, 상기 하나 이상의 층 중 적어도 2개는 적어도 2개의 도전성 영역을 형성하는 것을 특징으로 하는 방법.
- 제5 항에 있어서, 상기 2개 이상의 불연속 스위칭 영역은 진성 CEM을 포함하고, 상기 2개 이상의 도전성 영역은 p형 도핑 CEM을 포함하는 것을 특징으로 하는 방법.
- 제5 항에 있어서, 상기 2개 이상의 불연속 스위칭 영역은 p형 도핑 CEM을 포함하고, 상기 2개 이상의 도전성 영역은 진성 CEM을 포함하는 것을 특징으로 하는 방법.
- 제1 항 내지 제7 항 중 어느 한 항에 있어서, 상기 CEM 구조 위에 제2 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제1 항 내지 제8 항 중 어느 한 항에 있어서,
상기 CEM 구조에서 제2 캐비티를 에칭하는 단계; 및
상기 제2 캐비티를 적어도 부분적으로 채우는 상기 제2 캐비티 내에 금속 구조를 형성하는 단계;
를 포함하는 것을 특징으로 하는 방법. - 제1 항 내지 제9 항 중 어느 한 항에 있어서, 상기 캐비티를 적어도 부분적으로 채우는 CEM 구조를 형성하기 위해 상기 캐비티 위에 상기 CEM의 하나 이상의 층을 형성하는 단계는 상기 캐비티 위에 상기 CEM의 하나 이상의 층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제1 금속층;
상기 제1 금속층의 적어도 일부분을 노출시키는 제1 캐비티를 구비하는 상기 제1 금속층 상에 형성된 기판; 및
상기 캐비티 내에 형성되고, 상기 캐비티를 적어도 부분적으로 채우며, 상기 제1 금속 층의 적어도 노출된 부분 상에 형성된 상관 전자 재료(CEM)의 하나 이상의 층을 구비하는 CEM 구조;
를 포함하는 것을 특징으로 하는 장치. - 제11 항에 있어서, 상기 CEM 구조 상에 형성된 제2 금속층을 더 포함하는 것을 특징으로 하는 장치.
- 제11 항에 있어서, 상기 CEM 구조에 형성된 제2 캐비티 내에 형성된 금속 구조를 더 포함하는 것을 특징으로 하는 장치.
- 금속층의 나머지 부분들 사이에 불연속 부를 형성하기 위해 금속층의 일부분을 에칭하는 단계;
상기 금속층의 나머지 부분들 및 상기 불연속 부 위에 상관 전자 재료(CEM)의 하나 이상의 층들을 형성하는 단계; 및
상기 CEM의 하나 이상의 층 상의 상기 불연속 부에 금속 비아를 형성하는 단계;
를 포함하는 것을 특징으로 하는 방법. - 제14 항에 있어서, 상기 CEM의 하나 이상의 층을 형성하기 전에 상기 금속층의 나머지 부분들 위에 전극 재료의 하나 이상의 층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제15 항에 있어서, 상기 전극 재료는 티타늄 질화물을 포함하는 것을 특징으로 하는 방법.
- 제14 항에 있어서, 상기 금속층의 나머지 부분들 및 상기 불연속 부 위에 상기 상관 전자 재료(CEM)의 하나 이상의 층을 형성하는 단계는 상기 하나 이상의 층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 기판;
상기 기판 상에 형성되고, 적어도 하나의 불연속 부를 구비하는 금속층;
상기 불연속 부에 형성된 상관 전자 재료(CEM)의 하나 이상의 층; 및
상기 불연속 부에 형성된 금속 비아;
를 포함하는 것을 특징으로 하는 장치. - 제18 항에 있어서, 상기 CEM의 하나 이상의 층은 스위칭 영역을 형성하기 위한 CEM의 적어도 하나 이상의 층, 및 2개 이상의 도전성 영역을 형성하기 위한 CEM의 2개 이상의 층을 포함하는 것을 특징으로 하는 장치.
- 제19 항에 있어서, 상기 스위칭 영역은 진성 CEM을 포함하고, 상기 2개 이상의 도전성 영역은 p형 도핑된 CEM을 포함하는 것을 특징으로 하는 장치.
- 제19 항에 있어서, 상기 스위칭 영역은 p형 도핑 CEM을 포함하고, 상기 2개 이상의 도전성 영역은 진성 CEM을 포함하는 것을 특징으로 하는 장치.
- 제18 항에 있어서, 상기 금속 비아와 상기 CEM의 하나 이상의 층 사이에 형성된 전극 재료의 하나 이상의 층을 더 포함하는 것을 특징으로 하는 장치.
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