JP6297754B2 - ドープされたバッファ領域を有する遷移金属酸化物抵抗スイッチングデバイス - Google Patents

ドープされたバッファ領域を有する遷移金属酸化物抵抗スイッチングデバイス Download PDF

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Description

１．分野
本明細書で説明されるスイッチングデバイスの実施態様は、集積回路メモリに関し、特に、抵抗の変化を示す材料を含有する不揮発性集積回路メモリの形成に関する。
２．課題の記述
不揮発性メモリは、デバイスに供給された電力が止まった後もメモリセルまたは素子がその状態を失わない集積回路のクラスである。抵抗スイッチングメモリは、アクティブ素子が、その状態を抵抗状態と導電状態との間で変化させる材料であるメモリである。多くの様々な抵抗スイッチングメモリが提唱されている。Stephan Lai、「Current Status of the Phase Change Memory and Its Future」、Intel Corporation、Research note RN2-05（2005）；Darrell Rinersonらに２００６年５月２日に発行された米国特許第７，０３８，９３５号；Terry L. Giltonに２００５年６月７日に発行された米国特許第６，９０３，３６１号； Sheng Teng Hsuらに２００５年１月１１日に発行された米国特許第６，８４１，８３３号；Hyun-Tak Kimらに２００３年９月２３日に発行された米国特許第６，６２４，４６３号；B.J.Choiら、「Resistive Switching Mechanisms of TiO2 Thin Films Grown By Atomic-Layer Deposition」、Journal of Applied Physics 98、033715（2005）；Jae-Wan Parkら、「Reproducible Resistive Switching In Nonstoichiometric Nickel Oxide Films Grown By RF Reactive Sputtering For Resistive Random Access Memory Applications」、J. Vac. Sci. Technol. A 23（5）、2005年9月/10月；I.H. Inoneら、「Nonpolar Resistance Switching Of Metal/Binary-Transition-Metal Oxides/ Metal Sandwiches Homogeneous/Inhomogeneous Transition of Current Distribution」、arXiv:Cond-mat/0702564v.126、2007年2月；および２０１０年１１月１６日にS.Brad Hernerに発行された米国特許第７，８３４，３３８号を参照されたい。これらの論文はいずれも、不揮発性メモリが作動しなければならない通常の電圧、電流、時間、および温度下で安定な抵抗スイッチング素子を開示していない。
より安定なメモリが、Jolanta Celinska、Mathew D. Brubaker、およびCarlos A. Paz de Araujoに２００９年１２月２９日に発行された「Stabilized Resistive Switching Memory」という表題の米国特許第７，６３９，５２３号；Carlos A. Paz de Araujo、Jolanta Celinska、およびMathew D. Brubakerに２０１１年１月１８日に発行された「Correlated Electron Memory」という表題の米国特許第７，８７２，９００号；ならびにMathew D. Brubaker Carlos A. Paz de Araujo、およびJolanta Celinskaに２０１０年８月１７日に発行された「Non-Volatile Resistance Switching Memories And Methods Of Making Same」という表題の米国特許第７，７７８，０６３号に開示されている。これらのメモリは安定である一方で、このようなメモリの多くの例は、白金電極などの相補型金属酸化物半導体（ＣＭＯＳ）メモリで通常使用されない素子を使用する。多くの集積回路製造施設はＣＭＯＳ製造プロセスを利用するため、これらのメモリを商品化することはより難しい。さらに、商業的なメモリ製造元は、電極、金属被覆などのための好ましい材料を持っていることが多い。したがって、ＣＭＯＳ技術を含む多くの様々な製造プロセスに適合するＣｅＲＡＭ不揮発性抵抗スイッチングメモリおよびこのようなメモリを作製するためのプロセスを有することが極めて望ましいと予想される。
米国特許第７，０３８，９３５号 米国特許第６，９０３，３６１号 米国特許第６，８４１，８３３号 米国特許第６，６２４，４６３号 米国特許第７，８３４，３３８号 米国特許第７，６３９，５２３号 米国特許第７，８７２，９００号 米国特許第７，７７８，０６３号
Stephan Lai、「Current Status of the Phase Change Memory and Its Future」、Intel Corporation、Research note RN2-05（2005）； B.J.Choiら、「Resistive Switching Mechanisms of TiO2 Thin Films Grown By Atomic-Layer Deposition」、Journal of Applied Physics 98、033715（2005） Jae-Wan Parkら、「Reproducible Resistive Switching In Nonstoichiometric Nickel Oxide Films Grown By RF Reactive Sputtering For Resistive Random Access Memory Applications」、J. Vac. Sci. Technol. A 23（5）、2005年9月/10月 I.H. Inoneら、「Nonpolar Resistance Switching Of Metal/Binary-Transition-Metal Oxides/ Metal Sandwiches Homogeneous/Inhomogeneous Transition of Current Distribution」、arXiv:Cond-mat/0702564v.126、2007年2月
実施態様において、抵抗スイッチングメモリは、第１の電極および第２の電極；第１の電極と第２の電極との間のアクティブ抵抗スイッチング領域であって、抵抗スイッチング領域は、遷移金属酸化物と配位子を包含するドーパントとを有し、ドーパントは、第１の濃度を有する、アクティブ抵抗スイッチング領域；ならびに第１の電極と抵抗スイッチング材料との間の第１のバッファ領域であって、第１のバッファ領域は、遷移金属酸化物およびドーパントを包含し、ドーパントは、第１の濃度より大きい第２の濃度を有する、第１のバッファ領域を包含する。１つの代替例において、第２の濃度は、第１の濃度の２倍またはそれより大きくてもよい。別の代替例において、第１のバッファ領域は、アクティブ抵抗スイッチング領域より厚くてもよい。さらに別の代替例において、第１のバッファ領域は、アクティブ抵抗スイッチング領域の少なくとも１．５倍の厚さであってもよい。任意選択で、メモリは、第２の電極と抵抗スイッチング領域との間の第２のバッファ領域をさらに包含していてもよい。代替として、ドーパントは、配位子を含んでいてもよい。代替として、配位子は、炭素化合物などの炭素を含んでいてもよい。別の代替例において、アクティブ抵抗スイッチング領域は、４０ナノメートルの厚さまたはそれ未満であってもよい。任意選択で、アクティブ抵抗スイッチング領域は、３０ナノメートルの厚さまたはそれ未満であってもよい。代替として、アクティブ抵抗スイッチング領域は、２０ナノメートルの厚さまたはそれ未満であってもよい。任意選択で、アクティブ抵抗スイッチング領域は、１０ナノメートルの厚さまたはそれ未満であってもよい。
実施態様において、抵抗スイッチングメモリを作製する方法は、第１の電極および第２の電極を形成すること；第１の電極と第２の電極との間のアクティブ抵抗スイッチング領域であって、抵抗スイッチング領域は、遷移金属酸化物と配位子を包含するドーパントとを有し、ドーパントは、第１の濃度を有する、アクティブ抵抗スイッチング領域を形成すること；および第１の電極と抵抗スイッチング材料との間の第１のバッファ領域であって、第１のバッファ領域は、遷移金属酸化物およびドーパントを包含し、ドーパントは、第１の濃度より大きい第２の濃度を有する、第１のバッファ領域を形成することを包含する。１つの代替例において、第１のバッファ領域を形成することは、遷移金属およびドーパントを含有する前駆体を堆積させることを含んでいてもよい。別の代替例において、前駆体は、液体前駆体または固体前駆体、例えばＷ（ＣＯ）６であってもよい。代替として、堆積は、ＭＯＣＶＤ、スピンオン、浸漬、液体ソースミスト堆積（liquid source misted deposition）、昇華、および原子層堆積（ＡＬＤ）から選択され得る。固体前駆体が使用される場合、固体前駆体は、昇華によって堆積させてもよい。任意選択で、前駆体は、０．２ｍｏｌまたはそれ未満のドーパントを包含していてもよい。代替として、前駆体は、０．１ｍｏｌまたはそれ未満のドーパントを包含していてもよい。本方法の実施態様は、第２の電極と抵抗スイッチング領域との間の第２のバッファ領域を形成することをさらに包含していてもよい。本方法は、相補型金属酸化物半導体（ＣＭＯＳ）プロセスに包含させてもよい。
また実施態様は、ペロブスカイト型構造の抵抗スイッチング素子、例えばＲＡＯＸ［式中Ａは、Ｎｉ、Ｔｉ、および／または他の遷移金属を包含し；Ｒは、Ｙ、Ｌａ、Ｙｂ、Ｐｒ、Ｎｄ、および／または他の希土類元素を包含する］も包含する。抵抗スイッチング素子は、遷移金属の配位化合物における原子価状態を安定化させる、ＣＯおよびカルボニルなどの配位子をさらに包含していてもよい。抵抗スイッチング素子は、異なる厚さと異なる遷移金属錯体およびＣＯ配位子とを有する複数の層をさらに包含していてもよい。
他の実施態様において、抵抗スイッチング素子は、アクティブ層の厚さに対する導電性層の厚さの様々な比率を有する、ホモ接合またはヘテロ接合を包含する。ホモ接合は、過飽和または導電性ＮｉＯの第１の領域と過飽和または導電性ＮｉＯの第２の領域との間に挟まれたＹＴｉＯｘのアクティブ領域を包含していてもよい。ヘテロ接合は、過飽和ＮｉＯの第１の領域と過飽和ＮｉＯの第２の領域との間に挟まれたＹＴｉＯｘのアクティブ領域を包含していてもよい。本明細書において、過飽和ＮｉＯは、高度にドープされたＮｉＯまたは他の遷移金属酸化物を意味し、ここでドーパントは、外因性配位子のＣＯ、すなわちカルボニルラジカル、または酸化物中の遷移金属の炭素状態である。配位子は、アンモニア、硫化物、フッ化物、ニトロシル（nitosyl）錯体、セレン錯体、および類似の錯体などの他の配位子であってもよい。
本明細書で説明されるメモリの実施態様は、不揮発性メモリが作動しなければならない通常の電圧、電流、時間、および温度下で安定な抵抗スイッチングメモリを提供するだけでなく、ＣＭＯＳプロセスなどの従来の集積回路製造プロセスでも製造できる上記メモリも提供する。さらに、メモリの実施態様は、導電性状態と抵抗性状態との間の遷移が量子力学的であるため、純粋に量子力学的なメモリである。本発明の多数の他の特徴、目的、および利点は、添付の図面と共に読めば、以下の説明から明らかになると予想される。
上述の特徴は、図面と共に読まれる以下の詳細な説明より明確に理解されるものと予想される。
図１は、複数のメモリ単位を有する集積回路の一実施態様を描写する。 図２は、２−２の線での図１の集積回路のメモリ単位の断面図である。 図３は、メモリ単位の一実施態様の例示である。 図４は、９つの異なるメモリ単位領域の、図３で示されるようなＮｉＯ（６＋１＋３）メモリ単位に関するボルトでのバイアス電圧の関数としてのアンペアでの電流のグラフである。 図５は、１０マイクロメートル×１０マイクロメートルの面積を有するＮｉＯ（６＋２＋３）メモリ単位の、クーロンでの電荷と、それに対する２種の異なるバイアス周波数におけるバイアス電圧のグラフを示す。 図６は、１０×１０平方マイクロメートルの面積を有するＮｉＯ（６＋１＋３）メモリ単位の、クーロンでの電荷と、それに対する２種の異なるバイアス周波数におけるボルトでのバイアス電圧のグラフを示す。 図７は、バッファ領域を含まないＹＴｉＯｘメモリ単位の第１の８つの掃引に関する、縦座標としてアンペアでの電流と、それに対する横座標としてボルトでのバイアス電圧のグラフである（縦座標は対数である）。 図８は、ＣｅＲＡＭのためのデバイス構造の一実施態様を例示する。 図９は、移動ドーピングを利用するデバイス構造のいくつかの実施態様を例示する。 図１０は、Ｎｉ：Ｗ（ＣＯ）６を有するいくつかの複数層デバイス構造の実施態様を例示し、ここでコロンの後の材料はＮｉがドープされる材料を示し、このケースではタングステンヘキサカルボニル、すなわち６つのカルボニルを有するタングステンである。 図１１は、回復アニールなしのＮｉＯ：Ｗ構造の、アンペアでの電流と、それに対するボルトでのバイアス電圧の測定の結果を示す。 図１２は、回復アニールなしの代替ＮｉＯ：Ｗ構造の、アンペアでの電流と、それに対するボルトでのバイアス電圧の測定結果を示す。 図１３は、異なる高速アニール条件における、数々の異なるデバイス構造の、ミリアンペアでの初期電流の測定結果と、それに対する平方マイクロメートルでのデバイス面積を示す。 図１４は、異なる高速アニール条件における、数々の異なるデバイス構造の、ミリアンペアでの初期電流の測定結果と、それに対する平方マイクロメートルでのデバイス面積を示す。 図１５は、多種多様の３層構造の様々な測定結果を示す。 図１６は、多種多様の３層構造の様々な測定結果を示す。 図１７は、多種多様の３層構造の様々な測定結果を示す。 図１８は、多種多様の３層構造の様々な測定結果を示す。
上記の図面と共にこの開示を読んだ当業者は、これらの結果を、使用される表記が上記の図面に使用される表記と類似しているものとして理解すると予想される。しかしながら、図１５および１６において新しい１つの表記が示されており、その表記は、ＹＴｉＯｘ／ａ／ＹＴｉＯｘ／ＹＴｉＯｘで示されるような２つのスラッシュ間の「ａ」であり、この表記は、「ａ」のどちらかの側で２つの層の堆積の間にアニールが実行されたことを示す。
詳細な説明
近年、高速スイッチング（フェムト秒スケールでの）に使用することができるナノスケールの現象を活用するメゾスコピックなデバイスに多大な関心が寄せられてきた。この関心は、双安定不揮発性メモリの状態を示すデバイスに対して特に強いものであった。本明細書で説明される構造、システム、および方法の実施態様は、スイッチング現象のモデリングと計算結果とを組み合わせた枠組みを提供する。本明細書で開示された基礎となる物理学は、不揮発性メモリ分野をいわゆる相補型金属酸化物半導体（ＣＭＯＳ）に進歩させ、さらにはフラッシュ不揮発性メモリを超えて進歩させる。また、量子相転移を制御された方法で起こすことができるデバイス中のアクティブ領域の新規のアプローチのよりよい理解も提供される。この厚さ約５ｎｍで高速スイッチングおよびメモリ作用が起こる可能性があるアクティブ領域を技術的に指定する能力は、本発明の新規の特徴である。遷移金属酸化物（ＴＭＯ）の配位化合物において正規の原子価状態を安定化する技術を採用することによって、カルボニルなどの置換配位子で「ドープされた」制御可能な具体的に画定された領域を作り出すことができ、さらに、金属／絶縁体の遷移におけるスイッチングおよびメモリ現象は、従来技術の抵抗性メモリの電流「フィラメント」パラダイムを用いることなくナノスケールレベルで制御することができる。この電圧（エネルギー）によって駆動する純粋なモット（Ｍｏｔｔ）または電荷移動量子相転移は、金属との接触部から離れて特別に制御された領域に隔離される場合、メモリスイッチング機能をもたらし、この機能は、純粋に理論上モットによって予測されたタイプの電荷の不均化反応の結果として観察することができる。
本明細書で説明される構造、システム、および方法の実施態様は、すぐに役に立ち、技術的に重要な貴重な新しい現象の領域を作り出す。本発明者らがこれらのデバイスのスケールを小さくしたところ、メゾスコピックな輸送に関する文献で理論化されてきた数々の事柄が起こった。エネルギー帯のレベルの離散化、帯域幅のモジュレーション、および相互作用する電子領域を介した伝達などの現象は、理論上予測されていたとはいえ、これらの現象で使用されるデバイスの利用が不可能であったため産業的なツールにはなってこなかった。これらの新規のデバイスにおけるモット様の遷移領域の関係を、従来技術の半導体デバイスと比較して理解することが有用である。従来技術の半導体産業での場合と同様に、アクティブ領域の隔離は、信頼できるデバイス操作にとって基本となるものである。多くの本体の相領域の隔離は、半導体における第１のｐｎ接合（または金属／半導体およびＭＯＳ接合）でも重要であるのと同様に、抵抗性メモリにおいて基本的な物理学的工程である。簡単に言えば、モット様の現象を示す可逆的な領域に隣接するドープ材料の永久に導電性の領域を有することができることは、新しい技術的な解決法と同時に、計算による値の多くの実験を実行することができる実験場所を提供する。
本明細書で説明されるシステムの実施態様は、技術的に重要なＮｉ（ＣＯ）４でのドーピング工程により容易に制御される、遷移金属の一酸化物であるＮｉＯを提供する。ベースのＮｉＯにこの配位子を導入することで作製されるデバイスは、完全に導電性にするか、または金属／絶縁体の遷移を維持するかのいずれかにすることができる。厚さ３０ｎｍ／５ｎｍ／３０ｎｍのＮｉＯ領域を有する、金属／導電性ＮｉＯ／アクティブスイッチング領域（導電性または非導電性ＮｉＯ）／導電性ＮｉＯ／金属の簡単なサンドイッチ構造が、エネルギーウィンドウ（０．６ｅＶ／１．２ｅＶ）の秀逸な制御を示し、すなわち金属から絶縁体側（０．６ｅＶ）では電子密度の相転移を誘導し、絶縁体から金属側ではバリスティックなメゾスコピックな輸送を誘導する。また金属との直接的な相互作用の欠如は、酸化物／金属境界面における空間電荷領域も減らし、さらにはこのような空間電荷領域を完璧に遮断するようでもあり、すなわちこのような領域は導電性ＮｉＯによって遮断される。実験的証拠から明らかに、これらの境界面はオーム性であり、アクティブ領域が絶縁体の状態に設定される場合、電荷揺らぎがなくなることから、アクティブ領域を自由に相転移にすることが可能になることが示される。
相転移の誘発メカニズムの基礎は、導電性ＮｉＯ領域からアクティブ領域への熱イオンの注入であり得る。熱のバリアが確実な場合、電子波動関数のコヒーレンスがより高くなる。したがって、１．２ｅＶのバリアが、優位な場合、アクティブ領域において密度により駆動される相転移によって生じる遍在的なゲーティング作用を用いたバリスティックな輸送を誘導する。相転移は、陰極側から注入された電荷のドリフト速度よりかなり速いことから、カソードの局所的な電子密度は、反発ハバードＵ（クーロン反発）を獲得する各３Ｄ軌道において臨界的な占有数を誘発する。このような内部部位のクーロン反発を用いれば、バンドギャップが開き、ＮｉＯのケースでは、モット絶縁体の電荷移動のタイプのように、Ｕより小さい電荷ギャップが優勢なバリアになり、このバリアは、３Ｄの（ＮｉＯ）−２ｐ（酸素）相互作用を含む。このようにして、極めて大きい技術的価値を有する可逆的で信頼できるフェムト秒スケールのメモリデバイスが実現される。
これは、ＮｉＯに固有なものではないことが、物理学にとって価値がある。実際に、遷移金属酸化物、ペロブスカイト、および超伝導体におけるスピン、スピン／軌道カップリング、および他の現象は、この空間的に隔離された相構造を使用してメゾスコピックおよびナノスケールで理解することができる。全ての固体電子工学は、準安定なスイッチと少なくとも２つの状態で安定で可逆的と予想されるメモリに基づき研究されている。ヒステリシスは、一般的に、温度揺らぎに対してゼロバイアスで完全に安定である場合、全ての不揮発性メモリの基礎である。現在のフラッシュメモリの場合、電荷トラップおよびトラップによる人工的なヒステリシスは、電荷蓄積が極小になり、フローティングゲートにおける電子数が１００未満になることから、その限界が見出された。
このような問題に対する答えとしては、強誘電性および強磁性ヒステリシスに基づくメモリが挙げられてきた。現在、材料の不相容性およびプロセス温度によって、これらの遷移金属酸化物をその抵抗性のヒステリシスで活用する産業が推し進められている。本発明者らの特殊な固有のケースにおいて、ヒステリシスは、絶縁体のソフトブレークダウンによるフィラメント形成に起因するものではなく、モット様相転移の意図的に物理的に駆動される制御である。この４Ｋから１５０℃への相転移が実証されている。またゼロバイアスでのメモリ状態においても、３００℃での保持が確立されている。
本発明者らは、カルボニル配位子などの外部の配位子の作用が、全ての遷移金属に共通である可能性があることを示した。他の配位子も効果的である。本出願では、１００種を超える配位子の一覧を後で表１に開示する。
本明細書で主として論じられる遷移金属は、ニッケルおよびバナジウムである。他の遷移金属とそれらの配位子も、上述した一覧に包含される。しかしながら、あらゆる遷移金属が使用される可能性がある。さらに前述の特許は、金属から絶縁体への相転移はまた、遷移金属を硫化物、ヨウ化物およびテルル化物などの系の材料と組み合わせることによって作製された化合物でも起こる可能性があることも開示した。ひいては、これはまた、遷移金属を、テルルから硫黄の間にあり類似の特性を有するセレンの化合物と組み合わせることにも適用される。このような材料の例は、遷移金属を炭素含有配位子と組み合わせて包含するカルコゲナイドである。一例として、モノカルコゲナイドは、式ＴＭＥを有し、式中、ＴＭは、遷移金属であり、Ｅは、硫黄（Ｓ）、ヨウ素（Ｉ）、テルル（Ｔｅ）およびセレン（Ｓｅ）であり、ＣＯと組み合わせた場合、ＴＭＥ：ＣＯと記載することができる。これは、モノカルコゲナイド前駆体を遷移金属カルボニル前駆体と組み合わせること、すなわちＴＭＥ＋ＴＭＸ（ＣＯ）ｙとすることによって合成することができる。別の例は、式ＴＭＥ２を有するジカルコゲナイドであり、これは、ＴＭＥ２を関連する金属カルボニルと組み合わせること、例えばＮｉＳ２＋Ｎｉ（ＣＯ）４とすることによって形成することができる。この材料中にカルボニルを包含させることは、遷移金属を包含するあらゆるカルコゲナイドで機能すると予想される。事実上、数千種とまではいかないものの、数百種ものこのような材料、および数百種もの上述したような可能性のある配位子が存在し、その方向性に詳細に従うことは、本明細書に記載の意図された範囲を超えて本開示を拡張すると予想される。本明細書で開示されたバッファ層の概念は、それら全てに適用されることに留意されたい。
遷移金属を包含するカルコゲナイドは、それらの生産中に炭素またはカルボニルなどの外部の配位子を単に包含させるだけで、ＣｅＲＡＭ材料に変換できるという開示は、相変化メモリ（ＰＣＭ）の調査に大きな影響をもたらすと予想される。ＰＣＭの特定の特性は、この調査を興味深いが非生産的な方向にもっていく原因となり得た可能性がある。一例として、高電場をＰＣＭに適用すると、金属フィラメントの生産を介して高抵抗性のガラスが突如として優れた導体に変換される可能性がある。これは恐らく、これらの材料中の金属が単に電場の軌道に沿って溶融して、フィラメントを形成するという事実に起因する。しかしながら、フィラメント形成は、偶然性の要素があり、高度に局所であり、フィラメントは安定ではない。対照的に、炭素およびカルボニルなどの外部の配位子の付加は、材料全体にわたり一様な安定な不均化反応条件（disproportionation condition）を作り出す。
安定なＣｅＲＡＭ材料をもたらす不均化反応（disproportionation）は、配位圏が安定化されており、欠陥および空間電荷領域から離れている場合に最もよく生じる可能性がある。本発明の開示は、この目標を実現する。抵抗性メモリの世界的競争により１０年にわたる努力が続けられてきたが、本発明者らはここで、完全にＣＭＯＳに適合性のＮｉＯデバイスを産業化することを可能にした。現在、６５ｎｍ未満の半導体デバイスは全て、４５０℃の処理温度のみを要するニッケルシリサイドを使用していることから、これは重要である。本明細書で説明されるＮｉＯデバイスは４００℃で合成することができるため、これは、すでにナノスケールＣＭＯＳに適合している。
ここで、以下に記載される構造、システム、および方法の具体的な実施態様について述べる。構造、システム、および方法の範囲の限定は意図されないことが理解される。さらに、構造、システム、および方法の開示された実施態様は、例示された実施態様への変更および改変を包含し、当業者が通常想到すると予想される程度の、本明細書で説明される原理のさらなる適用を包含することが理解される。
図１は、好ましくは１０９などの行および１０７などの列で並べられた、複数のメモリ単位１０２、１０４、および１０６を有する例示的な集積回路１１０を描写する。集積回路１１０はまた、他の統合された構成上の構造１１２、１１４も包含していてもよい。構成上の構造、例えばメモリ単位１０２など、および他の構造１１２、１１４は、好ましくは半導体基板１２０上に形成され、ここで半導体基板１２０は、好ましくはケイ素であるが、ゲルマニウムまたはガリウムなどの他の材料であってもよい。
図２は、図１の２−２の線でのメモリ単位の断面図１０６である。メモリ単位１０６は、半導体１２０、下部電極１２４、バッファ領域１２６、抵抗スイッチングアクティブ領域１３０、バッファ領域１３４、および上部電極１４０を包含する。
好ましくは、電極１２４および１４０は、導電性材料、例えば金属またはドープされたポリシリコンである。使用される可能性がある金属の例としては、白金、アルミニウム、およびチタンが挙げられる。アクティブ領域１３０は、遷移金属酸化物、例えば酸化ニッケルまたは酸化イットリウムチタンである。好ましくは、アクティブ領域１３０は、ＣｅＲＡＭ材料を安定化させる１種またはそれより多くの外因性配位子でドープされた遷移金属酸化物であるＣｅＲＡＭ材料である。当業界で公知のように、遷移金属酸化物は、内因性の配位子、すなわち酸素を包含する。外因性配位子は、遷移金属イオンの配位圏中に配位される酸素以外の元素または化合物である。
直接の金属−外因性配位子の結合を介した安定化が好ましいが、外因性配位子の結合は、内因性の配位子でなされてもよい。炭素は、外因性配位子元素の例であり、アンモニアは、外因性配位子化合物の例である。外因性配位子の追加の詳細は、Jolanta Celinska、Mathew D.Brubaker、およびCarlos A. Paz de Araujoに２００９年１２月２９日に発行された「Stabilized Resistive Switching Memory」という表題の米国特許第７，６３９，５２３号に開示されている。またバッファ領域１２６および１３４は、ＣｅＲＡＭ材料であり、好ましくは、より多くドープされていること以外はアクティブ領域１３０と同じ材料である。例えば、領域１３０は、０．１モル量の外因性配位子材料、例えば炭素でドープされていてもよいし、一方で領域１２６および１３４は、０．２モル量の外因性配位子材料でドープされる。領域１２６および１３４は、異なる量のドーパントを有していてもよいし、または同じ量のドーパントを有していてもよい。一部の実施態様では、領域１２６および１３４の一方のみが存在し、他の実施態様では、両方が存在する。領域１２４、１２６、１３０、１３４、および１４０がほぼ同じ厚さを有するように示されているが、好ましくは、それらは各々、異なる厚さを有する。
図３は、メモリ単位１５０の一実施態様の例示である。メモリ単位１５０は、半導体基板１５４、好ましくは半導体ウェーハ、下部電極１５６、上部電極１６４、抵抗スイッチングアクティブ領域１６０、およびバッファ領域１５８を包含する。この特定の実施態様は、単一のバッファ領域に加えて領域１６０および１５８の相対的厚さを有するメモリ単位の１つの例示的な実施態様を例示することが意図される。この実施態様において、領域１５８は、配位子のモル濃度が高い材料、このケースでは炭素豊富な材料の相対的に厚い領域であり、ここで上記材料は、好ましくは導電性である。この議論において、「豊富な」は、領域１６０に対して豊富であることを意味する。領域１６０は、配位子のモル濃度が低い材料の領域、このケースでは低い炭素の領域を例示する。ここで、「低い」は、領域１５８との関係において低いことを意味する。この特定の実施態様において、配位子は、炭素である。好ましくは、領域１６０は、領域１５８と比較して相対的に薄い。好ましくは、電極１６４および１５６は、導電性材料、例えば金属またはドープされたポリシリコンである。使用される可能性がある金属の例としては、白金、アルミニウム、およびチタンが挙げられる。本明細書に記載の図１〜３および８は、実際の集積回路または集積回路素子を描写しておらず、原寸の縮尺通りではないが、特許の図面の分野において公知の通り、単に、構造、システム、および方法の要素をよりよく説明するのに理想的な例示であることが理解されるだろう。領域は、垂直にスタックされたものとして示されるが、領域は、水平の層状であるか、または他の構築物上にあってもよい。以下で、実際のメモリ単位１５０上でなされる電気的な測定を論じる。
１５０などの抵抗スイッチングメモリセルを簡潔に記載するために、以下で説明されるような説明的な表記を使用する。メモリセルは、ＮｉＯプラス配位子前駆体のスピンオン堆積とそれに続くベーキングを使用して、次いで好ましくは１００℃／秒の速度での４５０℃における高速熱アニーリング（rapid thermal annealing；ＲＴＡ）によって形成される。各スピンオン層は、次の領域を形成する前にベークされる。本明細書において使用されるＮｉＯプラス配位子前駆体は、アニーリング後、０．２モル濃度の前駆体の１つのスピンオン層が全体的に１０ｎｍの厚さになり、０．１モル濃度の前駆体の１つのスピンオン層が５ｎｍの厚さになるようなものである。したがって、例えば０．２モル濃度のスピンオン前駆体の３つの層が堆積されると、合計厚さ３０ｎｍの領域が生じると予想され、０．１モル濃度のスピンオン前駆体の２つの層が堆積されると、合計厚さ１０ｎｍの領域が生じると予想される。図２を参照すると、表示された表記は、下部バッファ領域１２６の層の数、続いてアクティブ領域１３０の層の数、続いて上部バッファ領域１３４の層の数を指定する。数値は、「＋」の記号で隔てられる。バッファ領域は、０．２モル濃度の前駆体で作製されてもよいし、一方でアクティブ領域は、０．１モル濃度の前駆体で作製されてもよい。したがって、表記ＮｉＯ（６＋２＋３）は、６０ｎｍの厚さと予想される０．２モル濃度の前駆体の６つの層で作製された下部バッファ領域１２６、１０ｎｍの厚さと予想される０．１モル濃度の前駆体の２つの層で作製されたアクティブ領域１３０、および３０ｎｍの厚さと予想される０．２モル濃度の前駆体の３つの層で作製された上部バッファ領域１３４を有するメモリ単位を示す。別の例として、表記ＮｉＯ（３＋１＋２）は、０．２モル濃度の前駆体の３つのスピンオン層で作製された３０ｎｍの厚さの下部バッファ領域１２６、０．１モル濃度の前駆体の１つのスピンオン層で作製された厚さ０．５ｎｍのアクティブ領域１３０、および０．２モル濃度の前駆体の２つのスピンオン層で作製された厚さ２０ｎｍのバッファ領域１３４を有するメモリ単位を示すと予想される。
図４は、９つの異なるメモリ単位領域ごとの、図３に示されるようなＮｉＯ（６＋１＋３）メモリ単位の最初の掃引に関する、ボルトでのバイアス電圧の関数としてのアンペアでの電流のグラフである。このメモリ単位は、アクティブスイッチング領域が１つのみのスピンオン領域であり、アニーリング後５ｎｍの厚さであったことを除いて、図５で測定されたものと同じであった。曲線２８０は、２２２×２２２μｍ２の面積を有するメモリ単位に関する曲線であり、曲線２８４は、１３３×１３３μｍ２の面積を有するメモリ単位に関するものであり、曲線２８６は、８９×８９μｍ２の面積を有するメモリ単位に関するものであり、曲線２８８は、４４×４４μｍ２の面積を有するメモリ単位に関するものであり、曲線２９２は、２０×２０μｍ２の面積を有するメモリ単位に関するものであり、曲線２８９は、１５×１５μｍ２の面積を有するメモリ単位に関するものであり、曲線２９０は、１０×１０μｍ２の面積を有するメモリ単位に関するものであり、曲線２９６は、７．５×７．５μｍ２の面積を有するメモリ単位に関するものであり、曲線２９４は、５×５μｍ２の面積を有するメモリ単位に関するものである。電流が多少高く、辺縁効果がより少ないことを除いて、結果は、アクティブ領域がより厚いデバイスの結果と類似している。
図５は、１０マイクロメートル×１０マイクロメートルの面積を有するＮｉＯ（６＋２＋３）メモリ単位の、クーロンでの電荷と、それに対する２種の異なるバイアス周波数における最初の掃引に関するバイアス電圧のグラフを示す。電極は白金であった。曲線３００および３０２を１０キロヘルツ（ｋＨｚ）で測定し、曲線３０４および３０６を１メガヘルツ（ＭＨｚ）で測定した。これらの曲線は、正および負電圧の両方で電荷対電圧が双安定で線形であり、すなわちメモリとして優秀な応答であることを示す。
図６は、１０×１０平方マイクロメートルの面積を有するＮｉＯ（６＋１＋３）メモリ単位の、クーロンでの電荷と、それに対する２種の異なるバイアス周波数におけるボルトでのバイアス電圧のグラフを示す。電極は白金であった。曲線３１０、３１４、３１６、および３１８を１０キロヘルツ（ｋＨｚ）で測定し、曲線３２２および３２４を１メガヘルツ（ＭＨｚ）で測定した。結果は、１ＭＨｚでの測定に関しては図５の結果と類似しているが、１０ｋＨｚでの測定に関する結果は、非線形である。これは、１０ｋＨｚでは測定装置が界面効果を示すという事実に起因する。
図７は、バッファ領域および白金電極を含まないＹＴｉＯｘの１０×１０μｍ２のメモリ単位の最初の８回の掃引に関する、アンペアでの電流と、それに対するボルトでのバイアス電圧のグラフである。縦座標は対数である。
本明細書で論じられる薄膜またはＣｅＲＡＭ材料は、液相成長プロセス、好ましくは炭素が材料に導入されるプロセスを介して堆積される。これらのプロセスとしては、ＭＯＣＶＤ（有機金属気相エピタキシー）、スピンオン、浸漬、液体ソースミスト堆積、原子層堆積（ＡＬＤ）、他のＣＳＤ（化学溶液堆積）方法、または金属を堆積させ、次いでそれを雰囲気中に存在する炭素ドナー化合物と共に酸化することによるプロセスが挙げられる。好ましい方法では、有機金属前駆体を堆積させ、反応させて、望ましい材料を形成する。遷移酸化物前駆体にとって好ましい溶媒は、オクタンである。本発明に係るメモリ単位は、以下の通りに作製される。基板１２０は、酸化ケイ素コーティングを有するシリコンウェーハであり得る。基板は、全ての水分を除去するためにベークされてもよい。同時に、ＣｅＲＡＭ前駆体が準備されていてもよい。前駆体は、堆積および加熱時に可変抵抗材料を形成するのに好適な金属部分を含有する。例えば、酸化ニッケルが望ましい可変抵抗材料である場合、前駆体は、ニッケルを含有すると予想される。前駆体は、炭素を含有する液体であってもよく、有機金属前駆体であってもよい。これは、化学会社、例えば日本国東京の高純度化学研究所（Kojundo Chemical Co.）から購入した既製の前駆体であってもよいし、または前駆体は、堆積の直前に調製されてもよい。下部電極１２４が堆積され、この電極は、当業界で公知のような接着領域および／またはバリア領域を包含していてもよい。電極は白金であってもよい。次いで、領域１２４、１２６、および１３４が形成されてもよい。これらの領域のそれぞれを形成するために、前駆体を堆積させてもよく、ここで堆積は、スピンオン堆積によってなされてもよいが、上述した他の方法で堆積させてもよい。堆積の後、前駆体を加熱して、結晶化した材料を形成してもよい。一実施態様において、加熱プロセスは、ベークプロセスおよびアニールプロセスを含む。しかしながら、ホットプレート上でのベーキング、ファーネスアニール、時には高速熱アニーリング（ＲＴＡ）とも呼ばれる高速熱処理（rapid thermal processing；ＲＴＰ）、または膜を結晶化させると予想される他のあらゆるプロセスなどの多種多様の加熱プロセスを使用することができる。ウェーハ上に堆積された前駆体は、例えばホットプレート上でベークされてもよいし、１分から１０分の間の時間にわたり１００℃から３００℃の間の温度に置かれてもよい。異なる温度での２種のベークが使用されてもよく、第２のベークは、より高温であってもよい。堆積およびベーク工程は、望ましい膜厚を得るのに必要な程度に何度も繰り返してもよい。層の全てを堆積させて乾燥させた後、乾燥させた層をアニールすることにより、結晶化した膜、例えば１２６、１３０、または１３４が形成される。アニーリングは、４５０℃から６５０℃の温度で、例えば低い方の温度で、２０分から１時間にわたりなされてもよい。アニールは、酸素中で、または望ましい配位子を含有するガス中で実行してもよい。次いで、全てのＣｅＲＡＭ領域が形成された後、上部電極１４０を堆積させてもよい。これは、白金であってもよい。次いで上部電極およびＣｅＲＡＭ材料は、例えば乾式エッチングによって、例えばアルゴンでのイオンミリングによってパターン化される。それに続いて回復アニールを行ってもよく、ここでこのアニールは、４５０℃から６５０℃の温度でなされてもよいし、３０分から１．５時間でなされてもよいし、酸素中でなされてもよい。次いで、集積回路中のアクティブ素子としてＣｅＲＡＭ材料１３０を包含させて、集積回路を完成させてもよい。ここで「アクティブ素子」は、いわゆる不動態化絶縁体とは対照的に、電流または電圧の適用に応答して変化する素子を意味する。
本明細書で説明される実施態様の原理はまた、他の抵抗スイッチング材料、ペロブスカイト型構造の抵抗スイッチング素子、例えばＲＡＯＸ［式中Ａは、Ｎｉ、Ｔｉ・・・、および他の遷移金属を含み；Ｒは、Ｌａ、Ｙ、Ｐｒ、Ｎｄ、Ｙ、および他の希土類元素を含む］にも適用される可能性がある。抵抗スイッチング素子は、遷移金属の配位化合物における原子価状態を安定化させるＣＯおよびカルボニルなどの配位子をさらに包含していてもよい。抵抗スイッチング素子は、異なる厚さを有し、異なる遷移金属錯体およびＣＯ配位子を有する複数の層をさらに含んでいてもよい。本明細書で説明される実施態様の原理はさらに、アクティブ層の厚さに対する導電性層の厚さの様々な比率を有する、ホモ接合またはヘテロ接合を含む抵抗スイッチング素子に適用されてもよい。ホモ接合は、過飽和または導電性ＮｉＯの第１の領域と過飽和または導電性ＮｉＯの第２の領域との間に挟まれたＹＴｉＯｘのアクティブ領域を含んでいてもよい。ヘテロ接合は、過飽和ＮｉＯの第１の領域と過飽和ＮｉＯの第２の領域との間に挟まれたＹＴｉＯｘのアクティブ領域を含んでいてもよい。本明細書において、過飽和ＮｉＯは、高度にドープされたＮｉＯまたは他の遷移金属酸化物を意味し、ここでドーパントは、外因性配位子のＣＯ、すなわちカルボニルラジカル、または酸化物中の遷移金属の炭素状態である。配位子は、アンモニア、硫化物、フッ化物、ニトロシル（nitosyl）錯体、セレン錯体、および類似の錯体などの他の配位子であってもよい。
図８に、１つのＣｅＲＡＭデバイス４００の一部の特徴を説明するのに有用な構造を示す。この例において、ＣｅＲＡＭデバイス４００は、２つの外部金属導体４０６および４２０の間にＮｉ（ＣＯ）４がドープされたＮｉＯ酸化ニッケルの３つの薄膜、すなわち４０２、４１４、および４１８を包含する。活性材料４１４は、バッファ電極またはバリア層として役立つ２つのＮｉＯの膜、４０２と４１８との間に挟まれている。２つのバッファ膜４０６、４１８は、極めて高度な導電性を有し、対の電極として作用するようにドープされており、同時に中央のコアアクティブ膜４１４は、異なるより低いレベルの類似のドーピングを含む酸化ニッケルである。一実施態様において、バッファ層４０２は、約２０ナノメートル（ｎｍ）の厚さであり、アクティブ層４１４（領域４１０を包含する）は、約１０から２０ｎｍの厚さであり、バッファ層４１８は、約２０ｎｍの厚さであり、電極４０６および４２０の間のデバイスの合計厚さは、約６０ｎｍの厚さである。バリア層４０２および４２２は、多数の重要な役割を果たす。これらは、活性材料へのオーム接触をもたらし、より重要なことに、外部電極によって引き起こされるあらゆるショットキーバリア様の作用およびデバイスの作用を妨害する可能性があるあらゆる不要な表面状態を、活性材料電極境界面から引き離す。ドープされたＮｉＯバリア層４０２および４１８は、アクティブ層４１４からのあらゆるスクリーン電極の作用（screen electrode effects）を常に伝導する。作動中、導電状態と絶縁状態との間の可逆的な金属絶縁体転移（ＭＩＴ）を受けるのは、中央領域４１４であり、その量子相転移は、カソードに近い領域４１０で始まる可能性がある。領域４０８では、局所的なシングルサイトの酸化還元事象が起こる。一旦転移が起これば、アクティブ領域４１４は、必要な限りどちらかの状態のままでいることができ、この能力が、その可能性のある不揮発性（ＮＶ）メモリとしての使用の基礎である。この段落中および他所において、用語「ドーピング」は、ＮｉＯ構造を改変することができるメカニズムを説明するのに通常の意味で使用することができるが、濃度レベルが、従来の単結晶ケイ素におけるドナーまたはアクセプタードーピングに関連するものより高い場合があることが理解されるものとする。
図９は、移動ドーピングの例を示す。移動ドーピングは、カルボニル単位（ＣＯ）などの配位子を有する別の遷移金属化合物を介した、配位子、例えば（ＣＯ）ｎの付加を指し、ここで（ＣＯ）ｎである配位子は、ホスト遷移金属酸化物の、カルボニル化合物のような外因性配位子より大きいかまたはそれに等しいｎを有する。図９の第１の系統で示されるように、（ＣＯ）ｎと組み合わされた遷移金属Ｘは、遷移金属酸化物、このケースでは外因性配位子がＣＯであるＴＭＯに、外因性配位子材料を供給するために使用することができる。外因性配位子は１つの酸素を有するため、移動ドーピングをもたらす遷移金属は、１より大きいｎを有し得る。追加の外因性配位子を供給する遷移金属は、鉛、タンタル、ニオブ、タングステン、または他のあらゆるほとんどの遷移金属であり得る。例えば、本発明者らは、ＮｉＯは、内因性の配位子が酸素であるホスト化合物であると認識している。ニッケルの場合のカルボニル化合物は、Ｎｉ（ＣＯ）４である。したがって、このケースでは、使用される可能性がある溶液移動ドーピングにおいてより多くのＣＯを有することが望ましい。ここで「溶液」は、最初の液状の溶液、または熱処理またはアニーリング後における固溶体のいずれかを意味する。
図９の第３の系統は、移動ドーピング使用の１つを例示する。化合物Ｎｉ（ＣＯ）４は極めて毒性が高いため、より多くのＣＯを得るために、炭素ベースの有機金属溶液または昇華を使用してタングステンヘキサカルボニル［Ｗ（ＣＯ）６］をＮｉＯに付加することが好ましい。これは、Ｗ（ＣＯ）６ＮｉＯのバッファ層、ＮｉＯ（外因性配位子のＣＯを含む）スイッチング層、およびＷ（ＣＯ）６ＮｉＯの別のバッファ層を使用して実現される。結果として、アニーリング後の固体ホストは、内部に一部の炭素またはカルボニル（ＣＯ）を有し、その時点でタングステンヘキサカルボニルからのより多くのカルボニルを有する。タングステンそれ自体は、サンプルの導電性に寄与する可能性もあればまたはそうではない可能性もあるが、タングステンヘキサカルボニルは、移動ドーピングを介して導電性をもたらす。言い換えれば、遷移金属を有するカルボニルは、ホストに付加されても、導電性における変化に関してほとんど不活性であるが、６つのＣＯ単位は、ＣＯがＮｉに１つまたはそれより多くの電子をシグマ結合を介して金属に直接供与する逆供与メカニズムによって、金属と酸素の軌道との間の２−ｐ結合を介して、ニッケル金属より少ないエネルギーで２つの電子を逆に受け取る。このプロセスにおいて、フェルミ準位、すなわち系全体の最高被占の電子準位は、「価電子帯」、またはより正確には「下のハバードバンド」に下げられ、それによりＮｉＯがよりｐ型および正孔導体になる。したがって、移動ドーピングは、ホストをよりｐ型にする方法であり、これはＣｅＲＡＭのリセット操作に有用である。
これは、同じホストにおいて異なる部分または量の複数のタイプのカルボニルベースの化合物に拡張することができ、したがって周囲の電子密度のスクリーニング作用に応答してモットスイッチを発生させる必要な不均化反応に関与するシグマドーピングとはほぼ独立して、フェルミ準位を調整することができる。このような電子密度は当然ながら、ＳＥＴで増加し、ＲＥＳＥＴ電圧で減少する。別の例として、図９の第４の系統は、バッファ層においてＹＴｉＯ３の代わりにＮｉＯが用いられた３の系統の配合に類似したＣｅＲＡＭデバイスの配合を示す。図９の第５の系統に、バッファ層は３の系統の例と同じであるが、アクティブ層はＮｉＯの代わりにＹＴｉＯ３である別のバリエーションを示す。
図９に示される例は、ホスト酸化物としてのＮｉＯおよびＹＴｉＯｘを示す。しかしながら、あらゆる遷移金属酸化物（ＴＭＯ）およびペロブスカイト（例えばＳｒＴｉＯ３など）が、配位子として（ＣＯ）Ｘを有していてもよい。したがって本発明者らは、ヘテロジニアスおよびホモジニアスな層を有する異なる層を提供することができる。例えば、本発明者らは、ＮｉＯ／ＹＴｉＯ３（炭素含有）／ＮｉＯを使用することができ、本発明者らはさらに、Ｗ（ＣＯ）６のような中性ＴＭＯを（ＣＯ）豊富に、したがって炭素豊富にして、ＮｉＯ（Ｗ（ＣＯ）６）／ＹＴｉＯ３（炭素含有）／ＮｉＯ（Ｗ（ＣＯ）６）などの層を作製することもできる。
同様に、本発明者らは、希土類（Ｒｅ）材料は、図９の系統１（式中ｎは１より大きい）などの配合、すなわち、ＲｅＴｉＯ３／ＲｅＴｉＯ３／ＲｅＴｉＯ３、ＲｅＮｉＯ３／ＲｅＮｉＯ３／ＲｅＮｉＯ３、またはＲｅＮｉＯ３／ＲｅＴｉＯ３／ＲｅＮｉＯ３などのデバイスに利用できることを発見し、各層が異なるモル濃度を有し、各層が（ＣＯ）６などの（ＣＯ）Ｘ配位子を包含するような他のバリエーションを作製した。ＲｅＴｉＯ３およびＲｅＮｉＯ３（式中Ｒｅは、Ｙ、Ｓｃ、Ｌａ、Ｐｒ、Ｙｂ、Ｅｕ、および他の希土類であり得る）を使用したデバイスを作製した。ここで本発明者らは、Ｙ、Ｙｂ、およびＥｕは技術的に希土類ではないが、これらの材料は自然に発生する堆積物中で希土類と共に見出されることが多いため、一般的にこれらの材料は希土類の項目に包含されると認識している。本発明者らはまた、ＰｂＮｉＯｘにおけるスイッチングは、いずれの既存の分類にも該当しないことから、真に新しい材料であることも発見した。したがって、この材料は、Ａ（＋２）ＮｉＯとして、さらにはＡ（＋２）ＴｉＯとしても想定され得る。
図１０は、Ｎｉ：Ｗ（ＣＯ）６を有する数々の考えられる多層デバイス構造を比較しており、ここでコロンの後の材料は、Ｎｉがドープされる材料を示し、このケースでは６つのカルボニルを有するタングステンである。この表記は、以下でも使用される。図１０はまず、２種の異なる、ただし関連する構造である、構造１と番号付けされるＮｉＯ／ＮｉＯ：Ｗ／ＮｉＯ、および構造２と番号付けされるＮｉＯ：Ｗ／ＮｉＯ／ＮｉＯ：Ｗを示す。この図において、本発明者らは、番号１の構造において、タングステンヘキサカルボニルはスイッチング層中に存在し、番号２の構造において、タングステンヘキサカルボニルはバッファ層中に存在するという事実を強調するために、タングステンヘキサカルボニルを包含する層を太字で示した。各Ｗは、外因性配位子として（ＣＯ）６を包含することが理解される。アクティブ層（中央の層）とバッファ層の両方が、表記３／３／３で示された通り３つのスピンオン層で作製されている。中央の層は、上記で論じられたように、より低いモル濃度を有することが理解されるものとする。番号１のデバイスの厚さは７５０オングストロームであり、番号２のデバイスの厚さは７５０オングストローム未満であった。条件Ａ、Ｂ、Ｃ、およびＤの下で番号１のおよび番号２のデバイスを作製した。ここでＡは、回復アニールなしを意味し、Ｂは、４５０℃でのファーネス高速アニールを意味し、Ｃは、４５０℃での高速熱アニール（ＲＴＡ）を意味し、Ｄは、６５０℃でのＲＴＡを意味する。ＮｉＯ：Ｗ（ＣＯ）６の使用を介した導電メカニズムの制御を示すために、番号１および番号２デバイスを試験した。中心のアクティブ層が回復アニールなしのＷ（ＣＯ）６でドープされたＮｉＯであるウェーハ１Ａを、最初にＯＮしたところ、１５×１５平方マイクロメートル未満の面積で低い抵抗短絡（resistance short）を示した。また、ＯＦＦでは、５×５平方マイクロメートルのデバイスの場合、１ミリアンペアでのコンプライアンス電流も示された。これは、約１．４ボルトのＶｓｅｔと、低い分散（dispersion）および安定なサイクリングを有していた。中心、アクティブ層がＮｉＯであり、バッファ層が両方とも回復アニールなしのＷ（ＣＯ）６でドープされたＮｉＯであるウェーハ２Ａは、より高い導電性を有し、７．５マイクロメートル平方より大きい面積のデバイスで低い抵抗短絡（resistance short）を有することが証明された。このデバイスは、５×５平方マイクロメートルのデバイスの場合、７０ミリアンペアの初期電流を示した。このデバイスは、５×５平方マイクロメートルのデバイスの場合、より高いＯＦＦを有し、２ミリアンペアのコンプライアンス電流を有していた。Ｖｓｅｔは約１．６ボルトであり、より高いＶｓｅｔおよびＶｒｅｓｅｔ分散を有していた。総合すると、番号２のデバイスは番号１のデバイスより導電性であり、Ａ型デバイスはＢ、Ｃ、およびＤ型デバイスより導電性であった。
図１１〜１８は、ＣｅＲＡＭデバイスの特性を例示するために本発明に係る集積回路デバイスでなされた測定を示す。これらの図において、記号Ｗは、タングステンヘキサカルボニルを意味する。
図１１は、アクティブおよびバッファ層のそれぞれがスピンオンおよび回復アニールなしの３つの層で形成された異なる面積のＮｉＯ／ＮｉＯ：Ｗ／ＮｉＯ構造に関する、アンペアでの電流の測定結果と、それに対するボルトでのバイアス電圧を示す。全てのデバイスを最初にＯＮにしたところ、１５×１５平方マイクロメートルより大きいかまたはそれに等しい面積で低い抵抗短絡を有していた。言い換えれば、それらは導電性が高すぎるため、デバイスをリセットできなかった。これは、試験デバイスの限界が０．１アンペアであることに起因する。試験デバイスがより高いアンペア数で作動できる場合、デバイスをリセットすることができた。
図１２は、アクティブおよびバッファ層のそれぞれがスピンオンの３つの層で形成された回復アニールなしのＮｉＯ：Ｗ／ＮｉＯ／ＮｉＯ：Ｗ構造に関する、アンペアでの電流の測定結果と、それに対するボルトでのバイアス電圧を示す。全てのデバイスを最初にＯＮにしたところ、７．５×７．５平方マイクロメートルより大きいかまたはそれに等しい面積で低い抵抗短絡を有していた。図１１および１２の曲線を比較すれば、バッファ層中にタングステンヘキサカルボニルを有するデバイスが、全般的により導電性であったことがわかる。
図１３は、異なる高速アニール条件におけるＮｉＯ／ＮｉＯ：Ｗ／ＮｉＯデバイスに関する、ミリアンペアでの初期電流の測定結果と、それに対する平方マイクロメートルでのデバイス面積を示す。この図において、ＲＡは、回復アニールを意味し、ＦＲＡは、ファーネス回復アニールを意味し、ＲＴＡは、高速熱アニールを意味する。上述したように、Ｗは、タングステンヘキサカルボニルを意味する。図１４は、上述したのと同じ、異なる高速アニール条件でのＮｉＯ：Ｗ／ＮｉＯ／ＮｉＯ：Ｗデバイス構造に関する、ミリアンペアでの初期電流の測定結果と、それに対する平方マイクロメートルでのデバイス面積を示す。図１３および１４を比較すれば、本発明者らは、結果は類似していたが、バッファ層中にタングステンヘキサカルボニルを有するデバイスがこの場合でもより導電性であったことを認識する。
図１５および１６は、面積が異なる様々な３層構造に関するアンペアでの電流の測定結果と、それに対するボルトでのバイアス電圧を示す。この開示を上記の図面と共に読んだ当業者は、これらの結果を、使用される表記が上記の図面に使用される表記と類似しているものとして理解すると予想される。しかしながら、新しい１つの表記は、ＹＴｉＯｘ／ａ／ＹＴｉＯｘ／ＹＴｉＯｘで示されるような２つのスラッシュ間の「ａ」であり、この表記は、「ａ」のどちらかの側で２つの層の堆積の間にアニールが実行されたことを示す。各層は、カルボニルがドーピングされたＹＴｉＯｘで形成されるが、中央の層のカルボニルのモル濃度はより低く、すなわちバッファ層の０．１６モル濃度と比較した場合、０．１モル濃度である。デバイスはさらに、最後にもアニールされた。アニールは、ファーネス中で４５０℃で３０分なされた。デバイスの厚さは、５００オングストロームであった。図１５では、縦座標は線形であり、一方で図１６では、縦座標は対数である。これらの例において、デバイスが４４平方マイクロメートルより大きいかまたはそれに等しいことを除いて、全てのデバイスは初期はＯＮであり、リセットすることができた。
図１７および１８は、異なる面積を有する様々な３層構造に関する、アンペアでの電流の測定結果と、それに対するボルトでのバイアス電圧を示す。各層は、カルボニルがドーピングされたＹＴｉＯｘで形成されるが、中央の層のモル濃度はより低く、すなわち、バッファ層の０．１６モル濃度と比較した場合、０．１モル濃度である。それぞれのケースにおいて、デバイスは、初期はＯＮである。７．５平方マイクロメートルより大きいかまたはそれに等しいデバイスは、低い抵抗短絡を有していた。図１７では、縦座標は線形であり、一方で図１８では、縦座標は対数である。
別の発見は、トンネル現象によってなされる絶縁体から金属へのスイッチに対して、金属から絶縁体へのスイッチのための条件を正孔が作り出すように、本材料は、ｐ型の材料である可能性があることである。一般的に、全てのベースの酸化物は、それらの天然状態でｐ型であり得る（これは、全てのペロブスカイトに当てはまり、さらにはＳＢＴ、ＰＺＴ、および他の強磁性の材料でさえも当てはまる）。ＮｉＯはｐ型であるが、Ｔａ２Ｏ５およびＨＦＯ２はそうではない。それゆえに、この作用は、これらの後者の材料では見出されない可能性がある。正孔または電子でのバンドフィリングは、根本的に２つの状態間で揺れ動く。それにより、本発明者らは、ドーピングによってｎ型のＴＭＯがｐ型になるように仕向けることができ、これが、ＣｅＲＡＭスイッチングを提供できるｐ型材料であり得ることが示唆される。
表１に、様々な金属にとって有用な配位子のいくつかを示す。この表において、目的の金属は下線で示され、それに続いて金属が目的の配位子と形成する錯体の式が示される。
表１
アルミニウム
［Ａｌ（ＯＨ）４］−
［ＡｌＦ６］３−
カドミウム
［Ｃｄ（ＣＮ）４］２−
シス−Ｃｄ（ＮＨ３）４Ｃｌ２
トランス−Ｃｄ（ＮＨ３）４Ｃｌ２
クロミウム
Ｃｒ（ａｃａｃ）３
［Ｃｒ（ＣＮ）６］４−
［Ｃｒ（ｅｎ）３］３＋
［ＣｒＦ６］４−
［Ｃｒ（ＮＨ３）６］３＋
［Ｃｒ（ＯＨ２）６］３＋
［ＣｒＯ４］２−
シス−Ｃｒ（ａｃａｃ）２（ＯＨ２）２
トランス−Ｃｒ（ａｃａｃ）２（ＯＨ２）２
シス−［Ｃｒ（ＮＨ３）４Ｃｌ２］＋
トランス−［Ｃｒ（ＮＨ３）４Ｃｌ２］＋
［Ｃｒ（ＮＨ３）５Ｂｒ］２＋
［Ｃｒ（ＮＨ３）５Ｃｌ］２＋
［Ｃｒ（ＮＨ３）５（ＯＳＯ３）］＋
シス−［Ｃｒ（ＯＨ２）４Ｃｌ２］＋
トランス−［Ｃｒ（ＯＨ２）４Ｃｌ２］＋
［Ｃｒ（ＯＨ２）５Ｂｒ］２＋
［Ｃｒ（ＯＨ２）５Ｃｌ］２＋
［Ｃｒ２Ｏ７］２−
コバルト
［ＣｏＢｒ４］２−
［ＣｏＢｒ６］４−
［ＣｏＣｌ４］２−
［Ｃｏ（ＣＮ）６］３−
［Ｃｏ（ｅｎ）３］３＋
［ＣｏＦ６］３−
［Ｃｏ（ＮＨ３）６］２＋
［Ｃｏ（ＮＨ３）６］３＋
［Ｃｏ（ＯＨ２）６］２＋
［Ｃｏ（Ｏ３Ｃ）３］３−
シス［Ｃｏ（ｅｎ）２Ｃｌ２］＋
トランス−［Ｃｏ（ｅｎ）２Ｃｌ２］＋
シス−［Ｃｏ（ＯＨ２）４（ＳＣＮ）２］＋
トランス−［Ｃｏ（ＯＨ２）４（ＳＣＮ）２］＋
シス−［Ｃｏ（ＮＨ３）４Ｃｌ２］＋
トランス−［Ｃｏ（ＮＨ３）４Ｃｌ２］＋
シス−Ｃｏ（ＮＨ３）４（ＮＯ２）２
トランス−Ｃｏ（ＮＨ３）４（ＮＯ２）２
シス−Ｃｏ（ＮＨ３）４（ＯＮＯ）２
トランス−Ｃｏ（ＮＨ３）４（ＯＮＯ）２
シス−［Ｃｏ（ｏｘ）２（ＯＨ２）２］−
トランス−［Ｃｏ（ｏｘ）２（ＯＨ２）２］−
シス−［Ｃｏ（ｅｎ）２（ＮＯ２）Ｃｌ］＋
トランス−［Ｃｏ（ｅｎ）２（ＮＯ２）Ｃｌ］＋
［Ｃｏ（ＮＨ３）５Ｃｌ］２＋
［Ｃｏ（ＮＨ３）５（ＮＯ２）］２＋
シス−［Ｃｏ（ＮＨ３）Ｂｒ（ｅｎ）２］２＋
トランス−［Ｃｏ（ＮＨ３）Ｂｒ（ｅｎ）２］２＋
銅
［Ｃｕ（ＣＮ）２］−
［Ｃｕ（ＮＨ３）４］２＋
［Ｃｕ（ＯＨ２）６］２＋
シス−［Ｃｕ（ｅｎ）２（ＯＨ２）２］２＋
トランス−［Ｃｕ（ｅｎ）２（ＯＨ２）２］２＋
金
［Ａｕ（ＣＮ）２］−
鉄
［Ｆｅ（Ｃｌ４）］−
［Ｆｅ（ＣＮ）６］３−
［Ｆｅ（ＣＮ）６］４−
Ｆｅ（ＣＯ）５
［Ｆｅ（ＥＤＴＡ）］２−
［Ｆｅ（ｅｎ）３］３＋
［Ｆｅ（ＯＨ２）６］２＋
［Ｆｅ（ＯＨ２）６］３＋
［Ｆｅ（ｏｘ）３］３−
［Ｆｅ（ＳＣＮ）６］３−
シス−［Ｆｅ（ｅｎ）２（ＮＯ２）２］＋
トランス−［Ｆｅ（ｅｎ）２（ＮＯ２）２］＋
［Ｆｅ（ＯＨ）（ＯＨ２）５］２＋
マンガン
［ＭｎＣｌ６］４−
［Ｍｎ（ＣＮ）６］３−
［Ｍｎ（ＣＮ）６］４−
［Ｍｎ（ｅｎ）３］２＋
［Ｍｎ（ＯＨ２）６］２＋
［ＭｎＯ４］−
水銀
［ＨｇＳ２］２−
［ＨｇＣｌ３］−
［ＨｇＩ４］２−
モリブデン
［ＭｏＯ４］２−
ニッケル
［ＮｉＢｒ４］２−
［Ｎｉ（ＣＮ）４］２−
Ｎｉ（ＣＯ）４
［Ｎｉ（ｅｎ）３］２＋
［Ｎｉ（ＮＨ３）４］２＋
［Ｎｉ（ＮＨ３）６］２＋
［Ｎｉ（ＯＨ２）６］２＋
［Ｎｉ（ｏｘ）２］２−
［Ｎｉ（ペンテン）］２＋
シス−Ｎｉ（ｅｎ）２Ｃｌ２
トランス−Ｎｉ（ｅｎ）２Ｃｌ２
パラジウム
［ＰｄＣｌ４］２−
白金
［ＰｔＣｌ４］２−
［ＰｔＣｌ６］２−
［ＰｔＣｌ６］４−
［ＰｔＩ４］２−
［ＰｔＩ６］２−
［Ｐｔ（ＮＨ３）４］２＋
Ｐｔ（ｅｎ）Ｃｌ２
シス−Ｐｔ（ＮＨ３）２Ｃｌ２
トランス−Ｐｔ（ＮＨ３）２Ｃｌ２
シス−Ｐｔ（ＮＨ３）２Ｃｌ４
トランス−Ｐｔ（ＮＨ３）２Ｃｌ４
Ｐｔ（ＮＨ３）２（ｏｘ）
［Ｐｔ（ＮＨ３）３Ｂｒ］＋
トランス−［Ｐｔ（ＮＨ３）４Ｃｌ２］２＋
シス−［Ｐｔ（ＮＨ３）４Ｃｌ２］２＋
シス−［Ｐｔ（ＮＨ３）４Ｉ２］２＋
トランス−［Ｐｔ（ＮＨ３）４Ｉ２］２＋
レニウム
［ＲｅＯ４］−
ロジウム
［ＲｈＣｌ６］３−
［ＲｈＩ２（ＣＯ）２］−
シス［Ｒｈ（ｐｈｅｎ）２Ｃｌ２］＋
ルテニウム
［Ｒｕ（ＮＨ３）６］２＋
［Ｒｕ（ｐｈｅｎ）３］２＋
［Ｒｕ（ＮＨ３）５Ｃｌ］２＋
銀
［Ａｇ（Ｓ２Ｏ３）２］３＋
［Ａｇ（ＮＨ３）２］＋
スズ
［ＳｎＣｌ６］２−
［Ｓｎ（ＯＨ）６］２−
［Ｓｎ（ＯＨ）３］−
チタン
［ＴｉＯ］２＋
バナジウム
［Ｖ（ｅｎ）３］３＋
［ＶＯ］２＋
［ＶＯ２］＋
［ＶＯＣｌ４］２−
亜鉛
［Ｚｎ（ＣＮ）４］２−
［Ｚｎ（ＮＨ３）４］２＋。
大きいメモリウィンドウを有し、ＣＭＯＳ処理に適合する抵抗スイッチングメモリが説明される。図面に示された、および本明細書中に記載された特定の実施態様は、例示の目的であり、以下の特許請求の範囲を不必要に限定すると解釈されるべきではないことが理解されるものとする。さらに、当業者であれば、この段階で、本発明の概念から逸脱することなく記載された具体的な実施態様の多数の用途および改変をなすことが可能であることは明白である。また、列挙された方法は、多くの例において異なる順番で実行してもよいし、または記載された様々な構造およびプロセスの代わりに等価な構造およびプロセスを用いてもよいことも明白である。本明細書に記載の特徴および要素のそれぞれは、他の特徴および要素のいずれかと組み合わせることができることが理解される。
１０２、１０４、１０６ メモリ単位
１０７ 列
１０９ 行
１１０ 集積回路
１１２、１１４ 構造
１２０ 半導体基板
１２４ 下部電極
１２６ バッファ領域
１３０ 抵抗スイッチングアクティブ領域
１３４ バッファ領域
１４０ 上部電極
１５０ メモリ単位
１５４ 半導体基板
１５６ 下部電極
１５８ バッファ領域
１６０ 抵抗スイッチングアクティブ領域
１６４ 上部電極
４００ ＣｅＲＡＭデバイス
４０２ バッファ膜、バリア層
４０６ バッファ膜、電極
４１４ コアアクティブ膜
４１８ バッファ膜、バリア層
４２０ 電極
４２２ バリア層
出願時の特許請求の範囲を以下に記載する：
［１］第１の電極と第２の電極；
前記第１の電極と前記第２の電極との間のアクティブ抵抗スイッチング領域であって、
前記抵抗スイッチング領域は、遷移金属酸化物と配位子を含むドーパントとを含み、前記ドーパントは、第１の濃度を有する、アクティブ抵抗スイッチング領域；および
前記第１の電極と前記抵抗スイッチング材料との間の第１のバッファ領域であって、前記第１のバッファ領域は、前記遷移金属酸化物および前記ドーパントを含み、前記ドーパントは、前記第１の濃度より大きい第２の濃度を有する、第１のバッファ領域
を含む、抵抗スイッチングメモリ。
［２］前記第２の濃度が、前記第１の濃度の２倍である、［１］に記載の抵抗スイッチングメモリ。
［３］前記第１のバッファ領域が、前記アクティブ抵抗スイッチング領域より厚い、［１］に記載の抵抗スイッチングメモリ。
［４］前記第１のバッファ領域が、前記アクティブ抵抗スイッチング領域の少なくとも１．５倍の厚さである、［３］に記載の抵抗スイッチングメモリ。
［５］前記第２の電極と前記抵抗スイッチング領域との間の第２のバッファ領域をさらに含む、［１］に記載の抵抗スイッチングメモリ。
［６］前記ドーパントが、炭素または炭素化合物を含む、［１］に記載の抵抗スイッチングメモリ。
［７］前記アクティブ抵抗スイッチング領域が、４０ナノメートル以下の厚さである、［１］に記載の抵抗スイッチングメモリ。
［８］前記アクティブ抵抗スイッチング領域が、３０ナノメートル以下の厚さである、［１］に記載の抵抗スイッチングメモリ。
［９］前記アクティブ抵抗スイッチング領域が、２０ナノメートル以下の厚さである、［１］に記載の抵抗スイッチングメモリ。
［１０］前記アクティブ抵抗スイッチング領域が、１０ナノメートル以下の厚さである、［１］に記載の抵抗スイッチングメモリ。
［１１］抵抗スイッチングメモリを作製する方法であって、
第１の電極および第２の電極を形成すること；
前記第１の電極と前記第２の電極との間のアクティブ抵抗スイッチング領域であって、前記抵抗スイッチング領域は、遷移金属酸化物と配位子を含むドーパントとを含み、前記ドーパントは、第１の濃度を有する、アクティブ抵抗スイッチング領域を形成すること；
および
前記第１の電極と前記抵抗スイッチング材料との間の第１のバッファ領域であって、前記第１のバッファ領域は、前記遷移金属酸化物および前記ドーパントを含み、前記ドーパントは、前記第１の濃度より大きい第２の濃度を有する、第１のバッファ領域を形成すること
を含む、上記方法。
［１２］前記第１のバッファ領域を形成することが、前記遷移金属および前記ドーパントを含有する前駆体を堆積させることを含む、［１１］に記載の方法。
［１３］前記前駆体が、液体前駆体および固体前駆体からなる群より選択される、［１２］に記載の方法。
［１４］前記堆積が、ＭＯＣＶＤ、スピンオン、浸漬、液体ソースミスト堆積、および原子層堆積（ＡＬＤ）からなる群より選択される、［１２］に記載の方法。
［１５］前記前駆体が、０．２ｍｏｌ以下の前記ドーパントを包含する、［１２］に記載の方法。
［１６］前記前駆体が、０．１ｍｏｌ以下の前記ドーパントを包含する、［１２］に記載の方法。
［１７］前記第２の電極と前記抵抗スイッチング領域との間に第２のバッファ領域を形成することをさらに含む、［１１］に記載の方法。
［１８］相補型金属酸化物半導体（ＣＭＯＳ）プロセスに含まれる、［１１］に記載の方法。
［１９］式ＲＡＯ Ｘ ［式中Ａは、Ｎｉ、Ｔｉ、他の遷移金属からなる群、および前記群のメンバーの組合せより選択され；Ｒは、Ｌａ、Ｙ、Ｐｒ、Ｎｄ、Ｙ、および他の希土類元素からなる群より選択され；Ｏ Ｘ は、酸素を含有する配位子である］を有するペロブスカイト型構造を含む、抵抗スイッチング素子。
［２０］遷移金属の配位化合物における原子価状態を安定化させる外因性配位子をさらに包含する、［１９］に記載の抵抗スイッチング素子。
［２１］前記外因性配位子が、炭素、ＣＯ、カルボニル、および他の炭素化合物からなる群より選択される、請求項２０に記載の抵抗スイッチング素子。
［２２］異なる厚さを有し、外因性配位子との異なる遷移金属錯体を有する複数の層を含む、［２１］に記載の抵抗スイッチング素子。
［２３］アクティブ層の厚さに対する導電性層の厚さの様々な比率を有する、ホモ接合またはヘテロ接合を含む抵抗スイッチング素子。
［２４］前記ホモ接合が、過飽和および導電性ＮｉＯの第１の領域と過飽和および導電性ＮｉＯの第２の領域との間に挟まれたＹＴｉＯ ｘ のアクティブ領域を含む、［２３］に記載の抵抗スイッチング素子。
［２５］前記ヘテロ接合が、過飽和ＮｉＯの第１の領域と過飽和ＮｉＯの第２の領域との間に挟まれたＹＴｉＯ ｘ のアクティブ領域を含む、請求項２４に記載の抵抗スイッチング素子。
［２６］第１の電極、第２の電極、および前記第１の電極と前記第２の電極との間のｐ型材料を含むアクティブ抵抗スイッチング領域を含む、抵抗スイッチングメモリ。
［２７］ＲＡＯ Ｘ などのペロブスカイト型構造の抵抗スイッチング素子であって、式中Ａは、Ｎｉ、Ｔｉ、および他の遷移金属を含み；Ｒは、Ｌａ、Ｙ、Ｐｒ、Ｎｄ、Ｙ、および他の希土類元素を含み；Ｏ Ｘ は、酸素を含有する配位子である、上記抵抗スイッチング素子。
［２８］第１の電極と第２の電極；
前記第１の電極と前記第２の電極との間のアクティブ抵抗スイッチング領域であって、前記抵抗スイッチング領域は、式ＲｅＴｉＯ ３ またはＲｅＮｉＯ ３ （式中Ｒｅは、希土類元素、Ｙｂ、またはＥｕである）を有する希土類酸化物の化合物、およびカルボニル配位子を含むドーパントを含み、前記ドーパントは、第１の濃度を有する、アクティブ抵抗スイッチング領域；および
前記第１の電極と前記抵抗スイッチング材料との間の第１のバッファ領域であって、前記第１のバッファ領域は、前記希土類酸化物の化合物および前記ドーパントを含み、前記ドーパントは、前記第１の濃度より大きい第２の濃度を有する、第１のバッファ領域
を含む、抵抗スイッチングメモリ。

Claims (21)

  1. 第１の電極と第２の電極；
    前記第１の電極と前記第２の電極との間のアクティブ抵抗スイッチング領域であって、前記抵抗スイッチング領域は、遷移金属酸化物と配位子を含むドーパントとを含み、前記ドーパントは、第１の濃度を有する、アクティブ抵抗スイッチング領域；および
    前記第１の電極と前記抵抗スイッチング材料との間の第１のバッファ領域であって、前記第１のバッファ領域は、前記遷移金属酸化物および前記ドーパントを含み、前記ドーパントは、前記第１の濃度より大きい第２の濃度を有する、第１のバッファ領域
    を含む、抵抗スイッチングメモリ。
  2. 前記第２の濃度が、前記第１の濃度の２倍である、請求項１に記載の抵抗スイッチングメモリ。
  3. 前記第１のバッファ領域が、前記アクティブ抵抗スイッチング領域より厚い、請求項１に記載の抵抗スイッチングメモリ。
  4. 前記第１のバッファ領域が、前記アクティブ抵抗スイッチング領域の少なくとも１．５倍の厚さである、請求項３に記載の抵抗スイッチングメモリ。
  5. 前記第２の電極と前記抵抗スイッチング領域との間の第２のバッファ領域をさらに含む、請求項１に記載の抵抗スイッチングメモリ。
  6. 前記ドーパントが、炭素または炭素化合物を含む、請求項１に記載の抵抗スイッチングメモリ。
  7. 前記アクティブ抵抗スイッチング領域が、４０ナノメートル以下の厚さである、請求項１に記載の抵抗スイッチングメモリ。
  8. 前記アクティブ抵抗スイッチング領域が、３０ナノメートル以下の厚さである、請求項１に記載の抵抗スイッチングメモリ。
  9. 前記アクティブ抵抗スイッチング領域が、２０ナノメートル以下の厚さである、請求項１に記載の抵抗スイッチングメモリ。
  10. 前記アクティブ抵抗スイッチング領域が、１０ナノメートル以下の厚さである、請求項１に記載の抵抗スイッチングメモリ。
  11. 抵抗スイッチングメモリを作製する方法であって、
    第１の電極および第２の電極を形成すること；
    前記第１の電極と前記第２の電極との間のアクティブ抵抗スイッチング領域であって、前記抵抗スイッチング領域は、遷移金属酸化物と配位子を含むドーパントとを含み、前記ドーパントは、第１の濃度を有する、アクティブ抵抗スイッチング領域を形成すること；および
    前記第１の電極と前記抵抗スイッチング材料との間の第１のバッファ領域であって、前記第１のバッファ領域は、前記遷移金属酸化物および前記ドーパントを含み、前記ドーパントは、前記第１の濃度より大きい第２の濃度を有する、第１のバッファ領域を形成すること
    を含む、上記方法。
  12. 前記第１のバッファ領域を形成することが、前記遷移金属および前記ドーパントを含有する前駆体を堆積させることを含む、請求項１１に記載の方法。
  13. 前記前駆体が、液体前駆体および固体前駆体からなる群より選択される、請求項１２に記載の方法。
  14. 前記堆積が、ＭＯＣＶＤ、スピンオン、浸漬、液体ソースミスト堆積、および原子層堆積（ＡＬＤ）からなる群より選択される、請求項１２に記載の方法。
  15. 前記前駆体が、０．２ｍｏｌ以下の前記ドーパントを包含する、請求項１２に記載の方法。
  16. 前記前駆体が、０．１ｍｏｌ以下の前記ドーパントを包含する、請求項１２に記載の方法。
  17. 前記第２の電極と前記抵抗スイッチング領域との間に第２のバッファ領域を形成することをさらに含む、請求項１１に記載の方法。
  18. 相補型金属酸化物半導体（ＣＭＯＳ）プロセスに含まれる、請求項１１に記載の方法。
  19. 式ＲＡＯＸ［式中Ａは、Ｎｉ、Ｔｉ、他の遷移金属からなる群、および前記群のメンバーの組合せより選択され；Ｒは、Ｌａ、Ｙ、Ｐｒ、Ｎｄ、および他の希土類元素からなる群より選択され；ＯＸは、酸素を含有する配位子である］を有するペロブスカイト型構造であって、該配位子が、遷移金属の配位化合物における原子価状態を安定化させる外因性配位子であり、前記外因性配位子が、炭素、ＣＯ、カルボニル、および他の炭素化合物からなる群より選択される、ペロブスカイト型構造；及び
    異なる厚さを有し、外因性配位子との異なる遷移金属錯体を有する複数の層；
    を含み、
    ペロブスカイト構造が、アクティブ層の厚さに対する導電性層の厚さの様々な比率を有するホモ接合を含み、前記ホモ接合が、過飽和および導電性ＮｉＯの第１の領域と過飽和および導電性ＮｉＯの第２の領域との間に挟まれたＹＴｉＯｘのアクティブ領域を含む、抵抗スイッチング素子。
  20. 式ＲＡＯＸ［式中Ａは、Ｎｉ、Ｔｉ、他の遷移金属からなる群、および前記群のメンバーの組合せより選択され；Ｒは、Ｌａ、Ｙ、Ｐｒ、Ｎｄ、および他の希土類元素からなる群より選択され；ＯＸは、酸素を含有する配位子である］を有するペロブスカイト型構造であって、該配位子が、遷移金属の配位化合物における原子価状態を安定化させる外因性配位子であり、前記外因性配位子が、炭素、ＣＯ、カルボニル、および他の炭素化合物からなる群より選択される、ペロブスカイト型構造；及び
    異なる厚さを有し、外因性配位子との異なる遷移金属錯体を有する複数の層；
    を含み、
    ペロブスカイト構造が、アクティブ層の厚さに対する導電性層の厚さの様々な比率を有するヘテロ接合を含み、前記ヘテロ接合が、過飽和ＮｉＯの第１の領域と過飽和ＮｉＯの第２の領域との間に挟まれたＹＴｉＯｘのアクティブ領域を含む、抵抗スイッチング素子。
  21. 第１の電極と第２の電極；
    前記第１の電極と前記第２の電極との間のアクティブ抵抗スイッチング領域であって、前記抵抗スイッチング領域は、式ＲｅＴｉＯ３またはＲｅＮｉＯ３（式中Ｒｅは、希土類元素、Ｙｂ、またはＥｕである）を有する希土類酸化物の化合物、およびカルボニル配位子を含むドーパントを含み、前記ドーパントは、第１の濃度を有する、アクティブ抵抗スイッチング領域；および
    前記第１の電極と前記抵抗スイッチング材料との間の第１のバッファ領域であって、前記第１のバッファ領域は、前記希土類酸化物の化合物および前記ドーパントを含み、前記ドーパントは、前記第１の濃度より大きい第２の濃度を有する、第１のバッファ領域
    を含む、抵抗スイッチングメモリ。
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