KR20200130824A - Cem 디바이스의 제조를 위한 방법 - Google Patents

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KR20200130824A
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Abstract

CEM(상관 전자 재료) 스위칭 디바이스의 제조하기 위한 방법이 개시되어 있고, 이 방법은, 전도성 기판의 층을 형성하는 단계; 전도성 기판 상에 상관 전자 재료의 층을 형성하는 단계; 상관 전자 재료의 층 상에 전도성 오버레이의 층을 형성하는 단계; 및 전도성 기판, CEM층 및 전도성 오버레이를 포함하는 스택을 형성하도록, 층들을 패터닝하는 단계를 포함하고, 여기에서 패터닝하는 단계는 전도성 오버레이의 층 상에 하드 마스크를 형성하는 단계; 부분적으로 형성된 스택을 형성하도록, 전도성 오버레이의 층 및 상관 전자 재료의 층을 드라이 에칭하는 단계; 부분적으로 형성된 스택의 적어도 측벽들 위에 보호 폴리머의 코팅을 증착하는 단계; 및 전도성 기판의 층을 드라이 에칭하는 단계를 포함한다.

Description

CEM 디바이스의 제조를 위한 방법
본 발명은 CEM(상관 전자 재료) 디바이스의 제조를 위한 방법 및 이 방법에 의해 얻어진 CEM 디바이스를 포함하는 집적 회로에 관련된다.
전자 스위칭 디바이스들은 컴퓨터들, 디지털 카메라들, 셀룰러 전화들, 태블릿 디바이스들, 퍼스널 디지털 어시스턴트들 등과 같은 다양한 전자 디바이스 타입들에서 발견되며, 그들은 메모리 및/또는 로직 디바이스들로서 기능할 수 있다.
특정 전자 스위칭 디바이스가 이러한 기능에 적절한지의 여부를 고려할 때 설계자가 관심있는 요소들은 물리적 크기, 스토리지 밀도, 동작 전압들, 임피던스 범위들, 및/또는 전력 소비를 포함할 수 있다. 관심있는 다른 요소들은 제조의 비용, 제조의 용이성, 확장성 및/또는 신뢰성을 포함할 수 있다.
저전력 및/또는 고속도를 나타낼 수 있는 메모리 및/또는 로직 디바이스들을 향한 추진이 계속 증가하고 있는 것으로 나타나고 있다. 상관 전자 재료를 포함하는 스위칭 디바이스들이 이 추진의 최전선에 있고, 이는, 그들이 저전력 및/또는 고속도를 나타낼 뿐만 아니라 일반적으로 신뢰성 있고 쉽고 저렴하게 제조되기 때문이다.
본 발명은 개선된 CEM 디바이스 및 그 제조를 위한 방법을 기술한다. CEM 디바이스는, 특히, 스위칭 디바이스일 수 있다. CEM 스위칭 디바이스는, 메모리 컨트롤러들, 메모리 어레이들, 필터 회로들, 데이터 컨버터들, 광학 기기들, 위상 동기 루프 회로들, 마이크로파 및 밀리미터파 트랜시버들 등과 같은 광범위한 전자 회로 타입들과 함께 사용될 수 있는 메모리 및/또는 로직 디바이스들에서의 상관 전자 랜덤 액세스 메모리(CERAM)로서의 적용을 발견할 수 있다.
CEM 스위칭 디바이스는 다른 스위칭 디바이스들과 비교하여 빠른 전도체-절연체 전이를 나타낼 수 있고, 이는, 상 변화 메모리 디바이스들 및 저항 RAM 디바이스들에서 각각 발견되는 고체상태 구조 상 변화 또는 필라멘트들의 형성에 의해서가 아니라 스위칭이 전자 상관에 의해 야기되기 때문이다.
CEM 스위칭 디바이스의 빠른 전도체-절연체 전이는, 특히 상 변화 및 저항 RAM 디바이스들에서 각각 발견되는 용융/고화 또는 필라멘트 형성과 달리, 양자 역학적 현상에 대한 응답일 수 있다. 상대적 전도 상태와 상대적 절연 상태 사이(또는 제1 임피던스 상태와 제2 임피던스 상태 사이)의 CEM 스위칭 디바이스에서의 양자 역학적 전이는 여러 방식으로 발생할 수 있다.
하나의 태양에서, 상대적 절연성/고 임피던스 상태와 상대적 전도성/저 임피던스 상태 사이의 CEM의 양자 역학적 전이는 모트 전이(Mott transition)의 관점에서 이해될 수 있다.
본원에서 사용하는 모트 전이란 종래의 모트 전이(문헌에서는 순수 쿨롱으로서 기술됨)뿐만 아니라, 모트-유사 전이(쿨롱 상호작용이 쌍극자-코어 전하 상호작용과 같은 일부 다른 전자 상호작용에 의해 변형됨)를 말한다. 따라서, 모트 절연체라는 것은 니켈(II) 산화물과 같은 전하 이동(모트) 절연체를 포함하고, 여기서 쿨롱 상호작용 또는 스크리닝은 산소 밴드와의 하이브리드화를 통해 전하 이동 복합체에 의해 변형된다.
모트 전이에 따르면, 모트 전이 조건이 만족되면, 재료는 상대적 절연성/고 임피던스 상태로부터 상대적 전도성/저 임피던스 상태로 스위칭될 수 있다. 모트 기준은 (nc)1/3 a
Figure pct00001
0.26에 의해 정의될 수 있고, nc는 전자들의 농도를 나타내고, "a"는 Bohr 반경을 나타낸다. 임계 캐리어 농도가 달성되어, 모트 기준이 만족되면, 모트 전이가 발생한다고 믿어진다. 발생하는 모트 전이에 응답하여, CEM 디바이스의 상태는 상대적으로 고 저항/고 커패시턴스 상태(예를 들면, 절연성/고 임피던스 상태)로부터 상대적으로 저 저항/저 커패시턴스 상태(예를 들면, 전도성/저 임피던스 상태)로 변화된다.
또 다른 태양에서, 모트 전이는 전자들의 로컬화에 의해 제어될 수 있다. 예를 들면, 전자들과 같은 캐리어들이 로컬화되면, 캐리어들간의 강한 쿨롱 상호작용은 CEM의 밴드들을 분할하여 상대적 절연성 상태(상대적 고 임피던스)를 야기한다고 믿어진다. 전자들이 더 이상 로컬화되지 않으면, 약한 쿨롱 상호작용이 지배적일 수 있으며, 이는 밴드 분할의 제거를 야기할 수 있고, 이에 따라 상대적 고 임피던스 상태와는 실질적으로 다른 금속(전도성) 밴드(상대적으로 저임피던스 상태)를 야기한다.
상대적 절연성/고 임피던스 상태로부터 상대적 전도성/저 임피던스 상태로의 스위칭은 저항의 변화에 더하여 커패시턴스의 변화를 야기할 수 있다. 예를 들면, CEM 스위치는 가변 커패시턴스의 특성과 함께 가변 저항을 나타낼 수 있다. 환언하면, CEM 스위치의 임피던스 특성은 저항성 및 용량성 성분 모두를 포함할 수 있다. 예를 들면, 금속 상태에서, CEM 스위치는 제로에 접근할 수 있는 상대적으로 낮은 전계를 포함할 수 있고, 이에 따라 마찬가지로 제로에 접근할 수 있는 실질적으로 낮은 커패시턴스를 나타낼 수 있다.
마찬가지로, 결합 또는 상관 전자들의 고 밀도에 의해 야기될 수 있는 상대적 절연성/고 임피던스 상태에서, 외부 전계가 CEM을 관통할 수 있고, 이에 따라, CEM은 CEM 내에 저장된 추가적 전하들에 적어도 부분적으로 의거하여 고 커패시턴스를 나타낼 수 있다. 따라서, 예를 들면, CEM 스위치에서의 상대적 절연성/고 임피던스 상태로부터 상대적 전도성/저 임피던스 상태로의 전이로 인해, 저항 및 커패시턴스 모두가 변하게 될 수 있다.
CEM으로 형성되는 스위칭 디바이스는 디바이스를 포함하는 CEM의 대부분의 볼륨에서 모트 전이에 응답하여 임피던스 상태들의 스위칭을 나타낼 수 있다. CEM은, 특히 "벌크 스위치(bulk switch)"를 형성할 수 있다. 본원에서 사용하는 용어 "벌크 스위치"를 형성할 수 있다. 본원에서 사용되는 용어 "벌크 스위치"는, 예를 들면, 모트 전이에 응답하여 디바이스의 임피던스 상태를 스위칭하는 적어도 대부분의 볼륨의 CEM을 말한다. 예를 들면, 디바이스의 실질적으로 모든 CEM은, 모트 전이에 응답하여 상대적 절연성/고 임피던스 상태로부터 상대적 전도성/저 임피던스 상태로 또는 상대적 전도성/저 임피던스 상태로부터 상대적 절연성/고 임피던스 상태로 스위칭될 수 있다.
도 1b에 나타난 하나의 배치에서, CEM 스위칭 디바이스는 전도성 기판과 전도성 오버레이 사이에 샌드위치된 상관 전자 재료의 층(CEM층)을 포함할 수 있다. 이 배치에서, CEM 스위칭 디바이스는 메모리 저장 소자로서 동작할 수 있다. 다른 배치들에서, CEM 스위칭 디바이스는 전도성 기판 상에 마련된 CEM층 또는 전도성 오버레이가 마련된 CEM층을 포함할 수 있다. 이들 다른 배치들에서, 디바이스는 디바이스를 통한 전류의 흐름을 위해 제공되는 소스 및 드레인 영역들을 포함한다.
이제 도 1a를 참조하면, 스위칭 거동을 나타내는 CEM 스위칭 디바이스의 전류 밀도 대 전압 프로파일(100)이 나타나 있다. 적어도 부분적으로, CEM 디바이스의 단자에 인가된 전압들에 의거하여, 예를 들면, "쓰기 동작" 동안, CEM 디바이스는 상대적 저-임피던스 상태 또는 상대적으로 고-임피던스 상태로 놓일 수 있다. 예를 들면, 전압 Vset 및 전류 밀도 Jset의 인가는 CEM 스위칭 디바이스의 상대적 저-임피던스 메모리 상태로의 전이를 야기할 수 있다. 반대로, 전압 Vreset 및 전류 밀도 Jreset의 인가는 CEM 디바이스의 상대적으로 고-임피던스 메모리 상태로의 전이를 야기할 수 있다.
도 1a에 나타난 바와 같이, 레퍼런스 부호 110은, Vreset으로부터 Vset를 분리할 수 있는 전압 범위를 나타낸다. CEM 스위칭 디바이스를 고-임피던스 상태 또는 저-임피던스 상태로 놓은 후, CEM 스위칭 디바이스의 특정 상태가, (예를 들면, 판독 동작 동안) 전압 Vread의 인가 및 CEM 스위칭 디바이스의 단자들에서의 전류 또는 전류 밀도의 검출(예를 들면, 판독 윈도우(107) 이용)에 의해 검출될 수 있다.
도 1a에 따르면, 예를 들면, 충분한 바이어스가 인가되고(예를 들면, 밴드 분할 전위를 초과) 상술한 모트 조건이 만족되면(예를 들면, 주입된 전자 정공들이 예컨대 스위칭 영역에서의 전자들의 파퓰레이션에 필적하는 파퓰레이션임), 모트 전이에 응답하여, CEM 스위칭 디바이스는 상대적 저-임피던스 상태로부터 상대적으로 고-임피던스 상태로 스위칭될 수 있다. 이는 도 1a의 전압 대 전류 밀도 프로파일의 지점 108에 대응할 수 있다. 이 지점에서, 또는 적절하게 그 근방에서, 전자들은 스크리닝되지 않고 금속 이온 근방에 로컬화된다. 이 상관은 강한 전자-전자 상호작용 전위를 야기할 수 있고, 이는 밴드들을 분할하여 상대적 고-임피던스 재료를 형성할 수 있다.
CEM 스위칭 디바이스가 상대적으로 고-임피던스 상태를 포함할 경우, 전류는 전자 정공들의 수송에 의해 생성될 수 있다. 결과적으로, 임계 전압이 CEM 디바이스의 단자들에 걸쳐 인가될 경우, 전자들은 MIM(metal-insulator-metal) 디바이스의 전위 장벽을 넘어 MIM 다이오드 내에 주입될 수 있다. 특정 디바이스들에서, CEM 디바이스의 단자들에 걸쳐 인가된 임계 전위에서의 전자들의 임계 전류의 주입은, CEM 디바이스를 저-임피던스 상태로 두는 "세트" 동작을 행할 수 있다. 저-임피던스 상태에서, 전자들의 증가는 들어오는 전자들을 스크리닝하고 전자들의 로컬화를 제거하여, 밴드 분할 전위를 붕괴시키도록 동작할 수 있고, 이에 의해 저-임피던스 상태를 야기할 수 있다.
CEM 스위칭 디바이스에서의 전류는 외부 인가된 "컴플라이언스(compliance)" 조건에 의해 제어될 수 있고, "컴플라이언스" 조건은, 예를 들면 CEM 디바이스를 상대적 고-임피던스 상태로 두도록, 쓰기 동작 동안 제한될 수 있는 인가된 외부 전류에 적어도 부분적으로 의거하여 결정될 수 있다. 이 외부-인가된 컴플라이언스 전류는, 일부 디바이스들에서, CEM 디바이스를 상대적 고-임피던스 상태로 두는 후속 리셋 동작을 위한 전류 밀도의 조건을 세트할 수 있다. 도 1a의 특정 디바이스에 나타난 바와 같이, CEM 스위칭 디바이스를 상대적 저-임피던스 상태로 두도록, 지점 116에서 쓰기 동작 동안 인가된 전류 밀도 Jcomp는, 후속 쓰기 동작에서 CEM 디바이스를 고-임피던스 상태로 두기 위한 컴플라이언스 조건을 결정할 수 있다. 이어서, 도 1a에 나타난 바와 같이, CEM 디바이스는 지점 108에서 전압 Vreset에서의 전류 밀도 Jreset ≥ Jcomp의 인가에 의해 고-임피던스 상태로 놓일 수 있고, 여기에서 Jcomp는 외부 인가된다.
컴플라이언스는, 특히, 모트 전이를 위해 정공들에 의해 "포획"될 수 있는 CEM 스위칭 디바이스에서의 전자들의 수를 세트할 수 있다. 환언하면, CEM 디바이스를 상대적 저-임피던스 메모리 상태로 놓도록 쓰기 동작에서 인가되는 전류는, CEM 스위칭 디바이스의 상대적 고-임피던스 메모리 상태로의 후속 전이를 위해 CEM 디바이스에 주입되는 정공들의 수를 결정할 수 있다.
위에서 지적된 바와 같이, 지점 108에서 모트 전이에 응답하여 리셋 조건이 발생할 수 있다. 이러한 모트 전이는 전자들의 농도 n이 전자 정공들의 농도 p와 대략 같거나, 또는 적어도 그에 필적하게 되는 CEM 스위칭 디바이스에서의 조건을 야기할 수 있다. 이 조건은 다음과 같은 식 (1)에 따라 모델링될 수 있다:
Figure pct00002
여기에서 λTF는 토마스 페르미 스크리닝 길이에 대응하고, C는 상수이다.
도 1a에 나타난 전압 대 전류 밀도 프로파일의 영역 104에서의 전류 또는 전류 밀도가, CEM 스위칭 디바이스의 단자들에 걸쳐 인가되는 전압 신호로부터의 정공들의 주입에 응답하여 존재할 수 있다. 여기에서, 임계 전압 VMI가 CEM 디바이스의 단자들에 걸쳐 인가될 때, 정공들의 주입은 전류 IMI에서 저-임피던스 상태로부터 고-임피던스 상태로의 전이를 위한 모트 전이 기준을 만족할 수 있다. 이는 다음과 같은 식 (2)에 따라 모델링될 수 있다.
Figure pct00003
여기서 Q(VMI)는 주입된 전하(정공들 또는 전자들)에 대응하고 인가된 전압의 함수이다. 모트 전이를 가능하게 하는 전자들 및/또는 정공들의 주입은 밴드들간에서 임계 전압 VMI 및 임계 전류 IMI에 응답하여 발생할 수 있다. 식 (1)에 따른 식 (2)에서 IMI에 의해 주입된 정공들에 의해 모트 전이를 야기하도록 전자 농도 n을 전하 농도와 같게 함으로써, 이러한 임계 전압 VMI의 토마스 페르미 스크리닝 길이 λTF에 대한 의존성은 다음과 같은 식 (3)에 따라 모델링될 수 있다:
Figure pct00004
여기서 ACEM은 CEM 스위칭 디바이스의 단면적이고; Jreset(VMI)는, 임계 전압 VMI에서 CEM 스위칭 디바이스에 인가되는 CEM 스위칭 디바이스를 통한 전류 밀도를 나타낼 수 있고, 이것은 CEM 스위칭 디바이스를 상대적 고-임피던스 상태로 놓을 수 있다.
도 1b는 전도성 기판과 전도성 오버레이 사이에 샌드위치된 CEM층을 포함하는 CEM 스위칭 디바이스를 나타내고, 도 1c는 스위칭 디바이스에 대한 등가 회로의 개략도를 나타낸다.
상술한 바와 같이, CEM 스위칭 디바이스는 가변 저항 및 가변 커패시턴스 모두의 특성을 나타낼 수 있다. 환언하면, CEM 스위칭 디바이스는, 디바이스 단자들에 걸쳐 측정될 경우, 임피던스가 디바이스의 저항 및 커패시턴스 특성에 적어도 부분적으로 의존하는 가변 임피던스 디바이스로서 간주될 수 있다. 가변 임피던스 디바이스에 대한 등가 회로는 가변 커패시터와 병렬인 가변 저항과 같은 가변 저항을 포함할 수 있다. 물론, 가변 저항 및 가변 커패시터가 도 1c에 이산 컴포넌트들을 포함하는 것으로 나타났지만, 도시된 가변 임피던스 디바이스는 실질적으로 동질 CEM을 포함할 수 있다.
Figure pct00005
테이블 1 - 상관 전자 스위치 진리표
테이블 1은 도 1a의 디바이스와 같은 예시적 가변 임피던스 디바이스를 위한 예시적 진리표를 나타낸다. 테이블 1은, 도시된 바와 같은 가변 임피던스 디바이스의 저항은, CEM 스위칭 디바이스에 걸쳐 인가된 전압에 적어도 부분적으로 의존하는 함수로서, 저-임피던스 상태와 실질적으로 다른 고-임피던스 상태 사이에서 전이될 수 있음을 나타낸다. 저-임피던스 상태에서 나타나는 임피던스는, 예를 들면, 고-임피던스 상태에서 나타나는 임피던스보다 대략 10.0 - 100,000.0배 작은 범위에 있을 수 있다. 그러나, 저-임피던스 상태에서 나타나는 임피던스는 고-임피던스 상태에서 나타나는 임피던스보다 대략 5.0 내지 10.0배 작은 범위에 있을 수 있다. 또한, 테이블 1은, 도시된 디바이스와 같은 가변 임피던스 디바이스의 커패시턴스가, 예를 들면 대략 제로 또는 매우 작은 커패시턴스를 포함할 수 있는 저 커패시턴스 상태와 고 커패시턴스 상태(이는 적어도 부분적으로 CEM 스위칭 디바이스에 걸쳐 인가되는 전압의 함수임) 사이에서 전이될 수 있음을 나타낸다.
CEM 스위칭 디바이스는, 예를 들면, 모트 전이 기준을 만족하도록 충분한 양의 전자들의 주입을 통해 상대적으로 높은 임피던스 상태로부터 전이함으로써, 상대적 저-임피던스 메모리 상태로 놓일 수 있다. CEM 스위칭 디바이스를 상대적 저-임피던스 상태로 전이시킴에 있어, 충분한 전자들이 주입되고 CEM 디바이스의 단자들에 걸친 전위가 임계 스위칭 전위(예를 들면, Vset)를 극복하면, 주입된 전자들은 스크리닝을 개시할 수 있다. 상술한 바와 같이, 스크리닝은 이중 점유 전자들을 로컬화 해제하여 밴드 분할 전위를 붕괴시키도록 동작하고, 이에 의해 상대적 저-임피던스 상태를 야기할 수 있다.
특정 실시형태들에서, 저-임피던스 상태로부터 실질적으로 상이한 고-임피던스 상태로의 변화들과 같은 CEM 디바이스들의 임피던스 상태들의 변화들은, 예를 들면, NixOy(아래첨자들 "x" 및 "y"는 정수들을 포함함)를 포함하는 화합물들의 전자들의 "역 공여"에 의해 야기될 수 있다. 본원에서 용어가 사용되는 바와 같이, "역 공여"는 격자 구조(즉 리간드)의 인접한 분자에 의해 하나 이상의 전자들(즉 전자 밀도)을 전이 금속, 전이 금속 산화물, 또는 그 임의의 조합(즉 금속의 원자 오비탈)에 공급하는 것, 및 동시에 리간드/도펀트 상에서 비점유 반결합 오비탈에 금속 중심으로부터 전자 밀도를 공여하는 것을 말한다. 전자 역 공여 리간드는 카르보닐(CO), 니트로실(NO), 이소시아나이드(RNC, 여기에서 R은 H, C1-C6 알킬 또는 C6-C10-아릴임), 알켄(예를 들면, 에텐), 알킨(예를 들면, 에틴) 또는 트리알킬포스핀 또는 트리아릴포스핀(R3P, 여기에서 R은 H, C1-C6-알킬 또는 C6-C10-아릴임), 예를 들면 트리페닐포스핀(PPh3)과 같은 포스핀 등의 π-역-결합 리간드일 수 있다.
역 공여는 전이 금속, 전이 금속 화합물, 전이 금속 산화물, 또는 그 조합이, 인가된 전압의 영향 하에서 전기 전도에 유리한 이온화 상태를 유지하는 것을 허용할 수 있다. 예를 들면, 특정 실시형태들에서, CEM에서의 역 공여는 카르보닐(CO) 또는 질소 함유 도펀트, 예를 들면 암모니아(NH3), 에틸렌 디아민(C2H8N2), 또는 산질화물 계열(NxOy)의 멤버들의 사용에 응답하여 발생할 수 있고, 예를 들면 이것은, CEM이, 예를 들면 CEM을 포함하는 디바이스 또는 회로의 동작 동안, 전자들이 제어 가능하게 및 반전되게 니켈과 같은 전이 금속 또는 전이 금속 산화물의 전도대에 공여되는 특성을 나타내는 것을 허용할 수 있다. 역 공여는, 예를 들면 산화니켈 재료(예를 들면, NiO:CO 또는 NiO:NH3)에서 반전될 수 있고, 이에 의해 산화니켈 재료가 디바이스 동작 동안 고-임피던스 특성과 같은 실질적으로 상이한 임피던스 특성을 나타내도록 전환되게 할 수 있다.
따라서, 이 맥락에서, 전자 역 공여 재료는, 적어도 부분적으로, CEM의 전도대에의 및 그로부터의 전자들의 공여 및 전자 공여의 반전을 제어하도록 인가된 전압의 영향에 의거하여, 제1 임피던스 상태로부터 실질적으로 상이한 제2 임피던스 상태(예를 들면, 상대적으로 낮은 임피던스 상태로부터 상대적으로 높은 임피던스 상태로, 또는 그 반대)로의 스위칭과 같은 임피던스 스위칭 특성을 나타내는 재료를 말한다.
일부 실시형태에서, 역 공여에 의해, 니켈과 같은 전이 금속이, 예를 들면 2+의 산화 상태(예를 들면, NiO:CO 또는 NiO:NH3와 같은 재료에서의 Ni2+)에 놓이면, 전이 금속, 전이 금속 화합물, 또는 전이 금속 산화물을 포함하는 CEM 스위치는 저-임피던스 특성들을 나타낼 수 있다. 반대로, 니켈과 같은 전이 금속이, 예를 들면 1+ 또는 3+의 산화 상태에 놓이면, 전자 역 공여는 반전될 수 있다.
따라서, CEM 디바이스의 동작 동안, 역 공여는 "불균화(disproportionation)"로 될 수 있고, 이는 실질적으로 하기 식 (4)에 따라 실질적으로 동시 산화 및 환원 반응들을 포함할 수 있다:
2Ni2+ → Ni1+ + Ni3+ (4)
이 경우, 이러한 불균화는, 식 (4)에 나타난 바와 같이, Ni1+ + Ni3+로서의 니켈 이온들의 형성을 말하며, 이는, CEM 디바이스의 동작 동안, 예를 들면 상대적으로 고-임피던스 상태를 야기할 수 있다. 실시형태에서, 탄소 함유 리간드, 카르보닐(CO) 또는 암모니아 분자(NH3)와 같은 질소 함유 리간드와 같은 도펀트는, 식 (4)의 불균화 반응, 및 그 반전(실질적으로 하기 식 (5)에 따름)이 생기도록, CEM 디바이스의 동작 동안 전자들의 공유를 허용할 수 있다:
Ni1+ + Ni3+ → 2Ni2+ (5)
상술한 바와 같이, 식 (5)에 나타난 바와 같은 불균화 반응의 반전은 니켈 기반 CEM이 상대적 저-임피던스 상태로 되돌아가는 것을 허용한다.
실시형태들에서, 예를 들면 대략 0.1% 내지 10.0%의 원자 농도의 범위의 값들로부터 달라질 수 있는 NiO:CO 또는 NiO:NH3의 분자 농도에 의존하여, Vreset 및 Vset는, 도 1a에 나타난 바와 같이, 대략 Vset ≥ Vreset인 조건의 0.1V 내지 10.0V의 범위에서 달라질 수 있다. 예를 들면, 하나의 가능한 실시형태에서, 예를 들면, Vreset은 대략 0.1V 내지 1.0V 범위의 전압에서 발생할 수 있고, Vset은 대략 1.0V 내지 2.0V 범위의 전압에서 발생할 수 있다. 그러나, Vset 및 Vreset의 변동들은, NiO:CO 또는 NiO:NH3와 같은 전자 역 공여 재료 및 CEM 디바이스에 존재하는 다른 재료들의 원자 농도뿐만 아니라 다른 프로세스 변동들과 같은 다양한 요소들에 적어도 부분적으로 의거하여 발생할 수 있고, 주장되는 요지는 이 점으로 한정되지 않음에 유의해야 한다.
집적 회로로의 CEM 디바이스의 제조는 일반적으로 하나 이상의 임베드된 배선들을 갖는 실리카와 같은 절연 기판 상에 증착된 전도성 기판의 층, 상관 전자 재료의 층 및 전도성 오버레이의 층을 패터닝함에 의한 디바이스 층들의 형성으로 시작된다.
패터닝은, 스택 위에 실리카와 같은 절연 재료를 포함하는 커버층을 증착하고, 커버층을 패터닝하여 전도성 오버레이가 노출된 트렌치를 형성하고, 트렌치 내에 전도성 오버레이에 접촉하는 금속 배선을 증착함으로써, 집적 회로 내의 완전 통합으로 제조될 수 있는 증착된 층들로부터의 스택을 형성한다.
커버층의 패터닝은 또한 3차원 집적 회로에서 서로 다른 레벨의 트랜지스터들과 같은 다른 디바이스들간의 접촉을 가능하게 하는 추가적 금속 배선에 대한 추가적 트렌치 및 비아를 형성하는 단계를 포함할 수 있음에 유의한다.
전도성 기판, CEM층 및 전도성 오버레이의 재료들은 화학적으로 내성인 경향이 있어, 스택을 형성하기 위해 (웨트 에칭이 아닌) 드라이 에칭이 요구된다.
본원에서 사용되는 표현 "드라이 에칭"은, 노출면으로부터 재료의 일부분들을 제거하도록, 이온들(통상 플루오로탄소, 산소, 염소, 붕소 트리클로라이드와 같은 반응 가스들의 플라스마로부터 유래되고, 때때로 질소, 아르곤, 헬륨, 및 다른 가스가 추가됨)의 충격에 재료의 표면을 노출시킴에 의한 재료의 제거를 말한다.
드라이 에칭은 (수평 방향이 아닌) 수직 방향으로 전형적으로 재료를 제거하는데 사용되는 방향성(또는 이방성) 프로세스이다.
집적 회로에 대한 CEM 디바이스의 제조에서의 하나의 문제는 상관 전자 재료의 층의 드라이 에칭이 스택의 CEM층의 측벽들에서의 대미지로 이어질 수 있다는 것이다.
이 대미지는, 측벽에서의 CEM층의 도핑 또는 결정 구조를 방해하고 습기를 흡수할 수 있는 금속 오버레이 또는 부분적 결합 모이어티로 되게 나타난다. 어느 경우에나, 결과는, CEM층의 스위칭을 방해하고 그 성능을 저하시킬 수 있는 각각의 측벽에서의 전도성 오버레이와 전도성 기판 사이의 전도성 경로(이른바 "누설 채널")이다.
집적 회로에 대한 CEM 디바이스의 제조에서의 또 다른 문제는, 전도성 기판의 층의 드라이 에칭은 스택의 CEM층의 측벽들 상에의 전도성 기판의 재료의 스퍼터링으로 이어질 수 있다는 것이다.
이 스퍼터링은, CEM층의 스위칭을 방해하고 그 성능을 저하시킬 수 있는 CEM층의 각각의 측벽에서의 전도성 오버레이와 전도성 기판 사이의 전도성 경로를 생성한다.
본 발명은 이들 문제들 및 CEM층의 측벽들에서의 전도성 오버레이와 전도성 기판 사이의 원치 않는 전도성 경로들의 형성을 피하는 방법에 관한 것이다.
따라서, 본 발명은 CEM(상관 전자 재료) 디바이스의 집적 회로에의 통합을 위한 방법을 제공하고, 이 방법은,
글래스 또는 다른 기판 상에 전도성 기판의 층을 형성하는 단계;
전도성 기판의 층 상에 상관 전자 재료의 층을 형성하는 단계;
상관 전자 재료의 층 상에 전도성 오버레이의 층을 형성하는 단계; 및
전도성 기판, CEM층 및 전도성 오버레이를 포함하는 스택을 형성하도록, 층들을 패터닝하는 단계를 포함하고,
여기에서 패터닝하는 단계는,
전도성 오버레이의 층 상에 하드 마스크를 형성하는 단계;
부분적으로 형성된 스택을 형성하도록, 전도성 오버레이의 층 및 상관 전자 재료의 층을 드라이 에칭하는 단계;
부분적으로 형성된 스택의 적어도 측벽들 위에 보호 폴리머의 코팅을 증착하는 단계; 및
전도성 기판의 층을 드라이 에칭하는 단계를 포함한다.
하드 마스크는, 일반적으로 스택을 형성하는데 사용되는 드라이 에칭에 내성이 있지만 웨트 또는 다른 에칭에 민감한 실리카(SiO2) 또는 질화실리콘(Si3N4)과 같은 유전체 재료를 포함할 수 있다.
이것은, 예를 들면 전도성 오버레이의 층 상에 형성된 실리카 또는 질화실리콘층 상에 스피닝 또는 달리 증착된 포토레지스트를 이용하는 표준 리소그래피 프로세스에 의해 형성될 수 있다. 또는, 포토레지스트는, 실리카 또는 질화실리콘층 상에 증착된 반사방지층 및 평탄화층을 포함하는 스택 상에 스피닝 또는 달리 증착될 수 있다.
실시형태들에서, 방법은 부분적으로 형성된 스택의 전체 위에 보호 폴리머의 코팅을 증착하는 단계를 포함하고, 즉 보호 폴리머는 부분적으로 형성된 스택의 측벽들뿐만 아니라 전도성 기판의 층 및 하드 마스크의 상면들을 코팅한다.
방법은, 전도성 기판의 층 및 하드 마스크의 상면들로부터 보호 폴리머를 제거하도록, 보호 폴리머 코팅을 드라이 에칭하는 단계를 더 포함할 수 있다.
보호 폴리머 코팅의 이 드라이 에칭은 전도성 기판의 에칭에 대한 별개의 단계를 포함할 수 있다. 이것은, 전도성 기판의 층의 드라이 에칭에 사용되는 것과 비교하여, 다른 프로세스 조건 또는 동일한 프로세스 조건을 사용할 수 있다.
보호 폴리머는 드라이 에칭(예를 들면, 반응성 이온 에칭) 및 웨트 에칭에 민감한 임의의 유기 폴리머를 포함할 수 있다. 이는, 특히 플루오로탄소, 또는 하이드로플루오로탄소 폴리머, 예를 들면, 테트라플루오로에틸렌을 포함할 수 있다.
보호 폴리머의 코팅은 물리 기상 증착에 의해 또는 화학 기상 증착에 의해 형성될 수 있다. 일 실시형태에서, 보호 폴리머의 코팅은 식 CxHyFz(여기에서 x 및 z > 0 및 y ≥ 0임)의 가스를 이용하는 플루오로탄소 또는 하이드로플루오로탄소 폴리머의 화학 기상 증착에 의해 형성된다.
방법은 전도성 기판의 층의 드라이 에칭 후에 스택의 측벽들로부터 보호 폴리머의 코팅을 제거하는 단계를 더 포함할 수 있다. 제거는, 스택을 웨트 클리닝함으로써, 예를 들면 희석된 불산(DHF)의 용액에 침지함으로써 수행될 수 있다.
웨트 클리닝이 일반적으로 보호 폴리머 코팅을 위해 선택되지만, 이것은 또한 상관 전자 재료를 에칭할 수 있다. 따라서, 유리하게, 이 방법은, 상관 전자 재료의 층의 드라이 에칭 동안 발생된 일부 대미지를 제거하도록, CEM층의 측벽들에서의 상관 전자 재료의 일부를 에칭하는 것을 더 포함할 수 있다.
스택의 CEM층의 측벽들에서의 상관 전자 재료의 일부분의 제거는 CEM층 내로 약 1nm 내지 약 10nm 범위로 연장되는 CEM층 내의 인덴트(indent) 또는 오목부를 제공할 수 있다. 인덴트 또는 오목부는 또한 CEM층 둘레 및 CEM층의 두께 전체에 걸쳐 연장될 수 있다.
물론, 방법은 스택으로부터 하드 마스크를 제거하는 단계를 더 포함할 수 있다. 제거는 절연 재료의 커버층을 형성하기에 앞서 또는 커버층에서의 트렌치의 에칭과 동시에 수행될 수 있다.
방법은 또한 스택 위에 실리카와 같은 절연 재료를 포함하는 커버층을 증착하는 단계, 및 전도성 오버레이(적어도 일부)가 돌출하는 커버층에 트렌치를 형성하도록 커버층을 패터닝하는 단계를 포함할 수 있다.
방법은 전도성 오버레이 및 트렌치의 적어도 내벽들 위에 금속 장벽층을 증착하는 단계를 더 포함할 수 있다. 금속 장벽층은 금속 배선으로부터 커버 플레이트 및 디바이스에의 금속 이온의 마이그레이션을 방지한다. 또한 주변 또는 커버층으로부터 스택으로의 습기의 유입을 방지한다. 금속 장벽층은, 특히 질화탄탈륨(TaN), 질화티타늄(TiN), 코발트(Co), 루테늄(Ru) 및 탄탈륨(Ta) 중 하나 이상을 포함할 수 있다.
방법은 커버층의 증착에 앞서 스택 위에 습기 장벽층을 증착하는 단계를 더 포함할 수 있다. 예를 들면 질화실리콘(Si3N4), 실리콘 탄소 질화물(SiCN) 또는 탄화실리콘을 포함할 수 있는 습기 장벽층은, 예를 들면, 주변으로부터 또는 커버층의 에칭으로부터, 제조된 디바이스의 측벽들에의 습기의 유입을 방지한다.
습기 장벽층은, 커버층에서 트렌치가 에칭될 경우, 전도성 오버레이의 상면(및 측벽들의 일부)으로부터 에칭 제거됨에 유의한다.
방법은, 트렌치의 대부분을 채우도록, 금속 배선을 증착하는 단계를 더 포함할 수 있다. 금속 배선은 알루미늄, 코발트, 루테늄, 텅스텐 또는 구리를 포함할 수 있다.
전도성 오버레이의 층, 상관 전자 재료의 층 및 전도성 기판의 층의 형성은 임의의 적절한 물리 기상 증착 또는 화학 기상 증착을 포함할 수 있다. 실시형태들에서, 적어도 CEM층의 형성은 화학 기상 증착 및, 특히, 원자층 증착을 포함한다.
실시형태들에서, 전도성 오버레이 및/또는 전도성 기판은 전도성 금속 질화물을 포함하는 메이저(벌크) 층 및 귀금속 또는 전도성 금속 산화물을 포함하는 마이너 층을 포함한다.
따라서, 전도성 기판의 층의 형성은 금속 질화물의 제1 층을 증착하는 단계 및 제1 층 상에 귀금속 또는 다른 전도성 재료의 제2 층을 증착하는 단계를 포함한다. 또한 전도성 오버레이의 형성은 귀금속 또는 다른 전도성 재료의 제1 층을 증착하는 단계 및 제1 층 상에 금속 질화물의 제2 층을 증착하는 단계를 포함할 수 있다.
금속 질화물은 질화티타늄, 질화탄탈륨, 및 질화텅스텐 중 하나 이상을 포함할 수 있다. 귀금속 또는 다른 전도성 재료는 백금, 티타늄, 구리, 알루미늄, 코발트, 니켈, 텅스텐, 코발트 실리사이드, 산화루테늄, 크롬, 금, 팔라듐, 인듐 주석 산화물, 탄탈륨, 은, 이리듐, 산화이리듐 또는 그 임의의 조합을 포함할 수 있다.
전도성 기판의 층의 형성은 하부 유전체 재료 상에 제공된 실리카와 같은 절연 기판 상일 수 있다. 기판은 전도성 기판을 유전체 재료에 제공된 구리, 텅스텐, 루테늄, 코발트 또는 알루미늄 배선과 접촉하기 위한 비아를 포함할 수 있다.
일 실시형태에서, 기판은 (낮은 k) 유전체 재료 상에 제공된 플루오로실리케이트 글래스(FSG) 플레이트를 포함한다. 기판은 디바이스의 전도성 기판을 글래스(FSG) 플레이트를 통해 유전체 재료에 임베드된 구리 배선과 접촉하기 위한 비아를 포함한다.
실시형태들에서, 방법은 니켈, 코발트, 철, 이트륨 또는 이테르븀과 같은 d- 또는 f-블록 원소(특히 불완전한 d- 또는 f-블록 쉘을 나타내는 것)의 도핑된 금속 화합물을 포함하는 상관 전자 재료의 층을 형성하는 단계를 포함할 수 있다. 이것은 d- 또는 f-블록 원소의 산화물, 및 특히 산화니켈, 산화코발트, 산화하프늄, 산화철 또는 산화물과 같은 전이 금속 산화물(TMO) 또는 산화이트륨과 같은 희토류 원소를 포함하는 CEM층을 형성하는 단계를 포함할 수 있다.
방법은 택일적으로 d- 및/또는 f-블록 원소들의 복합(또는 "혼합") 산화물, 예를 들면, 페로브스카이트로서, 예로서 크롬 도핑된 스트론튬 티타네이트, 란타넘 티타네이트, 프라세오디뮴 칼슘 망가네이트 또는 프라세오디뮴 란타넘 망가네이트 또는 복합 산화물 또는 희토류 원소 및 전이 금속, 예로서 이트륨 티타늄 산화물 또는 이테르븀 티타늄 산화물을 포함하는 상관 전자 재료의 층을 형성하는 단계를 포함할 수 있다.
실시형태들에서, 상관 전자 재료의 금속 화합물은 일반식 AB:Lx(예를 들면, NiO:CO)일 수 있고, 여기에서 AB는, 예를 들면, 전이 금속 산화물과 같은 전이 금속 화합물을 나타내고, Lx는 금속에 대한 외인성 리간드를 나타내고, x는 전이 금속 또는 전이 금속 화합물의 하나의 유닛에 대한 리간드의 유닛들의 수를 지시한다. 임의의 특정 리간드 및 전이 금속 산화물과의 리간드의 임의의 특정 조합에 대한 x의 값은 원자가들의 균형을 맞춤으로써 간단히 결정될 수 있다.
실시형태들에서, 방법은 NiO:Lx와 같은 도핑된 산화니켈을 포함하는 CEM층을 형성할 수 있고, 여기에서 역 공여 리간드를 포함하는 도펀트는 카르보닐(CO), 시아노(CN-), 에틸렌디아민(C2H8N2), 1, 10-페난트롤린(C12H8N2), 비피리딘(C10H8N2), 피리딘(C5H5N), 아세토니트릴(CH3CN)과 같은 형태 CaHbNdOf(여기에서 a ≥ 1, 및 b, d 및 f ≥ 0) 및 티오시아네이트(NCS-)와 같은 시아노설파나이드의 분자를 포함한다.
상관 전자 재료의 층의 형성은, 특히, 일산화탄소(CO)와 같은 가스 산화물의 분위기에서 전이 금속 화합물, 예를 들면 전이 금속 산화물의 반응성 스퍼터링과 같은 물리 기상 증착을 사용할 수 있다.
상관 전자 재료의 층의 형성은 특히 전이 금속 화합물, 예를 들면 전이 금속 산화물의 원자층 증착(ALD)과 같은 화학 기상 증착을 포함할 수 있다.
원자층 증착은 하기 식 (6)에 따라 별개의 전구체 분자 AX 및 BY를 이용해서 상관 전자 재료의 층을 형성할 수 있다:
AX(가스)+ BY(가스) = AB(고체) + XY(가스) (6)
여기서 식 (4)의 "A"는 전이 금속에 대응하고, "AB"는 전이 금속 산화물과 같은 전이 금속 화합물에 대응한다.
식 (4)의 "X"는, 아미디네이트(AMD), 사이클로펜타디에닐(Cp), 비스(에틸사이클로펜타디에닐)((EtCp)2), 비스(펜타메틸사이클로펜타디에닐)(C5(CH3)5)2비스(2,2,6,6-테트라메틸헵탄-3,5-디오나토)((thd)2), 아세틸아세토나토(acac), 비스(메틸사이클로펜타디에닐)((MeCp)2), 디메틸글리옥시마토(dmg)2, (apo)2(여기에서, apo는 2-아미노-펜트-2-엔-4-오나토임), (dmamb)2(여기에서, dmamb는 1-디메틸아미노-2-메틸-2-부탄올라토임), (dmamp)2(여기에서, dmamp는 1-디메틸아미노-2-메틸-2-프로판올라토임)와 같은 유기 또는 다른 리간드 중 하나 이상을 포함할 수 있다.
적절한 전구체 분자 AX는 하나 이상의 이들 리간드들을 단독으로 또는 다른 리간드들과 함께 조합하여 갖는 전이 금속들의 유기금속 화합물들을 포함한다.
따라서, 일부 실시형태에서, 니켈계 전구체 AX(NiX)는, 예를 들면, 니켈 아미디네이트(Ni(AMD)), 비스(사이클로펜타디에닐)니켈(Ni(Cp)2), 니켈 아세토아세토네이트(Ni(acac)2), 니켈 디메틸글리옥시메이트(Ni(dmg)2), 비스(에틸사이클로펜타디에닐)니켈(Ni(EtCp)2), 비스(메틸사이클로펜타디에닐)니켈(Ni(CH3C5H4)2), 비스(펜타메틸사이클로펜타디에닐)니켈(Ni(C5(CH3)5)2), 니켈 2-아미노-펜트-2-엔-4-아나토(Ni(apo)2), Ni(dmamb)2(여기에서, dmamb는 1-디메틸아미노-2-메틸-2-부탄올라토임), Ni(dmamp)2(여기에서, dmamp는 1-디메틸아미노-2-메틸-2-프로판올라토임)를 포함할 수 있다.
식 (4)에서의 전구체 "BY"는 가스 산화물(옥시던트로서), 예를 들면 물(H2O), 산소(O2), 오존(O3), 산화질소(NO), 아산화질소(N2O), 과산화수소(H2O2) 또는 플라스마-형성 산소 라디칼(O·)을 포함할 수 있다.
본 발명은 또한 전도성 기판, CEM층 및 전도성 오버레이를 포함하는 CEM(상관 전자 재료) 디바이스를 제공하고, 여기에서 CEM층은 전도성 기판 및 전도성 오버레이의 측벽들과 비교하여 적어도 부분적으로 오목부를 갖는 측벽들을 갖는다.
본 발명은 또한 전도성 기판, CEM층 및 전도성 오버레이를 포함하는 CEM 디바이스를 포함하는 집적 회로를 제공하고, 여기에서 디바이스가 커버층의 상부 금속 배선과 기판의 하부 금속 배선 사이에 제공되고, 상부 금속 배선과 전도성 오버레이는 트렌치 콘택트를 갖고, 여기에서 CEM층은 (전도성 기판 및 전도성 오버레이의 측벽들과 비교하여) 적어도 부분적으로 오목부를 갖는 측벽들을 갖는다.
본 발명은 또한 전도성 기판, CEM층 및 전도성 오버레이를 포함하는 CEM 디바이스를 갖는 집적 회로를 포함하는 전자 디바이스를 제공하고, 여기에서 디바이스가 커버층의 상부 금속 배선과 기판의 하부 금속 배선 사이에 제공되고, 상부 금속 배선과 전도성 오버레이는 트렌치 콘택트를 갖고, 여기에서 CEM층은 (전도성 기판 및 전도성 오버레이의 측벽들과 비교하여) 적어도 부분적으로 오목부를 갖는 측벽들을 갖는다.
CEM 디바이스, 집적 회로 및 전자 디바이스에서의 실시형태들이 본 발명의 방법의 실시형태들의 기재로부터 명백해질 것이다.
특히, CEM층은 전도성 기판과 전도성 오버레이 사이에 개재될 수 있음에 유의한다. 오목부는 안쪽으로 약 1nm 내지 약 10nm 범위로 연장된다. 이것은 CEM층 둘레으로 연장되고 CEM층의 두께의 거의 전체에 걸쳐 있을 수 있다. 습기 장벽층은 전도성 기판의 측벽들 및 CEM층의 측벽들(오목부의 내벽들을 포함)의 거의 전체 상에 및 전도성 오버레이의 측벽들 상의 아래에서 트렌치 콘택트까지 제공될 수 있다.
도 1a는 CEM 스위칭 디바이스의 전류 밀도 대 전압 프로파일의 개략도.
도 1b는 도 1a의 CEM 스위칭 디바이스의 개략도.
도 1c는 스위칭 디바이스에 대한 등가 회로의 개략도.
도 2a 및 2b는, CEM 스위칭 디바이스에 대한 스택을 형성하도록, 전도성 기판의 층, 상관 전자 재료의 층 및 전도성 오버레이의 층의 드라이 에칭을 나타내는 개략도.
도 3a 및 3b는 CEM 스위칭 디바이스에 대한 스택을 형성하기 위한 드라이 에칭 동안 CEM층의 측벽들에서 발생할 수 있는 대미지를 나타내는 개략도.
도 4a 및 4b는 CEM 스위칭 디바이스에 대한 스택을 형성하기 위한 드라이 에칭 동안 발생할 수 있는 CEM층의 측벽들 상에의 전도성 기판의 스퍼터링을 나타내는 개략도.
도 5a, 5b, 5c, 5d, 5e 및 5f는 본 발명의 방법의 일 실시형태를 나타내는 개략도.
도 6은 도 5a, 5b, 5c, 5d, 5e 및 5f의 실시형태를 나타내는 흐름도.
이하, 본 발명에 따른 방법, CEM 디바이스 및 집적 회로가 다음의 비제한적인 실시형태들 및 첨부 도면과 관련하여 보다 상세히 기술될 것이다.
이제 도 2a 및 2b를 참조하면, CEM 스위칭 디바이스를 위한 전도성 오버레이(280), CEM층(270) 및 전도성 기판(260)을 포함하는 일반적으로 지시된 스택(250)을 형성하도록, 일반적으로 전도성 기판의 층(202), 상관 전자 재료의 층(204) 및 전도성 오버레이의 층(206)을 드라이 에칭하는 방식이 나타나 있다.
CEM층(270)은 상술한 도핑된 산화니켈 NiO:C를 포함할 수 있다. 전도성 기판(260) 및 전도층(280)은 각각 질화탄탈륨(TaN)을 포함하는 제1 (벌크)층 및 이리듐(도시 생략)을 포함하는 제2 층(라이너)을 포함할 수 있다. 전도성 오버레이(280) 및 전도성 기판(260) 양쪽의 이리듐층은 CEM층(270)에 접촉한다.
이제 도 2a를 참조하면, 이들 층들은 구리 배선(212)이 제공된 기판(210) 상에 배치된 (FSG) 글래스(SiO2) 플레이트(208) 상에 제공된다. 기판(210)은 (FSG) 글래스(SiO2) 또는 낮은 k SiCOH 유전체를 포함할 수 있다. 질화실리콘 장벽층(214)이 기판(210)과 글래스 플레이트(208) 사이에 제공된다. 글래스 플레이트(208) 및 장벽층(214)은 전도성 기판(202)과 구리 배선(212) 사이에 접촉을 제공하는 비아(216)를 포함한다.
실리카 또는 질화실리콘의 층을 포함하는 하드 마스크(218)가 전도성 오버레이(202) 상에 제공된다. 포지티브 또는 네거티브 포토레지스트를 이용하는 표준 포토리소그래피 프로세스 및 드라이 에칭에 의해 패터닝될 수 있는 하드 마스크(218)는 (사다리꼴) CEM 스위칭 디바이스의 측면 치수들을 획정한다.
이제 도 2b를 참조하면, 드라이 에칭(예를 들면, 반응성 이온 에칭 또는 깊은 반응성 이온 에칭)으로 인해 디바이스의 집적 회로에의 통합에 준비된 스택(250)으로 된다.
통합은, 예를 들면, 절연 재료, 예를 들면, 실리카를 포함하는 커버층의 증착, 디바이스의 전도성 오버레이를 노출하는 커버층의 트렌치의 에칭 및 디바이스의 전도성 오버레이에 접촉하고 트렌치를 채우도록 트렌치 내의 배선의 증착을 포함할 수 있다.
통합은 또한 트렌치의 에칭에 앞서 스택(250) 위의, 예를 들면 질화실리콘(Si3N4)의 습기 장벽층(도시 생략)의 증착을 포함할 수 있다. 트렌치의 에칭 동안 하드 마스크로 다시 에칭되는 습기 장벽층은, 디바이스(도시 생략)에의 습기의 유입에 대해 스택의 측벽들을 봉지 및 밀봉한다.
이것은, 금속 배선의 증착에 앞서 트렌치 내에 및 전도성 오버레이 위에 금속 장벽층, 예를 들면, 질화티타늄 또는 질화탄탈륨을 증착하는 것을 더 포함할 수 있다. 이 금속 장벽층은 금속의 디바이스에의 마이그레이션을 방지한다(또한 디바이스에의 습기의 유입에 대해 스택을 밀봉하도록 작용한다).
도 3a 및 3b는 일반적으로 상관 전자 재료의 층(204)의 드라이 에칭 동안 CEM층(270)의 측벽들에서의 대미지(D)의 발생을 나타내는 방식을 나타낸다.
이제 도 3a를 참조하면, 수직 방향의 상관 전자 재료의 제거와 함께 CEM층(204)의 드라이 에칭은, 수평 방향으로 상관 전자 재료에 대미지를 주지만 제거하지 않은 컴포넌트를 갖게 한다.
이제 도 3b를 참조하면, 이 대미지는 측벽에서의 CEM층(270)의 결정 구조 또는 도핑을 방해하여, 습기를 흡수할 수 있거나 및/또는 CEM층의 금속화를 야기할 수 있는 결합 모이어티를 부분적으로 생성할 수 있다. 어느 경우에나, 대미지는 CEM층(270)의 스위칭을 방해하고 그 성능을 저하시키는 전도성 오버레이(280)와 전도성 기판(260) 사이의 전도성 경로(해시 라인들; 이른바 "누설 채널")를 제공할 수 있다.
도 4a 및 4b는 일반적으로 전도성 기판의 층(202)의 드라이 에칭 동안 CEM층(270)의 측벽들에의 (적어도 이리듐의) 스퍼터링 SP의 발생을 나타내는 방식을 나타낸다. 여기에는 도시하지 않았지만, CEM층(270)은 상술한 바와 같이 그 측벽들에서 대미지(D)를 받은 CEM층(270)일 수 있음에 유의한다.
이제 도 4a를 참조하면, 전도성 기판의 층(202)의 드라이 에칭은 글래스 플레이트(208)로부터의 제거로 되지만, (적어도 이리듐의) 대부분은 부품 형성 스택(250')의 측벽들 및, 특히 CEM층(270)의 측벽들에서 트랩된다.
이제 도 4b를 참조하면, CEM층(270)의 측벽들에 트랩된 재료(적어도 이리듐)는 전도성 오버레이(280)와 전도성 기판(260) 사이의 CEM층(270)의 측벽에서의 스택(250)의 전도성 경로로 될 수 있고, 이것은 또한 디바이스의 스위칭을 방해하고 그 성능을 저하시킬 수 있다.
이제 도 5a, 5b, 5c, 5d, 5e 및 5f를 참조하면, 본 발명의 방법의 일 실시형태는, 상관 전자 재료의 층(204)이 제거된 후에 드라이 에칭이 중지되고 부품 형성 스택(250')(및 전도성 기판의 층(202)) 위에 보호 폴리머 코팅(220)이 제공되는 것을 제공한다.
이제 도 5a를 참조하면, 드라이 에칭의 중지는 전도성 오버레이(280) 및 CEM층(270)과 비교하여 상당히 온전한 전도성 기판의 층(202)을 남긴다. 여기에서 CEM층(270)은 상술한 측벽들에서 대미지(D)를 받은 CEM층으로서 나타나 있음에 유의한다.
드라이 에칭 동안 에칭 챔버(도시 생략)에 의해 생성되는 에칭 트레이스 데이터가 모니터링되어, 데이터가 니켈 기반 신호의 감쇠를 나타낼 경우 드라이 에칭이 중지될 수 있다. 니켈 기반 신호의 감쇠는 상관 전자 재료의 층(204)이 에칭 관통되고 전도성 기판의 층(202)이 노출되었음을 지시한다.
이제 도 5b를 참조하면, 드라이 에칭이 중지된 후에, 부품 형성 스택(250')의 전체가 보호 폴리머로 코팅된다. 보호 폴리머(220)의 코팅이 에칭 챔버 내에서 발생하는 폴리머 증착 프로세스에 의해 제공될 수 있다(즉 인시튜(in-situ) 프로세스). 보호 폴리머(220)의 코팅은 부품 형성 스택(250')의 측벽들뿐만 아니라 하드 마스크(218) 및 전도성 기판의 층(202)의 상면들을 덮는다.
이제 도 5c를 참조하면, 폴리머 증착 이후, 부품 형성 스택(250')의 측벽들이 아닌 하드 마스크(218) 및 전도성 기판의 층(202)의 상면들로부터 보호 폴리머(220)의 코팅을 제거하도록, 드라이 에칭이 재개된다.
드라이 에칭은, 전도성 기판의 층(202)(또는 상관 전자 재료의 층(204) 또는 전도성 오버레이의 층(206))을 드라이 에칭하는 단계에 사용되는 것과 비교하여, 동일한 프로세스 조건 또는 다른 프로세스 조건을 채용할 수 있음에 유의한다.
이제 도 5d 및 5e를 참조하면, 전도성 기판의 층의 드라이 에칭은 글래스 플레이트(208)로부터 해당 제거로 되지만, 스택(250)의 측벽들에서의 전도성 기판의 층(202)으로부터의 재료(예를 들면, 적어도 이리듐)의 트랩핑은 보호 폴리머 코팅(220) 상에서 발생한다.
이제 도 5f를 참조하면, 드라이 에칭이 중지된 후에, 보호 폴리머(220)의 코팅이, 예를 들면 웨트 클리닝에 의해 스택(250)의 측벽들로부터 제거된다. (전도성 기판의 층으로부터의 재료(적어도 이리듐)로 오염되는) 보호 폴리머(220)의 코팅의 제거는 전도성 기판의 재료(적어도 이리듐)가 거의 없는 CEM층(270)에서의 측벽들로 되게 한다.
동일한 웨트 클리닝 또는 별개의 웨트 클리닝이 CEM층(270)의 측벽들에서 상관 전자 재료를 제거하는데 사용될 수 있음에 유의한다. 이 웨트 클리닝은 CEM층(204)의 드라이 에칭 동안 손상된 상관 전자 재료를 제거할 수 있다. 이것은, 특히 CEM층(270)의 각각의 측벽에서 1 내지 10nm 범위로 내부 연장되도록 상관 전자 재료를 제거하여, 깨끗하고 비손상된 측벽을 남길 수 있다.
디바이스의 집적 회로에의 통합의 프로세스는 절연 재료, 예를 들면, 실리카를 포함하는 커버층의 증착 및 디바이스의 전도성 오버레이를 노출하는 커버층에서의 트렌치의 에칭으로 계속될 수 있다.
금속 배선은, 디바이스의 전도성 오버레이에 접촉하고 트렌치를 채우도록, 예를 들면 전해도금에 의해 트렌치 내에 증착된다.
절연 재료의 커버층은 하드 마스크(218), 및 커버층에서의 트렌치의 에칭 동안 스택으로부터 제거된 하드 마스크(218) 위에 증착될 수 있음에 유의한다.
또한, 일체형 디바이스는 디바이스의 전도성 오버레이(280) 및 전도성 기판(260)으로부터 약간 오목하게 형성된 CEM층(270)을 특징으로 함에 유의한다.
도 6은 본 발명의 일 실시형태에 따른 CEM 디바이스의 통합과 관련된 단계들을 특별히 강조하는 흐름도이다.
알 수 있는 바와 같이, (전도성 오버레이(206)의 층 및) 상관 전자 재료(204)의 드라이 에칭은, 에칭 트레이스가 CEM층(270)에 대한 금속 이온 특성(예를 들면, 니켈)의 양의 고갈을 시그널링할 경우, 중지된다. 니켈 이온의 양의 고갈은 전도성 기판의 층(202)에 도달했음을 지시한다. 드라이 에칭이 중지된 후에, 보호 유기 폴리머(220)의 코팅이 부품 형성 스택(250') 위에 증착되고, 전도성 기판의 층(202)이 다시 노출될 때까지 드라이 에칭이 재개된다(또는 또 다른 에칭 프로세스 또는 프로세스 조건이 사용된다). 드라이 에칭은, 글래스 플레이트(208)에 도달할 때까지, 재개된다. 드라이 에칭의 중지 후에, 폴리머 코팅(220)(금속(이리듐) 잔류물을 포함함)이 웨트 클리닝을 이용하여 스택(250)으로부터 제거된다.
예를 들면, 절연 재료, 예를 들면, 실리카를 포함하는 커버층을 증착하고, 디바이스의 전도성 오버레이를 노출하도록 커버층에서 트렌치를 에칭하고, 디바이스의 전도성 오버레이에 접촉하고 트렌치를 채우도록 트렌치 내에 금속 배선을 증착함으로써, 통합은 계속될 수 있다.
통합은 또한, 예를 들면 트렌치의 에칭에 앞서 스택(250) 위에 질화실리콘(Si3N4)의 습기 장벽층(도시 생략)을 증착하는 것을 포함할 수 있다.
이것은, 금속 배선의 증착에 앞서, 트렌치 내에 및 전도성 오버레이 위에 금속 장벽층, 예를 들면 질화티타늄 또는 질화탄탈륨을 증착하는 것을 더 포함할 수 있다.

Claims (18)

  1. CEM(상관 전자 재료) 디바이스의 제조를 위한 방법으로서,
    전도성 기판의 층을 형성하는 단계;
    상기 전도성 기판의 층 상에 상관 전자 재료의 층을 형성하는 단계;
    상기 상관 전자 재료의 층 상에 전도성 오버레이의 층을 형성하는 단계; 및
    전도성 기판, CEM층 및 전도성 오버레이를 포함하는 스택을 형성하도록, 상기 층들을 패터닝하는 단계를 포함하고,
    상기 패터닝하는 단계는,
    상기 전도성 오버레이의 층 상에 하드 마스크를 형성하는 단계;
    부분적으로 형성된 스택을 형성하도록, 상기 전도성 오버레이의 층 및 상기 상관 전자 재료의 층을 드라이 에칭하는 단계;
    상기 부분적으로 형성된 스택의 적어도 측벽들 위에 보호 폴리머의 코팅을 증착하는 단계; 및
    상기 전도성 기판의 층을 드라이 에칭하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 부분적으로 형성된 스택의 전체 위에 보호 폴리머의 코팅을 증착하는 단계를 포함하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 보호 폴리머의 코팅으로서 플루오로탄소 또는 하이드로플루오로탄소를 증착하는 단계를 포함하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전도성 기판 및 상기 하드 마스크의 상면들로부터 상기 보호 폴리머의 코팅을 제거하는 단계를 더 포함하는 방법.
  5. 제4항에 있어서,
    상기 CEM층의 측벽들에서의 대미지를 제거하도록, 상기 스택에서의 CEM층의 측벽들로부터 상기 상관 전자 재료를 에칭하는 단계를 더 포함하는 방법.
  6. 제5항에 있어서,
    상기 스택에서의 CEM층의 측벽들로부터의 상관 전자 재료의 에칭은 상기 CEM층에 1nm 내지 10nm 인덴트(indent)를 형성하는 방법.
  7. 제4항에 있어서,
    상기 보호 폴리머의 코팅의 제거 및 상기 스택의 측벽들로부터의 CEM의 에칭이 단일 단계로서 수행되는 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    미리 정해진 기간의 경과를 모니터링함으로써, 상기 전도성 오버레이의 층 및 상기 상관 전자 재료의 층의 드라이 에칭의 완료가 결정되는 방법.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    에칭 트레이스(trace) 데이터에서 니켈 이온의 고갈을 모니터링함으로써, 상기 전도성 오버레이의 층 및 상기 상관 전자 재료의 층의 드라이 에칭의 완료가 결정되는 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 보호 폴리머의 코팅의 증착 및 상기 전도성 기판의 층의 드라이 에칭이 단일 에칭 챔버에서 수행되는 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 전도성 기판의 층의 형성은 상기 전도성 기판 및 금속 배선에 접촉하는 비아를 포함하는 절연 기판 위에서 이루어지는 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 스택의 커버층을 증착하는 단계, 및 상기 커버층에서 트렌치를 형성하고 상기 전도성 오버레이의 적어도 일부를 노출하도록 상기 커버층을 패터닝하는 단계를 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 커버층의 증착에 앞서 상기 스택 위에 습기 장벽층을 증착하는 단계를 더 포함하는 방법.
  14. 제12항 또는 제13항에 있어서,
    상기 노출된 전도성 오버레이 및 상기 트렌치의 적어도 내벽들 위에 금속 장벽층을 증착하는 단계를 더 포함하는 방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 트렌치의 대부분을 채우도록, 상기 전도성 오버레이 및 장벽층 위에 금속 배선을 증착하는 단계를 더 포함하는 방법.
  16. 전도성 기판, CEM층 및 전도성 오버레이를 포함하는 CEM(상관 전자 재료) 디바이스로서,
    상기 CEM층은 적어도 부분적으로 오목부를 갖는 측벽들을 갖는 CEM 디바이스.
  17. 전도성 기판, CEM층 및 전도성 오버레이를 포함하는 CEM 디바이스를 포함하는 집적 회로로서,
    상기 디바이스는 커버층의 상부 금속 배선과 기판의 하부 금속 배선 사이에 제공되고, 상기 상부 금속 배선과 상기 전도성 오버레이는 트렌치 콘택트를 갖고, 상기 CEM층은 적어도 부분적으로 오목부를 갖는 측벽들을 갖는 집적 회로.
  18. 전도성 기판, CEM층 및 전도성 오버레이를 포함하는 CEM 디바이스를 갖는 집적 회로를 포함하는 전자 디바이스로서,
    상기 디바이스는 커버층의 상부 금속 배선과 기판의 하부 금속 배선 사이에 제공되고, 상기 상부 금속 배선과 상기 전도성 오버레이는 트렌치 콘택트를 갖고, 상기 CEM층은, 상기 전도성 기판 및 상기 전도성 오버레이의 측벽들과 비교하여, 적어도 부분적으로 오목부를 갖는 측벽들을 갖는 전자 디바이스.
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US7872900B2 (en) * 2006-11-08 2011-01-18 Symetrix Corporation Correlated electron memory
US9214628B2 (en) * 2010-12-03 2015-12-15 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory element, nonvolatile memory device, and manufacturing method for the same
US9806129B2 (en) * 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9543511B2 (en) * 2015-03-12 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device
WO2017160233A1 (en) * 2016-03-15 2017-09-21 Agency For Science, Technology And Research Memory device and method of forming the same

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