KR20150035418A - 하이브리드 상 전계 효과 트랜지스터 - Google Patents

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데이비드 엘. 켄케
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찰스 씨. 쿠오
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Abstract

절연층이 트랜지스터 구조위에 퇴적된다. 트랜지스터 구조는 기판 상의 디바이스층 위의 게이트 전극을 포함한다. 트랜지스터 구조는 게이트 전극의 대향하는 측들에서의 디바이스층 상의 제1 접촉 영역 및 제2 접촉 영역을 포함한다. 트렌치는 제1 접촉 영역 위에 제1 절연층 내에 형성된다. S-형상 IV 특성을 갖는 금속-절연체 상 전이 물질층이 소스측 상의 금속화층의 비아에 또는 트렌치에 퇴적된다.

Description

하이브리드 상 전계 효과 트랜지스터{HYBRID PHASE FIELD EFFECT TRANSISTOR}
본 발명의 실시예들은 전자 디바이스 제조의 분야에 관한 것이고, 보다 구체적으로는 트랜지스터 디바이스의 제조에 관한 것이다.
일반적으로, 트랜지스터는 현대 전자 공학의 기초로서 간주된다. 통상적으로 현대 컴퓨터에서의 스위칭에 사용되는 트랜지스터들은 전계 효과에 기초한다. 그러한 트랜지스터들에서, 게이트와 드레인 전극들 사이에 인가된 전압은 반도체의 도전성을 증가시키며, 전기가 소스와 드레인 전극들 사이에서 흐르게 한다. 트랜지스터는 이상적으로는 게이트와 드레인 사이에 전압이 존재하지 않는 경우에(오프(off) 상태) 가능한 적은 전류를 운반하고, 게이트 전압이 존재하는 경우(온(on) 상태) 가능한 많은 전류를 운반하여야 한다. 낮은 오프 전류가 에너지 효율에 중요한 반면, 많은 온 전류는 그것이 회로를 보다 빠르게 동작하게 하므로 중요하다.
따라서, 트랜지스터의 품질의 중요한 척도는, 트랜지스터가 "오프" 상태인 경우의 전류("오프" 전류)에 대한 트랜지스터가 온 상태인 경우의 전류("온" 전류)의 비이다. 그러나, 표준 전계 효과 트랜지스터(FET)와 관련하여, 이러한 도전성의 변화는 게이트와 드레인 사이에서 전류가 흐르는 곳에 가까이 위치한 얇은층(thin layer)에 의해서만 영향받는다. 이는 달성될 수 있는 오프 전류에 대한 온 전류의 비를 제한한다.
트랜지스터의 기하구조가 축소됨에 따라, 신뢰성을 유지하기 위해 게이트에 인가될 수 있는 전압이 감소된다. 성능을 유지하기 위해서, FET의 문턱(threshold) 전압이 또한 감소된다. 문턱 전압이 감소됨에 따라, 이용가능한 전압 스윙(voltage swing)이 제한되어 트랜지스터는 완전한 턴 오프로부터 완전한 턴 온으로 스위칭될 수 없다. 통상적으로, 회로 설계는 트랜지스터가 "온" 상태인 경우의 강한 전류와, 트랜지스터가 "오프" 상태인 경우의 낮은 전류 사이의 절충(compromise)이다. (문턱 아래(subthreshold) 조건, 게이트-산화물 누설 및 역-바이어스 접합 누설을 포함하는) 문턱 아래 누설은 통상적으로 고성능 집적 회로 칩들의 총 전력 소모 중 반을 넘게 소비할 수 있다.
FET의 문턱 아래 동작 체제에서, 게이트 전압이 문턱보다 낮아지면, 드레인 전류 대 게이트 전압 거동은 통상적으로 선형 커브(linear curve)로 근사화된다. 이러한 커브의 기울기는 문턱 아래 기울기라고 지칭된다.
종래의 금속-산화물-반도체 전계 효과 트랜지스터들("MOSFET")은 통상적으로 디케이드(decade) 당 약 60㎷로 열적으로 제한되는(thermally limited) 문턱 아래 기울기를 갖는다. 즉, 통상적인 FET 트랜지스터들은 약 60㎷만큼의 게이트 전압의 증가로 인해 약 10배(a factor of 10) 미만으로 드레인 전류를 증가시킨다. 제한된 문턱 아래 기울기는 트랜지스터의 오프(낮은 전류)와 온(높은 전류) 상태들 사이의 빠른 전이를 제공할 수 없다.
본 발명의 실시예들은 이하의 설명 및 본 발명의 실시예들을 예시하는데 사용되는 첨부 도면을 참조하여 가장 잘 이해될 수 있다.
도 1은, 일 실시예에 따른 하이브리드 상 트랜지스터 구조의 일부의 단면도이다.
도 2는, 일 실시예에 따른 트랜지스터 구조 위에 절연층이 퇴적된 이후의, 도 1과 유사한 단면도이다.
도 3은, 일 실시예에 따른 접촉 영역들 중 하나 위에 절연층 내의 트렌치가 형성된 이후의, 도 2와 유사한 단면도이다.
도 4는, 일 실시예에 따른 트렌치를 통해 노출된 접촉 영역들 중 하나 위에 금속-절연체 상 전이 물질층이 퇴적된 이후의, 도 3과 유사한 단면도이다.
도 5는, 일 실시예에 따른 접촉 영역을 노출하도록 트렌치가 형성된 이후의, 도 4와 유사한 도면이다.
도 6은, 일 실시예에 따른 접촉 영역 상의 트렌치를 통해 접촉층이 형성된 이후의, 도 5와 유사한 도면이다.
도 7은, 일 실시예에 따른 절연층의 상면을 노출시키도록 접촉층이 연마된(polished back) 이후의 도 6과 유사한 도면이다.
도 8은, 다른 실시예에 따른 접촉 영역 위에 금속-절연체 상 전이 물질층이 퇴적된 이후의, 도 3과 유사한 도면이다.
도 9는, 일 실시예에 따라, 접촉 영역 위에 금속-절연체 상 전이 물질층이 퇴적되고 그리고 나서 절연층의 상면을 노출시키도록 연마된 이후의, 도 5와 유사한 도면이다.
도 10은, 일 실시예에 따라 절연층 상에 금속화층이 형성된 이후의, 도 2와 유사한 도면이다.
도 11은, 일 실시예에 따른 트라이-게이트 트랜지스터 구조의 사시도이다.
도 12는 일 실시예에 따른 복수의 트랜지스터를 포함하는 트랜지스터 어레이를 포함하는 시스템 온 칩(system on a chip)의 도면이다.
도 13은 일 실시예에 따른 전자 디바이스 시스템의 단면도이다.
도 14는 다른 실시예에 따른 전자 디바이스 시스템의 단면도이다.
도 15는 일 실시예에 따른 하이브리드 상 FET의 등가 회로 및 전류-전압 특성 그래프를 예시한다.
도 16은, 일 실시예에 따라, 하이브리드 상 FET 트랜지스터의 등가 회로를 예시하는 도면이며, 등가 회로의 일부의 일반적인 VO2 2 단자 전류-전압 특성을 예시하는 그래프이다.
도 17은, 일 실시예에 따라, 하이브리드 상 FET 트랜지스터의 등가 회로를 예시하는 도면이며, 트랜지스터의 문턱 전압에 타겟팅된 금속-절연체 상 전이 물질층을 이용하여 시뮬레이트된 하이브리드 상 FET 트랜지스터의 드레인 전류 대 소스 전압 특성들의 세트를 예시하는 그래프이며, 시뮬레이트된 하이브리드 상 FET의 드레인 포화 전류 대 게이트 전압 특성을 예시하는 그래프이다.
도 18은 일 실시예에 따른 컴퓨팅 디바이스를 예시한다.
도 19는 일 실시예에 따른 금속-절연체 상 전이 물질층에 대한 예시적인 S 형상 IV 특성을 예시하는 그래프를 도시한다.
이하의 상세한 설명에서, 다수의 구체적인 상세, 예를 들어, 특정 재료, 구조, 구성요소의 치수, 프로세스 등이 본 발명의 하나 이상의 실시예의 완전한 이해를 제공하기 위해 개시된다. 그러나, 본 기술분야의 당업자에게는 본 발명의 하나 이상의 실시예들이 이러한 구체적인 상세 없이 실시될 수 있다는 것이 명백할 것이다. 다른 예들에서, 마이크로전자 디바이스 제조 프로세스, 기술, 재료, 장비 등은 본 개시내용을 불필요하게 모호하게 하지 않도록 상세하게 설명되지 않았다. 본 기술분야의 당업자는 포함된 상세한 설명으로부터 과도한 실험없이 적절한 기능을 구현할 수 있을 것이다.
명세서 전체에 걸쳐서 일 실시예 또는 실시예에 대한 참조는 실시예와 관련하여 설명된 특정 피처, 구조, 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 명세서에 걸쳐서 다양한 위치들에서 일 실시예에서 또는 실시예에서의 구문들의 출현은 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 피처, 구조 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다.
저전원(Vcc) 로직 및 시스템 온 칩 애플리케이션을 위한 하이브리드 상 전계 효과 트랜지스터("FET")를 제공하기 위한 방법들 및 장치들이 설명된다. 하이브리드 상 FET 디바이스는 트랜지스터의 소스/드레인 접촉 영역과 접촉하는 금속-절연체 상 전이 물질을 포함하여 트랜지스터가 오프(OFF) 상태인 경우의 낮은 누설 전류, 가파른 문턱 아래 기울기, 및 높은 구동 전류를 달성한다. 금속-절연체 상 전이 물질을 포함하는 트랜지스터 디바이스는 낮은 Vcc 트랜지스터/스위치 애플리케이션 및 시스템 온 칩 애플리케이션에 유용할 수 있다. 트랜지스터의 소스/드레인 접촉 영역(또는 백 엔드 금속화(back end metalization))에 금속-절연체 상 전이 물질을 삽입함으로써, 가파른 문턱 아래 턴 "온" 기울기가 생성되고, 트랜지스터는 종래의 트랜지스터보다 상당히 빠르게 온으로 스위칭한다. 실시예에서, 절연층은 트랜지스터 구조 위에 퇴적된다. 트랜지스터 구조는 기판 상의 디바이스층 위의 게이트 전극; 및 게이트 전극의 대향하는 측들에서의 디바이스층 상의 제1 접촉 영역 및 제2 접촉 영역을 포함한다. 트렌치는 제1 접촉 영역 위의 제1 절연층 내에 형성된다. 금속-절연체 상 전이 물질층은 트렌치 내에 퇴적된다.
도 1은 일 실시예에 따른 하이브리드 상 트랜지스터 구조의 일부의 단면도(100)이다. 하이브리드 상 트랜지스터 구조는 기판(101) 상의 디바이스층(102)을 포함한다. 일 실시예에서, 기판(101)은 단결정(monocrystalline) 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), Ⅲ-Ⅴ족 물질들, 예를 들어, GaAs, InSb, GaP, GaSb 계 물질들, 탄소 나노튜브계 물질들, 또는 그의 임의의 조합을 포함한다. 일 실시예에서, 기판(101)은 단일 결정(single crystalline) 물질 기판, 예를 들어, 단결정 실리콘 기판을 포함한다. 일 실시예에서, 기판(101)은 다결정(polycrystalline) 물질 기판을 포함한다. 실시예에서, 기판(101)은 하나 이상의 금속화층들을 접속하도록 구성된 상호접속들, 예를 들어, 비아들을 포함한다.
일 실시예에서, 기판(101)은 벌크 하위 기판, 중간 절연층, 상부 단결정층을 포함하는 SOI(semiconductor-on-isolator) 기판이다. 상부 단결정층은 벌크 단결정 기판에 대해 위에서 나열된 임의의 물질을 포함할 수 있다. 실시예에서, 디바이스층(102)은 SOI 기판(101)의 상부 단결정층의 일부이다.
디바이스층(102)은 단결정 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), Ⅲ-Ⅴ족 물질들, 예를 들어, 갈륨 비소(GaAs) 계 물질들, 또는 그의 임의의 조합을 포함할 수 있다. 일 실시예에서, 디바이스층(102)은 다결정(polycrystalline), 나노결정(nanocrystalline) 또는 비정질 박막(amorphous thin film)을 포함한다. 실시예에서, 디바이스층(102)은 기판(101) 상에 형성된 하나 이상의 반도체 핀(fin)을 포함한다. 일 실시예에서, 트랜지스터 구조는 하나 이상의 금속화의 층(도시되지 않음)에 결합된다. 하나 이상의 금속화층은 유전체 물질, 예를 들어, 층간 유전체(interlayer dielectric)(ILD)(도시되지 않음)에 의해 인접하는 금속화층들로부터 분리될 수 있다. 인접하는 금속화층들은 비아들(도시되지 않음)에 의해 전기적으로 상호접속될 수 있다. 실시예에서, 트랜지스터(100)와 같은 다수의 트랜지스터를 포함하는 트라이-게이트 트랜지스터 어레이는 실리콘 이산화물, 질화물, 산화물, 및 사파이어로 형성된 기판과 같은 임의의 공지된 절연 기판 상에 형성될 수 있다.
게이트 유전체층(103)은 디바이스층(102) 상에 퇴적된다. 게이트 전극(104)은 게이트 유전체층(103) 상에 퇴적된다. 게이트 유전체층(103)은 임의의 공지된 유전체층일 수 있다. 일 실시예에서, 게이트 유전체층(103)은 실리콘 이산화물의 유전 상수보다 더 큰 유전 상수를 갖는 하이-k(high-k) 유전체 물질을 포함한다. 일 실시예에서, 게이트 유전체층(103)은 금속 산화물 유전체를 포함한다. 예를 들어, 게이트 유전체층(103)은 탄탈 펜타옥사이드(tantalum pentaoxide)(Ta2O5), 및 티타늄 산화물(titanium oxide)(TiO2) 지르코늄 산화물(zirconium oxide)(ZrO2), 하프늄 산화물(hafnium oxide)(HfO2), 란타늄 산화물(lanthanum oxide)(La2O4), 리드 지르코늄 티타네이트(lead zirconium titanate)(PZT), 그외의 하이-k 유전체 물질 또는 그의 조합을 포함할 수 있지만, 이것으로 한정되는 것은 아니다.
실시예에서, 게이트 유전체층(103)은 실리콘 이산화물(SiO2), 실리콘 산질화물(silicon oxynitride)(SiOxNy) 또는 실리콘 질화물(Si3 N4) 유전체층이다. 실시예에서, 게이트 유전체층(103)의 두께는 약 2Å 내지 약 100Å 사이의 대략적인 범위에 있다.
게이트 전극(104)은 임의의 적절한 게이트 전극 물질로 형성될 수 있다. 실시예에서, 게이트 전극(104)은 1×1019 원자/㎤ 내지 1×1020 원자/㎤ 사이의 농도 밀도(concentration density)로 도핑된 다결정 실리콘을 포함한다. 실시예에서, 게이트 전극은, 텅스텐, 탄탈, 티타늄 및 그들의 질화물과 같은 금속 게이트 전극일 수 있지만, 이것으로 한정되는 것은 아니다. 게이트 전극(104)은 반드시 단일 물질일 필요는 없고, 다결정 실리콘/금속 전극 또는 금속/다결정 실리콘 전극과 같은 박막들의 복합 스택(composite stack)일 수 있지만, 이것으로 한정되는 것은 아니다.
접촉 영역(105) 및 접촉 영역(106)은 게이트 전극(104)의 대향하는 측들에서, 디바이스층(102) 상에 형성된다. 실시예에서, 접촉 영역(105)은 소스 영역을 포함하고, 접촉 영역(106)은 드레인 영역을 포함한다. 다른 실시예에서, 접촉 영역(105)은 드레인 영역을 포함하고, 접촉 영역(106)은 소스 영역을 포함한다. 소스 및 드레인 영역들은 N형 또는 P형 도전성과 같은 동일한 도전형으로 형성된다. 실시예에서, 소스 및 드레인 영역들은 1×1019, 및 1×1021 원자/㎤ 사이의 도핑 농도를 갖는다. 소스 및 드레인 영역들은 균일 농도로 형성될 수 있고 팁 영역들(tip regions)(예를 들어, 소스/드레인 연장부)과 같은 상이한 농도 또는 도핑 프로파일의 서브영역들을 포함할 수 있다. 실시예에서, 소스 및 드레인 영역들은 동일한 도핑 농도 및 프로파일을 갖는다. 실시예에서, 소스 및 드레인 영역들의 도핑 농도 및 프로파일은 특정 전기적 특성을 획득하기 위해 변할 수 있다.
소스 영역과 드레인 영역 사이에 위치한 디바이스층(102)의 일부는 트랜지스터의 채널 영역을 정의한다. 채널 영역은 또한 게이트 전극(104)에 의해 둘러싸인 핀의 영역으로서 정의될 수 있다. 그러나, 때로는, 소스/드레인 영역은 게이트 전극 길이(Lg)보다 약간 작은 채널 영역을 정의하기 위해, 예를 들어, 확산을 통해 게이트 전극 바로 아래로 연장할 수 있다. 실시예에서, 채널 영역은 진성(intrinsic) 또는 미도핑된(undoped) 것이다. 실시예에서, 채널 영역은, 예를 들어, 1×1016 내지 1×1019 원자/㎤ 사이의 도전성 레벨로 도핑된다. 실시예에서, 채널 영역이 도핑되는 경우, 그것은 소스 영역 및 드레인 영역의 반대의 도전형으로 도핑된다. 예를 들어, 소스 및 드레인 영역들이 N형 도전성인 경우, 채널 영역은 p 유형 도전성으로 도핑될 것이다. 마찬가지로, 소스 및 드레인 영역들이 P형 도전성인 경우, 채널 영역은 N형 도전성일 것이다. 이러한 방식으로, 트랜지스터(100)는 각각 NMOS 트랜지스터 또는 PMOS 트랜지스터로 형성될 수 있다. 채널 영역은 균일하게 도핑될 수 있거나, 비균일하게 도핑될 수 있거나 또는 특정 전기적 및 성능 특성을 제공하기 위해 상이한 농도들로 도핑될 수 있다. 예를 들어, 채널 영역은, 원한다면, 공지된 할로 영역(halo regions)을 포함할 수 있다.
도 11은 일 실시예에 따른 트라이-게이트 트랜지스터 구조(1100)의 사시도이다. 핀(1101)을 포함하는 디바이스층(102)은 기판(101) 상에 형성된다. A-A1 축을 따르는 트라이-게이트 트랜지스터 구조(1100)의 일부의 단면도가 도 1에 도시된다. 실시예에서, 트라이-게이트 트랜지스터(1100)는 기판(101) 상에 형성된 다수의 트라이-게이트 트랜지스터를 포함하는 트라이-게이트 트랜지스터 어레이의 일부이다.
실시예에서, 전기적 절연성, 예를 들어, 얕은 트렌치 격리(shallow trench isolation)(STI)층이 핀(1101)에 인접하여 기판(101) 상에 형성되어 전자 디바이스를 기판(101) 상의 다른 디바이스로부터 격리하는 전계 격리 영역들을 제공한다. 얕은 트렌치 격리층들은 전자 디바이스 제조 기술분야의 당업자에게 공지되어 있다.
일 실시예에서, 핀(1101)에 인접하여 기판(101) 상에 형성된 전기적 절연층은 층간 유전체(interlayer dielectric)(ILD), 예를 들어, 실리콘 이산화물을 포함한다. 일 실시예에서, 핀(1101)에 인접하여 기판(101) 상에 형성된 전기적 절연층은 폴리이미드(polyimide), 에폭시(epoxy), 벤조사이클로부텐(benzocyclobutene)(BCB)과 같은 포토디파인가능한(photodefinable) 물질, 및 WPR-시리즈 물질들, 또는 유리를 포함한다. 일 실시예에서, 핀(1101)에 인접하여 기판(101) 상에 형성된 전기적 절연층은 낮은 유전율(low-k) ILD층이다. 통상적으로, 로우-k는 실리콘 이산화물의 유전율보다 낮은 유전 상수(유전율 k)를 갖는 유전체들로 지칭된다.
도 11에 도시된 바와 같이, 핀(1101)은 기판(101)의 상면으로부터 돌출한다. 핀(1101)은 기판(101)의 상면과 핀(1102)의 상면 사이의 거리로서 정의될 수 있는 높이를 갖는다. 일 실시예에서, 핀(1101)의 높이는 약 500Å 내지 약 5,000Å이다. 일 실시예에서, 핀(1101)은 축퇴형으로 도핑된(degenerately doped) 반도체 물질을 포함한다. 다른 실시예에서, 핀(1101)은 실리사이드화(silicidation) 등을 통해 전기적으로 도전성으로 될 수 있다. 핀(1101)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SixGey), 갈륨 비소(GaAs), InSb, GaP, GaSb 및 탄소 나노튜브들과 같은 임의의 공지된 반도체 물질로 형성될 수 있으나, 이것으로 한정되는 것은 아니다. 핀(1101)은 외부의 전기적 제어를 인가함으로써 절연 상태로부터 도전 상태로 가역적으로 변경될 수 있는 임의의 공지된 물질로 형성될 수 있다. 일 실시예에서, 핀(1101)은 단일 결정 물질 핀이다. 일 실시예에서, 핀(1101)은 다결정 물질 핀이다. 도 11에 도시된 바와 같이, 핀(1101)은 반도체 핀 폭(1105)을 정의하는 거리에 의해 분리된 대향하는 측벽들(1103 및 1104)의 쌍을 갖는다. 일 실시예에서, 핀 폭(1105)은 약 5㎚ 내지 약 50㎚의 대략적인 범위에 있다. 일 실시예에서, 핀들의 길이는 폭보다 크며 설계에 의해 결정된다. 일 실시예에서, 핀들의 길이는 약 50㎚ 내지 수백 마이크로미터이다.
도 11에 도시된 바와 같이, 게이트 유전체층(103)은 핀(1101)의 세 측면들 상에 그리고 주위에 퇴적된다. 게이트 유전체층(103)은 핀(1101)의 측벽(1103) 상에 또는 인접하여, 상면(1102) 상에 및 측벽(1104) 상에 또는 인접하여 형성된다.
도 11에 도시된 바와 같이, 게이트 전극(104)은 핀(1101)의 게이트 유전체층(103) 상에 퇴적된다. 게이트 전극(104)은 도 11에 도시된 바와 같이 게이트 유전체층(103) 상에 그리고 주위에 형성된다. 게이트 전극(104)은 반도체 핀(1101)의 측벽(1103) 상에 형성된 게이트 유전체(103) 상에 또는 인접하여 형성되고, 반도체 핀(1101)의 상면(1102) 상에 형성된 게이트 유전체(103) 상에 형성되며, 반도체 핀(1101)의 측벽(1104) 상에 형성된 게이트 유전체층(103)에 인접하여 또는 그 위에 형성된다. 도 11에 도시된 바와 같이, 게이트 전극(104)은 핀 트랜지스터의 게이트 길이를 정의하는 거리에 의해 분리된 횡적으로 대향하는 측벽들의 쌍을 갖는다.
접촉 영역(105) 및 접촉 영역(106)은, 도 11에 도시된 바와 같이, 핀(1101)의 게이트 전극(104)의 대향하는 측들에서 형성된다. 도 11에 도시된 바와 같이, 트라이-게이트 트랜지스터(1100)는 세 개의 채널을 제공하는 세 개의 측들 상의 핀(1103)을 둘러싸는 게이트 전극 및 유전체, 측벽(1103)과 같은 핀의 하나의 측벽 상의 소스 및 드레인 영역 사이에서 연장하는 하나의 채널, 표면(1102)와 같은 핀의 상면 상의 소스 및 드레인 영역 사이에서 연장하는 제2 채널, 및 측벽(1104)과 같은 핀의 다른 측벽 상의 소스 및 드레인 영역 사이에서 연장하는 제3 채널을 갖는다.
실시예에서, 트랜지스터(1100)의 소스 영역은 더 높은 레벨의 금속화(예를 들어, 금속 1, 금속 2, 금속 3 및 등등)에 전기적으로 결합되어 어레이의 다양한 트랜지스터를 기능 회로들에 전기적으로 상호접속한다.
도 2는 일 실시예에 따른 트랜지스터 구조 위에 절연층이 퇴적된 후의 도 1과 유사한 단면도(200)이다. 절연층(107)은 기판(101) 상의 디바이스층(102) 상의 게이트 유전체층(103) 상에 게이트 전극(104)을 포함하는 트랜지스터 구조 위에 퇴적된다. 도 2에 도시된 바와 같이, 절연층(107)은 게이트 전극(104)의 대향하는 측들에서 디바이스층(102) 상에 형성된 접촉 영역(105) 및 접촉 영역(106) 상에 퇴적된다.
일 실시예에서, 절연층(107)은 인접하는 디바이스들을 절연하고 핀으로부터의 누설을 방지하기에 적절한 임의의 물질일 수 있다. 일 실시예에서, 절연층(107)은 층간 절연체(ILD), 예를 들어, 실리콘 이산화물 또는 설계에 의해 결정된 임의의 다른 절연층이다. 일 실시예에서, 절연층(107)의 두께는 500 옹스트롬(Å) 내지 10,000Å의 대략적인 범위에 있다. 절연층(107)은, 이것으로 한정되는 것은 아니지만, 화학적 기상 증착(chemical vapour deposition)(CVD), 및 물리 기상 증착(PVP)와 같은, 전자 디바이스 제조 기술 분야의 당업자에게 공지된 기술들 중 임의의 기술을 이용하여 트랜지스터 구조 위에 블랭킷(blanket) 퇴적될 수 있다.
도 3은 일 실시예에 따라 절연층 내의 트렌치가 접촉 영역들 중 하나 위에 형성된 후의 도 2와 유사한 단면도(300)이다. 도 3에 도시된 바와 같이, 트렌치(108)는 절연층(107) 내에 선택적으로 형성되어 접촉 영역(105)을 노출한다. 실시예에서, 접촉 영역(105)은 소스 영역을 포함하고, 접촉 영역(106)은 트랜지스터의 드레인 영역을 포함한다. 다른 실시예에서, 접촉 영역(105)은 드레인 영역을 포함하고, 접촉 영역(106)은 트랜지스터의 소스 영역을 포함한다. 실시예에서, 트랜치(108)는 전자 디바이스 제조 기술분야의 당업자에게 공지된 임의의 적절한 패터닝 및 에칭 기술을 이용하여 절연층(107)을 패터닝 및 에칭함으로써 형성된다. 실시예에서, 패턴된 층은 절연층(107) 상에 퇴적되어 접촉 영역(105)을 노출하는 트렌치(108)를 선택적으로 형성하는 한편, 접촉 영역(106)은 절연층(107)에 의해 보호된다. 실시예에서, 패턴된 층은 패턴된 포토레지스트이다. 실시예에서, 패턴된 층은 패턴된 하드 마스크이다. 하드 마스크는 실리콘 이산화물 또는 하이 k 금속 산화물 유전체층, 예를 들어, 티타늄 산화물, 하프늄 산화물, 또는 알루미늄 산화물일 수 있다. 하드 마스크는 화학적 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자층 퇴적(atomic layer deposition)(ALD)과 같은 임의의 적절한 프로세스에 의해 형성될 수 있으나, 이것으로 한정되는 것은 아니다. 패턴된 층은 전자 디바이스 제조 기술분야에서 공지된 적절한 포토리소그래피 기술들 중 임의의 기술을 이용하여 형성될 수 있다. 절연층(107)은 임의의 적절한 에칭 기술, 예를 들어, 전자 디바이스 제조 기술 분야의 당업자에게 공지된 건식 에칭 또는 습식 에칭을 이용하여 접촉 영역(105)에 대해 아래로 에칭될 수 있다.
도 4는 일 실시예에 따라 금속-절연체 상 전이 물질층이 트렌치를 통해 노출된 접촉 영역들 중 하나 위에 퇴적된 후의 도 3과 유사한 도면(400)이다. 금속-절연체 상 전이 물질층(110)은 접촉 영역(105) 위에 퇴적된다. 실시예에서, 접촉 영역은 소스 영역이고, 금속-절연체 상 전이 물질층(110)은 소스 영역 위에 퇴적된다. 다른 실시예에서, 접촉 영역은 드레인 영역이고, 금속-절연체 상 전이 물질층(110)은 드레인 영역 위에 퇴적된다. 소스/드레인 영역의 적어도 하나 위에 퇴적된 금속-절연체 상 전이 물질을 갖는 트랜지스터 디바이스는 종래의 트랜지스터 디바이스에 비해 많은 장점들을 제공한다. 예를 들어, 소스/드레인 영역의 적어도 하나 위에 퇴적된 금속-절연체 상 전이 물질을 갖는 트랜지스터 디바이스는 금속-절연체 전이로 인하여 금속-절연체 상 전이 물질을 갖지 않는 트랜지스터 디바이스의 문턱 아래 기울기 특성보다 상당히 가파른 문턱 아래 기울기 특성을 갖는다. 소스/드레인 영역의 적어도 하나 위에 퇴적된 금속-절연체 상 전이 물질을 갖는 트랜지스터 디바이스의 오프(OFF) 전류(예를 들어, 전압이 게이트 전극에 인가되지 않는 경우)는 절연 상태에서의 금속-절연체 상 전이 물질의 높은 저항에 의해 설정되어 트랜지스터의 누설 전류가 상당히 감소된다. 소스/드레인 영역의 적어도 하나 위에 퇴적된 금속-절연체 상 전이 물질을 갖는 트랜지스터 디바이스의 온(ON) 전류(예를 들어, 전압이 게이트 전극에 인가되는 경우)는 트랜지스터가 구동할 수 있는 최대 전류에 의해 설정된다.
실시예에서, 소스 영역에 통합된 금속-절연체 상 전이 물질층(110)을 갖는 트랜지스터 디바이스는 드레인 영역에 통합된 금속-절연체 상 전이 물질층(110)을 갖는 트랜지스터 디바이스보다 더욱 효과적이다. 일반적으로, 금속-절연체 상 전이 물질은, 온도, 압력 또는 전계와 같은 외부 자극(excitation)이 물질에 인가되는 경우 도전체가 되는 절연체 물질을 지칭한다. 일반적으로, 금속-절연체 상 전이 효과는, S-형상 전류-전압("IV") 특성은 전압이 물질에 걸쳐서 인가되는 경우에 관찰된다는 관점에서 모트 전이(Mott transition)라고 지칭된다. 도 19는 일 실시예에 따른 금속-절연체 상 전이 물질층에 대한 S-형상 IV 특성을 예시하는 그래프(1900)를 도시한다.
도 19에 도시된 바와 같이, S-형상 IV 특성(1901)은 절연체 상(1903)으로부터 금속 상(1904)으로의 전이가 발생하는 문턱 전압 Vt에서, 스냅백(snapback)(1902)을 나타낸다.
실시예에서, 금속-절연체 상 전이 물질층(110)은 주기율표에서 3, 4 또는 5족으로부터의 하나 이상의 금속을 포함하는 단일 또는 다중-컴포넌트 산화물 시스템이고, 부분적으로 채워진 밸런스 d-셸들(valence d-shells)을 갖는다. 실시예에서, 금속-절연체 상 전이 물질층(110)은 언바이어스된(unbiased) 경우, 오프-상태에서 (예를 들어, 무시할 수 있는 누설 전류만을 갖는) 절연체로서 거동하고, 온-상태에서의 비교적 낮은 바이어스에서 (예를 들어, 높은 전류를 전도하는) 금속으로서 기능한다. 전이는 가역적일 수 있다: 바이어스가 제거되거나 또는 그렇지 않고 더이상 만족되지 않은 경우, 금속-절연체 상 전이 물질은 그의 원래 절연 상태로 돌아간다. 실시예에서, 금속-절연체 상 전이층(110)은 바나듐 산화물(vanadium oxide)(VO2), NbO2, 티타늄 산화물(예를 들어, Ti2O3, Ti3O5), ABO3의 식으로 기술되는 물질, 예를 들어, 페로브스카이트 물질(perovskite material), 예를 들어, SmNiO3 및 LaCoO3 또는 그의 임의의 조합이다. 실시예에서, 금속-절연체 상 전이 물질층(110)의 두께는 약 2 나노미터("㎚") 내지 약 100㎚이다. 실시예에서, 트랜지스터의 전류-전압 특성의 문턱 아래 기울기의 가파른 정도는 금속-절연체 상 전이 물질층의 두께가 증가함에 따라 증가한다. 실시예에서, 금속-절연체 상 전이 물질층의 두께가 증가하는 경우, 트랜지스터가 턴 "온"되는 전압이 감소한다. 실시예에서, 금속-절연체 상 전이 물질층의 두께가 증가하는 경우, 트랜지스터의 누설 전류가 감소한다. 실시예에서, 금속-절연체 상 전이 물질층의 면적이 감소하는 경우, 트랜지스터의 누설 전류가 감소한다.
실시예에서, 접촉층(109)이 트렌치(108)의 노출된 접촉 영역(105) 상에 퇴적된다. 접촉층(109)은, 스퍼터링, 화학적 기상 증착("CVD"), 분자 빔 에피택시(molecular beam epitaxy)("MBE"), 원자층 퇴적("ALD"), 임의의 다른 퇴적 기술, 또는 그의 조합을 이용하여 노출된 접촉 영역(105) 상에 퇴적될 수 있다. 금속 캡핑층(capping layer)(111)은 접촉층(109) 상에 퇴적된다. 금속 캡핑층(111)은 스퍼터링 기술, 화학적 기상 증착("CVD"), 분자 빔 에피택시("MBE"), 원자층 퇴적("ALD") 중 임의의 기술 또는 임의의 다른 퇴적 기술을 이용하여 접촉층(109) 상에 퇴적될 수 있다.
금속-절연체 상 전이 물질층(110)은 금속 캡핑층(111) 상에 퇴적된다. 금속-절연체 상 전이 물질층(110)은, 스퍼터링 기술, 화학적 기상 증착("CVD"), 분자 빔 에피택시("MBE"), 원자층 퇴적("ALD") 중 임의의 기술 또는 다른 퇴적 기술을 이용하여 금속 또는 도전성 산화물과 같은 캡핑층(111) 상에 선택적으로 퇴적될 수 있다. 캡핑층(112)은 금속-절연체 상 전이 물질층(110) 상에 퇴적된다. 금속 또는 도전성 산화물과 같은 캡핑층(112)은 스퍼터링 기술, 화학적 기상 증착("CVD"), 분자 빔 에피택시("MBE"), 원자층 퇴적("ALD") 중 임의의 기술 또는 다른 퇴적 기술을 이용하여 금속-절연체 상 전이 물질층(110) 상에 퇴적될 수 있다. 실시예에서, 캡핑층(111) 및 캡핑층(112)은 금속-절연체 상 전이 물질층(110)에 대한 전극으로서 기능한다.
실시예에서, 캡핑층(111) 및 캡핑층(112)의 각각은 산소와 반응하지 않는 하나 이상의 금속, 예를 들어, Pd, Pt, 도전성 산화물을 형성하는 하나 이상의 금속, 예를 들어, W, V, Cr, Ir, 하나 이상의 도전성 산화물, 예를 들어, 인듐(Indium), 산화 주석(Tin Oxide)("ITO"), La1 - xSrxGa1 - yMgyO3 -X-0.5(x+y)("LSGMO"), 금속의 아화학량론적 산화물(substoichiometric oxide), 예를 들어, TiOx, 또는 그의 임의의 조합을 포함한다. 실시예에서, 캡핑층(111) 및 캡핑층(112)의 각각은 약 2㎚ 내지 약 50㎚의 두께로 퇴적된다.
도 4에 도시된 바와 같이, 접촉층(109)은 금속-절연체 상 전이 물질층(110)에 인접한다. 실시예에서, 접촉층(109)의 두께는 약 500Å 내지 약 10000Å이다.
도 4에 도시된 바와 같이, 트렌치(108)를 통해 퇴적된 금속-절연체 상 전이 물질층(110)은 접촉 영역(105) 내로 매립된다(embedded). 접촉층(113)은 금속 캡핑층(112) 상에 퇴적된다. 접촉층(113)은, 전자 디바이스 제조 기술 분야의 당업자에게 공지된 퇴적 기술, 예를 들어, 스퍼터링, 화학적 기상 증착("CVD"), 분자 빔 에피택시("MBE"), 원자층 퇴적("ALD") 중 임의의 기술, 임의의 다른 퇴적 기술, 또는 그의 조합을 이용하여 금속 캡핑층(112) 상으로 블랭킷 퇴적될 수 있고, 그리고 나서 절연층(107)의 상면과 평면이 되도록 연마될 수 있다. 접촉층(113)은, 예를 들어, 전자 디바이스 제조 기술 분야의 당업자에게 공지된 화학적 기계적 연마(chemical-mechanical polishing)("CMP") 기술을 이용하여 연마될 수 있다. 실시예에서, 접촉층(113)의 두께는 약 500Å 내지 약 10000Å이다.
실시예에서, 접촉층(109) 및 접촉층(113)의 각각은, 금속, 예를 들어, 인듐(In), 주석(Sn), 납(Pb), 은(Ag), 안티몬(antimony)(Sb), 비스무트(Bismuth)(Bi), 아연(Zn), 카드뮴(Cadmium)(Cd), 금(Au), 구리(Cu), 루테늄(ruthenium)(Ru), 니켈(Ni), 코발트(Co), 크롬(Cr), 철(Fe), 망간(Mn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 바나듐(V), 몰리브덴(Mo), 팔라듐(Pd), 금(Au), 백금(Pt) 또는 그의 임의의 조합을 포함하는 도전층이다. 실시예에서, 접촉층(109) 상의 금속 캡핑층(111) 상의 금속-절연체 상 전이 물질층(110) 상의 캡핑층(112) 상의 접촉층(113)을 포함하는 스택은 트랜지스터의 소스 영역에 대한 접촉이다. 다른 실시예에서, 접촉층(109) 상의 금속 캡핑층(111) 상의 금속-절연체 상 전이 물질층(110) 상의 금속 캡핑층(112) 상의 접촉층(113)을 포함하는 스택은 트랜지스터의 드레인 영역에 대한 접촉이다.
도 5는 일 실시예에 따라 트렌치(114)가 접촉 영역(106)을 노출하도록 형성된 후의, 도 4와 유사한 도면(500)이다. 도 5에 도시된 바와 같이, 트렌치(114)는 접촉 영역(105)이 금속-절연체 상 전이 물질층(110)을 포함하는 소스 접촉에 의해 덮인 후에, 접촉 영역(106)을 노출하도록 선택적으로 형성된다. 실시예에서, 트렌치(114)는 전자 디바이스 제조 기술 분야의 당업자에게 공지된 임의의 적절한 패터닝 및 에칭 기술을 이용하여 절연층(107)을 패터닝 및 에칭함으로써 형성된다. 실시예에서, 패턴된 하드 마스크는 접촉 드레인 영역(106)을 노출하는 트렌치(114)를 선택적으로 형성하도록 절연층(107) 상에 퇴적되는 한편, 접촉 소스 영역(105)은 접촉층(113)에 의해 덮인다. 절연층(107)은, 임의의 적절한 에칭 기술, 예를 들어, 전자 디바이스 제조 기술 분야의 당업자에게 공지된 건식 에칭 또는 습식 에칭을 이용하여 접촉 영역(106)에 대해 패턴된 하드 마스크를 통해 아래로 에칭될 수 있다.
도 6은, 일 실시예에 따라, 접촉층(115)이 트렌치(114)를 통해 접촉 영역(106) 상에 형성된 후의 도 5와 유사한 도면이다. 일 실시예에서, 접촉 영역(106)은 드레인 영역이고 접촉층(115)은 드레인 영역 상에 퇴적된다. 실시예에서, 접촉 영역(106)은 소스 영역이고, 접촉층(115)은 소스 영역 상에 퇴적된다. 일 실시예에서, 접촉층(115)은 전자 디바이스 제조 기술 분야의 당업자에게 공지된 퇴적 기술들, 예를 들어, 스퍼터링 기술, 화학적 기상 증착("CVD"), 분자 빔 에피택시("MBE"), 원자층 퇴적("ALD") 중 임의의 기술 또는 임의의 다른 퇴적 기술을 이용하여 트렌치(114)를 통해 노출된 접촉 영역(106) 상에 블랭킷 퇴적된다. 실시예에서, 접촉층(115)은 금속, 예를 들어, 인듐(In), 주석(Sn), 납(Pb), 은(Ag), 안티몬(antimony)(Sb), 비스무트(Bismuth)(Bi), 아연(Zn), 카드뮴(Cadmium)(Cd), 금(Au), 구리(Cu), 루테늄(ruthenium)(Ru), 니켈(Ni), 코발트(Co), 크롬(Cr), 철(Fe), 망간(Mn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 바나듐(V), 몰리브덴(Mo), 팔라듐(Pd), 금(Au), 백금(Pt) 또는 그의 임의의 조합을 포함하는 도전층이다.
도 7은 일 실시예에 따라 도전층(115)이 절연층(107)의 상면을 노출하도록 연마된 후의 도 6과 유사한 도면(700)이다. 도 7에 도시된 바와 같이, 접촉층(115)은 절연층(107)의 상면과 평면이다. 접촉층(115)은, 예를 들어, 전자 디바이스 제조 기술 분야의 당업자에게 공지된 화학적 기계적 연마("CMP") 기술을 이용하여 연마될 수 있다. 실시예에서, 접촉층(113)의 두께는 약 500Å 내지 약 10000Å이다. 실시예에서, 접촉층(115)은 트랜지스터의 드레인 영역에 대한 낮은 저항 접촉이다. 다른 실시예에서, 접촉층(115)은 트랜지스터의 소스 영역에 대한 낮은 저항 접촉이다.
도 8은 다른 실시예에 따라 접촉 영역(105) 위에 금속-절연체 상 전이 물질층(110)이 퇴적된 후의 도 3과 유사한 도면(800)이다. 도 8은 금속 캡핑층(111)이 접촉 영역(105)에 인접한다는 점에서 도 4와는 상이하다. 금속 캡핑층(111)은 스퍼터링 기술, 화학적 기상 증착("CVD"), 분자 빔 에피택시("MBE"), 원자층 퇴적("ALD") 중 임의의 기술 또는 다른 퇴적 기술을 이용하여 접촉 영역(105) 상에 퇴적될 수 있다. 실시예에서, 금속 캡핑층(109) 상의 금속-절연체 상 전이 물질층(110) 상의 금속 캡핑층(111) 상의 도전층(113)을 포함하는 스택은 트랜지스터의 소스 영역에 대한 접촉이다. 다른 실시예에서, 금속 캡핑층(109) 상의 금속-절연체 상 전이 물질층(110) 상의 금속 캡핑층(111) 상의 접촉층(113)을 포함하는 스택은 트랜지스터의 드레인 영역에 대한 접촉이다.
도 9는, 다른 실시예에 따라 금속-절연체 상 전이 물질층(120)이 접촉 영역(106) 위에 퇴적되고, 절연층(107)의 상면을 노출하도록 연마된 후의 도 5와 유사한 도면(900)이다.
도 9는 금속-절연체 상 전이 물질층이 접촉 영역(105) 및 접촉 영역(106) 모두 위에 퇴적된다는 점에서 도 7과 상이하다. 도 9에 도시된 바와 같이, 접촉층(119)은 트렌치(114) 내의 노출된 접촉 영역(106) 상에 퇴적된다. 실시예에서, 접촉 영역(106)은 드레인 접촉 영역이다. 실시예에서, 접촉층(119)은 전술한 바와 같은 접촉층들의 하나이고 전술한 바와 같은 접촉층 퇴적 기술들 중 임의의 기술을 이용하여 노출된 접촉 영역(106) 상에 퇴적될 수 있다. 금속 캡핑층(121)은 접촉층(119) 상에 퇴적된다. 실시예에서, 금속 캡핑층(121)은 전술한 바와 같은 금속 캡핑층들의 하나이고 전술한 바와 같은 금속 캡핑층 퇴적 기술들 중 하나의 기술을 이용하여 퇴적된다. 금속-절연체 상 전이 물질층(120)은 금속 캡핑층(121) 상에 퇴적된다. 실시예에서, 금속-절연체 상 전이 물질층(120)은 전술한 바와 같은 금속-절연체 상 전이 물질층들 중 하나이고, 전술한 바와 같은 금속-절연체 상 전이 물질층 퇴적 기술들 중 임의의 기술을 이용하여 퇴적된다.
금속 캡핑층(122)은 금속-절연체 상 전이 물질층(120) 상에 퇴적된다. 실시예에서, 금속 캡핑층(122)은 전술한 바와 같은 금속 캡핑층의 하나이고, 전술한 바와 같은 금속 캡핑층 퇴적 기술 중 하나의 기술을 이용하여 퇴적된다. 실시예에서, 접촉층(115)은 전자 디바이스 제조 기술 분야의 당업자에게 공지된 퇴적 기술들, 예를 들어, 스퍼터링, 화학적 기상 증착("CVD"), 분자 빔 에피택시("MBE"), 원자층 퇴적("ALD")중 임의의 퇴적 기술, 임의의 다른 퇴적 기술 , 또는 그의 조합을 이용하여 금속 캡핑층(122) 상으로 퇴적되고, 그리고 나서 절연층(107)의 상면과 평면이 되도록 연마된다. 접촉층(115)은, 예를 들어, 전자 디바이스 제조 기술 분야의 당업자에게 공지된 CMP 기술을 이용하여 연마될 수 있다. 실시예에서, 접촉층(119) 상의 금속 캡핑층(121) 상의 금속-절연체 상 전이 물질층(120) 상의 금속 캡핑층(122) 상의 접촉층(115)을 포함하는 스택은 트랜지스터의 드레인 영역에 대한 접촉을 제공하고, 접촉층(109) 상의 금속 캡핑층(111) 상의 금속-절연층 상 전이 물질층(110) 상의 금속 캡핑층(112) 상의 접촉층(113)을 포함하는 스택은 트랜지스터의 소스 영역에 대한 접촉을 제공한다. 실시예에서, 접촉층(119 및 109)이 생략되고 금속 캡핑층(121 및 111)은 도 8과 관련하여 전술한 바와 같은 퇴적 기술들 중 임의의 기술을 이용하여 각각 접촉 영역(106) 및 접촉 영역(105) 상으로 직접 퇴적된다.
도 11을 다시 참조하면, 접촉층(113)을 포함하는 스택(1106)은 전술한 바와 같이 접촉 영역(105) 위에 형성된다. 접촉층(115)을 포함하는 스택(1107)은 전술한 바와 같이 접촉 영역(106) 위에 형성된다. 도 11에 도시된 바와 같이, 스택(1106 및 1107)의 각각은 측벽(1104 및 1103), 상면(1102)와 같은 핀(1101)의 모든 세 개의 측면들 상에 및 주위에 퇴적된다. 실시예에서, 접촉층(113) 및 접촉층(115) 중 적어도 하나가 전술한 바와 같은, 금속-절연체 상 물질층(도시되지 않음) 위에 퇴적된다.
일 실시예에서, 접촉 영역(105)은 소스 영역이고, 접촉 영역(106)은 드레인 영역이다. 실시예에서, 스택(1106)은 (도 4의 예에 도시된 바와 같은) 접촉층(109) 상의 금속 캡핑층(111) 상의 금속-절연체 상 전이 물질층(110) 상의 캡핑층(112) 상의 접촉층(113)을 포함한다. 실시예에서, 스택(1106)은 전술한 바와 같은, 트랜지스터의 소스 영역에 대한 접촉이다. 실시예에서, 스택(1107)은 (도 9의 예에서 도시된 바와 같은) 접촉층(119) 상의 금속 캡핑층(121) 상의 금속-절연체 상 전이 물질층(120) 상의 금속 캡핑층(122) 상의 접촉층(115)을 포함한다. 실시예에서, 스택(1107)은 트랜지스터의 드레인 영역에 대한 접촉이다.
도 10은 일 실시예에 따라 절연층(107) 상에 금속화층(124)이 형성된 후의 도 2와 유사한 도면(1000)이다. 실시예에서, 금속화층(124)은 전자 디바이스의 백 엔드(back end) 금속화의 일부이다. 실시예에서, 금속화층은 금속, 예를 들어, 인듐(In), 주석(Sn), 납(Pb), 은(Ag), 안티몬(antimony)(Sb), 비스무트(Bismuth)(Bi), 아연(Zn), 카드뮴(Cadmium)(Cd), 금(Au), 구리(Cu), 루테늄(ruthenium)(Ru), 니켈(Ni), 코발트(Co), 크롬(Cr), 철(Fe), 망간(Mn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 바나듐(V), 몰리브덴(Mo), 팔라듐(Pd), 금(Au), 백금(Pt) 또는 그의 임의의 조합을 포함한다.
실시예에서, 금속화층(124)은 다른 금속화층들(도시되지 않음)에 접속하도록 구성된 상호접속들, 비아들, 및 금속 라인들을 포함한다. 실시예에서, 금속화층(124)은 전자 디바이스들, 예를 들어, 트랜지스터들, 메모리들, 캐패시터들, 저항기들, 광전자 디바이스들, 스위치들 및 전기적 절연층, 예를 들어, 층간 유전체, 트렌치 절연층, 또는 전자 디바이스 제조 기술 분야의 당업자에게 공지된 임의의 다른 절연층에 의해 분리되는 임의의 다른 능동 및 수동 전자 디바이스들에 대한 전기적 접촉을 제공하도록 구성된다.
도 10에 도시된 바와 같이, 전술한 본 기술분야의 당업자에게 공지된 퇴적 기술들 중 임의의 퇴적 기술을 이용하여, 접촉층(115)은 접촉 영역(106) 상의 트렌치(114)를 통해 형성되고, 접촉층(113)은 접촉 영역(105) 상의 트렌치(108)를 통해 형성된다. 실시예에서, 접촉 영역(105)은 소스 접촉 영역이고, 접촉 영역(106)은 드레인 영역이다. 다른 실시예에서, 접촉 영역(105)은 드레인 영역이고, 접촉 영역(106)은 소스 영역이다. 절연층(116)은 금속화층(124) 상에 퇴적된다. 실시예에서, 절연층(116)은 인접하는 디바이스들을 절연하고 핀(fin)들로부터의 누설을 방지하기에 적절한 임의의 물질일 수 있다. 일 실시예에서, 절연층(116)은 층간 절연체(ILD), 예를 들어, 실리콘 이산화물, 또는 설계에 의해 결정된 임의의 다른 전기적 절연층이다. 일 실시예에서, 절연층(116)의 두께는 500 옹스트롬(Å) 내지 10,000Å의 대략적 범위에 있다. 절연층(116)은, 화학적 기상 증착(CVD), 및 물리 기상 증착(PVP)와 같은, 전자 디바이스 제조 기술 분야의 당업자에게 공지된 임의의 기술을 이용하여 금속화층(124) 상으로 블랭킷 퇴적될 수 있으나, 이것으로 한정되는 것은 아니다.
도 10에 도시된 바와 같이, 캡핑층(129)은 금속화층(124)의 노출된 부분 상의 절연층(116) 내의 트렌치(138)를 통해 퇴적된다. 실시예에서, 캡핑층(129)은, 전술한 바와 같은 캡핑층들의 하나이고, 전술한 바와 같은 금속 캡핑층 퇴적 기술들 중 임의의 기술을 이용하여 금속화층(124)의 노출된 부분 상에 퇴적된다. 금속-절연체 상 전이 물질층(130)은 캡핑층(129) 상에 퇴적된다. 실시예에서, 금속-절연체 상 전이 물질층(130)은 전술한 바와 같은 금속-절연체 상 전이 물질층들의 하나이고 전술한 바와 같은 금속-절연체 상 전이 물질층 퇴적 기술들 중 임의의 기술을 이용하여 퇴적된다.
캡핑층(131)은 금속-절연체 상 전이 물질층(130) 상에 퇴적된다. 실시예에서, 캡핑층(131)은 전술한 바와 같은 캡핑층들의 하나이고, 전술한 바와 같은 캡핑층 퇴적 기술들 중 임의의 기술을 이용하여 퇴적된다. 접촉층(117)은 캡핑층(131) 상으로 퇴적된다. 실시예에서, 접촉층(117)은 전술한 바와 같은 접촉층들의 하나이고, 전술한 바와 같은 접촉층 퇴적 기술들 중 임의의 기술을 이용하여 캡핑층(131) 상으로 퇴적되며, 그리고 나서 절연층(116)의 상면과 평면이 되도록 연마된다.
도 10에 도시된 바와 같이, 금속 캡핑층(129) 상의 금속-절연체 상 전이 물질층(130) 상의 금속 캡핑층(131) 상의 접촉층(117)을 포함하는 스택은 절연층(116) 내의 트렌치(138)를 통해 금속화층(124) 상에 형성되어 접촉층(113)을 통해 트랜지스터의 접촉 영역(105)에 전기적 접촉을 제공한다. 트렌치(138)를 통해 퇴적된 금속-절연체 상 전이 물질층(130)은 접촉 영역(105) 위에 금속화층(124) 내로 매립되어, 전술한 바와 같이, 트랜지스터의 전류-전압 특성의 문턱 아래 기울기의 가파른 정도를 증가시키고, 트랜지스터의 누설 전류를 감소시키고, 트랜지스터의 동작 전류를 최대화한다.
도 10에 도시된 바와 같이, 접촉층(118)이 금속화층(124)의 노출된 부분 상의 절연층(116) 내에 트렌치(134)를 통해 형성되어 접촉층(115)을 통해 트랜지스터의 접촉 영역(106)에 전기적 접촉을 제공한다. 실시예에서, 접촉층(118)은 전술한 바와 같은 접촉층들 중 하나이다. 실시예에서, 접촉층(118)은, 전술한 바와 같은, 접촉층 퇴적 기술들 중 임의의 기술을 이용하여 금속화층(124)의 노출된 부분 상으로 퇴적된다. 실시예에서, 그리고 나서 접촉층(118)은, 전술한 바와 같이, 절연층(116)의 상면과 평면이 되도록 연마된다.
도 12는 일 실시예에 따른 복수의 트랜지스터를 포함하는 트랜지스터 어레이를 포함하는 시스템 온 칩(system on chip)의 상면도(1200)이다. 트랜지스터들(1202, 1203, 1204, 1205, 1206 및 1207)은 기판(1201) 상에 형성된다. 실시예에서, 기판(1201)은 전술한 기판들 중 하나이다. 실시예에서, 트랜지스터들(1202, 1203, 1204, 1205, 1206 및 1207)의 각각은, 전술한 바와 같은, 게이트 전극(1212) 및 드레인 접촉 영역(1213)과 같은 게이트 전극 및 드레인 접촉 영역을 포함한다. 소스 영역(1208)은 기판(1208) 상에 형성된다. 실시예에서, 소스 영역(1208)은 트랜지스터들(1202, 1203, 1204, 1205, 1206 및 1207)에 대한 공통 소스 영역이다. 금속-절연체 상 전이 물질층(1209)은 공통 소스 영역(1208) 위에 퇴적된다. 실시예에서, 금속-절연체 상 전이 물질층(1209)은 전술한 바와 같은 금속-절연체 상 전이 물질층들 중 하나이고, 전술한 바와 같은 금속-절연체 상 전이 물질층 퇴적 기술들 중 임의의 기술을 이용하여 공통 소스 영역(1208) 위에 퇴적된다. 실시예에서, 금속-절연체 상 전이 물질층(1209)의 면적(1211)은 공통 소스 영역(1208)의 면적보다 작지 않다. 실시예에서, 금속-절연체 상 전이 물질층(1209)의 면적이 증가하는 경우, 트랜지스터가 턴 "온"되는 전압이 감소한다. 실시예에서, 금속-절연체 상 전이 물질층(1209)의 면적이 감소함에 따라, 트랜지스터의 누설 전류가 감소한다.
도 13은 일 실시예에 따른 전자 디바이스 시스템의 단면도(1300)이다. 전자 디바이스 시스템은, 전술한 바와 같이, 기판(1301) 위에 트랜지스터 구조(1301) 및 트랜지스터 구조(1302) 위에 절연층(1306)을 포함한다. 트랜지스터 구조(1301 및 1302)의 각각은, 전술한 바와 같이, 기판(1301) 상의 디바이스층 위에 게이트 전극을 포함하고, 게이트 전극의 대향측들에서 디바이스층 상의 소스 접촉 영역 및 드레인 접촉 영역을 포함한다. 실시예에서, 금속-절연체 상 전이 물질층은 트랜지스터 구조의 소스/드레인 영역들 중 하나 이상의 영역 내로 매립된다. 도 13에 도시된 바와 같이, 금속 캡핑층 상의 금속-절연체 상 전이 물질층(1304) 상의 금속 캡핑층 상의 접촉층(1313)을 포함하는 스택은, 전술한 바와 같이, 트랜지스터 구조(1302)의 소스/드레인 접촉 영역(1321) 상의 절연층(1306) 내의 트렌치를 통해 퇴적된다. 금속 캡핑층 상의 금속-절연체 상 전이 물질층(1305) 상의 금속 캡핑층 상의 접촉층(1314)을 포함하는 스택은, 전술한 바와 같이, 트랜지스터 구조(1303)의 소스/드레인 접촉 영역(1322) 상의 절연층(1306) 내의 트렌치를 통해 퇴적된다. 도 13에 도시된 바와 같이, 트랜지스터 구조들(1301 및 1302)의 소스/드레인 접촉 영역들은 해당 금속화층들 사이에 퇴적된 절연층들 내에 형성된 상호접속들을 통해 금속화층(1307)("M1"), 금속화층(1311)("M2"), 금속화층(1318)("M3"), 및 금속화층(1320)("M4")과 같은 높은 레벨의 금속화에 상호접속들(1313 및 1314)을 통해 결합된다.
도 13에 도시된 바와 같이, 절연층(1306)은 트랜지스터 구조(1301 및 1302) 위에 그리고 금속화층(1307) 아래에 퇴적된다. 절연층(1315)은 금속화층(1307) 및 금속화층(1311) 사이에 퇴적된다. 절연층(1317)은 금속화층(1311) 및 금속화층(1318) 사이에 퇴적된다. 절연층(1319)은 금속화층(1318) 및 금속화층(1320) 사이에 퇴적된다. 금속화층들(1307, 1311, 1318 및 1320)은, 도 13에 도시된 바와 같이, 상호접속(1308) 및 상호접속(1309)와 같이, 절연층들(1306, 1311, 1318 및 1318)의 각각에 형성된 해당 상호접속들을 통해 전기적으로 접속된다. 전자 디바이스 제조 기술 분야의 당업자에게 공지된 바와 같이, 금속화층들(1307, 1311, 1318 및 1320)은 통합된 회로의 다양한 컴포넌트들을 함께 기능 회로들 내로 전기적으로 상호접속하는데 사용된다. 도 13에 도시된 바와 같이, 금속-절연체 상 전이 물질층(1304)은 트랜지스터 구조(1301)의 접촉 영역 내로 매립되고, 금속-절연체 상 전이 물질층(1305)은 트랜지스터 구조(1302)의 접촉 영역 내로 매립된다.
도 14는 다른 실시예에 따른 전자 디바이스 시스템의 단면도(1400)이다. 전자 디바이스 시스템은 전술한 바와 같이, 기판(1401) 위에 트랜지스터 구조(1401) 및 트랜지스터 구조(1402) 위에 절연층(1406)을 포함한다. 트랜지스터 구조(1401 및 1402)의 각각은, 전술한 바와 같이, 기판(1401) 상의 디바이스층 위에 게이트 전극을 포함하고, 게이트 전극의 대향측들에서 디바이스층 상의 소스 접촉 영역 및 드레인 접촉 영역을 포함한다. 접촉층(1413)은 트랜지스터 구조(1402)의 노출된 소스/드레인 접촉 영역(1421) 상의 절연층(1306) 내의 트렌치를 통해 퇴적된다. 접촉층(1414)은 트랜지스터 구조(1403)의 소스/드레인 접촉 영역(1422) 위에 절연층(1306) 내의 트렌지를 통해 퇴적된다. 도 14에 도시된 바와 같이, 접촉들(1413 및 1414)은, 해당 금속화층들 사이에 퇴적된 절연층들 내에 형성된 상호접속들을 통해 금속화층(1407)("M1"), 금속화층(1411)("M2"), 금속화층(1418)("M3"), 및 금속화층(1420)("M4")과 같은 높은 레벨의 금속화에 상호접속들(1413 및 1413)을 통해 결합된다. 도 14에 도시된 바와 같이, 절연층(1406)은 트랜지스터 구조(1401 및 1402) 위에 그리고 금속화층(1407) 아래에 퇴적된다. 절연층(1415)은 금속화층(1407)과 금속화층(1411) 사이에 퇴적된다. 절연층(1417)은 금속화층(1411)과 금속화층(1418) 사이에 퇴적된다. 절연층(1419)은 금속화층(1418)과 금속화층(1420) 사이에 퇴적된다. 금속화층들(1407, 1411, 1418 및 1420)은, 도 14에 도시된 바와 같은, 상호접속(1408) 및 상호접속(1409)과 같은, 절연층(1406, 1411, 1418 및 1418)의 각각에 형성된 해당 상호접속들을 통해 전기적으로 접속된다. 전자 디바이스 제조 기술 분야의 당업자에게 공지된 바와 같이, 금속화층들(1407, 1411, 1418 및 1420)은 집적 회로의 다양한 컴포넌트들을 함께 기능 회로들에 전기적으로 상호접속하는데 사용된다. 실시예에서, 금속-절연체 상 전이 물질층이 금속화층들 중 하나 이상의 금속화층의 접촉 영역 내에 매립되어 트랜지스터의 접촉 영역에 대한 전기적 접촉을 제공한다. 도 14에 도시된 바와 같이, 금속 캡핑층 상의 금속-절연체 상 전이 물질층(1404) 상의 금속 캡핑층 상의 접촉층(1422)을 포함하는 스택이 금속화층(1418)의 노출된 부분 상의 절연층(1420) 내의 트렌치를 통해 퇴적된다. 금속 캡핑층 상의 금속-절연체 상 전이 물질층(1405) 상의 금속 캡핑층 상의 접촉층(1421)을 포함하는 스택이 금속화층(1418)의 노출된 부분 상의 절연층(1420) 내의 트렌치를 통해 퇴적된다. 도 14에 도시된 바와 같이, 금속-절연체 상 전이 물질층(1404)은 금속화층(1420)의 접촉 영역 내로 매립되고, 금속-절연체 상 전이 물질층(1402)은 금속화층(1420)의 접촉 영역 내로 매립된다.
도 15는 일 실시예에 따른 하이브리드 상 FET의 등가 회로(1520) 및 전류-전압 특성 그래프(1510)를 예시하는 도면(1500)이다. 전술한 바와 같이, 하이브리드 상 FET 트랜지스터는 소스 영역 위에 퇴적된 금속-절연체 상 전이 물질층을 갖는다. 도 15에 도시된 바와 같이, 하이브리드 상 트랜지스터의 등가 회로(1500)는 부하 저항(1502)에 접속된 금속-절연체 상 전이 물질층 저항(1501)을 포함한다. 게이트 전극(1503)은 상 전이 물질층 저항(1501) 및 부하 저항(1502)를 통해 소스(1505)에 접속된다. 드레인(1504)은 게이트 전극(1503)에 접속된다. 전원 전압 Vcc는 드레인(1504)에 인가된다. 게이트 전압 Vg는 게이트 전극(1503)에 인가되고 소스 전압 Vs는 소스(1505)에 인가된다.
그래프(1510)는 일 실시예에 따른 하이브리드 상 FET 트랜지스터의 드레인 전류 Idsat(1512) 대 게이트 전압 Vg(1511)을 도시한다. 그래프(1510)에 도시된 바와 같이, 전류-전압 특성은 온 커브(1515) 및 오프 커브(1516)를 갖는다. 그래프(1510)에서 도시된 바와 같이, 하이브리드 상 트랜지스터는 드레인 전류가 문턱 전류 Ithreshold(1514)보다 크고 게이트 전압이 문턱 전압 Vtg보다 큰 경우에 턴 온한다. 하이브리드 상 트랜지스터는 드레인 전류가 홀드(hold) 전류 Ihold(1513)보다 큰 경우에 활성 모드에서 동작한다. 그래프(1510)에 도시된 바와 같이, 하이브리드 상 트랜지스터는 0.3V 보다 상당히 작은 문턱 전압 Vtg을 갖는다. 도 15에 도시된 바와 같이, 하이브리드 상 FET 트랜지스터의 온 커브(1515)는 트랜지스터의 소스 접촉 영역에 통합된 금속-절연체 전이 물질로 인하여 매우 가파른 문턱 아래 기울기를 갖는다. 도 15에 도시된 바와 같이, 하이브리드 상 FET 트랜지스터의 오프 전류는 절연 상태에서의 금속-절연체 전이 물질의 높은 저항에 의해 설정되고, 온 전류는 하이브리드 상 FET 트랜지스터가 구동할 수 있는 최대 전류에 의해 설정된다.
도 16은 일 실시예에 따른 하이브리드 상 FET 트랜지스터의 등가 회로(1620)를 예시하는 도면(1600) 및 등가 회로의 일부의 포괄적인(generic) VO2 2 단자 전류-전압 특성을 예시하는 그래프이다. 전술한 바와 같이, 하이브리드 상 FET 트랜지스터는 소스 영역 위에 퇴적된 금속-절연체 상 전이 물질층을 갖는다. 하이브리드 상 트랜지스터의 등가 회로(1610)는 부하 저항 Rload(1611)에 접속된 금속-절연체 상 전이 물질층 저항("VO2")을 포함한다. 게이트 전극(1613)은 상 전이 물질층 저항 및 부하 저항을 통해 소스(1614)에 접속된다. 드레인(1612)은 게이트 전극(1613)에 접속된다. 전원 전압 Vcc는 드레인(1612)에 인가된다. 게이트 전압 Vg은 게이트 전극(1613)에 인가된다. 상 전이 물질 막에 대한 전압의 인가는 막이 높은 저항(절연 상태)으로부터 낮은 저항(금속성 상태)으로 전이하게 한다.
그래프는 하이브리드 상 FET 트랜지스터의 등가 회로의 일부(1611)의 드레인 전류 Id(1602) 대 소스 전압 Vs(1601)을 도시한다. 전류-전압 특성은 오프 전류 커브(1608) 및 온 전류 커브(1607)를 갖는다. 전류-전압 특성은 홀드 소스 전압 Vhs(1605), 홀드 전류(1606), 문턱 소스 전압 Vts, 및 문턱 전류 Ih(1604)에 의해 정의된다. 그래프 상에 도시된 바와 같이, Ih 위의 전류-전압 특성의 온 커브(1607)의 기울기(1603)는 Rload에 의해 고정된다. 그래프에 도시된 바와 같이, Rload에 의해 결정되는 하이브리드 상 FET 트랜지스터의 온 전류는 1×10-3㎃보다 크다. 절연 상태에서의 금속-절연체 전이 물질의 높은 저항에 의해 설정된 하이브리드 상 FET 트랜지스터의 오프 전류는 아주 낮다(1×10-8㎃미만). 하이브리드 상 FET 트랜지스터의 온 커브(1607)은 트랜지스터의 소스 접촉 영역 내로 통합된 금속-절연체 전이 물질로 인해 매우 가파른 문턱 아래 기울기를 갖는다.
도 17은, 일 실시예에 따른, 하이브리드 상 FET 트랜지스터의 등가 회로(1701)을 예시하는 도면(1700), 트랜지스터의 문턱 전압에 타겟팅된 금속-절연체 상 전이 물질층을 이용하여 시뮬레이트된 하이브리드 상 FET 트랜지스터의 드레인 전류 대 소스 전압 특성의 세트를 예시하는 그래프(1702), 및 시뮬레이트된 하이브리드 상 FET의 드레인 포화 전류 대 게이트 전압 특성을 예시하는 그래프(1703)이다. 전술한 바와 같이, 하이브리드 상 FET 트랜지스터는 소스 영역 위에 퇴적된 금속-절연체 상 전이 물질층을 갖는다. 하이브리드 상 트랜지스터의 등가 회로(1701)는 부하 저항 Rload(1708)에 접속된 금속-절연체 상 전이 물질층 저항("VO2")(1707)을 포함한다. 게이트 전극(1705)은 상 전이 물질 저항(1707) 및 부하 저항(1708)을 통해 소스(1704)에 접속된다. 드레인(1706)은 게이트 전극(1705)에 접속된다. 전원 전압 Vcc는 드레인(1706)에 인가된다. 게이트 전압 Vg는 게이트 전극(1705)에 인가된다. 상 전이 물질 막에 대한 전압의 인가는 막이 높은 저항(절연 상태)으로부터 낮은 저항(금속성 상태)으로 전이하게 한다.
그래프(1702)는 상이한 게이트 전압들(예를 들어, Vg=-0.2볼트 내지 Vg=+1.5볼트)에서 하이브리드 상 FET 트랜지스터의 드레인 전류 Id(1712) 대 소스 전압 Vs(1711) 특성의 세트를 도시한다. 그래프(1702)에 도시된 바와 같이, 금속-절연체 상 전이 물질은 트랜지스터의 소스 영역으로 통합되어 온 상태에서의 트랜지스터가 0.001A보다 큰 드레인 전류를 갖고, 오프 상태에서의 트랜지스터가 1×10-8A 미만의 매우 낮은 누설 전류를 갖는다.
그래프(1703)는 일 실시예에 따른 하이브리드 상 FET 트랜지스터의 드레인 전류 Idsat 대 게이트 전압 Vg을 도시한다. 그래프(1703)에 도시된 바와 같이, 전류-전압 특성은 약 100㎁/㎛의 오프 전류 Ioff 및 약 0.14㎃/㎛의 온 전류 Ion을 갖는다. 그래프(1703)에 도시된 바와 같이, 하이브리드 상 FET 트랜지스터의 전류-전압 특성은 트랜지스터의 소스 접촉 영역에 통합된 금속-절연체 전이 물질 및 0.3V보다 상당히 작은 문턱 전압 Vtg으로 인하여 매우 가파른 문턱 아래 기울기를 갖는다.
도 18은 일 실시예에 따른 컴퓨팅 디바이스(1800)을 예시한다. 컴퓨팅 디바이스(1800)는 보드(1802)를 하우징한다. 보드(1802)는, 프로세서(1804) 및 적어도 하나의 통신 칩(1806)을 포함하지만 이에 한정되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(1804)는 보드(1802)에 물리적으로 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩이 또한 보드(1802)에 물리적으로 전기적으로 결합된다. 추가의 구현에서, 적어도 하나의 통신 칩(1806)은 프로세서(1804)의 일부이다.
그의 응용에 따라, 컴퓨팅 디바이스(1800)는 보드(1802)에 물리적으로 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 메모리, 예를 들어 휘발성 메모리(1808)(예를 들어, DRAM), 비휘발성 메모리(1810)(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서(1812), 디지털 신호 프로세서(도시되지 않음), 암호화 프로세서(도시되지 않음), 칩셋(1801), 안테나(1816), 디스플레이, 예를 들어, 터치 스크린 디스플레이(1817), 터치 스크린 제어기, 예를 들어, 터치스크린 제어기(1811), 배터리(1818), 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 증폭기, 예를 들어, 전력 증폭기(1809), 위성 위치 확인 시스템(global positioning system)(GPS) 디바이스(1813), 나침반(1814), 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커(1815), 카메라(1803) 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 저장 디바이스(도시되지 않음)를 포함하지만, 이것으로 제한되는 것은 아니다.
통신 칩, 예를 들어, 통신 칩(1806)은 컴퓨팅 디바이스(1800)로의 그리고 컴퓨팅 디바이스(1800)로부터의 데이터 전달을 위해 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은 비-고체 매체를 통한 변조된 전자기 방사를 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 기술하는데 사용될 수 있다. 용어는 연관된 디바이스들이 임의의 배선들을 포함하지 않는다는 것을 의미하지만, 일부 실시예에서는 그렇지 않을 수 있다. 통신 칩(1806)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 변형들과 같은 다수의 무선 표준 또는 프로토콜들뿐만 아니라 3G, 4G, 5G 및 그 이상으로서 지정되는 임의의 그외의 무선 프로토콜들을 구현할 수 있다. 컴퓨팅 디바이스(1800)는 복수의 통신 칩을 포함할 수 있다. 예를 들어, 통신 칩(1806)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신에 전용될 수 있고, 통신 칩(1805)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
적어도 일부 실시예들에서, 컴퓨팅 디바이스(1800)의 프로세서(1804)는 본원에서 설명된 실시예들에 따른 하이브리드 상 FET 트랜지스터를 갖는 집적 회로 다이를 포함한다. 프로세서의 집적 회로는 본원에서 설명된 트랜지스터들 또는 금속 상호접속들과 같은, 하나 이상의 디바이스들을 포함한다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여, 그 전자 데이터를 레지스터들 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다. 실시예에서, 적어도 하나의 통신 칩(1806 및 1807)은 또한 본원에서 설명된 실시예들에 따른 하이브리드 상 FET 트랜지스터를 갖는 집적 회로 다이 패키지를 포함한다.
추가의 실시예에서, 컴퓨팅 디바이스(1000) 내에 하우징된 다른 컴포넌트는 본원에서 설명된 실시예들에 따른 하이브리드 상 FET 트랜지스터를 갖는 집적 회로 다이 패키지를 포함할 수 있다. 일 구현에 따라, 통신 칩의 집적 회로 다이는, 본원에서 설명된 트랜지스터들 및 금속 상호접속들과 같은 하나 이상의 디바이스들을 포함한다. 다양한 구현에서, 컴퓨팅 디바이스(1800)는, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대형 음악 재생기, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(1800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
전술한 명세서에서, 본 발명의 실시예들은 그 특정 실시예를 참조하여 설명하고 있다. 다음의 청구항들에서 기술된 바와 같은 본 발명의 실시예의 더 넓은 정신 및 범주로부터 벗어남이 없이 그에 대한 다양한 변형이 이루어질 수 있음이 명백할 것이다. 따라서, 명세서와 도면들은 한정적 의미가 아니라 예시적 의미로서 간주되어야 한다.

Claims (30)

  1. 전자 디바이스를 제조하는 방법으로서
    기판 상의 디바이스층 위의 게이트 전극, 및 상기 게이트 전극의 대향 측들에서의 상기 디바이스층 상의 제1 접촉 영역 및 제2 접촉 영역을 포함하는 트랜지스터 구조 위에 제1 절연층을 퇴적하는 단계;
    상기 제1 접촉 영역 위의 상기 제1 절연층 내에 제1 트렌치를 형성하는 단계; 및
    상기 제1 트렌치 내에 금속-절연체 상 전이 물질층을 퇴적하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 접촉 영역 위에 제1 접촉층을 퇴적하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서,
    상기 금속-절연체 상 전이 물질층 상에 제2 접촉층을 퇴적하는 단계를 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 제2 접촉 영역 위의 상기 제1 절연층 내에 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치 내에 제3 접촉층을 퇴적하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 제1 접촉 영역은 소스 영역 및 드레인 영역 중 하나인 방법.
  6. 제1항에 있어서,
    상기 제1 절연층은, 상기 제1 접촉 영역 내로 상기 금속-절연체 상 전이 물질층을 매립하도록 상기 트랜지스터 구조 상에 퇴적되는 방법.
  7. 제1항에 있어서,
    상기 트랜지스터 구조 상의 제2 절연층 상에 금속화층을 형성하는 단계를 더 포함하고, 상기 제1 절연층은, 상기 금속화층 내로 상기 금속-절연체 상 전이 물질층을 매립하도록 상기 금속화층 상에 퇴적되는 방법.
  8. 제1항에 있어서,
    상기 금속-절연체 상 전이 물질층은 제1 캡핑층과 제2 캡핑층 사이에 존재하는 방법.
  9. 제1항에 있어서,
    상기 금속-절연체 상 전이 물질층은 S-형상 전류-전압 특성을 갖는 방법.
  10. 제1항에 있어서,
    상기 금속-절연체 상 전이 물질층은 금속 산화물, ABO3 물질, 또는 임의의 그의 조합을 포함하는 방법.
  11. 제1항에 있어서,
    상기 디바이스층은 핀(fin)을 포함하는 방법.
  12. 전자 디바이스로서,
    기판 상의 게이트 전극;
    상기 게이트 전극의 대향 측들에서의 상기 기판 상의 소스/드레인 영역들의 쌍;
    상기 소스/드레인 영역들의 쌍에 결합된 접촉층들의 쌍; 및
    상기 접촉층들 중 적어도 하나 내에 형성된 금속-절연체 상 전이 물질층
    을 포함하는 전자 디바이스.
  13. 제12항에 있어서,
    상기 금속-절연체 상 전이 물질층은 상기 2개의 접촉층들 중 하나에만 형성되는 전자 디바이스.
  14. 제12항에 있어서,
    상기 금속-절연체 상 전이 물질층을 포함하는 상기 접촉층은 금속화층을 더 포함하는 전자 디바이스.
  15. 제14항에 있어서,
    상기 금속-절연체 상 전이 물질층은 상기 금속화층에 근접하여 형성되는 전자 디바이스.
  16. 제12항에 있어서,
    상기 금속-절연체 상 전이 물질층은 상기 소스 영역에 결합된 상기 접촉층 내에 형성되는 전자 디바이스.
  17. 제12항에 있어서,
    상기 금속-절연체 상 전이 물질층은 상기 드레인 영역에 결합된 상기 접촉층 내에 형성되는 전자 디바이스.
  18. 제12항에 있어서,
    상기 게이트 전극, 상기 접촉층들, 및 상기 금속-절연체 상 전이 물질층 주위에 절연층이 형성되는 전자 디바이스.
  19. 제14항에 있어서,
    상기 금속-절연체 상 전이 물질층은 상기 소스/드레인 영역에 근접하여 형성되는 전자 디바이스.
  20. 제12항에 있어서,
    상기 금속-절연체 상 전이 물질층은 제1 캡핑층과 제2 캡핑층 사이에 샌드위치되고, 상기 제1 및 제2 캡핑층들은 상기 접촉층 내에 형성되는 전자 디바이스.
  21. 제12항에 있어서,
    상기 금속-절연체 상 전이 물질층의 두께는 2 나노미터 내지 100 나노미터인 전자 디바이스.
  22. 제12항에 있어서,
    상기 금속-절연체 상 전이 물질층은 전이 금속 산화물, ABO3 물질 또는 임의의 그의 조합을 포함하는 전자 디바이스.
  23. 제12항에 있어서,
    상기 기판은 반도체 핀을 포함하는 전자 디바이스.
  24. 제14항에 있어서,
    상기 금속화층은 복수의 금속화층을 포함하고, 상기 금속-절연체 상 전이 물질층은 상기 복수의 금속화층 내에 형성되는 전자 디바이스.
  25. 전자 디바이스를 제조하는 방법으로서,
    기판 상의 핀 위의 게이트 전극, 및 상기 게이트 전극의 대향 측들에서의 상기 핀 상의 제1 접촉 영역 및 제2 접촉 영역을 포함하는 트랜지스터 구조 위에 제1 절연층을 퇴적하는 단계 - 상기 핀은 세 개의 측면들을 가짐 - ;
    상기 제1 접촉 영역 위의 상기 제1 절연층 내에 제1 트렌치를 형성하는 단계; 및
    상기 제1 트렌치 내에 금속-절연체 상 전이 물질층을 퇴적하는 단계
    를 포함하는 방법.
  26. 제25항에 있어서,
    상기 게이트 전극은 상기 핀의 상기 세 개의 측면들 상의 그리고 주위의 게이트 유전체층 상에 퇴적되는 방법.
  27. 제25항에 있어서,
    상기 제1 접촉 영역 위에 제1 접촉층을 퇴적하는 단계를 더 포함하는 방법.
  28. 제25항에 있어서,
    상기 금속-절연체 상 전이 물질층 상에 제2 접촉층을 퇴적하는 단계를 더 포함하는 방법.
  29. 제25항에 있어서,
    상기 트랜지스터 구조 상의 제2 절연층 상에 금속화층을 형성하는 단계를 더 포함하는 방법.
  30. 제25항에 있어서,
    상기 금속-절연체 상 전이 물질층은 제1 캡핑층과 제2 캡핑층 사이에 존재하는 방법.
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