TWI538026B - 複合式場效電晶體 - Google Patents

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布萊恩 道爾
艾利潔 卡波夫
大衛 肯克
烏戴 沙
查爾斯 郭
羅伯特 喬
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Description

複合式場效電晶體
本發明的實施例相關於電子裝置製造的領域；且更具體地相關於電晶體裝置的製造。
通常，將電晶體視為係現代電子產品的基礎。在現代電腦中典型地用於切換的電晶體係基於場效應。在此種電晶體中，施加在閘極及汲極電極之間的電壓增加半導體的導電性，容許電在源極及汲極電極之間流動。當在閘極及汲極之間沒有電壓時(截止狀態)，電晶體在理想上應運載儘可能少的電流，且當閘極電壓存在時(導通狀態)，運載儘可能多的電流。低截止電流對能量效率係重要的，同時大導通電流也係重要的，因為其容許電路運行得更快。
因此，電晶體之品質的重要度量係電晶體在導通狀態中時的電流(「導通」電流)對電晶體在「截止」狀態中時之電流(「截止」電流)的比率。然而，使用標準的場效電晶體(FET)，導電性中的此改變僅由接近電流在閘極及汲極間之流動處的薄層所影響。此限制所能實現的導通電流 對截止電流的比率。
當電晶體幾何收縮時，能施加至閘極的電壓下降以維持可靠性。為維持效能，FET的臨限電壓也下降。當臨限電壓下降時，電晶體不能以可用的有限電壓搖擺從完全截止切換至完全導通。典型地，電路設計係在電晶體在「導通」狀態時的強電流及電晶體在「截止」狀態時的低電流之間的妥協。次臨限漏電流(包括次臨限導電、閘極氧化物漏電流、及反偏壓接面漏電流)典型地能消耗高效能積體電路晶片之總功率消耗的一半以上。
在FET的次臨限操作規範中，當閘極電壓低於臨限時，汲極電流對閘極電壓的行為典型地藉由線性曲線所近似。此曲線的斜率稱為次臨限斜率。
習知金屬氧化物半導體場效電晶體(「MOSFET」)典型具有熱受限於每十度約60mV的次臨限斜率。亦即，針對典型的FET電晶體，閘極電壓增加約60mV導致汲極電流以少於約10的因子增加。有限次臨限斜率不能提供在電晶體的截止(低電流)及導通(高電流)狀態之間的快速轉變。
100、200、300、1300、1400‧‧‧橫剖面圖
101、1201、1301、1401‧‧‧基板
102‧‧‧裝置層
103‧‧‧閘極介電層
104、1212、1503、1613、1705‧‧‧閘極電極
105、106‧‧‧接點區域
107、116、1306、1315、1317、1319、1406、1415、1417、1419‧‧‧絕緣層
108、114、134、138‧‧‧溝槽
109、113、115、117、118、119、1313、1314、1413、1414‧‧‧接點層
110、120、130、1209、1304、1305、1404、1405‧‧‧金屬-絕緣體相變材料層
111、121、122‧‧‧金屬覆蓋層
112、129、131‧‧‧覆蓋層
124、1307、1316、1318、1320、1407、1416、1418、1420‧‧‧金屬化層
400、500、700、800、900、1000、1500、1600、1700‧‧‧圖
1100‧‧‧三閘極電晶體結構
1101‧‧‧鰭
1102‧‧‧頂表面
1103、1104‧‧‧側壁
1105‧‧‧鰭寬度
1106、1107‧‧‧堆疊
1200‧‧‧頂視圖
1202、1203、1204、1205、1206、1207‧‧‧電晶體
1208‧‧‧源極區域
1211‧‧‧面積尺寸
1213‧‧‧汲極接點區域
1302、1303、1402、1403‧‧‧電晶體結構
1308、1309、1408、1409‧‧‧互連
1321、1322、1421、1422‧‧‧源極/汲極接點區域
1501、1707、VO2‧‧‧金屬-絕緣體相變材料層電阻
1502‧‧‧負載電阻
1504、1612、1706‧‧‧汲極
1505、1614、1704‧‧‧源極
1510‧‧‧電流-電壓特徵圖
1511‧‧‧閘極電壓Vg
1512‧‧‧汲極電流Idsat
1513‧‧‧保持電流Ihold
1514‧‧‧臨限電流Ithreshold
1515‧‧‧導通曲線
1516‧‧‧截止曲線
1520、1610、1701‧‧‧等效電路
1601、1711‧‧‧源極電壓Vs
1602、1712‧‧‧汲極電流Id
1603‧‧‧斜率
1604‧‧‧臨限電流Ih
1605‧‧‧保持源極電壓Vhs
1606‧‧‧保持電流
1607‧‧‧導通電流曲線
1608‧‧‧截止電流曲線
1611、1708‧‧‧負載電阻Rload
1702、1703、1900‧‧‧圖
1800‧‧‧計算裝置
1801‧‧‧晶片組
1802‧‧‧板
1803‧‧‧照相機
1804‧‧‧處理器
1805、1806‧‧‧通訊晶片
1808‧‧‧揮發性記憶體
1809‧‧‧功率放大器
1810‧‧‧非揮發性記憶體
1811‧‧‧觸控螢幕控制器
1812‧‧‧圖形處理器
1813‧‧‧全球定位系統(GPS)裝置
1814‧‧‧羅盤
1815‧‧‧揚聲器
1816‧‧‧天線
1817‧‧‧觸控顯示器
1818‧‧‧電池
1901‧‧‧S-形IV特徵
1902‧‧‧轉折
1903‧‧‧絕緣體相
1904‧‧‧金屬相
Ioff‧‧‧截止電流
Ion‧‧‧導通電流
Vcc‧‧‧供應電壓
Vg‧‧‧閘極電壓
Vs‧‧‧源極電壓
Vt、Vtg‧‧‧臨限電壓
Vts‧‧‧臨限源極電壓
本發明的實施例最好可藉由參考至用於說明本發明實施例之以下描述及隨附圖式而理解。在該等圖式中：
圖1係根據一實施例的複合式電晶體結構之一部分的橫剖面圖。
圖2係與圖1相似之在根據一實施例將絕緣層沈積在電晶體結構上方之後的橫剖面圖。
圖3係與圖2相似之在根據一實施例將絕緣層中的溝槽形成在接點區域之一者上方之後的橫剖面圖。
圖4係與圖3相似之在根據一實施例將金屬-絕緣體相變材料層沈積在經由溝槽暴露的接點區域之一者上方之後的圖。
圖5係與圖4相似之在根據一實施例形成溝槽以暴露接點區域之後的圖。
圖6係與圖5相似之在根據一實施例將接點層形成通過接點區域上的溝槽之後的圖。
圖7係與圖6相似之在根據一實施例回磨接點層以暴露絕緣層的頂表面之後的圖。
圖8係與圖3相似之在根據另一實施例將金屬-絕緣體相變材料層沈積在接點區域上方之後的圖。
圖9係與圖5相似之在根據另一實施例將金屬-絕緣體相變材料層沈積在接點區域上方，然後回磨以暴露絕緣層的頂表面之後的圖。
圖10係與圖2相似之在根據一實施例將金屬化層形成在絕緣層上之後的圖。
圖11係根據一實施例之三閘極電晶體結構的透視圖。
圖12係根據一實施例之包含複數個電晶體的電晶體陣列之系統單晶片的頂視圖。
圖13係根據一實施例之電子裝置系統的橫剖面圖。
圖14係根據另一實施例之電子裝置系統的橫剖面圖。
圖15描繪根據一實施例之複合式FET的等效電路及電流-電壓特徵圖。
圖16係根據一實施例描繪複合式FET電晶體之等效電路的圖及描繪該等效電路之一部分的通用VO2二終端電流-電壓特徵的圖。
圖17係根據一實施例描繪複合式FET電晶體之等效電路的圖、描繪使用鎖定為電晶體的臨限電壓之金屬-絕緣體相變材料層模擬的複合式FET電晶體之汲極電流對源極電壓特徵集的圖、及描繪經模擬複合式FET之汲極飽和電流對閘極電壓特徵的圖。
圖18描繪根據一實施例的計算裝置。
圖19顯示根據一實施例描繪金屬-絕緣體相變材料層之範例S-形IV特徵的圖。
【發明內容及實施方式】
在以下描述中，陳述許多具體細節，例如，具體材料、結構、元件尺寸、處理等，以提供對本發明之一或多個實施例的徹底理解。然而，明顯地，熟悉本技術的人士可實現本發明的一或多個實施例而無需此等具體細節。在其他情形中，並未非常詳盡地描述微電子裝置製程、技術、材料、裝備等，以避免不必要地模糊此說明書。熟悉 本發明之人士將能以所包括的描述實作適當功能而無須過度實驗。
於本說明書各處提及之一實施例或實施例意指相關於該實施例描述的明確特性、結構、或特徵包括在至少一實施例中。因此，出現在本說明書通篇之各位置的片語在一實施例中或在實施例中並不必然全部指稱相同實施例。此外，特定特性、結構、或特徵可在一或多個實施例中以任何適當方式組合。
描述提供用於低供應電壓(Vcc)邏輯及系統單晶片應用之複合式場效電晶體(「FET」)的方法及設備。複合式FET裝置包含與電晶體之源極/汲極接點區域接觸的金屬-絕緣體相變材料以在電晶體在截止狀態中時實現低漏電流、陡次臨限斜率、及高驅動電流。包含金屬-絕緣體相變材料的電晶體能對低Vcc電晶體/切換應用及對系統單晶片應用有用。藉由將金屬-絕緣體相變材料插入在電晶體的源極/汲極接點區域(或後段金屬化)中，產生陡次臨限「導通」斜率，且電晶體切換至導通實質快於習知電晶體。在實施例中，沈積絕緣層在電晶體結構上方。電晶體結構包含在基板上之裝置層上方的閘極電極；及在該閘極電極之相對側之裝置層上的第一接點區域及第二接點區域。形成溝槽在該第一接點區域上方的該第一絕緣層中。沈積金屬-絕緣體相變材料層在該溝槽中。
圖1係根據一實施例的複合式電晶體結構之一部分的橫剖面圖100。複合式電晶體結構包括在基板101上的裝 置層102。在一實施例中，基板101包括單晶矽(Si)、鍺(Ge)、鍺化矽(SiGe)、III-V族材料，例如，以GaAs、InSb、GaP、GaSb為底質的材料、以矽奈米管為底質的材料、或彼等的任何組合。在一實施例中，基板101包含單晶材料基板，例如，單晶矽基板。在一實施例中，基板101包含多晶材料基板。在實施例中，基板101包括組態成連接至一或多個金屬化層的互連，例如，穿孔。
在一實施例中，基板101係包括塊狀下基板、中間絕緣層、及頂單晶層的絕緣層覆矽(SOI)基板。頂單晶層可包含用於塊狀單晶基板的上列任何材料。在實施例中，裝置層102係SOI基板101之頂單晶層的一部分。
裝置層102可包含單晶矽(Si)、鍺(Ge)、鍺化矽(SiGe)、III-V族材料、例如，以砷化鎵(GaAs)為底質的材料，或彼等的任何組合。在一實施例中，裝置層102包含多晶、奈米晶、或非晶薄膜。在實施例中，裝置層102包括形成在基板101上的一或多個半導體鰭。在一實施例中，電晶體結構耦接至一或多個金屬化層(未圖示)。該一或多個金屬化層能藉由介電材料，例如，層間介電質(ILD)(未圖示)，與相鄰金屬化層分離。該相鄰金屬化層可經由穿孔(未圖示)電互連。在實施例中，包括多個電晶體，諸如，電晶體100，的三閘極電晶體陣列可形成在任何已為人所熟知的絕緣基板上，諸如，形成自二氧化矽、氮化物、氧化物、及藍寶石的基板。
沈積閘極介電層103在裝置層102上。沈積閘極電極 104在閘極介電層103上。閘極介電層103能係任何已為人所熟知的閘極介電層。在一實施例中，閘極介電層103包含具有大於二氧化矽之介電常數之介電常數的高-k介電材料。在一實施例中，閘極介電層103包含金屬氧化物介電質。例如，閘極介電層103能係，但未受限於五氧化二鉭(Ta2O5)、及氧化鈦(TiO2)、氧化鋯(ZrO2)、氧化鉿(HfO2)、氧化鑭(La2O4)、鋯鈦酸鉛(PZT)、其他高-k介電材料、或彼等的組合。
在實施例中，閘極介電層103係二氧化矽(SiO2)、氮氧化矽(SiOxNy)、或氮化矽(Si3N4)介電層。在實施例中，閘極介電層103的厚度在約2Å至約100Å之大致範圍中。
閘極電極104能以任何合適閘極電極材料形成。在實施例中，閘極電極104包含摻雜至在1×1019原子/cm3至1×1020原子/cm3之間的濃度密度的多晶矽。在實施例中，閘極電極能係金屬閘極電極，諸如，但未受限於鎢、鉭、鈦、及彼等的氮化物。待理解閘極電極104不必然係單一材料並能係薄膜的複合堆疊，諸如，但未受限於多晶矽/金屬電極或金屬/多晶矽電極。
將接點區域105及接點區域106形成在閘極電極104之相對側的裝置層102上。在實施例中，接點區域105包含源極區域，且接點區域106包含汲極區域。在另一實施例中，接點區域105包含汲極區域，且接點區域106包含源極區域。源極及汲極區域係以相同導電型形成，諸如， N-型或P-型導電性。在實施例中，源極及汲極區域具有在1×1019及1×1021原子/cm3之間的摻雜濃度。源極及汲極區域能以均勻濃度形成，或能包括不同濃度的次區域或摻雜輪廓，諸如，尖端區域(例如，源極/汲極延伸)。在實施例中，源極及汲極區域具有相同的摻雜濃度及輪廓。在實施例中，源極及汲極區域的摻雜濃度及輪廓能改變以得到特定電特徵。
位於源極區域及汲極區域之間的裝置層102的部分界定電晶體的通道區域。通道區域也能界定為由閘極電極104所圍繞之鰭的區域。然而，有時源極/汲極區域可，例如，經由擴散略為延伸在閘極電極下方以界定略小於閘極電極長度(Lg)的通道區域。在實施例中，通道區域係本質的或未摻雜的。在實施例中，通道區域摻雜至，例如，在1×1016至1×1019原子/cm3之間的導電等級。在實施例中，當摻雜通道區域時，典型將其摻雜為與源極區域及汲極區域相反的導電型。例如，當源極及汲極區域係N-型導電性時，通道區域會摻雜為p型導電性。相似地，當源極及汲極區域係P型導電性時，通道區域會係N-型導電性。以此方式，電晶體100能分別形成為NMOS電晶體或PMOS的任一者。通道區域能均勻地接觸或能不均勻地摻雜或具有不同濃度以提供特定電及效能特徵。例如，通道區域能依需要包括已為人熟知的鹵素區域。
圖11係根據一實施例之三閘極電晶體結構的透視圖1100。包含鰭1101的裝置層102形成在基板101上。將 沿著A-A1軸之三閘極電晶體結構1100的部分的橫剖面圖描畫於圖1中。在實施例中，三閘極電晶體1100係包括形成在基板101上之多個三閘極電晶體之三閘極電晶體陣列的一部分。
在實施例中，將電絕緣層，例如，淺溝槽隔離(STI)層，形成在相鄰於鰭1101的基板101上以提供將一電子裝置與基板101上的其他裝置絕緣的場絕緣區域。淺溝槽隔離層已為熟悉電子裝置製造技術的人士所知。
在一實施例中，形成在相鄰於鰭1101之基板101上的電絕緣層包含層間介電質(ILD)，例如，二氧化矽。在一實施例中，形成在相鄰於鰭1101之基板101上的電絕緣層包括聚醯亞胺、環氧樹脂、可光界定材料，諸如，苯環丁烯(BCB)，及WPR-系列材料、或玻璃。在一實施例中，形成在相鄰於鰭1101之基板101上的電絕緣層係低介電係數(低-k)ILD層。典型地，低-k係指具有比二氧化矽的介電係數更低之介電常數(介電係數k)的介電質。
如圖11所示，鰭1101從基板101的頂表面凸起。鰭1101具有能界定為基板101之頂表面及鰭的頂表面1102之間的距離的高度。在一實施例中，鰭1101的高度係從約500Å至約5000Å。在一實施例中，鰭1101包含經退化摻雜的半導體材料。在另一實施例中，經由矽化等使鰭1101導電。鰭1101能以任何已為人所熟知的半導體材料形成，諸如，但未受限於矽(Si)、鍺(Ge)、鍺化矽(SixGey)、砷化鎵(GaAs)、InSb、GaP、GaSb、及碳奈米 管。鰭1101能以能藉由施加外部電控制可從絕緣狀態反向改變至導電狀態之任何已為人所熟知的材料形成。在一實施例中，鰭1101係單晶材料鰭。在一實施例中，鰭1101係多晶材料鰭。如圖11所示，鰭1101具有以界定半導體鰭寬度1105的距離分離的一對相對側壁1103及1104。在一實施例中，鰭寬度1105在從約5nm至約50nm的大致範圍中。在一實施例中，鰭的長度大於該寬度並由設計決定。在一實施例中，鰭的長度從約50nm至數百微米。
如圖11所示，將閘極介電層103沈積在鰭1101上並圍繞其三側。閘極介電層103形成在鰭1101的側壁1103上或與其相鄰、在頂表面1102上、並在側壁1104上或與其相鄰。
如圖11所示，沈積閘極電極104在鰭1101上的閘極介電層103上。閘極電極104形成在閘極介電層103上並圍繞其，如圖11所示。閘極電極104形成在形成於半導體鰭1101之側壁1103上的閘極介電質103上或與其相鄰、形成在形成於半導體鰭1101之頂表面1102上的閘極介電質103上、並形成為與形成在半導體鰭1101之側壁1104上的閘極介電層103相鄰或形成於其上。如圖11所示，閘極電極104具有以界定鰭電晶體之閘極長度的距離分離的一對側向相對側壁。
接點區域105及接點區域106形成在鰭1101中之閘極電極104的相對側，如圖11所示。如圖11所示，三閘 極電晶體1100具有在提供三條通道的三側上圍繞鰭1103的介電質及閘極電極，一通道在該鰭之一側壁上的源極及汲極區域之間延伸，諸如，側壁1103、第二通道在該鰭之頂表面上的源極及汲極區域之間延伸，諸如，表面1102、且第三通道在該鰭之另一側壁上的源極及汲極區域之間延伸，諸如，側壁1104。
在實施例中，電晶體1100的源極區域電耦接至更高層的金屬化(例如，金屬層1、金屬層2、及金屬層3等)以將該陣列的各種電晶體電互連為功能電路。
圖2係與圖1相似之在根據一實施例將絕緣層沈積在電晶體結構上方之後的橫剖面圖200。絕緣層107沈積在包含在基板101上之裝置層102上的閘極介電層103上之閘極電極104的電晶體結構上方。如圖2所示，絕緣層107沈積在形成於閘極電極104之相對側的裝置層102上的接點區域105及接點區域106上。
在實施例中，絕緣層107能係適於絕緣相鄰裝置並防止來自鰭之漏電流的任何材料。在一實施例中，絕緣層107係層間介電質(ILD)，例如，二氧化矽、或由設計決定的任何其他電絕緣層。在一實施例中，絕緣層107的厚度在從500埃(Å)至10000Å的大致範圍中。絕緣層107能使用熟悉電子裝置製造技術之人士已知的任何技術覆沈積在電晶體結構上方，諸如，但未受限於化學氣相沈積(CVD)，及物理氣相沈積(PVD)。
圖3係與圖2相似之在根據一實施例將絕緣層中的溝 槽形成在接點區域之一者上方之後的橫剖面圖300。如圖3所示，溝槽108選擇性地形成在絕緣層107中以暴露接點區域105。在實施例中，接點區域105包含源極區域，且接點區域106包含電晶體的汲極區域。在另一實施例中，接點區域105包含汲極區域、且接點區域106包含電晶體的源極區域。在實施例中，溝槽108係藉由使用熟悉電子裝置製造技術之人士已知的任何合適型樣化及蝕刻技術型樣化及蝕刻絕緣層107而形成。在實施例中，經型樣化層沈積在絕緣層107上以選擇性形成溝槽108以暴露接點區域105，同時接點區域106正為絕緣層107所保護。在實施例中，經型樣化層係經型樣化光阻劑。在實施例中，經型樣化層係經型樣化硬遮罩。硬遮罩能係二氧化矽層或高k金屬氧化物介電層，例如，氧化鈦、氧化鉿、或氧化鋁。硬遮罩可藉由任何合適處理形成，諸如，但未受限於化學氣相沈積(CVD)、物理氣相沈積(PVD)、或原子層沈積(ALD)。經型樣化層可使用熟悉電子裝置製造技術之人士已知的任何合適的光微影技術形成。絕緣層107能使用任何合適的蝕刻技術向下蝕刻至接點區域105，例如，熟悉電子裝置製造技術之人士已知的乾蝕刻或濕蝕刻。
圖4係與圖3相似之在根據一實施例將金屬-絕緣體相變材料層沈積在經由溝槽暴露的接點區域之一者上方之後的圖400。沈積金屬-絕緣體相變材料層110在接點區域105上方。在實施例中，接點區域係源極區域，且沈積金 屬-絕緣體相變材料層110在該源極區域上。在另一實施例中，接點區域係汲極區域，且沈積金屬-絕緣體相變材料層110在該汲極區域上。具有沈積在源極/汲極區域之至少一者上方的金屬-絕緣體相變材料的電晶體裝置提供超越習知電晶體裝置的許多優點。例如，具有沈積在源極/汲極區域之至少一者上方的金屬-絕緣體相變材料的電晶體裝置由於金屬-絕緣體轉變具有比沒有金屬-絕緣體相變材料之電晶體裝置的次臨限斜率特徵實質更陡的次臨限斜率特徵。具有沈積在源極/汲極區域之至少一者上方的金屬-絕緣體相變材料之電晶體裝置的截止電流(例如，當電壓未供應至閘極電極時)係以在絕緣狀態之金屬-絕緣體相變材料的高電阻設定，使得電晶體的漏電流實質降低。具有沈積在源極/汲極區域之至少一者上方的金屬-絕緣體相變材料之電晶體裝置的導通電流(例如，當電壓供應至閘極電極時)係以電晶體能驅動的最大電流設定。
在實施例中，具有積集至源極區域中之金屬-絕緣體相變材料層110的電晶體裝置比具有積集至汲極區域中之金屬-絕緣體相變材料層110的電晶體裝置更有效率。通常，金屬-絕緣體相變材料係指若將外部激發，諸如，溫度、壓力、或電場，施加至材料，變為導體的絕緣體材料。通常，金屬-絕緣體相變效應在橫跨材料施加電壓時觀察到的S-形電流-電壓(「IV」)特徵的情形中係指莫特轉變。圖19顯示根據一實施例描繪金屬-絕緣體相變材料層之範例S-形IV特徵的圖1900。
如圖19所示，S-形IV特徵1901在從絕緣體相1903至金屬相1904之轉變發生的臨限電壓Vt呈現轉折1902。
在實施例中，金屬-絕緣體相變材料層110係包含來自週期表之週期3、4、或5的一或多種金屬並具有部分填充之價電子d-殼層的單或多成份氧化物系統。在實施例中，當未偏壓時，在截止狀態，金屬-絕緣體相變材料層110的行為如同絕緣體(例如，僅具有可忽略的漏電流)，而在導通狀態，行為如同在相對低偏壓的金屬(例如，傳導高電流)。該轉變係可逆的：當偏壓移除或不再另外獲得滿足時，金屬-絕緣體相變材料返回其原始絕緣狀態。在實施例中，金屬-絕緣體相變材料層110係氧化釩(VO2)、NbO2、氧化鈦(例如，Ti2O3，Ti3O5)、藉由ABO3配方描述的材料，例如，鈣鈦礦材料，例如，SmNiO3及LaCoO3、或彼等的任何組合。在實施例中，金屬-絕緣體相變材料層110的厚度從約2奈米(「nm」)至約100nm。在實施例中，電晶體之電流-電壓特徵的次臨限斜率的陡度隨金屬-絕緣體相變材料層之厚度的增加而增加。在實施例中，當金屬-絕緣體相變材料層的厚度增加時，電晶體在其「導通」的電壓降低。在實施例中，當金屬-絕緣體相變材料層的厚度增加時，電晶體的漏電流減少。在實施例中，當金屬-絕緣體相變材料層的面積減少時，電晶體的漏電流減少。
在實施例中，接點層109沈積在溝槽108中的經暴露 接點區域105上。接點層109能使用濺鍍、化學氣相沈積(「CVD」)、分子束磊晶(「MBE」)、原子層沈積(「ALD」)、任何其他沈積技術、或彼等的組合沈積在經暴露接點區域105上。沈積金屬覆蓋層111在接點層109上。金屬覆蓋層111能使用任何濺鍍技術、化學氣相沈積(「CVD」)、分子束磊晶(「MBE」)、原子層沈積(「ALD」)、或其他沈積技術沈積在接點層109上。
沈積金屬-絕緣體相變材料層110在金屬覆蓋層111上。金屬-絕緣體相變材料層110能使用任何濺鍍技術、化學氣相沈積(「CVD」)、分子束磊晶(「MBE」)、原子層沈積(「ALD」)、或其他沈積技術選擇性地沈積在覆蓋層111上，諸如，金屬或導電氧化物。沈積覆蓋層112在金屬-絕緣體相變材料層110上。覆蓋層112，諸如，金屬或導電氧化物，能使用任何濺鍍技術、化學氣相沈積(「CVD」)、分子束磊晶(「MBE」)、原子層沈積(「ALD」)、或其他沈積技術沈積在金屬-絕緣體相變材料層110上。在實施例中，覆蓋層111及覆蓋層112作用為至金屬-絕緣體相變材料層110的電極。
在實施例中，覆蓋層111及覆蓋層112各者包含不與氧反應的一或多種金屬，例如，Pd、Pt、形成導電氧化物的一或多種金屬，例如，W、V、Cr、Ir、一或多種導電氧化物，例如，氧化銦錫(「ITO」)、La1-xSrxGa1-yMgyO3-x-0.5(x+y)(「LSGMO」)、金屬的導電次化學計量氧化物，例如，TiOx、或彼等的任何組合。在實 施例中，覆蓋層111及覆蓋層112各者沈積至從約2nm至約50nm的厚度。
如圖4所示，接點層109相鄰於金屬-絕緣體相變材料層110。在實施例中，接點層109的厚度從約500Å至約10000Å。
如圖4所示，將沈積通過溝槽108的金屬-絕緣體相變材料層110嵌入在接點區域105中。沈積接點層113在金屬覆蓋層112上。接點層113能使用熟悉電子裝置製造技術之人士已知的任何沈積技術，諸如，濺鍍、化學氣相沈積(「CVD」)、分子束磊晶(「MBE」)、原子層沈積(「ALD」)、任何其他沈積技術、或彼等的組合，覆沈積在金屬覆蓋層112上，然後回磨以與絕緣層107的頂表面成平面。接點層113能使用熟悉電子裝置製造技術之人士已知的，例如，化學機械研磨(「CMP」)技術回磨。在實施例中，接點層113的厚度從約500Å至約10000Å。
在實施例中，接點層109及接點層113各者係包括金屬的導電層，例如，銦(In)、錫(Sn)、鉛(Pb)、銀(Ag)、銻(Sb)、鉍(Bi)、鋅(Zn)、鎘(Cd)、金(Au)、銅(Cu)、釕(Ru)、鎳(Ni)、鈷(Co)、鉻(Cr)、鐵(Fe)、錳(Mn)、鈦(Ti)、鋁(Al)、鉿(Hf)、鉭(Ta)、鎢(W)、釩(V)、鉬(Mo)、鈀(Pd)、金(Au)、鉑Pt、或彼等的任何組合。在實施例中，包含在接點層109上的金屬覆蓋層111上之金屬-絕緣體相變材料層110上的覆蓋層112上之接點層113的堆疊係至電晶體之源極區域的接點。在另一實施例中，包含 在接點層109上的金屬覆蓋層111上之金屬-絕緣體相變材料層110上的金屬覆蓋層112上之接點層113的堆疊係至電晶體之汲極區域的接點。
圖5係與圖4相似之在根據一實施例形成溝槽114以暴露接點區域106之後的圖500。如圖5所示，在接點區域105為包括金屬-絕緣體相變材料層110的源極接點覆蓋之後，選擇性地形成溝槽114以暴露接點區域106。在實施例中，溝槽114係藉由使用熟悉電子裝置製造技術之人士已知的任何合適型樣化及蝕刻技術型樣化及蝕刻絕緣層107而形成。在實施例中，在接點源極區域105為接點層113所覆蓋的同時，沈積經型樣化硬遮罩在絕緣層107上以選擇性形成溝槽114以暴露接點汲極區域106。絕緣層107能使用任何合適的蝕刻技術向下蝕刻通過經型樣化硬遮罩至接點區域106，例如，熟悉電子裝置製造技術之人士已知的乾蝕刻或濕蝕刻。
圖6係與圖5相似之在根據一實施例將接點層115形成通過接點區域106上的溝槽114之後的圖。在一實施例中，接點區域106係汲極區域，並沈積接點層115在汲極區域上。在實施例中，接點區域106係源極區域，並沈積接點層115在源極區域上。在一實施例中，接點層115使用熟悉電子裝置製造技術之人士已知的任何沈積技術，例如，濺鍍技術、化學氣相沈積(「CVD」)、分子束磊晶(「MBE」)、原子層沈積(「ALD」)、或任何其他沈積技術，覆沈積在經由溝槽114暴露的接點區域106上。在實 施例中，接點層115係包括金屬的導電層，例如，銦(In)、錫(Sn)、鉛(Pb)、銀(Ag)、銻(Sb)、鉍(Bi)、鋅(Zn)、鎘(Cd)、金(Au)、銅(Cu)、釕(Ru)、鎳(Ni)、鈷(Co)、鉻(Cr)、鐵(Fe)、錳(Mn)、鈦(Ti)、鋁(Al)、鉿(Hf)、鉭(Ta)、鎢(W)、釩(V)、鉬(Mo)、鈀(Pd)、金(Au)、鉑Pt、或彼等的任何組合。
圖7係與圖6相似之在根據一實施例回磨接點層115以暴露絕緣層107的頂表面之後的圖700。如圖7所示，接點層115與絕緣層107的頂表面成平面。接點層115能藉由使用熟悉電子裝置製造技術之人士已知的，例如，化學機械研磨(「CMP」)技術回磨。在實施例中，接點層113的厚度從約500Å至約10000Å。在實施例中，接點層115係至電晶體之汲極區域的低電阻接點。在另一實施例中，接點層115係至電晶體之源極區域的低電阻接點。
圖8係與圖3相似之在根據另一實施例將金屬-絕緣體相變材料層110沈積在接點區域105上方之後的圖800。圖8與圖4的不同在於金屬覆蓋層111相鄰於接點區域105。金屬覆蓋層111能使用任何濺鍍技術、化學氣相沈積(「CVD」)、分子束磊晶(「MBE」)、原子層沈積(「ALD」)、或其他沈積技術沈積在接點區域105上。在實施例中，包含在金屬覆蓋層109上之金屬-絕緣體相變材料層110上的金屬覆蓋層111上之接點層113的堆疊係至電晶體之源極區域的接點。在另一實施例中，包含在金屬覆蓋層109上之金屬-絕緣體相變材料層110上的金屬 覆蓋層111上之接點層113的堆疊係至電晶體之汲極區域的接點。
圖9係與圖5相似之在根據另一實施例將金屬-絕緣體相變材料層120沈積在接點區域106上方，然後回磨以暴露絕緣層107的頂表面之後的圖900。
圖9與圖7的不同在於金屬-絕緣體相變材料層沈積在接點區域105及接點區域106二者上方。如圖9所示，接點層119沈積在溝槽114中的經暴露接點區域106上。在實施例中，接點區域106係汲極接點區域。在實施例中，接點層119係上述接點層之一者並能使用如上文所述的任何接點層沈積技術沈積在經暴露接點區域106上。沈積金屬覆蓋層121在接點層119上。在實施例中，金屬覆蓋層121係上述金屬覆蓋層之一者並使用如上文所述的金屬覆蓋層沈積技術的一者沈積。沈積金屬-絕緣體相變材料層120在金屬覆蓋層121上。在實施例中，金屬-絕緣體相變材料層120係上述金屬-絕緣體相變材料層之一者並使用如上文所述的任何金屬-絕緣體相變材料層沈積技術沈積。
沈積金屬覆蓋層122在金屬-絕緣體相變材料層120上。在實施例中，金屬覆蓋層122係上述金屬覆蓋層之一者並使用如上文所述的金屬覆蓋層沈積技術的一者沈積。在實施例中，使用熟悉電子裝置製造技術之人士已知的任何沈積技術，諸如，濺鍍、化學氣相沈積(「CVD」)、分子束磊晶(「MBE」)、原子層沈積(「ALD」)、任何其他 沈積技術、或彼等的組合，將接點層115沈積在金屬覆蓋層122上，然後回磨以與絕緣層107的頂表面成平面。接點層115能使用熟悉電子裝置製造技術之人士已知的，例如，CMP技術回磨。在實施例中，包含在接點層119上的金屬覆蓋層121上之金屬-絕緣體相變材料層120上的金屬覆蓋層122上之接點層115的堆疊提供至電晶體之汲極區域的接點，且包含在接點層109上的金屬覆蓋層111上之金屬-絕緣體相變材料層110上的金屬覆蓋層112上之接點層113的堆疊提供至電晶體之源極區域的接點。在實施例中，省略接點層119及109，且如對照圖8於上文所述地，使用任何沈積技術將金屬覆蓋層121及111分別直接沈積在接點區域106及接點區域105上。
參考回圖11，如上文所述，將包含接點層113的堆疊1106形成在接點區域105上方。如上文所述，將包含接點層115的堆疊1107沈積在接點區域106上方。如圖11所示，各堆疊1106及1107沈積在鰭1101上並圍繞其所有三側，諸如，側壁1104及1103、及頂表面1102。在實施例中，如上文所述，將接點層113及接點層115的至少一者沈積在金屬-絕緣體相變材料層(未圖示)上方。
在一實施例中，接點區域105係源極區域，且接點區域106係汲極區域。在實施例中，堆疊1106包含在接點層109上之金屬覆蓋層111上的金屬-絕緣體相變材料層110上之覆蓋層112上的接點層113(例如，如圖4所示)。在實施例中，如上文所述，堆疊1106係至電晶體之 源極區域的接點。在實施例中，堆疊1107包含在接點層119上之金屬覆蓋層121上的金屬-絕緣體相變材料層120上之金屬覆蓋層122上的接點層115(例如，如圖9所示)。在實施例中，堆疊1107係至電晶體之汲極區域的接點。
圖10係與圖2相似之在根據一實施例將金屬化層124形成在絕緣層107上之後的圖1000。在實施例中，金屬化層124係電子裝置之後段金屬化的一部分。在實施例中，金屬化層包括金屬，例如，銦(In)、錫(Sn)、鉛(Pb)、銀(Ag)、銻(Sb)、鉍(Bi)、鋅(Zn)、鎘(Cd)、金(Au)、銅(Cu)、釕(Ru)、鎳(Ni)、鈷(Co)、鉻(Cr)、鐵(Fe)、錳(Mn)、鈦(Ti)、鋁(Al)、鉿(Hf)、鉭(Ta)、鎢(W)、釩(V)、鉬(Mo)、鈀(Pd)、金(Au)、鉑Pt、或彼等的任何組合。
在實施例中，金屬化層124包括組態成連接至其他金屬化層(未圖示)的互連、穿孔、及金屬線。在實施例中，金屬化層124組態成提供至電子裝置的電接點，例如，藉由電絕緣層，例如，層間介電質、溝槽絕緣層、或熟悉電子裝置製造技術的人士已知的任何其他絕緣層，分離的電晶體、記憶體、電容器、電阻器、光電裝置、開關、及任何其他主動及被動電子裝置。
如圖10所示，如上文所述，使用熟悉本技術之人士已知的任何沈積技術將接點層115形成通過在接點區域106上的溝槽114並將接點層113形成通過在接點區域105上的溝槽108。在實施例中，接點區域105係源極接 點區域，且接點區域106係汲極區域。在另一實施例中，接點區域105係汲極區域，且接點區域106係源極區域。沈積絕緣層116在金屬化層124上。在實施例中，絕緣層116能係適於絕緣相鄰裝置並防止來自鰭之漏電流的任何材料。在一實施例中，絕緣層116係層間介電質(ILD)，例如，二氧化矽、或由設計決定的任何其他電絕緣層。在一實施例中，絕緣層116的厚度在從500埃(Å)至10000Å的大致範圍中。絕緣層116能使用熟悉電子裝置製造技術之人士已知的任何技術覆沈積在金屬化層124上，諸如，但未受限於化學氣相沈積(CVD)，及物理氣相沈積(PVD)。
如圖10所示，覆蓋層129沈積通過在金屬化層124之經暴露部分上的絕緣層116中的溝槽138。在實施例中，覆蓋層129係上述覆蓋層的一者並使用如上文所述的任何金屬覆蓋層沈積技術沈積在金屬化層124的經暴露部分上。沈積金屬-絕緣體相變材料層130在金屬覆蓋層129上。在實施例中，金屬-絕緣體相變材料層130係上述金屬-絕緣體相變材料層之一者並使用如上文所述的任何金屬-絕緣體相變材料層沈積技術沈積。
沈積覆蓋層131在金屬-絕緣體相變材料層130上。在實施例中，覆蓋層131係上述覆蓋層之一者並使用如上文所述的任何覆蓋層沈積技術沈積。沈積接點層117在覆蓋層131上。在實施例中，接點層117係上述接點層的一者並使用如上文所述的任何接點層沈積技術沈積在覆蓋層 131上，然後回磨以與絕緣層116的頂表面成平面。
如圖10所示，將包含在金屬覆蓋層129上之金屬-絕緣體相變材料層130上的金屬覆蓋層131上之接點層117的堆疊形成在通過絕緣層116中之溝槽138的金屬化層124上，以經由接點層113提供至電晶體之接點區域105的電接點。如上文所述，將沈積通過溝槽138的金屬-絕緣體相變材料層130嵌入至接點區域105上方的金屬化層124中以增加電晶體之電流-電壓特徵的次臨限斜率的陡度、降低電晶體的漏電流、並最大化電晶體的操作電流。
如圖10所示，將接點層118形成通過在金屬化層124之經暴露部分上的絕緣層116中的溝槽134以經由接點層115提供至電晶體之接點區域106的電接點。在實施例中，接點層118係上述接點層的一者。在實施例中，使用如上文所述的任何接點層沈積技術將接點層118沈積在金屬化層124的經暴露部分上。在實施例中，如上文所述，然後回磨接點層118以與絕緣層116的頂表面成平面。
圖12係根據一實施例之包含複數個電晶體的電晶體陣列之系統單晶片的頂視圖1200。電晶體1202、1203、1204、1205、1206、及1207形成在基板1201上。在實施例中，基板1201係上述基板的一者。在實施例中，如上文所述，各電晶體1202、1203、1204、1205、1206、及1207包含閘極電極及汲極接點區域，諸如，閘極電極1212及汲極接點區域1213。源極區域1208形成在基板 1208上。在實施例中，源極區域1208係用於電晶體1202、1203、1204、1205、1206、及1207的共源極區域。沈積金屬-絕緣體相變材料層1209在共源極區域1208上方。在實施例中，金屬-絕緣體相變材料層1209係上述金屬-絕緣體相變材料層之一者並使用如上文所述的任何金屬-絕緣體相變材料層沈積技術沈積在共源極區域1208上方。在實施例中，金屬-絕緣體相變材料層1209的面積尺寸1211不少於共源極區域1208的面積尺寸。在實施例中，當金屬-絕緣體相變材料層1209的面積尺寸增加時，電晶體在其「導通」的電壓降低。在實施例中，當金屬-絕緣體相變材料層1209的面積尺寸減少時，電晶體的漏電流減少。
圖13係根據一實施例之電子裝置系統的橫剖面圖1300。如上文所述，該電子裝置系統包含在基板1301上方的電晶體結構1302及電晶體結構1301上方的絕緣層1306。如上文所述，各電晶體結構1301及1302包含在基板1301上之裝置層上方的閘極電極，及在該閘極電極的相對側之裝置層上的源極接點區域及汲極接點區域。在實施例中，將金屬-絕緣體相變材料層嵌入至電晶體結構之一或多個源極/汲極區域中。如圖13所示，如上文所述，包含在金屬覆蓋層上之金屬-絕緣體相變材料層1304上的金屬覆蓋層上之接點層1313的堆疊沈積通過在電晶體1302之源極/汲極接點區域1321上的絕緣層1306中的溝槽。如上文所述，包含在金屬覆蓋層上之金屬-絕緣體相 變材料層1305上的金屬覆蓋層上之接點層1314的堆疊沈積通過在電晶體1303之源極/汲極接點區域1322上的絕緣層1306中的溝槽。如圖13所示，電晶體結構1301及1302的源極/汲極接點區域經由互連1313及1314耦接至更高階金屬化，諸如，經由形成在沈積於個別金屬化層之間的絕緣層中的互連的金屬化層1307(「M1」)、金屬化層1311(「M2」)、金屬化層1318(「M3」)、及金屬化層1320(「M4」)。
如圖13所示，將絕緣層1306沈積在電晶體結構1301及1302上方並在金屬化層1307下方。絕緣層1315沈積在金屬化層1307及金屬化層1311之間。絕緣層1317沈積在金屬化層1311及金屬化層1318之間。絕緣層1319沈積在金屬化層1318及金屬化層1320之間。如圖13所示，金屬化層1307、1311、1318、及1320經由形成在各絕緣層1306、1311、1318、及1318中的個別互連電連接，諸如，互連1308及互連1309。如熟悉電子裝置製造技術的人士已知的，金屬化層1307、1311、1318、及1320用於將積體電路的各種組件共同電互連為功能電路。如圖13所示，將金屬-絕緣體相變材料層1304嵌入電晶體結構1301的接點區域中，並將金屬-絕緣體相變材料層1305嵌入電晶體結構1302的接點區域中。
圖14係根據另一實施例之電子裝置系統的橫剖面圖1400。如上文所述，該電子裝置系統包含在基板1401上方的電晶體結構1402及電晶體結構1401上方的絕緣層 1406。如上文所述，各電晶體結構1401及1402包含在基板1401上之裝置層上方的閘極電極，及在該閘極電極的相對側之裝置層上的源極接點區域及汲極接點區域。接點層1413沈積通過在電晶體結構1402之經暴露源極/汲極接點區域1421上的絕緣層1306中的溝槽。接點層1414沈積通過在電晶體結構1403之源極/汲極接點區域1422上方的絕緣層1406中的溝槽。如圖14所示，接點1413及1414經由互連1408及1409耦接至更高階金屬化，諸如，經由形成在沈積於個別金屬化層之間的絕緣層中的互連的金屬化層1407(「M1」)、金屬化層1411(「M2」)、金屬化層1418(「M3」)、及金屬化層1420(「M4」)。如圖14所示，將絕緣層1406沈積在電晶體結構1401及1402上方並在金屬化層1407下方。絕緣層1415沈積在金屬化層1407及金屬化層1411之間。絕緣層1417沈積在金屬化層1411及金屬化層1418之間。絕緣層1419沈積在金屬化層1418及金屬化層1420之間。如圖14所示，金屬化層1407、1416、1418、及1420經由形成在各絕緣層1406、1415、1417、及1419中的個別互連電連接，諸如，互連1408及互連1409。如熟悉電子裝置製造技術的人士已知的，金屬化層1407、1411、1418、及1420用於將積體電路的各種組件共同電互連為功能電路。在實施例中，將金屬-絕緣體相變材料層嵌入在一或多個金屬化層的接點區域中以提供至電晶體之接點區域的電接點。如圖14所示，將包含在金屬覆蓋層上之金屬-絕 緣體相變材料層1404上的金屬覆蓋層上之接點層1422的堆疊沈積通過在金屬化層1418之經暴露部分上的絕緣層1406中的溝槽。將包含在金屬覆蓋層上之金屬-絕緣體相變材料層1405上的金屬覆蓋層上之接點層1421的堆疊沈積通過在金屬化層1418之經暴露部分上的絕緣層1406中的溝槽。如圖14所示，將金屬-絕緣體相變材料層1404嵌入金屬化層1420的接點區域中，並將金屬-絕緣體相變材料層1402嵌入金屬化層1420的接點區域中。
圖15係描繪根據一實施例之複合式FET的等效電路1520及電流-電壓特徵圖1510的圖1500。如上文所述，複合式FET電晶體具有沈積在源極區域上方的金屬-絕緣體相變材料層。如圖15所示，複合式電晶體的等效電路1500包含連接至負載電阻1502的金屬-絕緣體相變材料層電阻1501。閘極電極1503經由相變材料層電阻1501及負載電阻1502連接至源極1505。汲極1504連接至閘極電極1503。施加供應電壓Vcc至汲極1504。施加閘極電壓Vg至閘極電極1503，並施加源極電壓Vs至源極1505。
圖1510顯示根據一實施例之複合式FET電晶體的汲極電流Idsat 1512對閘極電壓Vg 1511。如圖1510所示，電流-電壓特徵具有導通曲線1515及截止曲線1516。如圖1510所示，當汲極電流大於臨限電流Ithreshold 1514且閘極電壓大於臨限電壓Vtg時，複合式電晶體導通。當汲極電流大於保持電流Ihold 1513時，複合式電晶體在主動模 式中操作。如圖1510所示，複合式電晶體具有實質少於0.3V的臨限電壓Vtg。由於將金屬-絕緣體相變材料積集至電晶體的源極接點區域中，如圖15所示，複合式FET電晶體的導通曲線1515具有非常陡的次臨限斜率。如圖15所示，複合式FET電晶體的截止電流係以在絕緣狀態之金屬-絕緣體相變材料的高電阻設定；且導通電流係以該複合式FET電晶體能驅動的最大電流設定。
圖16係根據一實施例描繪複合式FET電晶體之等效電路1620的圖及描繪該等效電路之一部分的通用VO2二終端電流-電壓特徵的圖1600。如上文所述，複合式FET電晶體具有沈積在源極區域上方的金屬-絕緣體相變材料層。複合式電晶體的等效電路1610包含連接至負載電阻Rload 1611的金屬-絕緣體相變材料層電阻(「VO2」)。閘極電極1613經由相變材料層電阻及負載電阻連接至源極1614。汲極1612連接至閘極電極1503。施加供應電壓Vcc至汲極1612。施加閘極電壓Vg至閘極電極1613。施加電壓至相變材料膜將該膜從高電阻(絕緣狀態)轉變至低電阻(金屬狀態)。
該圖顯示複合式FET電晶體的等效電路之部分1611的汲極電流Id 1602對源極電壓Vs 1601。電流-電壓特徵具有截止電流曲線1608及導通電流曲線1607。電流-電壓特徵係藉由保持源極電壓Vhs 1605、保持電流1606、臨限源極電壓Vts、臨限電流Ih 1604所界定。如圖所示，電流-電壓特徵之高於Ih的導通曲線1607的斜率1603係 藉由Rload固定。如圖所示，由Rload決定之複合式FET電晶體的導通電流大於1×10-3mA。以在絕緣狀態之金屬-絕緣體相變材料的高電阻設定的複合式FET電晶體的截止電流非常低(少於1×10-8mA)。由於將金屬-絕緣體相變材料積集至電晶體的源極接點區域中，複合式FET電晶體的導通曲線1607具有非常陡的次臨限斜率。
圖17係根據一實施例描繪複合式FET電晶體之等效電路1701的圖1700、描繪使用鎖定為電晶體的臨限電壓之金屬-絕緣體相變材料層模擬的複合式FET電晶體之汲極電流對源極電壓特徵集的圖1702、及描繪經模擬複合式FET之汲極飽和電流對閘極電壓特徵的圖1703。如上文所述，複合式FET電晶體具有沈積在源極區域上方的金屬-絕緣體相變材料層。複合式電晶體的等效電路1701包含連接至負載電阻Rload 1708的金屬-絕緣體相變材料層電阻(「VO2」)1707。閘極電極1705經由相變材料層電阻1707及負載電阻1708連接至源極1704。汲極1706連接至閘極電極1705。施加供應電壓Vcc至汲極1706。施加閘極電壓Vg至閘極電極1705。施加電壓至相變材料膜將該膜從高電阻(絕緣狀態)轉變至低電阻(金屬狀態)。
圖1702顯示複合式FET電晶體在不同閘極電壓的汲極電流Id 1712對源極電壓Vs 1711組(例如，從Vg=-0.2伏特至Vg=+1.5伏特)。將金屬-絕緣體相變材料積集至電晶體的源極區域使得在導通狀態的電晶體具有大於0.001A的汲極電流，且在截止狀態的電晶體具有少於 1×10-8A之非常低的漏電流，如圖1702所示。
圖1703顯示根據一實施例之複合式FET電晶體的汲極電流Idsat對閘極電壓Vg。如圖1703所示，電流-電壓特徵具有約100nA/μm的截止電流Ioff及約0.14mA/μm的導通電流Ion。由於積集至電晶體之源極接點區域中的金屬-絕緣體相變材料及實質少於0.3V的臨限電壓Vtg，如圖1703所示，複合式FET電晶體的電流-電壓特徵具有非常陡的次臨限斜率。
圖18描繪根據一實施例的計算裝置1800。計算裝置1800收納板1802。板1802可包括許多組件，包括但未受限於處理器1804及至少一通訊晶片1806。將處理器1804實體地及電性地耦接至板1802。在部分實施例中，也將至少一通訊晶片實體地及電性地耦合至板1802。在其他實作中，至少一通訊晶片1806係處理器1804的一部分。
取決於其應用，計算裝置1800可包括會或不會實體地及電性地耦接至板1802的其他組件。此等其他組件包括，但未受限於記憶體，諸如，揮發性記憶體1808(例如，DRAM)、非揮發性記憶體1810(例如，ROM)、快閃記憶體、圖形處理器1812、數位訊號處理器(未圖示)、加密處理器(未圖示)、晶片組1801、天線1816、顯示器，例如，觸控顯示器1817、顯示控制器，例如，觸控控制器1811、電池1818、音訊編碼解碼器(未圖示)、視訊編碼解碼器(未圖示)、放大器，例如，功率放大器1809、全球定位系統(GPS)裝置1813、羅盤1814、加速度計(未圖 示)、迴轉儀(未圖示)、揚聲器1815、照相機1803、及大量儲存裝置(諸如，硬碟驅動器、光碟(CD)、及數位多樣化光碟(DVD)等)(未圖示)。
通訊晶片，例如，通訊晶片1806，致能用於將資料轉移至計算裝置1800並自其轉移資料的無線通訊。術語「無線」及其衍生術語可用於描述可能透過非實質媒體經由使用調變電磁輻射通訊資料的電路、裝置、系統、方法、技術、通信頻道等。該術語未暗示該等關聯裝置不包含任何線路，雖然在部分實施例中彼等可能不含。通訊晶片1806可實作任何數量的無線標準或協定，包括但未受限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、彼等的衍生物，以及指定為3G、4G、5G、及之後的任何其他無線協定。計算裝置1800可包括複數個通訊晶片。例如，通信晶片1806可專用於較短範圍的無線通訊，諸如，Wi-Fi及藍牙，且通信晶片1805可專用於較長範圍的無線通訊，諸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
在至少部分實施例中，計算裝置1800的處理器1804包括具有根據本文描述的實施例之複合式FET電晶體的積體電路。處理器的積體電路晶粒包括一或多個裝置，諸如，如本文描述的電晶體或金屬互連。術語「處理器」可 指處理來自暫存器及/或記憶體之電子資料的任何裝置或裝置之一部分，以將該電子資料轉移為可儲存在暫存器及/或記憶體中的其他電子資料。在實施例中，通訊晶片1806及1807的至少一者也包括具有根據本文描述的實施例之複合式FET電晶體的積體電路晶粒封裝。
在其他實作中，收容在計算裝置1000中的另一組件可包含具有根據本文描述的實施例之複合式FET電晶體的積體電路晶粒封裝。如本文所述，根據一實作，通訊晶片的積體電路晶粒包括一或多個裝置，諸如，電晶體及金屬互連。在各種實作中，計算裝置1800可係膝上型電腦、易網機、筆記型電腦、超輕薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視訊錄影機。在其他實作中，計算裝置1800可係處理資料的任何其他電子裝置。
在上述說明書中，本發明的實施例已參考本發明之具體例示實施例描述。明顯地可產生其之各種修改而不脫離在下文之申請專利範圍中陳述之本發明的實施例之更廣泛的精神及範圍。因此，本說明書及該等圖式應以說明而非限制的方式看待。
100‧‧‧橫剖面圖
101‧‧‧基板
102‧‧‧裝置層
103‧‧‧閘極介電層
104‧‧‧閘極電極
105、106‧‧‧接點區域

Claims (28)

  1. 一種製造電子裝置的方法，包含：沈積第一絕緣層在包含在基板上之裝置層上方的閘極電極的電晶體結構上方，並沈積第一接點區域及第二接點區域在該閘極電極之相對側的該裝置層上；形成第一溝槽在該第一接點區域上方之該第一絕緣層中；並沈積金屬-絕緣體相變材料層在該第一溝槽中，其中將該第一絕緣層沈積至該電晶體結構上以將該金屬-絕緣體相變材料層嵌入至該第一接點區域中。
  2. 如申請專利範圍第1項的方法，更包含沈積第一接點層在該第一接點區域上方。
  3. 如申請專利範圍第1項的方法，更包含沈積第二接點層在該金屬-絕緣體相變材料層上。
  4. 如申請專利範圍第1項的方法，更包含形成第二溝槽在該第二接點區域上方的該第一絕緣層中；及沈積第三接點層在該第二溝槽中。
  5. 如申請專利範圍第1項的方法，其中該第一接點區域係源極區域及汲極區域之一者。
  6. 如申請專利範圍第1項的方法，更包含形成金屬化層在該電晶體結構上的第二絕緣層上，其中將該第一絕緣層沈積在該金屬化層上以將該金屬-絕緣體相變材料層嵌入至該金屬化層中。
  7. 如申請專利範圍第1項的方法，其中該金屬-絕緣 體相變材料層在第一覆蓋層及第二覆蓋層之間。
  8. 如申請專利範圍第1項的方法，其中該金屬-絕緣體相變材料層具有S形電流-電壓特徵。
  9. 如申請專利範圍第1項的方法，其中該金屬-絕緣體相變材料層包括過渡金屬氧化物、ABO3材料、或彼等的任何組合。
  10. 如申請專利範圍第1項的方法，其中該裝置層包括鰭。
  11. 一種電子裝置，包含：在基板上的閘極電極；在該閘極電極之相對側的該基板上的一對源極/汲極區域；耦接至該對源極/汲極區域的一對接點層；及形成在該接點層之至少一者內的金屬-絕緣體相變材料層，其中該金屬-絕緣體相變材料層形成在耦接至該汲極區域的該接點層內。
  12. 如申請專利範圍第11項的電子裝置，其中該金屬-絕緣體相變材料層僅形成在該二接點層的一者中。
  13. 如申請專利範圍第11項的電子裝置，其中包含該金屬-絕緣體相變材料層的該接點層更包含金屬化層。
  14. 如申請專利範圍第13項的電子裝置，其中該金屬-絕緣體相變材料層形成為鄰近於該金屬化層。
  15. 如申請專利範圍第11項的電子裝置，其中該金 屬-絕緣體相變材料層形成在耦接至該源極區域的該接點層內。
  16. 如申請專利範圍第11項的電子裝置，其中將絕緣層形成在該閘極電極、該接點層、及該金屬-絕緣體相變材料層周圍。
  17. 如申請專利範圍第13項的電子裝置，其中該金屬-絕緣體相變材料層形成為鄰近於該源極/汲極區域。
  18. 如申請專利範圍第11項的電子裝置，其中該金屬-絕緣體相變材料層夾於第一覆蓋層及第二覆蓋層之間，且其中該第一及第二覆蓋層形成在該接點層內。
  19. 如申請專利範圍第11項的電子裝置，其中該金屬-絕緣體相變材料層的厚度從2奈米至100nm。
  20. 如申請專利範圍第11項的電子裝置，其中該金屬-絕緣體相變材料層包括過渡金屬氧化物、ABO3材料、或彼等的任何組合。
  21. 如申請專利範圍第11項的電子裝置，其中該基板包含半導體鰭。
  22. 如申請專利範圍第13項的電子裝置，其中該金屬化層包含複數個金屬化層，且其中該金屬-絕緣體相變材料層形成在該複數個金屬化層內。
  23. 一種製造電子裝置的方法，包含：沈積第一絕緣層在包含在基板上之鰭上方的閘極電極的電晶體結構上方，並沈積第一接點區域及第二接點區域在該閘極電極之相對側的該鰭上，該鰭包含三側； 形成第一溝槽在該第一接點區域上方的該第一絕緣層中；及沈積金屬-絕緣體相變材料層在該第一溝槽中。
  24. 如申請專利範圍第23項的方法，其中該閘極電極沈積在該鰭之三側上及周圍的閘極電極層上。
  25. 如申請專利範圍第23項的方法，更包含沈積第一接點層在該第一接點區域上方。
  26. 如申請專利範圍第23項的方法，更包含沈積第二接點層在該金屬-絕緣體相變材料層上。
  27. 如申請專利範圍第23項的方法，更包含形成金屬化層在該電晶體結構上的第二絕緣層上。
  28. 如申請專利範圍第23項的方法，其中該金屬-絕緣體相變材料層在第一覆蓋層及第二覆蓋層之間。
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