TW201822265A - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置係包含源極與汲極、設置於源極與汲極之間的通道、設置在通道上的第一閘極介電層、設置在第一閘極介電層上的第一閘極電極、設置在第一閘極電極上的第二閘極介電層，以及設置在第二閘極介電層上的第二閘極電極。第二閘極介電層是由鐵電材料所製成。第一閘極電極之底表面的第一面積係大於第二閘極介電層之底表面的第二面積，其中第一閘極電極之底表面係與第一閘極介電層接觸，而第二閘極介電層之底表面係與第一閘極電極接觸。

Description

半導體裝置
本揭露是關於一種半導體裝置及其製造方法，特別是關於一種半導體裝置及包含鰭式場效電晶體之半導體裝置的製造方法。
次臨界擺幅(subthreshold swing)是電晶體之電流-電壓特性的特徵。在次臨界區域中，汲極電流的行為是類似於正向偏壓二極管之電流的指數成長。在源極電壓、汲極電壓及體電壓(bulk voltage)固定時，汲極電流的對數值相對於閘極電壓的曲線會在金氧半場效電晶體(MOSFET)的操作區間中存在近似對數的線性行為。為了優化次臨界行為，提出使用鐵電材料的負電容場效電晶體(negative capacitance field effect transistor，NC-FET)。然而，負電容可能導致遲滯現象。
本揭露之一態樣係提供一種半導體裝置，其係包含源極與汲極、設置於源極與汲極之間的通道、設置在通道上的第一閘極介電層、設置在第一閘極介電層上的第一閘 極電極、設置在第一閘極電極上的第二閘極介電層以及設置在第二閘極介電層上的第二閘極電極。第二閘極介電層是由鐵電材料所製成。第一閘極電極之底表面的第一面積係大於第二閘極介電層之底表面的第二面積，其中第一閘極電極之底表面係與第一閘極介電層接觸，而第二閘極介電層之底表面係與第一閘極電極接觸。
10/20‧‧‧負電容場效電晶體
100/200/300/400‧‧‧基材
101/201‧‧‧通道
102/202/302/402‧‧‧源極與汲極
103/203/303/403‧‧‧第一閘極介電層
103’/203’‧‧‧第一介電層
104/204/304/404‧‧‧第一閘極電極
104’/204’‧‧‧第一導電層
105/205/305/405‧‧‧第二閘極介電層
105’/205’‧‧‧第二介電層
106/206/306/406‧‧‧第二閘極電極
106’/206’‧‧‧第二導電層
107/207/407‧‧‧半導體層
107’/207’‧‧‧半導體層
110‧‧‧隔離絕緣層
312‧‧‧硬遮罩圖案
312’‧‧‧硬遮罩層
314‧‧‧光阻圖案
320‧‧‧鰭片結構
324‧‧‧硬遮罩圖案
325‧‧‧隔離區域/隔離絕緣層
332‧‧‧虛擬閘極電極
332’‧‧‧多晶矽層
333‧‧‧閘極空間
334‧‧‧硬遮罩層
336‧‧‧側壁間隙壁
Astack/Amos‧‧‧底面積
Qstack/Qmos‧‧‧電荷密度
Vstack/Vmos‧‧‧電壓
X1-X1/X2-X2/X3-X3‧‧‧線
Y1-Y1/Y2-Y2/Y3-Y3‧‧‧線
AR‧‧‧面積比值
SS‧‧‧次臨界性質
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1A]至[圖1C]係繪示根據本揭露一些實施例之負電容場效電晶體的例示圖，其中[圖1A]及[圖1B]為剖面視圖，且[圖1C]為平面視圖。
[圖2A]及[圖2B]係顯示根據本揭露一些實施例之例示負電容場效電晶體的模擬結果。
[圖3A]及[圖3B]係顯示根據本揭露一些實施例之例示負電容場效電晶體的模擬結果。
[圖4]係繪示根據本揭露另一些實施例之負電容場效電晶體的例示圖。
[圖5A]及[圖5B]係顯示根據本揭露另一些實施例之例示負電容場效電晶體的模擬結果。
[圖6A]至[圖6E]係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。
[圖7A]至[圖7E]係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。
[圖8A]至[圖8D]係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。
[圖9A]至[圖9D]係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。
[圖10A]至[圖10D]係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。
[圖11A]至[圖11D]係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。
[圖12A]至[圖12D]係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。
[圖13A]至[圖13C]係繪示根據本揭露另一些實施例之負電容場效電晶體的例示圖，其中[圖13A]及[圖13B]為剖面視圖，且[圖13C]為平面視圖。
[圖14A]至[圖14D]係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。
[圖15A]至[圖15D]係繪示根據本揭露另一些實施例之負電容場效電晶體的例示圖，其中[圖15A]及[圖15B]為剖面視圖，且[圖15C]及[圖15D]為平面視圖。
[圖16A]至[圖16B]係繪示根據本揭露另一些實施例之負電容場效電晶體的例示剖面視圖。
[圖17A]至[圖17D]係繪示根據本揭露一些實施例之負電容場效電晶體的例示圖，其中[圖17A]為剖面視圖，且[圖17B]至[圖17D]為平面視圖。
[圖18A]至[圖18C]係繪示根據本揭露一些實施例之負電容場效電晶體的例示圖，其中[圖18A]為剖面視圖，且[圖18B]及[圖18C]為平面視圖。
[圖18D]至[圖18F]係繪示根據本揭露一些實施例之負電容場效電晶體的例示圖，其中[圖18D]為剖面視圖，且[圖18E]及[圖18F]為平面視圖。
[圖19A]及[圖19B]係繪示根據本揭露一些實施例之負電容場效電晶體的例示圖，其中[圖19A]為剖面視圖，且[圖19B]為平面視圖。
[圖20A]及[圖20B]係繪示根據本揭露一些實施例之負電容場效電晶體的例示剖面視圖。
以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之成份和排列方式的特定實施例或例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。許多特徵的尺寸可以不同比例繪示，以使其簡化且清晰。在相應的圖式 中，一些層/特徵可以為了簡化而省略。
再者，空間相對性用語，例如「下方(beneath)」、「在...之下(below)」、「低於(lower)」、「在...之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。除此之外，用語「由…製成(made of)」的意義可為「包含(comprising)」或「由…組成(consisting of)」。再者，在以下操作製程中，可在以下操作之間或之後進行一或多個附加的操作，且操作的順序可變化。
揭露的實施例是關於半導體裝置及其製造方法，其係具有負電容的平面式場效電晶體(field effect transistors，FETs)及鰭式場效電晶體(fin field effect transistors，FinFETs)。更特別地是，本揭露提供之負電容閘極堆疊結構，使場效電晶體具有優化的次臨界性質。在此揭露的實施例亦可應用於雙閘極、環繞閘極(surround-gate)、歐米嘉閘極(omega-gate)或環繞式閘極電晶體(gate-all-around transistor)、二維場效電晶體及/或奈米線電晶體或任何合適的裝置。
圖1A至圖1C係繪示根據本揭露一些實施例之負電容場效電晶體的例示圖。圖1A及圖1B為剖面視圖，而圖1C為平面視圖。圖1A係沿著圖1C的Y1-Y1線剖切的剖面 視圖，其係沿著源極-汲極方向(Y方向)剖切，而圖1B係沿著圖1C的X1-X1線剖切的剖面視圖，其係沿著閘極方向(X方向)剖切。
負電容場效電晶體10包含基材100、通道101及源極與汲極102(其中，S代表源極，且D代表汲極)。在一些實施例中，基材100係由合適的元素半導體(例如：矽、鑽石或鍺)、合適的合金或化合物半導體{例如：IV族化合物半導體[矽鍺(SiGe)、碳化矽(SiC)、矽鍺碳(SiGeC)、鍺錫(GeSn)、矽錫(SiSn)、矽鍺錫(SiGeSn)]、III-V族化合物半導體[砷化鎵(GaAs)、砷化鎵銦(InGaAs)、砷化銦(InAs)、磷化銦(InP)、銻化銦(InSb)、磷砷化鎵(GaAsP)或磷化銦鎵(GaInP)]}或其類似物所製成。再者，基材100可包含磊晶層(epi-layer)，其可受應變而增進效能，及/或可包含絕緣層上覆矽(silicon-on-insulator，SOI)結構。
源極與汲極102係適當地摻雜雜質。再者，源極與汲極及通道(活性區)係被隔離絕緣層110所圍繞，例如淺溝槽隔離(shallow trench isolation，STI)，且隔離絕緣層110可例如由氧化矽所製成。
第一閘極介電層103係設置在通道101上。在一些實施例中，第一閘極介電層103係以氧化物(例如：氧化矽或氮氧化矽)所製成。在其他實施例中，第一閘極介電層103包含一或多層高k值介電(氧化物)層(例如：具有大於3.9之介電常數)。舉例而言，第一閘極介電層為單層或多層結構，並具有例如GeO2、HfO2、ZrO2、HfZrO2、Ga2O3、 Gd2O3、TaSiO2、Al2O3或TiO2。第一閘極介電層103的形成方法包含化學氣相沉積(chemical vapor deposition，CVD)、分子束沉積(molecular-beam deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)及類似方法。在一些實施例中，第一閘極介電層103的厚度的範圍為從約1nm至約20nm。
第一閘極電極104係做為內部電極，並設置在第一閘極介電層103上。第一閘極電極104可為金屬，其係選自於由鎢、銅、鈦、銀、鋁、鈦鋁(TiAl)、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、矽氮化鉭(TaSiN)、錳、鈷、隔、鎳、錸、銥、釕、鉑及鋯所組成的一族群。在一些實施例中，第一閘極電極104包含金屬，其係選自於由氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)及釕(Ru)所組成的一族群。可使用例如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni及Ni-Ta的金屬合金，及/或可使用金屬氮化物，例如WNx、TiNx、MoNx、TaNx及TaSixNy。在一些實施例中，TiN係做為第一閘極電極104。在一些實施例中，第一閘極電極104的厚度的範圍為從約1nm至約50nm。
以鐵電材料所製成的第二閘極介電層105係形成在第一閘極電極104上。鐵電材料係選自於由鉛鍺氧化物(Pb3Ge5O11，PGO)、鋯鈦酸鉛(lead zirconate titanate，PZT)、鉭酸鍶鉍(SrBi2Ta2O9，SBT或SBTO)、四硼酸鍶(SrB4O7)、鉭鈮酸鍶鉍(SraBibTacNbdOx，SBTN)、鈦酸 鍶(SrTiO3，STO)、鈦酸鋇(BaTiO3，BTO)、鈦酸鑭鉍[(BixLay)Ti3O12，BLT]、鎳酸鑭(LaNiO3，LNO)、錳酸釔(YMnO3)、二氧化鋯(ZrO2)、矽酸鋯(zirconium silicate)、矽鋁酸鋯(ZrAlSiO)、二氧化鉿(HfO2)、氧化鋯鉿(HfZrOx)、矽酸鉿(hafnium silicate，HfSiO4)、氧化鋁鋯(HfAlO)、氧化鋁鑭(LaAlO)、氧化鑭(lanthanum oxide)、摻雜矽的二氧化鉿及五氧化二鉭(Ta2O5)所組成之一族群中的一者或多者。在一些實施例中，PbZr0.5Ti0.5O5或Hf0.5Zr0.5O2係用做第二閘極介電層105。在一些實施例中，第二閘極介電層105之厚度的範圍為從約0.2nm至約50nm，而在其他實施例中，第二閘極介電層105之厚度的範圍為從約1nm至約20nm。
再者，第二閘極電極106係設置在第二閘極介電層105上。第二閘極電極106可為金屬，其係選自於由鎢、銅、鈦、銀、鋁、鈦鋁(TiAl)、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、矽氮化鉭(TaSiN)、錳、鈷、隔、鎳、錸、銥、釕、鉑及鋯所組成的一族群。在一些實施例中，第二閘極電極106包含金屬，其係選自於由氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)及釕所組成的一族群。可使用例如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni及Ni-Ta的金屬合金，及/或可使用金屬氮化物，例如WNx、TiNx、MoNx、TaNx及TaSixNy。在一些實施例中，TiN係做為第二閘極電極106。在一些實施例中，第二閘極電極106的厚度的範圍係從約5nm至約50nm。第二閘極電極106是以製得第一閘 極電極104相同或不同的材料所製成。
如圖1A至圖1C所示，第二閘極介電層105的尺寸是小於第一閘極介電層103。更特別的是，第一閘極電極104之底表面的第一面積Amos係大於第二閘極介電層105之底表面的第二面積Astack，其中第一閘極電極104之底表面係與第一閘極介電層103接觸，而第二閘極介電層105之底表面係於第一閘極電極104接觸。換言之，面積比值AR=Amos/Astack係大於1。
在一些實施例中，AR係小於或等於10。在另一些實施例中，AR係大於或等於1.1，而在其他實施例中，AR係大於或等於1.5。在某些實施例中，AR係小於或等於6。
圖2A至圖3B係顯示根據本揭露一些實施例之例示負電容場效電晶體的模擬結果。在圖2A、圖2B及圖3A中，其係顯示AR等於1的具體例及AR等於6的具體例。在圖2A至圖3B，具有6nm之厚度的HfZrO(例如：Hf0.5Zr0.5O2)係視為第二閘極介電層105的鐵電材料。
當Qmos為由通道101、第一閘極介電層103及第一閘極電極104所產生之金屬氧化物半導體(metal-oxide-semiconductor，MOS)結構的電荷密度，而Qstack為由第一閘極電極104、第二閘極介電層105及第二閘極電極106所產生之金屬-絕緣體-金屬(metal-insulator-metal，MIM)結構的電荷密度，因為電中性，故Qstack=AR×Qmos。因此，當有效地施加在MIM結構上的電壓為Vstack時，Vstack×Qstack=Vstack×AR×Qmos。 據此，Qmos可以有效地增加。另外，當MIM結構的電容值為Cstack時，Cstack×Qstack×Astack=Cstack×AR×Qmos×Amos/AR，則Cstack可有效地減少。因此，藉由調整AR，可調整MIM結構的電容值Cstack及MOS結構的電容值Cmos。
如圖3B所示，隨著AR的增加，次臨界性質(subthreshold property，SS)可被減少。舉例而言，當AR約為3或更大時，次臨界性質可低於60mV/decade，而當AR約為6時，次臨界性質可小於5(4.8)mV/decade。當AR大於1時，可以減少第二閘極介電層(鐵電材料)的物理厚度，以得到相同之等效氧化物厚度。
圖4係繪示根據本揭露另一些實施例之負電容場效電晶體的例示圖。相同於或類似於上述依據圖1A至圖1C所描述之實施例的材料、配置、尺度及/或製程可用於以下的實施例中，且其詳細的解釋係被省略。
類似圖1A至圖1C的負電容場效電晶體10，圖4的負電容場效電晶體20包含基材200、通道201及源極與汲極202(其中，S代表源極，且D代表汲極)。第一閘極介電層203係設置在通道201上。第一閘極電極204係設置在第一閘極介電層203上。第二閘極介電層205係設置在第一閘極電極204上。在負電容場效電晶體20中，半導體層207係插設於第二閘極介電層205及第二閘極電極206之間。半導體層207包含一或多個矽、鍺、矽鍺、鍺錫和砷化鎵。半導體層207為非晶形、多晶體或晶體，且可被摻雜或不摻雜。在 一實施例中，多晶矽係做為半導體層207。
類似圖1A至圖1C的負電容場效電晶體10，第二閘極介電層205的尺寸是小於第一閘極介電層203。更特別的是，第一閘極電極204之底表面的第一面積Amos係大於第二閘極介電層205之底表面的第二面積Astack，其中第一閘極電極204之底表面係與第一閘極介電層203接觸，而第二閘極介電層205之底表面係與第一閘極電極204接觸。換言之，面積比值AR=Amos/Astack係大於1。
圖5A及圖5B係顯示負電容場效電晶體20的模擬結果。在圖5A及圖5B中，具有2.24nm之等效氧化物厚度的HfZrO(例如：Hf0.5Zr0.5O2)係視為第二閘極介電層205的鐵電材料，而摻雜3×1019cm-3之磷的多晶矽係視為半導體層207。
藉由使用半導體層207，可額外增進次臨界性質。舉例而言，當AR為1.8時，次臨界性質為20.5mV/decade。
圖6A至圖6E係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。通過各種視角及繪示的實施例，類似的參考數字係用以指出類似的元件。須理解的是，對於此方法之另外的實施例中，額外的操作可提供在圖6A至圖6E所示製程之前、其中和之後，且以下描述的一些操作係可以被取代或去除。此些操作/製程之次序可被調換。相同於或類似於上述依據圖1A至圖1C及圖4所描述之實施例的材料、配置、尺度及/或製程可用於以下的實施例 中，且其詳細的解釋係被省略。
在本揭露實施例的製程操作中，如圖6A所示，提供基材100。雖然未繪示於圖6A中，在一些實施例中，隔離絕緣層(STI)及具有適當摻雜物的井區係形成在基材100上。
如圖6B所示，藉由CVD、ALD或熱氧化法，形成第一閘極介電層103在基材100之一部分上，且基材100之此部分係作為通道101。在一些實施例中，對第一閘極介電層103進行圖案化，以移除其中不必要的部分。
如圖6C所示，藉由CVD、ALD或PVD，例如濺鍍沉積(sputter deposition)，形成第一閘極電極104在第一閘極介電層103上。在一些實施例中，對第一閘極電極104進行圖案化，以移除其中不必要的部分。
接著，如圖6D所示，藉由CVD、ALD或PVD，例如濺鍍沉積，形成第二閘極介電層(例如：鐵電材料)105在第一閘極電極104上。如圖6D所示，對第二閘極介電層105進行圖案化，以相較於第一閘極電極104的底面積(Amos)(第一閘極電極之底表面的面積)，使第二閘極介電層105具有較小之底面積(Astack)(第二閘極介電層之底表面的面積)。
然後，如圖6E所示，藉由CVD、ALD或PVD，例如濺鍍沉積(sputter deposition)，形成第二閘極電極106在第二閘極介電層105上。在一些實施例中，對第二閘極電極106進行圖案化，以移除其中不必要的部分。再者， 源極與汲極102係藉由離子佈植(ion implantation)形成。在一些實施例中，源極與汲極102係形成在第二閘極電極106被形成之前(例如：在圖6B及圖6C之間、在圖6C及圖6D之間或在圖6D及圖6E之間)。
在一些實施例中，第二閘極電極106及第二閘極介電層105實質具有相同的底面積(尺寸)。在一些實施例中，第一閘極介電層103及第一閘極電極104實質具有相同的底面積(尺寸)。
圖7A至圖7E係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。透過各種視角及繪示的實施例，類似的參考數字係用以指出類似的元件。須理解的是，對於此方法之另外的實施例中，額外的操作可提供在圖7A至圖7E所示製程之前、其中和之後，且以下描述的一些操作係可以被取代或去除的。此些操作/製程之次序可被調換。相同於或類似於上述依據圖1A至圖1C、圖4及圖6A至圖6E所描述之實施例的材料、配置、尺度及/或製程可用於以下的實施例中，且其詳細的解釋係被省略。
在本揭露實施例的製程操作中，如圖7A所示，提供基材100。雖然未繪示於圖7A中，在一些實施例中，隔離絕緣層(STI)及具有適當摻雜物的井區係形成在基材100上。
如圖7B所示，藉由CVD、ALD或熱氧化，做為第一閘極介電層103的第一介電層103’係形成在基材100之一部分上，且基材100之此部分係作為通道101。再 者，藉由CVD、ALD或PVD，例如濺鍍沉積(sputter deposition)，分別形成做為第一閘極電極104的第一導電層104’在做為第一閘極介電層103的第一介電層103’上。
接著，如圖7C所示，藉由微影及蝕刻操作，對第一介電層103’及第一導電層104’進行圖案化，藉以形成第一閘極介電層103及第一閘極電極104。
然後，如圖7D所示，藉由CVD、ALD或PVD，例如濺鍍沉積，形成做為第二閘極介電層105的第二介電層105’(例如：鐵電材料層)，且藉由CVD、ALD或PVD，例如濺鍍沉積，形成做為第二閘極電極106的第二導電層106’在做為第二閘極介電層105的第二介電層105’上。
接著，如圖7E所示，藉由微影及蝕刻操作，對第二介電層105’及第二導電層106’進行圖案化，藉以形成第二閘極介電層105及第二閘極電極106。如圖7E所示，第二閘極介電層105係被圖案化，以較第一閘極電極104(Amos)，使第二閘極介電層105具有較小之底面積(Astack)。再者，源極與汲極102係藉由離子佈植形成。在一些實施例中，源極與汲極102係形成在第一閘極介電層103及第一閘極電極104被形成之後，且在第二介電層105’及第二導電層106’被形成之前。
圖8A至圖8D係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。透過各種視角及繪示的實施例，類似的參考數字係用以指出類似的元件。須理解的是，對於此方法之另外的實施例中，額外的操作可提供在圖 8A至圖8D所示製程之前、其中和之後，且以下描述的一些操作係可以被取代或去除。此些操作/製程之次序可被調換。相同於或類似於上述依據圖1A至圖1C、圖4、圖6A至圖6E及圖7A至圖7E所描述之實施例的材料、配置、尺度及/或製程可用於以下的實施例中，且其詳細的解釋係被省略。
在本揭露實施例的製程操作中，如圖8A所示，做為第一閘極介電層103的第一介電層103’、做為第一閘極電極104的第一導電層104’、做為第二閘極介電層105的第二介電層105'及做為第二閘極電極106的第二導電層106’係依序形成在基材100上。雖然未繪示於圖8A中，在一些實施例中，隔離絕緣層(STI)及具有適當摻雜物的井區係形成在基材100上。
然後，如圖8B所示，藉由微影及蝕刻操作，對第一介電層103’、第一導電層104’、第二介電層105’及第二導電層106’進行圖案化，藉以形成第一閘極介電層103及第一閘極電極104。
接著，在一些實施例中，如圖8D所示，藉由微影及蝕刻操作，進一步地對第二介電層105’及第二導電層106’進行圖案化，藉以形成第二閘極介電層105及第二閘極電極106。如圖8D所示，第二閘極介電層105及第二閘極電極106係被圖案化，以較第一閘極電極104(Amos)，使第二閘極介電層105具有較小之底面積(Astack)。再者，源極與汲極102係藉由離子佈植形成。在一些實施例中，源極與汲極102係形成在前述四層被圖案化之後，且在第二閘極介電 層105及第二閘極電極106被圖案化之前。
在其他實施例中，如圖8C所示，在四層被形成後，藉由微影及蝕刻操作，對第二介電層105’及第二導電層106’進行圖案化，藉以形成第二閘極介電層105及第二閘極電極106。然後，如圖8D所示，藉由微影及蝕刻操作，對第一介電層103’及第一導電層104’進行圖案化，藉以形成第一閘極介電層103及第一閘極電極104。在一些實施例中，遮罩圖案係形成在第二導電層106’上，且第二導電層106’被圖案化。藉由遮罩圖案及/或被圖案化的第二導電層106’做為蝕刻遮罩，對第二介電層105’進行圖案化。
圖9A至圖9D係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。透過各種視角及繪示的實施例，類似的參考數字係用以指出類似的元件。須理解的是，對於此方法之另外的實施例中，額外的操作可提供在圖9A至圖9D所示製程之前、其中和之後，且以下描述的一些操作係可以被取代或去除的。此些操作/製程之次序可被調換。相同於或類似於上述依據圖1A至圖1C、圖4及圖6A至圖8D所描述之實施例的材料、配置、尺度及/或製程可用於以下的實施例中，且其詳細的解釋係被省略。
如圖9A所示，藉由CVD、ALD或PVD，例如濺鍍沉積，分別形成第一閘極介電層203及第一閘極電極204在基材200上。在一些實施例中，對第一閘極介電層203及第一閘極電層204進行圖案化，以移除其中不必要的部分。
接著，如圖9B所示，藉由CVD、ALD或PVD，例如濺鍍沉積，形成第二閘極介電層(例如：鐵電材料層)205在第一閘極電極204上。如圖9B所示，第二閘極介電層205係被圖案化，以較第一閘極電極204(Amos)，使第二閘極介電層205具有較小之底面積(Astack)。
然後，如圖9C所示，半導體層207係形成在第二閘極介電層205上。在一些實施例中，對半導體層207進行圖案化，以移除其中不必要的部分。
接著，如圖9D所示，藉由CVD、ALD或PVD，例如濺鍍沉積，形成第二閘極電極206在半導體層207上。在一些實施例中，對第二閘極電極206進行圖案化，以移除其中不必要的部分。再者，源極與汲極202係藉由離子佈植形成。在一些實施例中，源極與汲極202係形成在第二閘極電極106被形成之前(例如：在圖9A及圖9B之間、在圖9B及圖9C之間或在圖9C及圖9D之間)。
圖10A至圖10D係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。透過各種視角及繪示的實施例，類似的參考數字係用以指出類似的元件。須理解的是，對於此方法之另外的實施例中，額外的操作可提供在圖10A至圖10D所示製程之前、其中和之後，且以下描述的一些操作係可以被取代或去除。此些操作/製程之次序可被調換。相同於或類似於上述依據圖1A至圖1C、圖4及圖6A至圖9D所描述之實施例的材料、配置、尺度及/或製程可用於以下的實施例中，且其詳細的解釋係被省略。
如圖10A所示，藉由CVD、ALD或熱氧化，形成做為第一閘極介電層203的第一介電層203’在基材200之一部分上，且基材200之此部分係作為通道201。再者，藉由CVD、ALD或PVD，例如濺鍍沉積，形成做為第一閘極電極204的第一導電層204’在做為第一閘極介電層203的第一介電層203’上。
接著，如圖10B所示，藉由微影及蝕刻操作，對第一介電層203’及第一導電層204’進行圖案化，藉以形成第一閘極介電層203及第一閘極電極204。
然後，如圖10C所示，藉由CVD、ALD或PVD，例如濺鍍沉積，形成做為第二閘極介電層205的第二介電層205’(例如：鐵電材料層)在第一閘極電極204上，以及形成做為半導體層207的半導體層207’在第二介電層205’上。然後，藉由CVD、ALD或PVD，例如濺鍍沉積，形成做為第二閘極電極206的第二導電層206’在半導體層207’上。
接著，如圖10D所示，藉由微影及蝕刻操作，對第二介電層205’、半導體層207’及第二導電層206’進行圖案化，藉以形成第二閘極介電層205、半導體層207及第二閘極電極206。如圖10D所示，第二閘極介電層205係被圖案化，以較第一閘極電極204(Amos)，使第二閘極介電層205具有較小之底面積(Astack)。再者，源極與汲極202係藉由離子佈植形成。在一些實施例中，源極與汲極202係形成在第一閘極介電層203及第一閘極電極204被形成之後，且在第二介電層205’、半導體層207’及第二導電層206’被形 成之前。
在一些實施例中，第二閘極電極206、半導體層207及第二閘極介電層205實質具有相同的底面積(尺寸)。在一些實施例中，第一閘極介電層203及第一閘極電極204實質具有相同的底面積(尺寸)。
圖11A至圖11D係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。透過各種視角及繪示的實施例，類似的參考數字係用以指出類似的元件。須理解的是，對於此方法之另外的實施例中，額外的操作可提供在在圖11A至圖11D所示製程之前、其中和之後，且以下描述的一些操作係可以被取代或去除。此些操作/製程之次序可被調換。相同於或類似於上述依據圖1A至圖1C、圖4及圖6A至圖10D所描述之實施例的材料、配置、尺度及/或製程可用於以下的實施例中，且其詳細的解釋係被省略。
在本揭露實施例的製程操作中，如圖11A所示，做為第一閘極介電層203的第一介電層203’、做為第一閘極電極204的第一導電層204’、做為第二閘極介電層205的第二介電層205'、做為半導體層207的半導體層207’及做為第二閘極電極206的第二導電層206’係依序形成在基材200上。雖然未繪示於圖11A中，在一些實施例中，隔離絕緣層(STI)及具有適當摻雜物的井區係形成在基材200上。
然後，如圖11B所示，藉由微影及蝕刻操作，對第一介電層203’及第一導電層204’、第二介電層205’、半導體層207’及第二導電層206’進行圖案化，藉以形成第 一閘極介電層203及第一閘極電極204。
接著，在一些實施例中，如圖11D所示，藉由微影及蝕刻操作，進一步對第二介電層205’、半導體層207’及第二導電層206’進行圖案化，藉以形成第二閘極介電層205、半導體層207及第二閘極電極206。如圖11D所示，第二閘極介電層205及第二閘極電極206係被圖案化，以較第一閘極電極204(Amos)，使第二閘極介電層205具有較小之底面積(Astack)。再者，源極與汲極202係藉由離子佈植形成。在一些實施例中，源極與汲極202係形成在前述五層被圖案化之後，且在第二閘極介電層205及第二閘極電極206被圖案化之前。
在其他實施例中，如圖11C所示，在前述五層被形成後，藉由微影及蝕刻操作，對第二介電層205’、半導體層207’及第二導電層206’進行圖案化，藉以形成第二閘極介電層205、半導體層207’及第二閘極電極106。然後，如圖11D所示，藉由微影及蝕刻操作，對第一介電層203’及第一導電層204’進行圖案化，藉以形成第一閘極介電層203及第一閘極電極204。
圖12A至圖13C係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。透過各種視角及繪示的實施例，類似的參考數字係用以指出類似的元件。須理解的是，對於此方法之另外的實施例中，額外的操作可提供在圖12A至圖13C所示製程之前、其中和之後，且以下描述的一些操作係可以被取代或去除。此些操作/製程之次序可被 調換。相同於或類似於上述依據圖1A至圖1C、圖4及圖6A至圖11D所描述之實施例的材料、配置、尺度及/或製程可用於以下的實施例中，且其詳細的解釋係被省略。
如圖12A所示，硬遮罩層312’係形成在基材300(例如：矽)上，且光阻圖案314係形成在硬遮罩層312’上。硬遮罩層312’包含一或多層絕緣材料，例如氧化矽及氮化矽。
如圖12B所示，藉由利用光阻圖案做為蝕刻遮罩，硬遮罩層312’被圖案化成硬遮罩圖案312，然後，藉由利用硬遮罩圖案312做為蝕刻遮罩，基材300被圖案化成鰭片結構320。
然後，隔離區域325(例如：淺溝槽隔離)係形成在鰭片結構320之間。隔離絕緣層325可由合適的介電材料，例如：氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃，低k值介電材料，例如：碳摻雜氧化物，極低k值介電材料，例如：摻雜多孔碳的二氧化矽，聚合物，例如：聚醯亞胺，及上述組合或類似物所製成。在一些實施例中，隔離絕緣層325係透過例如CVD、流動式CVD(flowable CVD，FCVD)或旋塗玻璃製程的製程而形成，亦可使用任意適用的製程。接著，延伸並超出鰭片結構320之頂表面的部分隔離絕緣層325，以及遮罩圖案312係利用例如蝕刻製程、化學機械研磨(chemical mechanical polishing，CMP)或類似製程來移除。再者，如圖12C所示，使隔離絕緣層325形成凹陷，以暴露出鰭片結構320的上部分。
接著，如圖12D所示，第一閘極介電層303係形成在鰭片結構320之上部分上，且第一閘極電極304係形成在第一閘極介電層303上。
再者，如圖13A至圖13C所示，形成第二閘極介電層305(鐵電材料)及第二閘極電極306。圖13A係沿著圖13C的X2-X2線剖切的剖面視圖，且圖13B係沿著圖13C的Y2-Y2線剖切的剖面視圖。
如圖13B所示，第二閘極介電層305係被形成，且相較於第一閘極電極204的底面積(Amos)，第二閘極介電層305具有較小之底面積(Astack)。再者，藉由離子佈植及/或磊晶成長，形成源極與汲極302。
圖14A至圖15D係繪示根據本揭露一些實施例之負電容場效電晶體的例示製程步驟。透過各種視角及繪示的實施例，類似的參考數字係用以指出類似的元件。須理解的是，對於此方法之另外的實施例中，額外的操作可提供在圖14A至圖15D所示製程之前、其中和之後，且以下描述的一些操作係可以被取代或去除。此些操作/製程之次序可被調換。相同於或類似於上述依據圖1A至圖1C、圖4、圖6A至圖13C所描述之實施例的材料、配置、尺度及/或製程可用於以下的實施例中，且其詳細的解釋係被省略。
在此實施例中，閘極取代技術係被使用。
如圖14A所示，鰭片結構320係藉由硬遮罩圖案312圖案化，且形成隔離絕緣層325。
然後，如圖14B所示，虛擬閘極介電層(圖未繪 示)及多晶矽層332’係形成在鰭片結構320上，且硬遮罩層334係進一步形成在多晶矽層332’上。硬遮罩圖案324包含一或多層絕緣材料，例如氧化矽及氮化矽。
如圖14C所示，藉由利用硬遮罩圖案334做為蝕刻遮罩，多晶矽層332’被圖案化成虛擬閘極電極332。再者，如圖14C所示，側壁間隙壁336係形成在虛擬閘極電極332的相反側面上。側壁間隙壁336包含一或多層絕緣材料，例如氧化矽、氮化矽及氮氧化矽。
然後，如圖14D所示，藉由乾式蝕刻及/或溼式蝕刻，移除虛擬閘極電極332及虛擬閘極介電層，藉以形成閘極空間333。
如圖15A所示，在閘極空間333中，形成第一閘極介電層303及第一閘極電極304。在導電材料被形成在第一閘極介電層303上之後，進行平坦化操作(例如：CMP)，以形成第一閘極電極304。第一閘極介電層303係由例如高k值介電材料所製成，而第一閘極電極302係例如由導電材料(如TiN或其他金屬材料)所製成。
然後，如圖15B及圖15C所示，形成第二閘極介電層305及第二閘極電極306。圖15B係沿著圖15C的X3-X3線剖切的剖面視圖。沿著圖15C的Y3-Y3線剖切的剖面視圖係實質相同於圖13B。
在一些實施例中，如圖15D所示，第二閘極電極304係形成為被二鰭片結構(通道)所共用。
圖16A及圖16B係繪示根據本揭露另一些實施 例之負電容場效電晶體的例示剖面視圖。相同於或類似於上述依據圖1A至圖1C、圖4、圖6A至圖15D所描述之實施例的材料、配置、尺度及/或製程可用於以下的實施例中，且其詳細的解釋係被省略。
在此實施例中，負電容場效電晶體包含基材400、鰭片結構(通道)420及源極與汲極402(其中，S代表源極，且D代表汲極)。第一閘極介電層403係設置在鰭片結構402上。第一閘極電極404係設置在第一閘極介電層403上。第二閘極介電層405係設置在第一閘極電極404上。在負電容場效電晶體中，半導體層407係插設於第二閘極介電層405及第二閘極電極406之間。類似於前述實施例的負電容場效電晶體，第二閘極介電層405之底面積或底表面積係小於第一閘極介電層403之底面積或底表面積。
圖17A至圖17D係繪示根據本揭露一些實施例之負電容場效電晶體的例示剖面視圖。圖17A為類似圖1A的剖面視圖，且圖17B至圖17D為平面視圖。在圖17B至圖17D中，僅繪示源極與汲極102、第一閘極電極104及第二閘極介電層105。相同於或類似於上述依據圖1A至圖1C、圖4、圖6A至圖16B所描述之實施例的材料、配置、尺度及/或製程可用於以下的實施例中，且其詳細的解釋係被省略。
如圖17B所示，第二閘極介電層105(及第二閘極電極106)具有實質上為矩形的外型，而在圖17C中，第二閘極介電層105(及第二閘極電極106)具有實質上為橢圓形或圓形的外型。然而，只要獲得相同的AR，第二閘極介電 層105的平面視圖外型並不限制。
再者，如圖17D所示，第二閘極介電層105於X(閘極)方向上實質具有相同於第一閘極電極104的寬度，且在Y(源極-汲極)方向上，較第一閘極電極104，第二閘極介電層105具有較小之寬度。
在圖17B至圖17D中，第二絕緣層105的重心(center of gravity，CG)實質上與第一閘極電極104的重心重疊。在一些實施例中，第二絕緣層105的重心係沿著X方向從第一閘極電極104的重心位移。
圖18A至圖18F係繪示根據本揭露另一些實施例之負電容場效電晶體的例示圖。圖18A及圖18D為類似於圖1A的剖面視圖，差異僅在第二閘極介電層105及第二閘極電極106的位置，而圖18B、圖18C、圖18E及圖18F為平面視圖。在圖18B、圖18C、圖18E及圖18F中，僅繪示源極與汲極102、第一閘極電極104及第二閘極介電層105。
如圖18B所示，第二閘極介電層105(及第二閘極電極106)具有實質上為矩形的外型，而在圖18C中，第二閘極介電層105(及第二閘極電極106)具有實質上為橢圓形或圓形的外型。然而，第二閘極介電層105的平面外型並不受限。相較於汲極，第二閘極介電層105的重心係較靠近源極，故第二閘極介電層105的重心係從第一閘極電極104的重心位移。
如圖18E所示，第二閘極介電層105(及第二閘極電極106)具有實質上為矩形的外型，而在圖18F中，第二 閘極介電層105(及第二閘極電極106)具有實質上為橢圓形或圓形的外型。然而，只要獲得相同的AR，第二閘極介電層105的平面視圖外型並不限制。相較於源極，第二絕緣層105的重心係較靠近汲極，故第二絕緣層105的重心係從第一閘極電極104的重心位移。
圖19A及圖19B係繪示根據本揭露另一些實施例之負電容場效電晶體的例示圖。圖19A係類似於圖1A的剖面視圖，除了第二閘極介電層105及第二閘極電極106的外型不同，而圖19B為平面視圖。在圖19B中，僅繪示源極與汲極102、第一閘極電極104及第二閘極介電層105。
如圖19B所示，第二閘極介電層105於Y(源極-汲極)方向上實質具有相同於第一閘極電極104的寬度，且在X(閘極)方向上，相較於第一閘極電極104的寬度，第二閘極介電層105具有較小之寬度。在圖19B中，第二絕緣層105的重心實質上與第一閘極電極104的重心重疊。在一些實施例中，第二絕緣層105的重心係沿著X方向從第一閘極電極104的重心位移。
圖20A及圖20B係繪示根據本揭露一些實施例之負電容場效電晶體的例示剖面視圖。
在上述實施例中，第一閘極介電層103、第一閘極電極104、第二閘極介電層105及第二閘極電極106之每一者的側面具有實質垂直的面。在此實施例中，如圖20A及圖20B所示，第一閘極介電層103、第一閘極電極104、第二閘極介電層105及第二閘極電極106之至少一者具有錐 形外型。
甚至在此具體例中，第一閘極電極104之底表面的第一面積Amos係大於第二閘極介電層105之底表面的第二面積Astack，其中第一閘極電極104之底表面係與第一閘極介電層103接觸，而第二閘極介電層105之底表面係與第一閘極電極104接觸，雖然第二閘極電極106的底表面積可小於第二閘極介電層105的底表面積，及/或第一閘極電極104的底表面積係小於第一閘極介電層103的底表面積。
須理解的是，並非所有的優點都有必要在此討論，沒有對所有實施例或例示均適用的優點，且其他實施例或例示可提供不同的優點。
舉例而言，在本揭露中，第二閘極介電層(鐵電材料層，例如105、205、305及405)的底表面積係小於第一閘極介電層(氧化物層，例如103、203、303及403)的底表面積。更特別的是，第一閘極電極104之底表面的第一面積Amos係大於第二閘極介電層105之底表面的第二面積Astack，其中第一閘極電極104之底表面係與第一閘極介電層103接觸，而第二閘極介電層105之底表面係與第一閘極電極104接觸。藉由使面積比值AR=Amos/Astack大於1，可調整MIM結構的電容值Cstack及MOS結構的電容值Cmos，且可減少第二閘極介電(鐵電)層的物理厚度，以得到相等的等效氧化物厚度。再者，可獲得較小的次臨界性質(小於60mV/decade)，且不造成遲滯現象。
根據本揭露的一態樣，一種半導體裝置係包含 源極與汲極以及設置於源極與汲極之間的通道、設置在通道上的第一閘極介電層、設置在第一閘極介電層上的第一閘極電極、設置在第一閘極電極上的第二閘極介電層以及設置在第二閘極介電層上的第二閘極電極。第二閘極介電層是由鐵電材料製成。第一閘極電極之底表面的第一面積係大於第二閘極介電層之底表面的第二面積，其中第一閘極電極之底表面係與第一閘極介電層接觸，而第二閘極介電層之底表面係與第一閘極電極接觸。
根據本揭露一實施例，上述半導體裝置之第一面積與第二面積之面積比值係大於1且小於或等於10。
根據本揭露一實施例，上述面積比值係大於或等於1.5。
根據本揭露一實施例，上述面積比值係小於或等於6。
根據本揭露一實施例，上述鐵電材料係選自於由鉛鍺氧化物(Pb3Ge5O11，PGO)、鋯鈦酸鉛(lead zirconate titanate，PZT)、鉭酸鍶鉍(SrBi2Ta2O9，SBT或SBTO)、四硼酸鍶(SrB4O7)、鉭鈮酸鍶鉍(SraBibTacNbdOx，SBTN)、鈦酸鍶(SrTiO3，STO)、鈦酸鋇(BaTiO3，BTO)、鈦酸鑭鉍[(BixLay)Ti3O12，BLT]、鎳酸鑭(LaNiO3，LNO)、錳酸釔(YMnO3)、二氧化鋯(ZrO2)、矽酸鋯(zirconium silicate)、矽鋁酸鋯(ZrAlSiO)、二氧化鉿(HfO2)、氧化鋯鉿(HfZrOx)、矽酸鉿(hafnium silicate)、氧化鋁鋯(HfAlO)、氧化鋁鑭 (LaAlO)、氧化鑭(lanthanum oxide)、摻雜矽的二氧化鉿及五氧化二鉭(Ta2O5)所組成之族群中的一者或多者。
根據本揭露一實施例，上述第二閘極介電層之一厚度的範圍為0.2nm至50nm。
根據本揭露一實施例，上述第一閘極介電層包含氧化物。
根據本揭露一實施例，在上述平面視圖中，相較於汲極，第二閘極介電層之重心係位於較靠近源極之位置。
根據本揭露一實施例，在上述平面視圖中，相較於源極，第二閘極介電層之重心係位於較靠近汲極之位置。
根據本揭露一實施例，上述第二閘極介電層在沿著源極-汲極方向上之寬度實質係等於第一閘極電極在沿著源極-汲極方向上之寬度。
根據本揭露一實施例，上述第二閘極介電層在沿著閘極方向上之寬度實質係等於第一閘極電極在沿著閘極方向上之寬度，且閘極方向係垂直於源極-汲極方向。
根據本揭露一實施例，上述半導體裝置的次臨界斜率係小於60mV/decade，第一閘極電極、第二閘極介電層及第二閘極電極所創造的一負電容未呈現遲滯現象。
根據本揭露一實施例，上述半導體裝置為平面式場效電晶體。
根據本揭露一實施例，上述半導體裝置為鰭式 場效電晶體。
根據本揭露的另一態樣，一種半導體裝置係包含源極與汲極以及設置於源極與汲極之間的通道、設置在通道上的第一閘極介電層、設置在第一閘極介電層上的第一閘極電極、設置在第一閘極電極上的第二閘極介電層、設置在第二閘極介電層上的半導體層以及設置在半導體層上的第二閘極電極。第二閘極介電層是由鐵電材料製成。第一閘極電極之底表面的第一面積係大於第二閘極介電層之底表面的第二面積，其中第一閘極電極之底表面係與第一閘極介電層接觸，而第二閘極介電層之底表面係與第一閘極電極接觸。
根據本揭露一實施例，上述第一面積與第二面積之面積比值係大於或等於1.5且小於或等於6。
根據本揭露一實施例，上述鐵電材料係選自於由鉛鍺氧化物(Pb3Ge5O11，PGO)、鋯鈦酸鉛(lead zirconate titanate，PZT)、鉭酸鍶鉍(SrBi2Ta2O9，SBT或SBTO)、四硼酸鍶(SrB4O7)、鉭鈮酸鍶鉍(SraBibTacNbdOx，SBTN)、鈦酸鍶(SrTiO3，STO)、鈦酸鋇(BaTiO3，BTO)、鈦酸鑭鉍[(BixLay)Ti3O12，BLT]、鎳酸鑭(LaNiO3，LNO)、錳酸釔(YMnO3)、二氧化鋯(ZrO2)、矽酸鋯(zirconium silicate)、矽鋁酸鋯(ZrAlSiO)、二氧化鉿(HfO2)、氧化鋯鉿(HfZrOx)、矽酸鉿(hafnium silicate)、氧化鋁鋯(HfAlO)、氧化鋁鑭(LaAlO)、氧化鑭(lanthanum oxide)、摻雜矽的二氧化鉿 及五氧化二鉭(Ta2O5)所組成之族群中的一者或多者。
根據本揭露一實施例，上述半導體層包含由矽、鍺、矽鍺、鍺錫及砷化鎵所製成之一或多層。
根據本揭露一實施例，上述半導體層之一厚度的範圍為1nm至100nm。
根據本揭露的再一態樣，一種具有源極與汲極以及設置於源極與汲極之間的通道之半導體裝置的製造方法包含第一閘極介電層係形成在通道上。第一閘極電極係形成在第一閘極介電層上。第二閘極介電層係形成在第一閘極電極上。第二閘極電極係形成在第二閘極介電層上。第二閘極介電層是由鐵電材料製成。對第二閘極介電層進行圖案化，以使一閘極電極之底表面的第一面積係大於第二閘極介電層之底表面的第二面積，其中第一閘極電極之底表面係與第一閘極介電層接觸，而第二閘極介電層之底表面係與第一閘極電極接觸。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。

Claims (1)

  1. 一種半導體裝置，包含：一源極與一汲極，以及設置於該源極與該汲極之間的一通道；一第一閘極介電層，設置在該通道上；一第一閘極電極，設置在該第一閘極介電層上；一第二閘極介電層，設置在該第一閘極電極上；以及一第二閘極電極，設置在該第二閘極介電層上，其中該第二閘極介電層是由一鐵電材料所製成，且該第一閘極電極之一底表面的一第一面積係大於該第二閘極介電層之一底表面的一第二面積，其中該第一閘極電極之該底表面係與該第一閘極介電層接觸，而該第二閘極介電層之該底表面係與該第一閘極電極接觸。
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