KR102069263B1 - 반도체 디바이스 및 이의 제조 방법 - Google Patents

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Abstract

네가티브 커패시턴스 구조물을 제조하는 방법에 있어서, 기판 위에 배치된 제1 전도성 층 위에 강유전성 유전체 층이 형성되고, 강유전성 유전체 층 위에 제2 전도성 층이 형성된다. 강유전성 유전체 층은 비정질층과 결정을 포함한다.

Description

반도체 디바이스 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 2017년 8월 31일 출원된 미국 가특허 출원 번호 제62/552,900호의 이점 및 우선권을 주장하며, 이 출원의 전체 내용은 참조에 의해 여기에 포함된다.
본 개시는 반도체 집적 회로에 관한 것이며, 보다 상세하게는 네가티브 커패시턴스 전계 효과 트랜지스터(NCFET; negative capacitance field effect transistor)를 포함하는 반도체 디바이스에 관한 것이다.
문턱전압이하 스윙(subthreshold swing)은 트랜지스터의 전류-전압 특성의 특징이다. 문턱전압이하 영역에서 드레인 전류 거동은 순방향 바이어싱된 다이오드의 지수적으로 증가하는 전류와 유사하다. 드레인, 소스 및 벌크 전압이 고정된 대수(logarithmic) 드레인 전류 대 게이트 전압의 그래프는, 이 금속-산화물-반도체(MOS; metal-oxide-semiconductor) FET 동작 영역에서 대략 대수 선형 거동을 나타낼 것이다. 문턱전압이하 특성을 개선하기 위해, 강유전체(ferroelectric) 재료를 사용한 네가티브 커패시턴스 전계 효과 트랜지스터(NCFET)가 제안되었다.
네가티브 커패시턴스 구조물을 제조하는 방법에 있어서, 기판 위에 배치된 제1 전도성 층 위에 강유전성 유전체 층이 형성되고, 강유전성 유전체 층 위에 제2 전도성 층이 형성된다. 강유전성 유전체 층은 비정질층과 결정을 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1a 및 도 1b는 금속-절연체-반도체(MIS; metal-insulator-semiconductor) FET 타입 NCFET의 단면도를 도시하고, 도 1c는 금속-절연체-금속-절연체-반도체(MIMIS; metal-insulator-metal-insulator-semiconductor) FET 타입 NCFET의 단면도를 도시한다.
도 2a, 도 2b, 및 도 2c는 본 개시의 실시예에 따른 강유전체 층의 다양한 구조를 도시한다.
도 3a, 도 3b, 도 3c, 및 도 3d는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다.
도 4a, 도 4b, 도 4c, 및 도 4d는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다.
도 5a 및 도 5b는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다.
도 5c 및 도 5d는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다.
도 6a, 도 6b, 도 6c, 및 도 6d는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다.
도 7a, 도 7b, 도 7c, 및 도 7d는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다.
도 8a 및 도 8b는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다.
도 8c 및 도 8d는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다.
도 9는 본 개시의 일부 실시예에 따른 막 형성 장치의 개략도를 도시한다.
도 10a 및 도 10b는 본 개시의 실시예에 따른 NCFET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 11a 및 도 11b는 본 개시의 실시예에 따른 NCFET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 12a 및 도 12b는 본 개시의 실시예에 따른 NCFET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 13a 및 도 13b는 본 개시의 실시예에 따른 NCFET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 14a, 도 14b 및 도 14c는 본 개시의 실시예에 따른 NCFET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 15a, 도 15b 및 도 15c는 본 개시의 실시예에 따른 NCFET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 16a, 도 16b 및 도 16c는 본 개시의 실시예에 따른 NCFET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 17a, 도 17b 및 도 17c는 본 개시의 실시예에 따른 NCFET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 18a, 도 18b 및 도 18c는 본 개시의 실시예에 따른 NCFET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 19는 본 개시의 다른 실시예에 따른 NCFET 및 FET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 20은 본 개시의 다른 실시예에 따른 NCFET 및 FET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 21은 본 개시의 다른 실시예에 따른 NCFET 및 FET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 22a 및 도 22b는 본 개시의 다른 실시예에 따른 NCFET 및 FET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 23은 본 개시의 다른 실시예에 따른 NCFET 및 FET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 24a 및 도 24b는 본 개시의 다른 실시예에 따른 NCFET 및 FET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 25a 및 도 25b는 본 개시의 다른 실시예에 따른 NCFET 및 FET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 26a 및 도 26b는 본 개시의 다른 실시예에 따른 NCFET 및 FET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 27a 및 도 27b는 본 개시의 다른 실시예에 따른 NCFET 및 FET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 28a 및 도 28b는 본 개시의 다른 실시예에 따른 NCFET 및 FET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
도 29a, 도 29b 및 도 29c는 본 개시의 다른 실시예에 따른 NCFET 및 FET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 할 것이다. 컴포넌트 및 구성의 구체적 실시예 또는 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 구성요소들의 치수는 개시된 범위 또는 값에 한정되지 않고, 프로세스 조건 및/또는 디바이스의 원하는 특성에 따라 달라질 수 있다. 또한, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 다양한 특징부들은 단순하고 명확하게 하기 위해 상이한 스케일로 임의로 도시되어질 수 있다. 첨부 도면에서, 일부 층/특징부는 단순화를 위해 생략될 수 있다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 디바이스는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 또한, 용어 “~로 제조되는”은 “포함하는” 또는 “구성되는”을 의미할 수 있다. 또한, 다음의 제조 프로세스에서, 기재된 동작들 내에/사이에 하나 이상의 추가의 동작이 있을 수 있고, 동작 순서는 변경될 수 있다.
전계 효과 트랜지스터(FET)의 문턱전압이하 스윙(S.S.)을 낮추기 위해, 강유전체(FE; ferroelectric) 재료를 통합하는 것과 같은 네가티브 커패시턴스(NC; negative capacitance) 기술은 VDD(전원 공급)를 상당히 낮추도록 실현가능한 해결책을 제공하며, 저전력 동작을 위해 급격한 S.S.를 갖는 FET를 달성한다.
NCFET에서, 네가티브 커패시턴스를 갖는 커패시터(예컨대, 강유전체(FE) 커패시터)가 MOSFET의 게이트에 직렬로 접속된다. 일부 실시예에서, 강유전체 네가티브 커패시터는 MOSFET의 게이트에 전도성 층(예컨대, 와이어/콘택)에 의해 접속된 별개의 커패시터일 수 있다. 다른 실시예에서, 네가티브 커패시터의 전극들 중의 하나가 MOSFET의 게이트 전극이다.
종래의 디바이스에서, HfO2와 같은 하이-k(high-k) 게이트 유전체 재료는 보통 비정질 층이다. 그러나, 도핑되지 않은(un-doped) HfO2는 비정질이고 상유전성(paraelectric)이며, 네가티브 커패시턴스 효과를 보이지 않는다. 본 개시에서는, 안정된 결정질 상의 그레인(grain)을 포함하는 강유전체 층 및 그의 생산 방법이 제공된다. 변형(응력) 및 조성의 적절한 조합은 안정된 강유전 상(예컨대, HfO2의 준안정 사방정 상)을 유지할 수 있다. 안정된 결정질 상은 예를 들어 나노결정(nanocrystal) 및/또는 주상(columnar-shaped) 결정을 포함한다.
도 1a 내지 도 1c는 다양한 NCFET의 단면도들을 도시한다. 도 1a 및 도 1b는 금속-절연체-반도체(MIS; metal-insulator-semiconductor) FET 타입 NCFET의 단면도를 도시하고, 도 1c는 금속-절연체-금속-절연체-반도체(MIMIS; metal-insulator-metal-insulator-semiconductor) FET 타입 NCFET의 단면도를 도시한다. 도 1a 내지 도 1c는 평면 MOS 트랜지스터 구조물의 NCFET를 도시하지만, 핀 FET 및/또는 GAAFET(gate-all-around FET)가 채용될 수 있다.
도 1a에 도시된 바와 같이, MIS NCFET는 기판(100), 채널(101) 그리고 소스 및 드레인(102)을 포함한다. 소스 및 드레인(102)은 불순물로 적절히 도핑된다. 또한, 소스 및 드레인과 채널(활성 영역)은, 예를 들어 실리콘 산화물로 제조된 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation)과 같은 아이솔레이션 절연 층(도시되지 않음)에 의해 둘러싸인다.
일부 실시예에서 계면 층(103)이 채널 층(101) 위에 형성된다. 계면 층(103)은 일부 실시예에서 약 0.5 nm 내지 약 1.5 nm 범위의 두께를 갖는 실리콘 산화물로 제조된다.
강유전성 유전체 층(105)이 계면 층(103) 위에 배치된다. 강유전성 유전체 층(105)은 HfO2와 Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상의 금속 원소의 산화물의 혼합물(이하, HXO 또는 HfO2:XO2로 지칭될 수 있으며, 여기에서 X는 Zr, Al, La, Y, Gd 및/또는 Sr임)을 포함한다. 일부 실시예에서, 강유전성 유전체 층(105)은 Si 및/또는 Zr로 도핑된 HfO2를 포함한다. 일부 실시예에서, 강유전성 유전체 층(105)은 Hf1-xZrxO2(0 < x < 1)를 포함한다. 일부 실시예에서, 강유전성 유전체 층(105)은 비정질 층과 결정을 포함한다. 다른 실시예에서, 강유전성 유전체 층(105)은 하프늄 및 금속 원소 X의 압축 변형된(compressive strained) 산화물을 포함하며, 여기에서 X는 Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상이다. 강유전성 유전체 층(105)의 두께는 일부 실시예에서 약 1.0 nm 내지 약 10 nm 범위 내에 있다.
게이트 전극 층(106)이 강유전성 유전체 층(105) 위에 배치된다. 게이트 전극 층(106)은 하나 이상의 금속성 층을 포함한다. 일부 실시예에서, 게이트 전극 층(106)은 강유전성 유전체 층(105) 상에 배치된 제1 전도성 층(캐핑 층), 제1 전도성 층 상에 배치된 제2 층(배리어 층), 제2 전도성 층 상에 배치된 제3 전도성 층(일함수 조정 층), 제3 전도성 층 상에 배치된 제4 전도성 층(글루 층) 및/또는 제4 전도성 층 상에 배치된 제5 전도성 층(메인 게이트 금속 층)을 포함한다.
캐핑 층은 TiN 및 하나 이상의 추가 원소로 도핑된 TiN과 같은 TiN계 재료를 포함한다. 일부 실시예에서, TiN 층은 Si로 도핑된다. 배리어 층은 일부 실시예에서 TaN을 포함한다. 특정 실시예에서, 캐핑 층은 이용되지 않는다.
일함수 조정 층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층, 또는 이들 재료 중의 둘 이상의 다층과 같은, 전도성 재료의 하나 이상의 층을 포함한다. n채널 FinFET에 대하여, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중의 하나 이상이 일함수 조정 층으로서 사용되고, p채널 FinFET에 대하여, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중의 하나 이상의 일함수 조정 층으로서 사용된다.
글루 층은 일부 실시예에서 Ti, TiN 및/또는 TaN을 포함한다. 메인 게이트 금속 층은 W, Cu, Ti, Al 및 Co의 그룹으로부터 선택된 금속을 포함한다.
또한, 도 1a에 도시된 바와 같이 측벽 스페이서(109)가 게이트 구조물의 대향 측면 상에 형성된다. 측벽 스페이서(109)는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물과 같은 절연 재료의 하나 이상의 층을 포함한다.
도 1b는 다른 실시예에 따른 금속-절연체-반도체(MIS) FET 타입 NCFET의 단면도를 도시한다. 도 1b에서, 계면 층(103)은 평평한 형상을 갖고, 강유전성 유전체 층(105)은 게이트 공간에 컨포멀로(conformally) 형성되며 게이트 전극 층(106)의 높이와 실질적으로 동일한 높이를 갖는다.
도 1c에서, 도 1a 및/또는 도 1b와 유사하게, 채널(101)과 소스 및 드레인(102)이 기판(100) 상에 형성된다. 제1 게이트 유전체 층(113)이 채널(101) 위에 배치된다. 제1 게이트 유전체 층(113)은 일부 실시예에서 하나 이상의 하이 k 유전체 층(예컨대, 3.9보다 더 큰 유전 상수를 가짐)을 포함한다. 예를 들어, 하나 이상의 게이트 유전체 층은 금속 산화물 또는 Hf, Al, Zr의 실리케이트, 이들의 조합의 하나 이상의 층, 및 이들의 다층을 포함할 수 있다. 다른 적합한 재료는, 금속 산화물, 금속 합금 산화물, 및 이들의 조합 형태의 La, Mg, Ba, Ti, Pb, Zr를 포함한다. 예시적인 재료는, MgOx, SiN (Si3N4), Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, GeO2, HfxZr1-xO2, Ga2O3, Gd2O3, TaSiO2, TiO2, HfSiON, YGexOy, YSixOy 및 LaAlO3, 등을 포함한다. 특정 실시예에서, HfO2, ZrO2 및/또는 HfxZr1-xO2가 사용된다. 제1 게이트 유전체 층(113)의 형성 방법은, 분자 빔 증착(MBD; molecular-beam deposition), 원자층 증착(ALD; atomic layer deposition), 물리적 기상 증착(PVD; physical vapor deposition), 화학적 기상 증착(CVD; chemical vapor deposition) 등을 포함한다. 일부 실시예에서, 제1 게이트 유전체 층(113)은 약 1.0 nm 내지 약 10.0 nm의 두께를 갖는다.
일부 실시예에서, 제1 게이트 유전체 층(113)을 형성하기 전에 계면 층(도시되지 않음)이 채널(101) 위에 형성될 수 있고, 제1 게이트 유전체 층(113)이 계면 층 위에 형성된다.
내부 전극으로서 제1 게이트 전극(114)이 제1 게이트 유전체 층(113) 상에 배치된다. 제1 게이트 전극(114)은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt, 및 Zr와 같은 하나 이상의 금속일 수 있다. 일부 실시예에서, 제1 게이트 전극(114)은 TiN, WN, TaN, 및 Ru의 하나 이상을 포함한다. Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni 및 Ni-Ta와 같은 금속 합금이 사용될 수 있고 그리고/또는 WNx, TiNx, MoNx, TaNx, 및 TaSixNy와 같은 금속 질화물도 또한 사용될 수 있다. 일부 실시예에서, W, Ti, Ta, TaN 및 TiN의 적어도 하나가 제1 게이트 전극(114)으로서 사용된다. 일부 실시예에서, 제1 게이트 전극(114)은 일함수 조정층을 포함한다.
강유전성 유전체 층(115)이 제1 게이트 전극(114) 상에 형성된다. 강유전성 유전체 층(115)은 강유전체 층(105)과 동일하거나 유사한 조성/구조를 갖는다.
또한, 외부 게이트로서 제2 게이트 전극(116)이 강유전성 유전체 층(115) 상에 배치된다. 제2 게이트 전극(116)은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt, 및 Zr의 그룹으로부터 선택된 금속일 수 있다. 제2 게이트 전극(116)은 제1 게이트 전극(114)과 동일한 재료 또는 상이한 재료로 제조된다. 또한, 도 1c에 도시된 바와 같이 측벽 스페이서(119)가 게이트 구조물의 대향 측면 상에 형성된다. 측벽 스페이서(119)는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물과 같은 절연 재료의 하나 이상의 층을 포함한다.
도 1a 내지 도 1c에 도시된 바와 같이, 강유전성 유전체 층(105 및 115) 및 제1 게이트 유전체 층(113)은, 수직 방향에서 얇은 중심 부분과 두꺼운 측부 부분을 갖는, “U-형상”의 단면을 갖는다.
강유전성 유전체 층(105 및 115)은 다양한 방법에 의해 형성될 수 있다. 일부 실시예에서, 비정질 HfO2/XO2의 적층된 층은 약 100 ℃ 내지 약 300 ℃ 범위의 낮은 온도에서 ALD에 의해 퇴적될 수 있다. 다른 실시예에서, 온도는 약 100 ℃ 내지 약 175 ℃ 범위이다. 비정질 매트릭스(각각의 층)의 두께는 일부 실시예에서 약 1 nm 내지 약 10 nm 범위이다. 그 다음, 비정질 매트릭스에 HfO2:XO2의 나노결정을 생성하도록 어닐링 동작이 수행된다.
다른 실시예에서, 비정질 HfO2 층이 ALD에 의해 형성되고, 그 다음 Zr, Al, La, Y, Gd 및 Sr(원소 X)의 그룹으로부터 선택된 하나 이상의 금속 원소를 함유하는 금속 층이 비정질 HfO2 층 위에 퇴적된다. 그 다음, 금속 원소를 비정질 HfO2 층 안으로 구동시켜 압축 변형된 HfO2:XO2 층을 생성하도록 어닐링 동작이 수행된다. 어닐링은 O2와 같은 산화 가스에서 수행될 수 있다.
또한, 다른 실시예에서, Zr, Al, La, Y, Gd 및 Sr(원소 X)로 구성된 그룹으로부터 선택된 하나 이상의 금속 원소를 함유하는 빈산소(oxygen-deficient) 비정질 HfO2 층이 전도성 층(예컨대, 채널 층) 위에 ALD에 의해 퇴적된다. 그 다음, 20%보다 더 큰 격자 팽창 및/또는 압축 변형을 유도하도록 산소 함유 분위기(예컨대, O2)에서 어닐링 동작이 수행된다. 변형 효과를 최대화하고 강유전 상을 안정화하기 위해 프로세스는 강유전체 층(105 또는 115)을 형성하도록 반복된다.
또 다른 실시예에서, HfO2:XO2의 강유전성 유전체 층(105 및 115)은 강유전 상을 안정화하기 위해 변형 효과를 생성하도록 고압 합성에 의해 형성될 수 있다.
도 2a 내지 도 2c는 본 개시의 실시예에 따른 강유전체 층의 다양한 구조를 도시한다. 도 2a 내지 도 2c에서, 강유전성 유전체 층(105/115)은 비정질 층(120) 및 결정(123, 125)을 포함한다. 도 2a에서, HXO의 나노결정(123)이 HXO의 비정질 층(120)에서 분산된다. 나노결정의 평균 크기는 일부 실시예에서 약 0.5 nm 내지 약 5 nm 범위이다. 결정이 HfO2:XO2에 의해 형성될 때, 결정은 사방정계(orthorhombic) 구조를 갖는다. 도 2b 및 도 2c에서, 결정은 주상(columnar-shaped) 결정(125)이다. 주상 결정(125)은 막 적층 방향(Z 방향)을 따라 연장하고 비정질 층(120)에 매립된다. 주상 결정의 평균 직경은 약 0.5 nm 내지 약 5 nm 범위이고, 주상 결정의 평균 길이는 약 1 nm 내지 약 5 nm 범위이다. 일부 실시예에서, 도 2b에 도시된 바와 같이, 주상 결정은 아래의 층(예컨대, 도 1a 및 도 1b의 채널 층(101))에 더 가까이 위치되며, 그리하여 강유전체 층에서의 결정의 밀도는 위의 층(예컨대, 도 1a 및 도 1b의 게이트 전극 층(106))에 가까운 영역에서보다 아래의 층에 가까운 영역에서 더 크다. 다른 실시예에서, 도 2c에 도시된 바와 같이, 주상 결정은 위의 층에 더 가까이 위치되며, 그리하여 강유전체 층에서의 결정의 밀도는 아래의 층에 가까운 영역에서보다 위의 층에 가까운 영역에서 더 크다.
도 3a 내지 도 3d는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다. 방법의 추가 실시예에 대하여, 도 3a 내지 도 3d에 의해 도시된 프로세스 전에, 프로세스 동안, 그리고 프로세스 후에 추가의 동작이 제공될 수 있고, 아래에 기재된 동작 중의 일부가 교체되거나 제거될 수 있다는 것을 이해하여야 할 것이다. 동작/프로세스의 순서는 서로 바뀔 수 있다. 도 1a 내지 도 2c와 함께 기재된 전술한 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 프로세스가 다음의 실시예에서 채용될 수 있고, 이의 상세한 설명은 생략될 수 있다.
도 3a에 도시된 바와 같이, 계면 층(20)이 기판(10) 상에 형성된다. 일부 실시예에서, 기판(10)은 실리콘, 다이아몬드 또는 게르마늄과 같은 적합한 원소 반도체; IV족 화합물 반도체(실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 실리콘 게르마늄 카바이드(SiGeC), GeSn, SiSn, SiGeSn), III-V족 화합물 반도체(예컨대, 갈륨 비소(GaAs), 인듐 갈륨 비소(InGaAs), 인듐 비소(InAs), 인듐 인화물(InP), 인듐 안티몬화물(InSb), 갈륨 비소 인화물(GaAsP), 또는 갈륨 인듐 인화물(GaInP))와 같은 적합한 합금 또는 화합물 반도체 등으로 제조된다. 또한, 기판(10)은 성능 강화를 위해 변형될 수 있는 에피텍셜 층(에피 층)을 포함할 수 있고, 그리고/또는 SOI(silicon-on-insulator) 구조를 포함할 수 있다.
일부 실시예에서, 계면 층(20)은 화학 반응에 의해 형성될 수 있는 실리콘 산화물이다. 예를 들어, 화학적 실리콘 산화물은 탈이온수+오존(DIO3), NH4OH+H2O2+H2O(APM), 또는 기타 방법을 사용하여 형성될 수 있다. 다른 실시예는 계면 층에 대하여 상이한 재료 또는 프로세스를 이용할 수 있다. 일부 실시예에서, 계면 층(20)은 약 0.5 nm 내지 약 1.5 nm의 두께를 갖는다.
그 다음, 강유전성 유전체 층(30)이 계면 층(20) 위에 형성된다. 일부 실시예에서, 강유전성 유전체 층(30)은 비정질 층과 HfO2의 결정 및 금속 원소의 산화물을 포함하며, 여기에서 금속 원소는 Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상이다. 다른 실시예에서, 강유전성 유전체 층(30)은 하프늄 및 금속 원소 X의 압축 변형된 산화물을 포함하며, 여기에서 X는 Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상이다. 일부 실시예에서, 강유전성 유전체 층(30)은 상기에 서술된 바와 같은 방법에 의해 형성될 수 있다.
다른 실시예에서, 유전체 층(30)의 형성 방법은, 분자 빔 증착(MBD), 원자층 증착(ALD), 물리적 기상 증착(PVD), 화학적 기상 증착(CVD) 등을 포함한다. 일부 실시예에서, Zr로 도핑된 HfO2는 약 200 ℃ 내지 400 ℃ 범위의 온도에서 제1 전구체로서 HfCl4 및 H2O를 그리고 제2 전구체로서 ZrCl4 및 H2O를 사용하여 ALD에 의해 형성될 수 있다. Si로 도핑된 HfO2의 경우에, SiH4, Si2H6, 및/또는 SiH2Cl2, 또는 기타 적합한 실리콘 소스 가스가 사용될 수 있다. 유전체 층(30)의 두께는 일부 실시예에서 약 1 nm 내지 약 10 nm 범위이다.
유전체 층(30)이 형성된 후에, 도 3b에 도시된 바와 같이 캐핑 층(40)이 유전체 층(30) 상에 형성된다. 캐핑 층(40)은 일부 실시예에서 TiN 및 하나 이상의 추가 원소로 도핑된 TiN과 같은 TiN계 재료를 포함한다. 일부 실시예에서, TiN 층은 Si로 도핑된다. 캐핑 층(40)은 ALD, CVD 또는 스퍼터링을 포함한 물리적 기상 증착 또는 임의의 기타 적합한 방법에 의해 형성될 수 있다. ALD가 이용될 때, 일부 실시예에서 ALD는 약 400 ℃ 내지 약 500 ℃ 범위의 온도에서 수행된다. 캐핑 층(40)의 두께는 일부 실시예에서 약 1 nm 내지 약 5 nm 범위이다. 캐핑 층(40)이 형성된 후에, 도 3c에 도시된 바와 같이 어닐링 동작이 수행된다. 어닐링 동작은 600 ℃ 내지 약 1000 ℃ 범위의 온도에서 N2 및/또는 He와 같은 비활성 가스 분위기에서 수행된다. 어닐링 주기는 일부 실시예에서 약 10 초 내지 약 1 분 범위이다. 어닐링 후에, 냉각 동작이 수행된다. 일부 실시예에서, 기판은 100 ℃ 미만으로 또는 상온으로(약 25℃) 냉각된다.
일부 실시예에서는, 캐핑 층(40) 및 어닐링 동작이 이용되지 않는다.
그 다음, 도 3d에 도시된 바와 같이, 예를 들어 TaN으로 제조된 배리어 층(52)이 캐핑 층(40) 위에 형성된다. 배리어 층(52)은 ALD, CVD 또는 스퍼터링을 포함한 물리적 기상 증착 또는 임의의 기타 적합한 방법에 의해 형성될 수 있다. ALD가 이용될 때, 일부 실시예에서 ALD는 약 300 ℃ 내지 약 400 ℃ 범위의 온도에서 수행된다. 배리어 층(52)의 두께는 일부 실시예에서 약 1 nm 내지 약 5 nm 범위이다. 일부 실시예에서, 배리어 층(52)이 형성된 후에 비정질 구조를 사방정계 구조로 변환하기 위한 어닐링 동작이 수행될 수 있다.
또한, 일함수 조정 층(54)이 배리어 층(52) 상에 형성된다. 일부 실시예에서, 일함수 조정 층(54)은 p 타입 트랜지스터의 경우 TiN 그리고 n 타입 트랜지스터의 경우 TiAl을 포함한다. 임의의 다른 적합한 금속성 재료가 일함수 조정 층(54)으로서 사용될 수 있다. 일부 실시예에서, p 타입 트랜지스터에 대하여 TiAl 층이 또한 TiN 일함수 조정 층 상에 형성된다. 일함수 조정 층(54)은 ALD, CVD 또는 스퍼터링을 포함한 물리적 기상 증착 또는 임의의 기타 적합한 방법에 의해 형성될 수 있다. ALD가 이용될 때, 일부 실시예에서 ALD는 약 300 ℃ 내지 약 400 ℃ 범위의 온도에서 수행된다. 일함수 조정 층(54)의 두께는 일부 실시예에서 약 1 nm 내지 약 5 nm 범위이다.
또한, 메인 게이트 금속 층(58)이 일함수 조정 층(54) 위에 형성된다. 메인 게이트 금속 층(58)은 W, Cu, Ti, Al 및 Co와 같은 하나 이상의 금속, 또는 기타 적합한 재료를 포함한다. 일부 실시예에서, 메인 게이트 금속 층(58)이 W일 때, 글루 층(56)이 일함수 조정 층(54) 상에 형성된다. 일부 실시예에서, 글루 층(56)은 Ti이다. 도 3d에 도시된 바와 같이, 게이트 전극(50)은 캐핑 층(40) 상에 배치된 배리어 층(52), 배리어 층(52) 상에 배치된 일함수 조정 층(54), 일함수 조정 층(54) 상에 배치된 글루 층(56) 및 메인 게이트 금속 층(58)을 포함할 수 있다. 일부 실시예에서, 캐핑 층은 게이트 전극(50)의 일부로서 고려될 수 있다.
도 4a 내지 도 4d는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다. 방법의 추가 실시예에 대하여, 도 4a 내지 도 4d에 의해 도시된 프로세스 전에, 프로세스 동안, 그리고 프로세스 후에 추가의 동작이 제공될 수 있고, 아래에 기재된 동작 중의 일부가 교체되거나 제거될 수 있다는 것을 이해하여야 할 것이다. 동작/프로세스의 순서는 서로 바뀔 수 있다. 도 1a 내지 도 3d와 함께 기재된 전술한 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 프로세스가 다음의 실시예에서 채용될 수 있고, 이의 상세한 설명은 생략될 수 있다.
이 실시예에서, 적어도 기판(10)의 표면 부분은 기판(10)과 동일하거나 상이한 반도체 재료로 제조된 에피텍셜 반도체 층(11)을 포함한다. 특정 실시예에서, 에피텍셜 반도체 층(11)은 SiGe을 포함한다. 계면 층(20)이 에피텍셜 반도체 층(11) 상에 형성된다. 나머지 제조 동작은 도 3a 내지 도 3d에 관련하여 설명된 바와 동일하다.
도 5a 및 도 5b는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다. 방법의 추가 실시예에 대하여, 도 5a 및 도 5b에 의해 도시된 프로세스 전에, 프로세스 동안, 그리고 프로세스 후에 추가의 동작이 제공될 수 있고, 아래에 기재된 동작 중의 일부가 교체되거나 제거될 수 있다는 것을 이해하여야 할 것이다. 동작/프로세스의 순서는 서로 바뀔 수 있다. 도 1a 내지 도 4d와 함께 기재된 전술한 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 프로세스가 다음의 실시예에서 채용될 수 있고, 이의 상세한 설명은 생략될 수 있다.
이 실시예에서, 도 5a에 도시된 바와 같이, 초기 유전체 층은 교대로 적층된 하나 이상의 HfO2 층(30A) 및 하나 이상의 XO2 층(30B)을 포함하며, 여기에서 X는 계면 층(20) 위에 형성된 Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상이다. 일부 실시예에서, 계면 층(20)은 사용되지 않는다. 특정 실시예에서, 에피텍셜 반도체 층(11)이 계면 층(20)에 추가적으로 또는 대신하여 사용된다.
적층된 층은 100 ℃ 내지 300 ℃ 범위의 온도에서 ALD에 의해 형성될 수 있다. 층의 각각은 단원자층이거나 다원자층(예컨대, 둘 또는 셋 또는 그 이상의 단원자층)일 수 있다. 도 5a는 HfO2 층(30A)의 4개의 층 및 XO2 층(30B)의 4개의 층을 도시하고 있지만, 층의 개수는 4개에 한정되지 않고, 이는 둘, 셋, 또는 다섯 또는 그 이상일 수 있다.
어닐링 동작 후에, 도 5b에 도시된 바와 같이, HfO2 층(30A) 및 XO2 층(30B)의 적층된 층은 HfO2:XO2의 나노결정(39)이 분산되어 있는 HfO2:XO2의 단일 비정질 층이 된다. 특정 실시예에서, X는 Zr이다. 어닐링 온도는 일부 실시예에서 약 400 ℃ 내지 약 800 ℃ 범위이다.
도 5c 및 도 5d는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다. 방법의 추가 실시예에 대하여, 도 5c 및 도 5d에 의해 도시된 프로세스 전에, 프로세스 동안, 그리고 프로세스 후에 추가의 동작이 제공될 수 있고, 아래에 기재된 동작 중의 일부가 교체되거나 제거될 수 있다는 것을 이해하여야 할 것이다. 동작/프로세스의 순서는 서로 바뀔 수 있다. 도 1a 내지 도 5b와 함께 기재된 전술한 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 프로세스가 다음의 실시예에서 채용될 수 있고, 이의 상세한 설명은 생략될 수 있다.
이 실시예에서, 도 5c에 도시된 바와 같이, 초기 유전체 층은 계면 층(20) 위에 형성된, 교대로 적층된 하나 이상의 HfO2-x 층(30C) 및 하나 이상의 XO2-y 층(30D)을 포함하며, 여기에서 0 < x, y ≤ 0.8이고 X는 Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상이다. 일부 실시예에서, 계면 층(20)은 사용되지 않는다. 특정 실시예에서, 에피텍셜 반도체 층(11)이 계면 층(20)에 추가적으로 또는 대신하여 사용된다.
적층된 층은 ALD에 의해 형성될 수 있다. 층의 각각은 단원자층이거나 다원자층(예컨대, 둘 또는 셋의 단원자층)일 수 있다. 도 5c는 HfO2-x 층(30C)의 4개의 층 및 XO2-y 층(30D)의 4개의 층을 도시하고 있지만, 층의 개수는 4개에 한정되지 않고, 이는 둘, 셋, 또는 다섯 또는 그 이상일 수 있다.
산화 분위기(오존 및/또는 산소)에서의 어닐링 동작 후에, 도 5d에 도시된 바와 같이, HfO2-x 층(30C) 및 XO2-y 층(30D)의 적층된 층은 HfO2:XO2의 나노결정(39)이 분산되어 있는 HfO2:XO2의 단일 비정질 층이 된다. 특정 실시예에서, X는 Zr이다.
도 6a 내지 도 6d는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다. 방법의 추가 실시예에 대하여, 도 6a 내지 도 6d에 의해 도시된 프로세스 전에, 프로세스 동안, 그리고 프로세스 후에 추가의 동작이 제공될 수 있고, 아래에 기재된 동작 중의 일부가 교체되거나 제거될 수 있다는 것을 이해하여야 할 것이다. 동작/프로세스의 순서는 서로 바뀔 수 있다. 도 1a 내지 도 5d와 함께 기재된 전술한 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 프로세스가 다음의 실시예에서 채용될 수 있고, 이의 상세한 설명은 생략될 수 있다.
도 6a에서, 도 3a와 유사하게, 계면 층(20)이 기판(10) 상에 형성되고, 유전체 층(30)이 계면 층(20) 상에 형성된다. 일부 실시예에서, 기판(10)은 도 4a와 유사한 에피텍셜 층(11)을 포함한다. 유전체 층(30)은 일부 실시예에서 ALD에 의해 형성된 비정질 HfO2를 포함한다.
그 다음, 도 6b에 도시된 바와 같이, Zr, Al, La, Y, Gd 및 Sr(원소 X)로 구성된 그룹으로부터 선택된 하나 이상의 금속 원소를 함유하는 금속 층(45)이 비정질 HfO2 층 위에 퇴적된다. 그 다음, 도 6c에 도시된 바와 같이, 금속 원소를 비정질 HfO2 층 안으로 구동시켜 압축 변형된 HfO2:XO2 층(31)을 형성하도록 어닐링 동작이 수행된다. 어닐링 온도(기판 온도)는 일부 실시예에서 약 400 ℃ 내지 약 800 ℃ 범위이다. 어닐링은 O2와 같은 산화 가스에서 수행될 수 있다.
일부 실시예에서, 도 6d에 도시된 바와 같이 초기 유전체 층(30)의 일부만 압축 변형된 층(31)이 된다. 일부 실시예에서, 초기 유전체 층(30)은 빈산소 하프늄 산화물(HfO2-x, 여기에서 0 < x ≤ 0.8)일 수 있다.
도 7a 내지 도 7d는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다. 방법의 추가 실시예에 대하여, 도 7a 내지 도 7d에 의해 도시된 프로세스 전에, 프로세스 동안, 그리고 프로세스 후에 추가의 동작이 제공될 수 있고, 아래에 기재된 동작 중의 일부가 교체되거나 제거될 수 있다는 것을 이해하여야 할 것이다. 동작/프로세스의 순서는 서로 바뀔 수 있다. 도 1a 내지 도 6d와 함께 기재된 전술한 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 프로세스가 다음의 실시예에서 채용될 수 있고, 이의 상세한 설명은 생략될 수 있다.
도 7a에 도시된 바와 같이, 도 3a와 유사하게, 계면 층(20)이 기판(10) 상에 형성되고, 유전체 층(32)이 계면 층(20) 상에 형성된다. 일부 실시예에서, 기판(10)은 도 4a와 유사한 에피텍셜 층(11)을 포함한다. 유전체 층(30)은 일부 실시예에서 ALD에 의해 형성된 비정질 HfO2를 포함한다.
이 실시예에서, 유전체 층(32)은 전도성 층(예컨대, 채널 층) 위에 ALD에 의해 퇴적된, Zr, Al, La, Y, Gd 및 Sr(원소 X)로 구성된 그룹으로부터 선택된 하나 이상의 금속 원소를 함유하는 빈산소 비정질 하프늄 산화물 층이다. 빈산소 하프늄 산화물은 HfO2-x로 표현될 수 있으며, 여기에서 0 < x ≤ 0.8이다.
그 다음, 도 7b에 도시된 바와 같이, 20%보다 더 큰 격자 팽창 및/또는 압축 변형을 유도하도록 산소 함유 분위기(예컨대, O2)에서 어닐링 동작이 수행된다. 도 7c 및 도 7d에 도시된 바와 같이, 강유전체 층(33)을 형성하도록 프로세스는 반복된다. 그 후에, 게이트 전극이 형성된다.
도 8a 및 도 8b는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다. 방법의 추가 실시예에 대하여, 도 8a 및 도 8b에 의해 도시된 프로세스 전에, 프로세스 동안, 그리고 프로세스 후에 추가의 동작이 제공될 수 있고, 아래에 기재된 동작 중의 일부가 교체되거나 제거될 수 있다는 것을 이해하여야 할 것이다. 동작/프로세스의 순서는 서로 바뀔 수 있다. 도 1a 내지 도 7d와 함께 기재된 전술한 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 프로세스가 다음의 실시예에서 채용될 수 있고, 이의 상세한 설명은 생략될 수 있다.
도 8a에서, 주상 결정을 포함하는 층(36)이 에피텍셜 층(11) 위에 형성된다. 일부 실시예에서, 주상 결정을 포함하는 층(36)은 에피텍셜 층(11) 없이 기판(10) 위에 형성된다. 일부 실시예에서, 주상 결정은 분자빔 에피텍시(MBE), 금속 유기 CVD(MOCVD), 급속 용융 성장, 및 액상 에피텍시(LPE; liquid phase epitaxy), 또는 임의의 기타 에피텍시 방법에 의해 형성될 수 있다. 에피텍셜 성장에 의해, 예를 들어, HfO2:XO2의 주상 결정이 Si 또는 SiGe 표면 상에 형성될 수 있다. 그 다음, 도 8b에 도시된 바와 같이, 주상 결정을 포함하는 층(36) 위에 비정질 층(37)이 형성된다.
도 8c 및 도 8d는 본 개시의 실시예에 따른 네가티브 커패시턴스 구조물에 대한 제조 동작의 다양한 단계들을 도시한다. 도 8c에서, 유전체 층(30)이 에피텍셜 층(11) 위에 형성된다. 일부 실시예에서, 유전체 층(30)은 에피텍셜 층(11) 없이 기판(10) 위에 형성된다. 그 다음, 도 8d에 도시된 바와 같이, 주상 결정을 포함하는 층(36)이 유전체 층(30) 위에 형성된다. 일부 실시예에서, 추가의 비정질 산화물 층이 층(36) 위에 형성된다.
도 9는 본 개시의 실시예에 따른 막 형성 장치의 개략도를 도시한다.
도 9는 통합된 막 퇴적 시스템(1500)을 도시한다. 시스템은 로딩 포트(로드-락 시스템)(1510) 및 웨이퍼 핸들링 시스템(1520)을 포함한다. 복수의 챔버(1610-1670)가 웨이퍼 핸들링 시스템(1520)에 의해 액세스되도록 제공된다. 일부 실시예에서, 강유전체 재료 형성 챔버(FE 챔버)(1620)가 제공되며, 이는 MBE 챔버, CVD 챔버, ALD 챔버, PVD 챔버 등일 수 있다. 사전처리 챔버(1610)가 웨이퍼(기판)의 표면을 세척하도록 사용되고, ALD 챔버(1630)가 다양한 산화물 층을 형성하도록 사용되고, 어닐 챔버(1640)가 열 동작을 위해 사용된다. 시드 층이 사전처리 챔버(1610)에서 또는 ALD 챔버(1630)에서 형성될 수 있다. 금속 퇴적 챔버(1650 및 1660)는 TiN, TaN, Ti, Ta, W, Zr, Al, La, Y, Gd, Sc, 또는 임의의 기타 금속성 재료와 같은 금속성 층을 형성하도록 사용된다. 또한, 일부 실시예에서, 예를 들어 x레이 회절(XRD; x-ray diffraction) 측정 장치 또는 임의의 기타 측정 툴을 갖춘 측정 챔버(1670)가 제공된다.
도 9에 도시된 시스템(1500)을 사용함으로써, NCFET 및/또는 레귤러(regular) FET를 위한 게이트 구조물의 복수의 층이 형성될 수 있다. 예를 들어, 레귤러 FET의 경우 예를 들어 HfO2로 제조된 하이 k 유전체 층은, 사전처리 챔버(1610)에서의 사전처리 및 ALD 챔버(1630)에서의 HfO2의 ALD 퇴적을 포함하는 동작 다음에, 챔버(1640)에서의 선택적 어닐링, 챔버(1650)에서의 HfO2 위의 캐핑/배리어 층 퇴적, 및 챔버(1660)에서의 게이트 금속 퇴적에 의해 형성될 수 있다. NCFET를 위한 강유전체 층을 갖는 게이트 구조물은, 사전처리 챔버(1610)에서의 사전처리 및 FE 챔버(1620)에서의 강유전체 층 퇴적을 포함하는 동작 다음에, 챔버(1640)에서의 선택적 어닐링, 챔버(1650)에서의 HfO2 층 위의 캐핑/배리어 층 퇴적, 및 챔버(1660)에서의 게이트 금속 퇴적에 의해 형성될 수 있다. 일부 실시예에서, 강유전체 층이 형성된 후에 추가의 산화물 층이 ALD 챔버(1630)에서 형성된다.
또한, 내부 게이트를 갖는 NCFET를 위한 게이트 구조물(도 1c 참조)은, 사전처리 챔버(1610)에서의 사전처리, ALD 챔버(1630)에서의 하이 k 유전체 층 퇴적, 및 챔버(1660)에서의 내부 게이트 형성과 FE 챔버(1620)에서의 강유전체 층 퇴적을 포함하는 동작 다음에, 챔버(1640)에서의 선택적 어닐링, 챔버(1650)에서의 HfO2 층 위의 캐핑/배리어 층 퇴적, 및 챔버(1660)에서의 게이트 금속 퇴적에 의해 형성될 수 있다. 또한, 2개의 강유전체 층 사이에 확산 배리어를 갖는 NCFET를 위한 게이트 구조물은, 사전처리 챔버(1610)에서의 사전처리, ALD 챔버(1630)에서의 하이 k 유전체 층 퇴적, ALD 챔버(1630)에서의 확산 배리어 층 퇴적 및 챔버(1620)에서의 강유전체 층 퇴적을 포함하는 동작 다음에, 챔버(1640)에서의 선택적 어닐링, 챔버(1650)에서의 HfO2 층 위의 캐핑/배리어 층 퇴적, 및 챔버(1660)에서의 게이트 금속 퇴적에 의해 형성될 수 있다. 또한, 확산 배리어 및 내부 게이트 전극을 갖는 NCFET를 위한 게이트 구조물은, 사전처리 챔버(1610)에서의 사전처리, ALD 챔버(1620)에서의 유전체 층 퇴적, ALD 챔버(1630)에서의 확산 배리어 층 퇴적, 챔버(1660)에서의 내부 게이트 전극 형성, 및 챔버(1620)에서의 강유전체 층 퇴적을 포함하는 동작 다음에, 챔버(1640)에서의 선택적 어닐링, 챔버(1650)에서의 HfO2 층 위의 캐핑/배리어 층 퇴적, 및 챔버(1660)에서의 게이트 금속 퇴적에 의해 형성될 수 있다.
일부 실시예에서, HfXO의 나노결정 및/또는 주상 결정은 사방정계 결정상으로 구성된다. 다른 실시예에서, HfXO 결정은 실질적으로 사방정계 결정상에 의해 형성된다. 이러한 경우에, 사방정계 결정상은 HfXO 결정의 약 0.1% 이상이고, 나머지 상은 비정질, 모놀리식 상, 입방정 상 및/또는 정방정 상일 수 있다.
도 10a 내지 도 18c는 본 개시의 실시예에 따른 NCFET에 대한 제조 동작의 다양한 단계들 중의 하나를 도시한다. 방법의 추가 실시예에 대하여, 도 10a 내지 도 18c에 의해 도시된 프로세스 전에, 프로세스 동안, 그리고 프로세스 후에 추가의 동작이 제공될 수 있고, 아래에 기재된 동작 중의 일부가 교체되거나 제거될 수 있다는 것을 이해하여야 할 것이다. 동작/프로세스의 순서는 서로 바뀔 수 있다. 도 1a 내지 도 9와 함께 기재된 전술한 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 프로세스가 다음의 실시예에서 채용될 수 있고, 이의 상세한 설명은 생략될 수 있다.
도 10a는 사시도를 도시하고 도 10b는 X 방향에 따른 단면도이며, 본 개시의 실시예에 따른 제조 동작의 다양한 단계들 중의 하나를 도시한다. 도 10a 및 도 10b에 도시된 바와 같이, 기판(200)이 제공된다. 일부 실시예에서, 기판(200)은 실리콘, 다이아몬드 또는 게르마늄과 같은 적합한 원소 반도체; IV족 화합물 반도체(실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 실리콘 게르마늄 카바이드(SiGeC), GeSn, SiSn, SiGeSn), III-V족 화합물 반도체(예컨대, 갈륨 비소(GaAs), 인듐 갈륨 비소(InGaAs), 인듐 비소(InAs), 인듐 인화물(InP), 인듐 안티몬화물(InSb), 갈륨 비소 인화물(GaAsP), 또는 갈륨 인듐 인화물(GaInP))와 같은 적합한 합금 또는 화합물 반도체 등으로 제조된다. 또한, 기판(200)은 성능 강화를 위해 변형될 수 있는 에피텍셜 층(에피 층)을 포함할 수 있고, 그리고/또는 SOI(silicon-on-insulator) 구조를 포함할 수 있다. 기판(200)의 상부 부분은 Si 및 SiGe의 다층일 수 있다.
도 11a는 사시도를 도시하고 도 11b는 X 방향에 따른 단면도이며, 본 개시의 실시예에 따른 제조 동작의 다양한 단계들 중의 하나를 도시한다. 도 11a 및 도 11b에 도시된 바와 같이, 기판(200)을 에칭하고 아이솔레이션 절연 층(220)을 형성함으로써 핀 구조물(210)이 형성된다. 핀 구조물(210)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물(210)은 더블 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬된 프로세스를 조합하며, 예를 들어 단일 방향성 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자가 정렬된 프로세스를 사용하여 패터닝된 희생 층에 나란히 스페이서가 형성된다. 그 다음, 희생 층이 제거되고, 그 다음 남은 스페이서 또는 맨드릴(mandrel)이 핀 구조물(210)을 패터닝하는 데에 사용될 수 있다. 일부 실시예에서, 핀 구조물(210)의 폭은 약 4 nm 내지 약 10 nm 범위이고, 핀 구조물(210)의 피치는 약 10 nm 내지 약 50 nm 범위이다.
그 다음, 절연 재료 층(220)이 핀 구조물 위에 형성됨으로써, 핀 구조물을 매립한다. 절연 재료 층(220)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG; fluorine-doped silicate glass), 탄소 도핑된 산화물과 같은 로우 k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저k 유전체, 폴리이미드와 같은 폴리머, 이들의 조합 등과 같은 적합한 유전체 재료로 제조될 수 있다. 일부 실시예에서, 절연 재료 층(220)은 CVD, 유동가능 CVD(FCVD; flowable CVD), 또는 스핀온글래스(spin-on-glass) 프로세스와 같은 프로세스를 통해 형성되지만, 임의의 수락가능한 프로세스가 이용될 수 있다. 그 후에, 도 11a 및 도 11b에 도시된 바와 같이, 핀 구조물(210)의 상부 표면 위로 연장하는 절연 재료 층(220)의 부분은, 예를 들어 에칭 프로세스, 화학 기계적 연마(CMP; chemical mechanical polishing) 등을 사용하여 제거된다.
도 12a는 사시도를 도시하고 도 12b는 X 방향에 따른 단면도이며, 본 개시의 실시예에 따른 제조 동작의 다양한 단계들 중의 하나를 도시한다. 또한, 도 12a 및 도 12b에 도시된 바와 같이, 절연 재료 층(220)은 핀 구조물(210)의 상부 부분이 노출되도록 리세스된다(recessed). 리세스된 절연 재료 층(220)은 아이솔레이션 절연 층 또는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation)이라 불린다. 아이솔레이션 절연 층(220)의 상부 표면으로부터 측정된, 노출된 핀 구조물(210)의 높이는 일부 실시예에서 약 30 nm 내지 약 100 nm 범위이다.
도 13a는 사시도를 도시하고 도 13b는 X 방향에 따른 단면도이며, 본 개시의 실시예에 따른 제조 동작의 다양한 단계들 중의 하나를 도시한다. 그 후에, 도 13a 및 도 13b에 도시된 바와 같이, 더미 게이트 유전체 층(215)이 핀 구조물(210)의 상부 부분 위에 형성된다. 더미 게이트 유전체 층(215)은 일부 실시예에서 CVD 또는 ALD에 의해 형성된 실리콘 산화물 층이다. 더미 게이트 유전체 층(215)의 두께는 일부 실시예에서 약 1 nm 내지 약 10 nm 범위이다.
그 다음, 폴리실리콘 층(230)이 더미 게이트 전극 층(215) 위에 형성되고, 또한 하드 마스크 층이 폴리실리콘 층 상에 형성된다. 도 14a 내지 도 14c에 도시된 바와 같이, 하드 마스크 층은 적합한 리소그래피 및 에칭 동작에 의해 하드 마스크 패턴(235)으로 패터닝된다. 일부 실시예에서, 하드 마스크 패턴(235)은 실리콘 산화물 및 실리콘 질화물과 같은 절연 재료의 하나 이상의 층을 포함한다.
도 14a는 사시도를 도시하고 도 14b는 Y 방향에 따른 단면도이고 도 14c는 X 방향에 따른 단면도이며, 본 개시의 실시예에 따른 제조 동작의 다양한 단계들 중의 하나를 도시한다. 에칭 마스크로서 하드 마스크 패턴(235)을 사용함으로써, 도 14a 내지 도 14c에 도시된 바와 같이 폴리실리콘 층은 더미 게이트 전극(230)으로 패터닝된다. 일부 실시예에서, 더미 게이트 전극(230)의 폭은 약 8 nm 내지 약 20 nm 범위이다.
도 15a는 사시도를 도시하고 도 15b는 Y 방향에 따른 단면도이고 도 15c는 X 방향에 따른 단면도이며, 본 개시의 실시예에 따른 제조 동작의 다양한 단계들 중의 하나를 도시한다. 측벽 스페이서(240)가 더미 게이트 전극(230)의 대향 측면 상에 형성된다. 측벽 스페이서(240)는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물과 같은 절연 재료의 하나 이상의 층을 포함한다. 더욱이, 소스/드레인 에피텍셜 층(250)이 핀 구조물(210)의 소스/드레인 영역 위에 형성된다. 소스/드레인 에피텍셜 층(250)은 n 타입 FET에 대하여 SiP, SiAs, SiGeP, SiGeAs, GeP, GeAs, 및/또는 SiGeSn 또는 기타 적합한 재료를 포함하고, p 타입 FET에 대하여 SiB, SiGa, SiGeB, SiGeGa, GeB, GeGa 및/또는 SiGeSn 또는 기타 적합한 재료를 포함한다. 소스/드레인 에피텍셜 층(250)의 두께는 일부 실시예에서 약 3 nm 내지 약 8 nm 범위이다. 일부 실시예에서, 실리사이드 층과 같은 합금 층이 소스/드레인 에피텍셜 층(250) 위에 형성된다.
도 16a는 사시도를 도시하고 도 16b는 Y 방향에 따른 단면도이고 도 16c는 X 방향에 따른 단면도이며, 본 개시의 실시예에 따른 제조 동작의 다양한 단계들 중의 하나를 도시한다. 그 후에, 도 16a 내지 도 16c에 도시된 바와 같이, 에칭 정지 층(ESL; etch stop layer)(245) 및 층간 유전체 층(260)이 형성되고, CMP 동작과 같은 평탄화 동작이 더미 게이트 전극(230)의 노출된 상부 표면에 수행된다.
일부 실시예에서, ESL 층(245)은 SiN 또는 SiON과 같은 실리콘 질화물계 재료로 제조되고, 층간 유전체 층(260)은 SiO2와 같은 실리콘 산화물계 재료, 또는 로우 k 재료로 제조된다. 일부 실시예에서, 층간 유전체 층이 형성된 후에 어닐링 동작이 수행된다.
도 17a는 사시도를 도시하고 도 17b는 Y 방향에 따른 단면도이고 도 17c는 X 방향에 따른 단면도이며, 본 개시의 실시예에 따른 제조 동작의 다양한 단계들 중의 하나를 도시한다. 그 다음, 도 17a 내지 도 17c에 도시된 바와 같이, 더미 게이트 전극(230) 및 더미 게이트 유전체 층(215)이 건식 및/또는 습식 에칭을 사용함으로써 제거되며, 그리하여 게이트 공간(265)을 형성한다. 또한, 도 17a 내지 도 17c에 도시된 바와 같이, 게이트 공간(265)에, 계면 층(271) 및 유전체 층(270)이 형성된다. 상기에 서술된 바와 같이, 계면 층(271)은 실리콘 산화물로 제조되고, 유전체 층(270)은 전술한 방법들 중의 하나에 의해 형성된 강유전체 층이다. 그 다음, 캐핑 층(도시되지 않음)이 선택적으로 형성될 수 있고, 어닐링 동작이 선택적으로 수행될 수 있다.
도 18a는 사시도를 도시하고 도 18b는 Y 방향에 따른 단면도이고 도 18c는 X 방향에 따른 단면도이며, 본 개시의 실시예에 따른 제조 동작의 다양한 단계들 중의 하나를 도시한다. 도 18a 내지 도 18c에 도시된 바와 같이, 게이트 전극(280)이 형성된다. 캐핑 층 및 게이트 전극은 ALD, CVD, PVD, 플레이팅, 또는 이들의 조합과 같은 적합한 프로세스를 사용하여 형성될 수 있다. 게이트 전극을 위한 전도성 재료가 형성된 후에, CMP와 같은 평탄화 동작이 층간 유전체 층(260) 위의 과도한 재료를 제거하도록 수행된다.
게이트 구조물을 형성한 후에, 추가의 층간 유전체 층, 콘택/비아, 상호접속 금속 층, 및 패시베이션 층 등과 같은 다양한 특징부를 형성하도록 부가의 CMOS 프로세스가 수행된다.
도 19 내지 도 29c는 본 개시의 일부 실시예에 따른 NC FinFET에 대한 다른 제조 동작들을 도시한다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호들은 유사한 요소들을 지정하는 데에 사용된다. 방법의 추가 실시예에 대하여, 도 19 내지 도 29c에 의해 도시된 프로세스 전에, 프로세스 동안, 그리고 프로세스 후에 추가의 동작이 제공될 수 있고, 아래에 기재된 동작 중의 일부가 교체되거나 제거될 수 있다는 것을 이해하여야 할 것이다. 동작/프로세스의 순서는 서로 바뀔 수 있다. 도 1a 내지 도 18c와 함께 기재된 전술한 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 프로세스가 다음의 실시예에서 채용될 수 있고, 이의 상세한 설명은 생략될 수 있다.
도 19는 더미 게이트 전극 및 더미 게이트 유전체 층을 제거함으로써 게이트 공간(390)이 형성된 후의 예시적인 사시도를 도시한다. 도 19에서, NC-FET를 위한 구조물 및 레귤러 FinFET를 위한 구조물이 서로 인접하게 배치되며 그 사이에 제1 ILD 층(370)이 개재된다. 물론, NC-FET를 위한 구조물 및 레귤러 FinFET를 위한 구조물이 반드시 서로 인접하게 배치되어야 하는 것은 아닐 수 있다.
더미 게이트 전극 및 더미 게이트 유전체 층이 제거된 후에, 채널이 되는 핀 구조물(320)의 상부 부분(324)은 게이트 공간(390)에서 노출되면서, 핀 구조물(320)의 하부 부분(322)은 아이솔레이션 절연 층(330)에 매립된다. 일부 실시예에서, 제1 핀 라이너 층(326)이 핀 구조물(320)의 하부 부분(322) 상에 형성되고, 제2 핀 라이너 층(328)이 제1 핀 라이너 층(326) 상에 형성된다. 라이너 층의 각각은 일부 실시예에서 약 1 nm 내지 약 20 nm 사이의 두께를 갖는다. 일부 실시예에서, 제1 핀 라이너 층(326)은 실리콘 산화물을 포함하고 약 0.5 nm와 약 5 nm 사이의 두께를 가지며, 제2 핀 라이너 층(328)은 실리콘 질화물을 포함하고 약 0.5 nm와 약 5 nm 사이의 두께를 갖는다. 라이너 층은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 또는 원자층 증착(ALD)과 같은 하나 이상의 프로세스를 통해 퇴적될 수 있지만, 임의의 수락가능한 프로세스가 이용될 수 있다.
도 20에 도시된 바와 같이, 더미 게이트 전극 및 더미 게이트 유전체 층이 제거된 후에, 게이트 유전체 층(400)이 핀 구조물의 상부 부분(324)(채널) 위에 컨포멀로(conformally) 형성되며, 절연 구조물의 측면은 ILD 층(370), 측벽 스페이서(348), 및 유전체 층(372)을 포함한다. 도 20은 도 19의 라인 Y1-Y1에 대응하는 단면도이다. 소스/드레인 영역(360)도 또한 이온 주입 및/또는 에피텍셜 성장 방법에 의해 ILD 층(370) 아래에 형성된다.
일부 실시예에서, 게이트 유전체 층(400)은 하나 이상의 하이 k 유전체 층(예컨대, 3.9보다 더 큰 유전 상수를 가짐)을 포함한다. 예를 들어, 하나 이상의 게이트 유전체 층은 금속 산화물 또는 Hf, Al, Zr의 실리케이트, 이들의 조합의 하나 이상의 층, 및 이들의 다층을 포함할 수 있다. 다른 적합한 재료는, 금속 산화물, 금속 합금 산화물, 및 이들의 조합 형태의 La, Mg, Ba, Ti, Pb, Zr를 포함한다. 예시적인 재료는, MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, GeO2, ZrO2, HfZrO2, Ga2O3, Gd2O3, TaSiO2, TiO2, HfSiON, YGexOy, YSixOy 및 LaAlO3 등을 포함한다. 게이트 유전체 층(400)의 형성 방법은 분자빔 증착(MBD), ALD, PVD 등을 포함한다. 일부 실시예에서, 게이트 유전체 층(400)은 약 0.5 nm 내지 약 5 nm의 두께를 갖는다.
일부 실시예에서, 게이트 유전체 층(400)을 형성하기 전에 계면 층(도시되지 않음)이 채널(324) 위에 형성될 수 있고, 게이트 유전체 층(400)이 계면 층 위에 형성된다. 계면 층은 후속 형성되는 하이 k 유전체 층을 아래의 반도체 재료로부터 버퍼하는 것을 돕는다. 일부 실시예에서, 계면 층은 화학 반응에 의해 형성될 수 있는 화학적 실리콘 산화물이다. 예를 들어, 화학적 실리콘 산화물은 탈이온수+오존(DIO3), NH4OH+H2O2+H2O(APM), 또는 기타 방법을 사용하여 형성될 수 있다. 다른 실시예는 계면 층에 대하여 상이한 재료 또는 프로세스를 이용할 수 있다. 일부 실시예에서, 계면 층은 약 0.2 nm 내지 약 1 nm의 두께를 갖는다.
그 후에, 도 21에 도시된 바와 같이, 일함수 조정 금속(WFM; work function adjustment metal) 층(410)이 게이트 유전체 층(400) 위에 형성된다.
WFM 층(410)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층, 또는 이들 재료 중의 둘 이상의 다층과 같은, 전도성 재료의 하나 이상의 층으로 제조된다. n채널 FinFET에 대하여, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중의 하나 이상이 일함수 조정 층으로서 사용되고, p채널 FinFET에 대하여, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중의 하나 이상의 일함수 조정 층으로서 사용된다.
WFM 층(410)의 두께 및 재료는 FET의 타입(p 또는 n) 및 동작 전압에 대하여 선택될 수 있다. 도 21에 도시된 바와 같이, WFM 층(410)의 두께가 게이트 공간(390)의 종횡비(aspect ratio)에 관련하여 작을 때, WFM 층(410)은 게이트 유전체 층(400)이 위에 형성되는 게이트 공간(90)의 하부 및 측면 상에 등각으로 형성될 수 있으며, 그리하여 게이트 공간(90)은 WFM 층(410)으로 채워지지 않는다. WFM 층(410)의 두께가 게이트 공간(390)의 종횡비에 관련하여 클 때, WFM 층(410)은 게이트 유전체 층(400)이 위에 형성되는 게이트 공간(390)을 채운다.
그 다음, 도 22a 및 도 22b에 도시된 바와 같이, NC-FET를 위한 제1 게이트 전극(내부 게이트)에 대한 제1 전도성 층(415) 및 레귤러 FET를 위한 금속 게이트 전극이 WFM 층(410) 위에 형성된다. 도 22b는 도 22a의 라인 Y1-Y1에 대응하는 단면도이다. 제1 전도성 층(415)은 게이트 공간(390)을 채우며, 절연 구조물 위에 형성될 수 있다.
제1 전도성 층(415)을 위한 전도성 재료는 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt, Zr, TiN, WN, TaN, Ru의 그룹, Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni, WNx, TiNx, MoNx, TaNx, 및 TaSixNy와 같은 합금으로부터 선택된 하나 이상의 재료를 포함한다. 하나의 실시예에서, W는 제1 전도성 층(415)으로서 사용된다. 일부 실시예에서, 제1 전도성 층(415)은 ALD, CVD, PVD, 플레이팅, 또는 이들의 조합과 같은 적합한 프로세스를 사용하여 형성될 수 있다.
그 후에, 도 23에 도시된 바와 같이, 과도한 재료를 제거하도록 CMP와 같은 평탄화 프로세스가 수행된다. 이 동작에 의해, 레귤러 FET를 위한 금속 게이트 구조물이 형성된다(게이트 캡 절연 층을 제외하고는).
그 다음, 도 24a에 도시된 바와 같이, 레귤러 FET를 위한 구조물이 마스크 층(395)에 의해 커버되고, NC-FET를 위한 제1 전도성 층(415), WFM 층(410) 및 게이트 유전체 층(400)이 에칭 동작을 사용함으로써 리세스되며, 그에 의해 도 24a 및 도 24b에 도시된 바와 같이 리세스된 게이트 공간(392)을 형성한다. 도 24b는 도 24a의 라인 Y1-Y1에 대응하는 단면도이다. 마스크 층(395)은 포토 레지스트 패턴 또는 하드 마스크 패턴일 수 있다.
일부 실시예에서, 채널(324)로부터의 남은 제1 전도성 층(415)의 높이(H11)는 일부 실시예에서 약 5 nm 내지 약 50 nm 범위이다. 특정 실시예에서, 상이한 에칭 속도로 인해, WFM 층(410)은 제1 전도성 층(415)보다 더 많이 에칭되고, 남은 제1 전도성 층(415)은 WFM 층(410)으로부터 돌출한다. 특정 실시예에서, 게이트 유전체 층(400)은 에칭되지 않는다. 리세스 에칭 후에, 마스크 층(395)이 제거된다.
그 다음, 도 25a 및 도 25b에 도시된 바와 같이, 강유전체 층(420), 전도성 라이너 층(425) 및 제2 전도성 층(430)이 리세스된 게이트 공간(392)에 순차적으로 형성된다. 도 25b는 도 25a의 라인 Y1-Y1에 대응하는 단면도이다.
강유전체 층(420)은 전술한 방법 중의 하나에 의해 형성될 수 있다. 강유전체 층(420)의 두께는 일부 실시예에서 약 1 nm 내지 약 20 nm 범위이다. 도 25b에 도시된 바와 같이, 강유전체 층(420)은 일부 실시예에서 컨포멀로 형성된다.
전도성 라이너 층(425)은 제2 전도성 층을 위한 캡 또는 접착 층이며, 예를 들어, Ti, Ta, TiN 및/또는 TaN으로 제조된다. 전도성 라이너 층(425)의 두께는 일부 실시예에서 약 0.5 nm 내지 약 10 nm 범위이고, ALD, CVD, PVD, 플레이팅, 또는 이들의 조합과 같은 적합한 프로세스에 의해 형성될 수 있다. 도 25b에 도시된 바와 같이, 전도성 라이너 층(425)은 일부 실시예에서 컨포멀로 형성된다.
제2 전도성 층(430)은 제1 전도성 층(415)과 동일하거나 유사한 재료로 제조되고, ALD, CVD, PVD, 플레이팅, 또는 이들의 조합과 같은 적합한 프로세스를 사용하여 형성될 수 있다. 하나의 실시예에서, W가 제2 전도성 층(430)으로서 사용된다.
제2 전도성 층(430) 후에, 어닐링 동작이 수행되며, 그에 의해 강유전체 층의 상을 다결정질 구조로부터 결정질 구조, 예를 들어 강유전성을 나타내는 사방정계 구조로 변환한다. 어닐링 동작은 일부 실시예에서 약 400 ℃와 약 900 ℃ 사이의 온도에서 수행되는 급속 열 어닐링(RTA; rapid thermal annealing)을 포함한다.
그 후에, 도 26a 및 도 26b에 도시된 바와 같이, 과도한 재료를 제거하도록 CMP와 같은 평탄화 프로세스가 수행된다. 도 26b는 도 26a의 라인 Y1-Y1에 대응하는 단면도이다. 이 동작에 의해, 측벽 스페이서(348), ESL 층(362) 및 유전체 층(372)의 상부 부분이 노출된다. 레귤러 FET 영역에 형성된 강유전체 층(420) 및 전도성 라이너 층(425)은 평탄화 동작에 의해 제거된다.
그 다음, 리세스 에칭 동작이 수행되며, 그에 의해 도 27a 및 도 28b에 도시된 바와 같이, NC-FinFET를 위한 게이트 구조물의 높이 및 레귤러 FET를 위한 게이트 구조물의 높이를 감소시키고 제2 리세스된 게이트 공간(394)을 형성한다.
또한, 도 28a 및 도 28b에 도시된 바와 같이, 리세스 에칭 동작 후에, 후속 프로세스 동안 게이트 전극을 보호하도록 게이트 캡 층(440)이 제2 리세스된 게이트 공간(394)에 형성된다. 일부 실시예에서, 게이트 캡 층(440)은 SiO2, SiCN, SiON, SiN, Al2O3, La2O3, SiN, 이들의 조합 등을 포함하지만, 다른 적합한 유전체 막이 사용될 수 있다. 게이트 캡 층(440)은 예를 들어 CVD, PVD, 스핀온글래스 등을 사용하여 형성될 수 있다. 다른 적합한 프로세스 단계가 사용될 수 있다. 과도한 재료를 제거하도록 CMP와 같은 평탄화 프로세스가 수행된다. 평탄화 프로세스 동안, 일부 실시예에서, 도 28a 및 도 28b에 도시된 바와 같이, 유전체 층(372)도 또한 제거된다. 평탄화 프로세스 후의 게이트 캡 층(440)의 두께는 일부 실시예에서 약 5 nm 내지 약 50 nm 범위이다.
도 29a는 본 개시의 일부 실시예에 따라 X 방향에 따른 반도체 디바이스의 예시적인 단면도를 도시한다. 본 개시의 일부 실시예에 따라 도 29b는 Y 방향에 따른 NC-FinFET 부분의 예시적인 단면도를 도시하고 도 29c는 Y 방향에 따른 레귤러 FinFET 부분의 예시적인 단면도를 도시한다.
도 29a에 도시된 바와 같이, NC-FinFET 부분은, 제1 전도성 층(415), WFM 층(410), 게이트 유전체 층(400) 및 채널(324)에 의해 형성된 MOS 구조물과 함께, 제2 전도성 층(430), 전도성 라이너 층(425), 강유전체 층(420) 및 제1 전도성 층(415)에 의해 형성된 MIM 구조물을 포함하며, 레귤러 FinFET 부분은 MOS 구조물만 포함한다.
NC-FinFET 부분에서, 도 29b에 도시된 바와 같이, MIM 구조물의 상부 표면은 실질적으로 평평하다. 다르게 말하자면, 게이트 캡 절연 층(440)의 하부는 실질적으로 평평하며, 이는 편차가 1.0 nm보다 작음을 의미한다.
채널(핀 구조물의 상부 부분)(324) 위의 WFM 층(410)의 두께(H21)는 NC-FET의 타입(전도성 타입 및/또는 동작 전압)에 따라 달라지며, 일부 실시예에서 약 0.5 nm 내지 약 20 nm 범위이다. 채널(324) 위로 제1 전도성 층(415)의 두께(H22)는 일부 실시예에서 약 5 nm 내지 약 50 nm 범위이다. 제1 전도성 층(내부 게이트)(415) 위로 강유전체 층(420)의 두께(H23)는 일부 실시예에서 약 2 nm 내지 약 20 nm 범위이다. 제1 전도성 층(내부 게이트)(415) 위로 전도성 라이너 층(425)의 두께(H24)는 일부 실시예에서 약 0.5 nm 내지 약 10 nm 범위이다. 채널(324) 위로 제2 전도성 층(430)의 두께(H25)는 일부 실시예에서 약 5 nm 내지 약 50 nm 범위이다. 특정 실시예에서, H22는 H25와 동일하거나 H25보다 더 크고, 다른 실시예에서, H22는 H25보다 더 작다.
레귤러 FinFET 부분에서, 채널(핀 구조물의 상부 부분)(324) 위로 금속 게이트(제1 전도성 층(415) 및 WFM 층(410))의 높이(H26)는 일부 실시예에서 약 10 nm 내지 약 110 nm 범위이다.
도 29b 및 도 29c에 도시된 바와 같이, 게이트 유전체 층(400) 및 WFM 층(410)은 Y 방향 단면에서, 얇은 중심 부분 및 두꺼운 측부 부분을 갖는 “U 형상”을 가지며, 도 29a에 도시된 바와 같이, 게이트 유전체 층(400) 및 WFM 층(410)은 X 방향 단면에서 측벽 스페이서(348)와 채널(324) 사이에 그리고/또는 인접한 채널(324) 사이에 “U 형상”을 갖는다.
또한, 도 29b에 도시된 바와 같이, 강유전체 층(420), 전도성 라이너 층(425) 및 제2 전도성 층(430)은 Y 방향 단면에서 “U 형상”을 갖고, 도 29a에 도시된 바와 같이, 강유전체 층(420), 전도성 라이너 층(425) 및 제2 전도성 층(430)은 X 방향 단면에서 측벽 스페이서(348) 사이에 “U 형상”을 갖지만, 도 29a는 U 형상의 하나의 단부 부분만 도시한다.
NC-FET에 대하여 제2 전도성 층(430)과 그리고 레귤러 FET에 대하여 제1 전도성 층(415)과 직접 접촉하도록 게이트 캡 층(440)을 형성한 후에, 추가의 층간 유전체 층, 콘택/비아, 상호접속 금속 층, 및 패시베이션 층 등과 같은 다양한 특징부를 형성하도록 부가의 CMOS 프로세스가 수행된다.
모든 이점들이 반드시 여기에 설명된 것은 아니고 어떠한 특정 이점도 모든 실시예 또는 예에 요구되는 것이 아니며, 다른 실시예 또는 예가 다른 이점을 제공할 수 있다는 것을 이해하여야 할 것이다.
예를 들어, 본 개시에서, 강유전체 층은 비정질 매트릭스에 결정질 상을 포함하기 때문에, 변형 효과를 최대화하고 강유전체 특성을 안정화하는 것이 가능하다. 또한, NCFET의 동작 특성을 개선하는 것이 가능하다.
본 개시의 양상에 따르면, 네가티브 커패시턴스 구조물을 제조하는 방법에 있어서, 기판 위에 배치된 제1 전도성 층 위에 강유전성 유전체 층이 형성된다. 제2 전도성 층이 유전체 층 위에 형성된다. 강유전성 유전체 층은 비정질 층과 결정을 포함한다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 비정질 층과 결정은 HfO2 및 금속 원소의 산화물을 포함하는 동일 재료로 제조되며, 여기에서 금속 원소는 Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상이다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 강유전성 유전체 층은 100 ℃ 내지 300 ℃ 범위의 기판 온도에서 원자층 증착(ALD) 방법에 의해 형성된다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 강유전성 유전체 층이 ALD 방법에 의해 형성된 후에, 어닐링 동작이 수행된다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 결정은 비정질 층에 분산된 나노결정이다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 나노결정의 평균 크기는 0.5 nm 내지 5 nm 범위이다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 결정은, 막 적층 방향을 따라 연장하며 비정질 층에 매립된 주상을 갖는다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 주상의 평균 직경은 0.5 nm 내지 5 nm 범위이다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 주상의 평균 길이는 1 nm 내지 5 nm 범위이다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 주상을 갖는 결정은, 강유전체 층에서의 결정의 밀도가 제2 전도성의 층에 가까운 영역에서보다 제1 전도성 층에 가까운 영역에서 더 크도록, 제1 전도성 층에 더 가까이 위치된다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 강유전성 유전체 층은 다음의 방법에 의해 형성된다. 주상을 갖는 결정은 제1 전도성 층 위에 형성되고, 비정질 층은 주상을 갖는 결정 위에 형성된다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 주상을 갖는 결정은, 강유전체 층에서의 결정의 밀도가 제1 전도성 층에 가까운 영역에서보다 제2 전도성 층에 가까운 영역에서 더 크도록, 제2 전도성 층에 더 가까이 위치된다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 강유전성 유전체 층은 다음의 방법에 의해 형성된다. 제1 비정질 층이 제1 전도성 층 위에 형성된다. 주상을 갖는 결정이 제1 비정질 층 위에 형성된다. 주상을 갖는 결정이 형성된 후에 제2 비정질 층이 형성된다.
본 개시의 다른 양상에 따르면, 네가티브 커패시턴스 구조물을 제조하는 방법에 있어서, 기판 위에 배치된 제1 전도성 층 위에 강유전성 유전체 층이 형성된다. 제2 전도성 층이 강유전성 유전체 층 위에 형성된다. 강유전성 유전체 층은 다음 방법에 의해 형성된다. 비정질 산화물 층이 제1 전도성 층 위에 형성된다. 금속 층이 비정질 산화물 층 위에 형성된다. 금속 층의 금속 원소가 비정질 층 안으로 확산하도록 기판이 어닐링된다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 비정질 층 및 비정질 산화물 층은 HfO2를 포함하고, 금속 원소는 Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상을 포함한다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 어닐링은 300 ℃ 내지 600 ℃ 범위의 기판 온도에서 수행된다.
본 개시의 다른 양상에 따르면, 네가티브 커패시턴스 구조물을 제조하는 방법에 있어서, 기판 위에 배치된 제1 전도성 층 위에 강유전성 유전체 층이 형성된다. 제2 전도성 층이 강유전성 유전체 층 위에 형성된다. 강유전성 유전체 층은 다음 방법에 의해 형성된다. 비정질 산화물 층이 제1 전도성 층 위에 형성된다. 비정질 산화물 층은 빈산소 산화물이다. 비정질 산화물 층은 산소 함유 분위기에서 어닐링된다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 비정질 산화물 층은 HfO2-x를 포함하며, 여기에서 0 < x ≤ 0.8이고, Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상을 더 함유한다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 어닐링은 400 ℃ 내지 800 ℃ 범위의 기판 온도에서 수행된다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 제1 전도성 층은 SiGe를 포함한다.
본 개시의 다른 양상에 따르면, 네가티브 커패시턴스 전계 효과 트랜지스터(NC-FET)를 제조하는 방법에 있어서, 강유전성 유전체 층이 강유전성 유전체 층 위에 형성되고, 게이트 전극 층이 강유전성 유전체 층 위에 형성된다. 강유전성 유전체 층은 비정질과 및 결정을 포함한다.
본 개시의 하나의 양상에 따르면, 네가티브 커패시턴스 구조물은 제1 전도성 층, 제1 전도성 층 위에 배치된 강유전성 유전체 층, 및 강유전성 유전체 층 위에 배치된 제2 전도성 층을 포함한다. 강유전성 유전체 층은 비정질 층과 결정을 포함한다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 비정질 층과 결정은 HfO2 및 금속 원소의 산화물을 포함하는 동일 재료로 제조되며, 여기에서 금속 원소는 Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상이다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 결정은 비정질 층에 분산된 나노결정이다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 나노결정의 평균 크기는 0.5 nm 내지 5 nm 범위이다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 결정은, 막 적층 방향을 따라 연장하며 비정질 층에 매립된 주상을 갖는다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 주상의 평균 직경은 0.5 nm 내지 5 nm 범위이다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 주상의 평균 길이는 1 nm 내지 5 nm 범위이다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 주상을 갖는 결정은, 강유전체 층에서의 결정의 밀도가 제2 전도성의 층에 가까운 영역에서보다 제1 전도성 층에 가까운 영역에서 더 크도록, 제1 전도성 층에 더 가까이 위치된다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 주상을 갖는 결정은, 강유전체 층에서의 결정의 밀도는 제1 전도성 층에 가까운 영역에서보다 제2 전도성 층에 가까운 영역에서 더 크도록, 제2 전도성 층에 더 가까이 위치된다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 비정질 층 및 결정은 HfZrO2로 제조된다.
본 개시의 또다른 양상에 따르면, 네가티브 커패시턴스 전계 효과 트랜지스터(NC-FET)는 반도체로 제조된 채널 층, 채널 층 위에 배치된 강유전성 유전체 층, 및 강유전성 유전체 층 위에 배치된 게이트 전극 층을 포함한다. 강유전성 유전체 층은 비정질 층과 결정을 포함한다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 비정질 층과 결정은 HfO2 및 금속 원소의 산화물을 포함하는 동일 재료로 제조되며, 여기에서 금속 원소는 Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상이다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 결정은 비정질 층에 분산된 나노결정이다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 결정은, 막 적층 방향을 따라 연장하며 비정질 층에 매립된 주상을 갖는다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 주상을 갖는 결정은, 강유전체 층에서의 결정의 밀도가 게이트 전극 층에 가까운 영역에서보다 채널 층에 가까운 영역에서 더 크도록, 채널 층에 더 가까이 위치된다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 주상을 갖는 결정은, 강유전체 층에서의 결정의 밀도가 채널 층에 가까운 영역에서보다 게이트 전극 층에 가까운 영역에서 더 크도록, 게이트 전극 층에 더 가까이 위치된다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 채널 층은 SiGe를 포함한다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 게이트 전극 층은 강유전성 유전체 층 상에 배치된 제1 전도성 층을 포함하고, 제1 전도성 층은 TiN 또는 하나 이상의 원소로 도핑된 TiN으로 제조된다. 전술한 실시예 및 다음 실시예 중의 하나 이상에서, 게이트 전극 층은 제1 전도성 층 상에 배치된 제2 전도성 층을 더 포함하고, 제2 전도성 층은 TaN으로 제조된다.
본 개시의 또다른 양상에 따르면, 네가티브 커패시턴스 전계 효과 트랜지스터(NC-FET)는 반도체로 제조된 채널 층, 채널 층 위에 배치된 제1 유전체 층, 제1 유전체 층 위에 배치된 제1 전도성 층, 제1 전도성 층 위에 배치된 제2 유전체 층, 및 제2 유전체 층 위에 배치된 게이트 전극 층을 포함한다. 제2 유전체 층은 하프늄 및 금속 원소 X의 압축 변형된 산화물을 포함하며, 여기에서 X는 Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상이다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예 또는 예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예 또는 예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예들
실시예 1. 네가티브 커패시턴스 구조물을 제조하는 방법에 있어서,
기판 위에 배치된 제1 전도성 층 위에 강유전성 유전체 층을 형성하는 단계; 및
상기 강유전성 유전체 층 위에 제2 전도성 층을 형성하는 단계를 포함하고,
상기 강유전성 유전체 층은 비정질 층과 결정을 포함하는 것인 방법.
실시예 2. 실시예 1에 있어서, 상기 비정질 층과 상기 결정은 HfO2 및 금속 원소의 산화물을 포함하는 동일 재료로 제조되며, 상기 금속 원소는 Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상을 포함하는 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 강유전성 유전체 층은 100 ℃ 내지 300 ℃ 범위의 기판 온도에서 원자층 증착(ALD; atomic layer deposition) 방법에 의해 형성되는 것인 방법.
실시예 4. 실시예 3에 있어서, 상기 강유전성 유전체 층이 ALD 방법에 의해 형성된 후에, 어닐링 동작이 수행되는 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 결정은 상기 비정질 층에 분산된 나노결정인 것인 방법.
실시예 6. 실시예 5에 있어서, 상기 나노결정의 평균 크기는 0.5 nm 내지 5 nm 범위 내인 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 결정은, 막 적층 방향을 따라 연장하며 상기 비정질 층에 매립된 주상을 갖는 것인 방법.
실시예 8. 실시예 7에 있어서, 상기 주상의 평균 직경은 0.5 nm 내지 5 nm 범위 내인 것인 방법.
실시예 9. 실시예 7에 있어서, 상기 주상의 평균 길이는 1 nm 내지 5 nm 범위 내인 것인 방법.
실시예 10. 실시예 7에 있어서, 상기 주상을 갖는 결정은, 상기 강유전체 층 내의 상기 결정의 밀도가 상기 제2 전도성 층에 가까운 영역에서보다 상기 제1 전도성 층에 가까운 영역에서 더 크도록, 상기 제1 전도성 층에 더 가까이 위치되는 것인 방법.
실시예 11. 실시예 10에 있어서, 상기 강유전성 유전체 층은,
상기 제1 전도성 층 위에 상기 주상을 갖는 결정을 형성하고;
상기 주상을 갖는 결정 상에 상기 비정질 층을 형성함으로써,
형성되는 것인 방법.
실시예 12. 실시예 7에 있어서, 상기 주상을 갖는 결정은, 상기 강유전체 층 내의 상기 결정의 밀도가 상기 제1 전도성 층에 가까운 영역에서보다 상기 제2 전도성 층에 가까운 영역에서 더 크도록, 상기 제2 전도성 층에 더 가까이 위치되는 것인 방법.
실시예 13. 실시예 12에 있어서, 상기 강유전성 유전체 층은,
상기 제1 전도성 층 위에 제1 비정질 층을 형성하고;
상기 제1 비정질 층 위에 주상을 갖는 결정을 형성하고;
상기 주상을 갖는 결정이 형성된 후에 제2 비정질 층을 형성함으로써,
형성되는 것인 방법.
실시예 14. 네가티브 커패시턴스 구조물을 제조하는 방법에 있어서,
기판 위에 배치된 제1 전도성 층 위에 강유전성 유전체 층을 형성하는 단계; 및
상기 강유전성 유전체 층 위에 제2 전도성 층을 형성하는 단계를 포함하고,
상기 강유전성 유전체 층은,
상기 제1 전도성 층 위에 비정질 산화물 층을 형성하고;
상기 비정질 산화물 층 위에 금속 층을 형성하고;
상기 금속 층의 금속 원소가 상기 비정질 층 안으로 확산하도록 상기 기판을 어닐링함으로써,
형성되는 것인 방법.
실시예 15. 실시예 14에 있어서, 상기 비정질 층 및 상기 비정질 산화물 층은 HfO2를 포함하고, 상기 금속 원소는 Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상을 포함하는 것인 방법.
실시예 16. 실시예 14에 있어서, 상기 어닐링은 300 ℃ 내지 600 ℃ 범위의 기판 온도에서 수행되는 것인 방법.
실시예 17. 네가티브 커패시턴스 구조물에 있어서,
제1 전도성 층;
상기 제1 전도성 층 위에 배치된 강유전성 유전체 층; 및
상기 강유전성 유전체 층 위에 배치된 제2 전도성 층을 포함하고,
상기 강유전성 유전체 층은 비정질층과 결정을 포함하는 것인 네가티브 커패시턴스 구조물.
실시예 18. 실시예 17에 있어서, 상기 비정질층과 상기 결정은 HfO2 및 금속 원소의 산화물을 포함하는 동일 재료로 제조되며, 상기 금속 원소는 Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상인 것인 네가티브 커패시턴스 구조물.
실시예 19. 실시예 17에 있어서, 상기 결정은 상기 비정질층에 분산된 나노결정인 것인 네가티브 커패시턴스 구조물.
실시예 20. 실시예 17에 있어서, 상기 결정은, 막 적층 방향을 따라 연장하며 상기 비정질 층에 매립된 주상을 갖는 것인 네가티브 커패시턴스 구조물.

Claims (10)

  1. 네가티브 커패시턴스 구조물(negative capacitance structure)을 제조하는 방법에 있어서,
    기판 위에 배치된 제1 전도성 층 위에 강유전성(ferroelectric) 유전체 층을 형성하는 단계; 및
    상기 강유전성 유전체 층 위에 제2 전도성 층을 형성하는 단계를 포함하고,
    상기 강유전성 유전체 층은 비정질 층과 결정을 포함하며,
    주상(columnar shape)을 갖는 상기 결정은, 상기 강유전성 유전체 층 내의 상기 결정의 밀도가 상기 제2 전도성 층에 가까운 영역에서보다 상기 제1 전도성 층에 가까운 영역에서 더 크도록, 상기 제1 전도성 층에 더 가까이 위치되는 것인, 네가티브 커패시턴스 구조물을 제조하는 방법.
  2. 청구항 1에 있어서, 상기 비정질 층과 상기 결정은 HfO2 및 금속 원소의 산화물을 포함하는 동일 재료로 제조되며, 상기 금속 원소는 Zr, Al, La, Y, Gd 및 Sr로 구성된 그룹으로부터 선택된 하나 이상을 포함하는 것인, 네가티브 커패시턴스 구조물을 제조하는 방법.
  3. 청구항 1에 있어서, 상기 강유전성 유전체 층은 100 ℃ 내지 300 ℃ 범위의 기판 온도에서 원자층 증착(ALD; atomic layer deposition) 방법에 의해 형성되는 것인, 네가티브 커패시턴스 구조물을 제조하는 방법.
  4. 청구항 3에 있어서, 상기 강유전성 유전체 층이 ALD 방법에 의해 형성된 후에, 어닐링 동작이 수행되는 것인, 네가티브 커패시턴스 구조물을 제조하는 방법.
  5. 청구항 1에 있어서, 상기 결정은 상기 비정질 층에 분산된 나노결정인 것인, 네가티브 커패시턴스 구조물을 제조하는 방법.
  6. 청구항 1에 있어서, 상기 결정은, 막 적층 방향을 따라 연장하며 상기 비정질 층에 매립된 상기 주상을 갖는 것인, 네가티브 커패시턴스 구조물을 제조하는 방법.
  7. 삭제
  8. 청구항 1에 있어서, 상기 강유전성 유전체 층은,
    상기 제1 전도성 층 위에 상기 주상을 갖는 결정을 형성하고;
    상기 주상을 갖는 결정 위에 상기 비정질 층을 형성함으로써,
    형성되는 것인, 네가티브 커패시턴스 구조물을 제조하는 방법.
  9. 네가티브 커패시턴스 구조물을 제조하는 방법에 있어서,
    기판 위에 배치된 제1 전도성 층 위에 강유전성 유전체 층을 형성하는 단계; 및
    상기 강유전성 유전체 층 위에 제2 전도성 층을 형성하는 단계를 포함하고,
    상기 강유전성 유전체 층은,
    상기 제1 전도성 층 위에 비정질 산화물 층을 형성하고;
    상기 비정질 산화물 층 위에 금속 층을 형성하고;
    상기 금속 층의 금속 원소가 상기 비정질 산화물 층 안으로 확산하도록 상기 기판을 어닐링함으로써,
    형성되는 것인, 네가티브 커패시턴스 구조물을 제조하는 방법.
  10. 네가티브 커패시턴스 구조물에 있어서,
    제1 전도성 층;
    상기 제1 전도성 층 위에 배치된 강유전성 유전체 층; 및
    상기 강유전성 유전체 층 위에 배치된 제2 전도성 층을 포함하고,
    상기 강유전성 유전체 층은 비정질층과 결정을 포함하며,
    주상을 갖는 상기 결정은, 상기 강유전성 유전체 층 내의 상기 결정의 밀도가 상기 제2 전도성 층에 가까운 영역에서보다 상기 제1 전도성 층에 가까운 영역에서 더 크도록, 상기 제1 전도성 층에 더 가까이 위치되는 것인, 네가티브 커패시턴스 구조물.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937783B2 (en) * 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10741678B2 (en) 2017-10-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10985275B2 (en) 2018-07-06 2021-04-20 Samsung Electronics Co., Ltd. Semiconductor device
KR102597980B1 (ko) * 2018-07-26 2023-11-02 도쿄엘렉트론가부시키가이샤 반도체 소자를 위한 강유전체 하프늄 지르코늄계 막을 형성하는 방법
CN109817585B (zh) * 2019-03-18 2021-10-15 上海新微技术研发中心有限公司 金属氧化物半导体器件及其制造方法
CN109980016A (zh) * 2019-04-11 2019-07-05 中国科学院微电子研究所 负电容场效应晶体管及其制备方法
KR20210000687A (ko) 2019-06-25 2021-01-05 한양대학교 에리카산학협력단 네거티브 커패시턴스 트랜지스터 및 그 제조 방법
US11145740B2 (en) 2019-07-23 2021-10-12 National Tsing Hua University Ferroelectric field effect transistor device
US11038013B2 (en) 2019-07-24 2021-06-15 International Business Machines Corporation Back-end-of-line compatible metal-insulator-metal on-chip decoupling capacitor
KR20210014017A (ko) 2019-07-29 2021-02-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN110620151A (zh) * 2019-08-22 2019-12-27 中国科学院微电子研究所 应变技术增强负电容器件的结构及制作方法和电子设备
US11101180B2 (en) * 2019-08-23 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11563079B2 (en) * 2020-01-08 2023-01-24 Taiwan Semiconductor Manufacturing Company Ltd. Metal insulator metal (MIM) structure and manufacturing method thereof
US11264489B2 (en) * 2020-03-20 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Negative-capacitance and ferroelectric field-effect transistor (NCFET and FE-FET) devices
US11171219B2 (en) 2020-03-20 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Negative-capacitance and ferroelectric field-effect transistor (NCFET and FE-FET) devices
US11171157B1 (en) * 2020-05-05 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a MFMIS memory device
TWI773307B (zh) * 2020-05-28 2022-08-01 台灣積體電路製造股份有限公司 記憶體電路及寫入方法
CN112151602B (zh) * 2020-09-09 2023-04-07 湘潭大学 氧化铪基铁电薄膜和氧化铪基铁电薄膜制备方法
US11706928B2 (en) * 2020-10-30 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same
US11335702B1 (en) * 2020-11-13 2022-05-17 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US11942546B2 (en) * 2020-12-03 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
CN115734614A (zh) * 2021-08-27 2023-03-03 联华电子股份有限公司 半导体元件及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100932477B1 (ko) * 2004-07-22 2009-12-17 니폰덴신뎅와 가부시키가이샤 쌍안정 저항값 취득장치 및 그 제조방법과 금속 산화물 박막 및 그 제조방법
US20110079883A1 (en) * 2009-10-01 2011-04-07 Canon Kabushiki Kaisha Ferroelectric thin film
US20170162250A1 (en) * 2015-12-03 2017-06-08 Namlab Ggmbh Multilevel Ferroelectric Memory Cell for an Integrated Circuit

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW404021B (en) * 1998-04-09 2000-09-01 Hitachi Ltd Semiconductor memory device and manufacturing method thereof
US7972974B2 (en) * 2006-01-10 2011-07-05 Micron Technology, Inc. Gallium lanthanide oxide films
US9053802B2 (en) * 2013-06-04 2015-06-09 Namlab Ggmbh Ferroelectric memory cell for an integrated circuit
JP6121819B2 (ja) 2013-07-04 2017-04-26 株式会社東芝 半導体装置および誘電体膜
US9318315B2 (en) 2013-07-15 2016-04-19 Globalfoundries Inc. Complex circuit element and capacitor utilizing CMOS compatible antiferroelectric high-k materials
US9231206B2 (en) 2013-09-13 2016-01-05 Micron Technology, Inc. Methods of forming a ferroelectric memory cell
US9299799B2 (en) * 2014-06-10 2016-03-29 International Business Machines Corporation Semiconductor devices containing an epitaxial perovskite/doped strontium titanate structure
US9559168B2 (en) 2014-11-17 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Field effect transistors and methods of forming same
TW201637172A (zh) * 2015-04-14 2016-10-16 國立交通大學 記憶體結構
US9679893B2 (en) 2015-05-15 2017-06-13 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and transistor
US10153155B2 (en) * 2015-10-09 2018-12-11 University Of Florida Research Foundation, Incorporated Doped ferroelectric hafnium oxide film devices
EP3375008B1 (en) 2015-11-10 2020-05-20 L'Air Liquide Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Plasma-free etching process
US9978868B2 (en) * 2015-11-16 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance field effect transistor with charged dielectric material
TWI731863B (zh) * 2016-06-30 2021-07-01 聯華電子股份有限公司 氧化物半導體電晶體以及其製作方法
US10056463B2 (en) 2016-06-30 2018-08-21 United Microelectronics Corp. Transistor and manufacturing method thereof
CN106711195B (zh) * 2016-10-20 2020-01-17 浙江大学 一种p型ZnMSnO非晶氧化物半导体薄膜及其制备方法
TWI612662B (zh) * 2017-01-09 2018-01-21 國立臺灣師範大學 半導體裝置及其製造方法
TWI726128B (zh) 2017-07-17 2021-05-01 聯華電子股份有限公司 半導體元件及其製作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100932477B1 (ko) * 2004-07-22 2009-12-17 니폰덴신뎅와 가부시키가이샤 쌍안정 저항값 취득장치 및 그 제조방법과 금속 산화물 박막 및 그 제조방법
US20110079883A1 (en) * 2009-10-01 2011-04-07 Canon Kabushiki Kaisha Ferroelectric thin film
US20170162250A1 (en) * 2015-12-03 2017-06-08 Namlab Ggmbh Multilevel Ferroelectric Memory Cell for an Integrated Circuit

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