TW201913761A - 負電容結構及其製造方法 - Google Patents

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Abstract

在負電容結構的製造方法中，鐵電介電層形成於第一導電層上方，而第一導電層設於基材上方。第二導電層形成於鐵電介電層上方。鐵電介電層包括非晶相層和複數個晶體。

Description

半導體裝置及其製造方法
本揭露係有關一種積體電路，且特別是有關於包括負電容場效電晶體的半導體裝置。
次臨界擺幅(Subthreshold Swing)為電晶體的電流-電壓特性的一特徵。在次臨界區，汲極電流特性類似於順向偏壓二極體的指數型增加電流。在此金屬-氧化物-半導體場效電晶體操作區域中，固定汲極、源極電壓下之汲極電流的對數值與閘極電壓的圖表，會展現近乎是對數線性之特性。為了改善次臨界性質，提出使用鐵電材料的負電容場效電晶體。
100、10、200、310‧‧‧基材
101‧‧‧通道
102‧‧‧源極及汲極
103、20、271‧‧‧介面層
105、115、33‧‧‧鐵電介電層
106‧‧‧閘極電極層
109、119、240、348‧‧‧側壁間隙壁
113‧‧‧第一閘極介電層
114‧‧‧第一閘極電極
116‧‧‧第二閘極電極
120、37‧‧‧非晶相層
123、125‧‧‧晶體
11‧‧‧磊晶(半導體)層
30、32、270、372‧‧‧介電層
30A‧‧‧HfO2層
30B‧‧‧XO2層
30C‧‧‧HfO2-x層
30D‧‧‧XO2-y層
39‧‧‧奈米晶體
31‧‧‧HfO2：XO2層
36‧‧‧包括柱狀晶體的層
40‧‧‧蓋層
45‧‧‧金屬層
50、280‧‧‧閘極電極
52‧‧‧阻障層
54‧‧‧功函數調整層
56‧‧‧黏合層
58‧‧‧主閘極金屬層
1500‧‧‧積體膜沉積系統
1510‧‧‧裝載口
1520‧‧‧晶圓處理系統
1610‧‧‧預處理腔室
1620‧‧‧FE腔室
1630‧‧‧原子層沉積腔室
1640‧‧‧退火腔室
1650‧‧‧蓋層沉積腔室
1660‧‧‧金屬沉積腔室
1670‧‧‧量測腔室
210‧‧‧鰭狀結構
215、400‧‧‧閘極介電層
220、330‧‧‧絕緣材料層(隔離絕緣層)
230‧‧‧多晶矽層(虛設閘極電極)
235‧‧‧硬式罩幕圖案
245、362‧‧‧蝕刻停止層
250‧‧‧源極/汲極磊晶層
260、370‧‧‧層間介電層
265、390‧‧‧閘極間隔
320‧‧‧鰭狀結構
322‧‧‧下部分
324‧‧‧上部分(通道)
326‧‧‧第一鰭墊層
328‧‧‧第二鰭墊層
360‧‧‧源極/汲極區
392、394‧‧‧凹陷閘極間隔
395‧‧‧罩幕層
410‧‧‧功函數調整金屬層
415‧‧‧第一導電層
420‧‧‧鐵電介電層
425‧‧‧導電墊層
430‧‧‧第二導電層
440‧‧‧閘極蓋層
H11、H26‧‧‧高度
H21、H22、H23、H24、H25‧‧‧
X、Y、Z‧‧‧方向
Y1-Y1‧‧‧線
藉由以下詳細說明並配合圖式閱讀，可更容易理解本揭露。在此強調的是，按照產業界的標準做法，各種特徵並未按比例繪製，僅為說明之用。事實上，為了清楚的討論，各種特徵的尺寸可任意放大或縮小。
[圖1A]和[圖1B]繪示金屬-絕緣體-半導體場效電晶體(metal-insulator-semiconductor(MIS)FET)型的負電容場效電晶體，以及[圖1C]繪示金屬-絕緣體-金屬-絕緣體-半導體場效電晶體(metal-insulator-metal-insulator-semiconductor(MIMIS)FET)型的負電容場效電晶體(NCFET)。
[圖2A]、[圖2B]和[圖2C]係根據本揭露的實施例繪示鐵電層的許多結構。
[圖3A]、[圖3B]、[圖3C]和[圖3D]係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。
[圖4A]、[圖4B]、[圖4C]和[圖4D]係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。
[圖5A]和[圖5B]係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。
[圖5C]和[圖5D]係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。
[圖6A]、[圖6B]、[圖6C]和[圖6D]係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。
[圖7A]、[圖7B]、[圖7C]和[圖7D]係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。
[圖8A]和[圖8B]係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。
[圖8C]和[圖8D]係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。
[圖9]係根據本揭露的實施例繪示膜形成裝置的示意圖。
[圖10A]和[圖10B]係根據本揭露的一實施例繪示NCFET的製造操作之許多階段之一。
[圖11A]和[圖11B]係根據本揭露的一實施例繪示NCFET的製造操作之許多階段之一。
[圖12A]和[圖12B]係根據本揭露的一實施例繪示NCFET的製造操作之許多階段之一。
[圖13A]和[圖13B]係根據本揭露的一實施例繪示NCFET的製造操作之許多階段之一。
[圖14A]、[圖14B]和[圖14C]係根據本揭露的一實施例繪示NCFET的製造操作之許多階段之一。
[圖15A]、[圖15B]和[圖15C]係根據本揭露的一實施例繪示NCFET的製造操作之許多階段之一。
[圖16A]、[圖16B]和[圖16C]係根據本揭露的一實施例繪示NCFET的製造操作之許多階段之一。
[圖17A]、[圖17B]和[圖17C]係根據本揭露的一實施例繪示NCFET的製造操作之許多階段之一。
[圖18A]、[圖18B]和[圖18C]係根據本揭露的一實施例繪示NCFET的製造操作之許多階段之一。
[圖19]係根據本揭露的另一實施例繪示NCFET和FET的製造操作之許多階段之一。
[圖20]係根據本揭露的另一實施例繪示NCFET和FET的製造操作之許多階段之一。
[圖21]係根據本揭露的另一實施例繪示NCFET和FET的製造操作之許多階段之一。
[圖22A]和[圖22B]係根據本揭露的另一實施例繪示NCFET和FET的製造操作之許多階段之一。
[圖23]係根據本揭露的另一實施例繪示NCFET和FET的製造操作之許多階段之一。
[圖24A]和[圖24B]係根據本揭露的另一實施例繪示NCFET和FET的製造操作之許多階段之一。
[圖25A]和[圖25B]係根據本揭露的另一實施例繪示NCFET和FET的製造操作之許多階段之一。
[圖26A]和[圖26B]係根據本揭露的另一實施例繪示NCFET和FET的製造操作之許多階段之一。
[圖27A]和[圖27B]係根據本揭露的另一實施例繪示NCFET和FET的製造操作之許多階段之一。
[圖28A]和[圖28B]係根據本揭露的另一實施例繪示NCFET和FET的製造操作之許多階段之一。
[圖29A]、[圖29B]和[圖29C]係根據本揭露的另一實施例繪示NCFET和FET的製造操作之許多階段之一。
下面的揭露提供了許多不同的實施例或例示，用於實現本揭露的不同特徵。部件和安排的具體實例描述如下，以簡化本揭露之揭露。當然，這些是僅僅是例示並且不意在進行限制。例如，元件的尺寸可根據製程條件及/或裝 置的預定性質調整，並不限於所揭露的範圍或數值。再者，在接著的說明中敘述在第二特徵上方或上形成第一特徵可以包括在第一和第二特徵形成直接接觸的實施例，並且還可以包括附加特徵形成於第一和第二特徵之間的實施例，使得第一和第二特徵可以不直接接觸。各式的特徵可任意以不同尺規來繪示，以簡化和清楚說明。在所附圖示中，為達簡化的目的而可省略一些層/特徵。
此外，空間相對術語，如「之下」、「下方」、「低於」、「上方」、「高於」等，在本文中可以用於簡單說明如圖中所示元件或特徵對另一元件(多個)或特徵(多個特徵)的關係。除了在圖式中描述的位向，空間相對術語意欲包含元件使用或步驟時的不同位向。元件可以其他方式定位(旋轉90度或者在其它方位)，並且本文中所使用的相對的空間描述，同樣可以相應地進行解釋。此外，「由此製得」的用語可意指「包含」或「由此組成」。再者，在後述的製造過程中，在所述的操作中/之間可包含一或多個額外的操作，且此些操作的順序可被改變。
為了降低場效電晶體(field effect transistor；FET)的次臨界擺幅(subthreshold swing；S.S.)，如整合鐵電材料(integrating ferroelectric；FE)的負電容(negative-capacitance；NC)技術，提供有效的解決方法以顯著地降低電源電壓VDD(電源供應)，並達成低功率操作下具有陡峭的次臨界擺幅的場效電晶體。
在NCFET中，具有負電容量的電容(例如鐵電 電容)依序連接至金屬氧化物半導體場效電晶體的閘極。在一些實施例中，鐵電負電容可為分開的電容，並藉由導電層(例如線/接觸)連接至金屬氧化物半導體場效電晶體的閘極。在其他實施例中，負電容的其中一個電極為金屬氧化物半導體場效電晶體的閘極電極。
在已知的裝置中，如二氧化鉿(HfO2)的高介電常數閘極介電材料通常為非晶相層。然而，未摻雜的二氧化鉿為非晶相及順電性(paraelectric)，其不表現負電容量效果。在本揭露中，提供包括穩定晶相的晶粒之鐵電介電層及其製造方法。應變(應力)和組成的適當組合，可維持穩定的鐵電相(例如介穩斜方相(metastable orthorhombic phase)的二氧化鉿)。此穩定晶相例如包括奈米晶體及/或柱狀奈米晶體。
圖1A至圖1C繪示各式NCFET的剖面圖。圖1A和圖1B繪示金屬-絕緣體-半導體(metal-insulator-semiconductor；MIS)FET型的NCFET，而圖1C繪示金屬-絕緣體-金屬-絕緣體-半導體(metal-insulator-metal-insulator-semiconductor；MIMIS)FET型的NCFET。雖然圖1A至圖1C繪示平面金屬氧化物半導體電晶體結構的NCFET，但也適用於鰭狀場效電晶體及/或環繞式閘極場效電晶體。
如圖1A所示，M1SNCFET包括基材100、通道101和源極及汲極102。源極及汲極102適當地摻有雜質。再者，源極及汲極和通道(主動區)被隔離絕緣層(未繪 示)所環繞，此隔離絕緣層可如淺溝渠隔離區，其可例如由氧化矽製得。
在一些實施例中，介面層103形成於通道101上方。在一些實施例中，介面層103係由具有約0.5nm至約1.5nm的氧化矽所製得。
鐵電介電層105設置於介面層103上方。鐵電介電層105包括二氧化鉿和一或多個金屬元素的氧化物之混合物(後可稱為HXO或HfO2：XO2，其中X為鋯、鋁、鑭、釔、釓及/或鍶)，所述金屬元素係選自於由鋯、鋁、鑭、釔、釓和鍶所組成的族群。在一些實施例中，鐵電介電層105包括矽及/或鋯摻雜的二氧化鉿。在某些實施例中，鐵電介電層105包括Hf1-xZrxO2(0<x<1)。在一些實施例中，鐵電介電層105包括非晶相層和複數個晶體。在其他實施例中，鐵電介電層105包括壓縮應變的鉿氧化物和金屬元素X的氧化物，其中X係選自於由鋯、鋁、鑭、釔、釓和鍶所組成的族群中的其一或多者。在一些實施例中，鐵電介電層105的厚度約為1.0nm至約10.0nm。
閘極電極層106設置於鐵電介電層105上方。閘極電極層106包括一或多個金屬性層。在一些實施例中，閘極電極層106包括設置於鐵電介電層105上的第一導電層(蓋層)、設置於第一導電層上的第二導電層(阻障層)、設置於第二導電層上的第三導電層(功函數調整層)、設置於第三導電層上的第四導電層(黏合層)及/或設置於第四導電層上的第五導電層(主閘極金屬層)。
蓋層包括氮化鈦基底的材料，如氮化鈦和以一或多個額外元素摻雜的氮化鈦。在一些實施例中，以矽摻雜氮化鈦層。在一些實施例中，阻障層包括氮化鉭。在某些實施例中，未使用蓋層。
功函數調整層包括一或多層的導電材料，如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或二個或更多上述材料的多層。對n-通道鰭狀(Fin)FET而言，一或多層TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi係用以做為功函數調整層，而對p-通道FinFET而言，一或多層TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co係用以做為功函數調整層。
在一些實施例中，黏合層包括Ti、TiN及/或TaN。主閘極金屬層包括選自於鎢、銅、鈦、鋁和鈷之族群的金屬。
再者，側壁間隙壁109係形成於閘極結構的相對側面，如圖1A所示。側壁間隙壁109包括一或多層的絕緣材料，如氧化矽、氮化矽及氮氧化矽。
圖1B係根據另外的實施例繪示MIS FET型的NCFET。在圖1B中，介面層103具有平坦的形狀，而鐵電介電層105共形地形成於閘極間隔中，且鐵電介電層105具有實質與閘極電極層106相同的高度。
在圖1C中，類似圖1A及/或圖1B，通道101和源極及汲極102形成於基材100上。第一閘極介電層113設 於通道101上方。在一些實施例中，第一閘極介電層113包括一或多個高介電常數介電層(例如具有大於3.9的介電常數)。例如：一或多個閘極介電層可包括一或多層鉿、鋁、鋯、上述之組合的金屬氧化物或矽化物，以及多層上述的材料。其他適合的材料包括金屬氧化物、金屬合金氧化物的鑭、鎂、鋇、鈦、鉛、鋯，以及上述的組合。示例的材料包括MgOx、SiN(Si3N4)、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、GeO2、HfxZr1-xO2、Ga2O3、Gd2O3、TaSiO2、TiO2、HfSiON、YGexOy、YSixOy和LaAlO3，以及其類物。在某些實施例中，使用HfO2、ZrO2及/或HfxZr1-xO2。第一閘極介電層113的形成方法包括分子束沉積(molecular-beam deposition；MBD)、原子層沉積(atomic layer deposition；ALD)、物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積(chemical vapor deposition；CVD)及其類似製程。在一些實施例中，第一閘極介電層113具有約1.0nm至約10.0nm的厚度。
在一些實施例中，在形成第一閘極介電層113前，可形成介面層(未繪示)於通道101上方，而第一閘極介電層113形成於介面層上方。
做為內電極的第一閘極電極114設置於第一閘極介電層113上。第一閘極電極114可為一或多個金屬層，如W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr。在一 些實施例中，第一閘極電極114包括一或多層TiN、WN、TaN和Ru。可使用如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta的金屬合金，及/或也可使用如WNx、TiNx、MoNx、TaNx和TaSixNy的金屬氮化物。在一些實施例中，將W、Ti、Ta、TaN和TiN的至少一者用做為第一閘極電極114。在一些實施例中，第一閘極電極114包括功函數調整層。
鐵電介電層115形成於第一閘極電極114上。鐵電介電層115具有與鐵電介電層105相同或相似的組成/結構。
再者，做為外電極的第二閘極電極116設置於鐵電介電層115上。第二閘極電極116可為選自於由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr所組成的族群的金屬。第二閘極電極116係由與第一閘極電極114相同材料或不同材料所形成。再者，側壁間隙壁119形成於如圖1C所示的閘極結構的相對側面上。側壁間隙壁119包括一或多層的絕緣材料，如氧化矽、氮化矽和氮氧化矽。
如圖1A至圖1C所示，鐵電介電層105、鐵電介電層115和第一閘極介電層113的剖面具有U型，其在垂直方向具有薄中心部分和厚側邊部分。
鐵電介電層105和鐵電介電層115可由許多方法形成。在一些實施例中，可在約100℃至約300℃的低溫下，藉由原子層沉積來沉積非晶相HfO2/XO2的疊層 (laminated layer)。在其他實施例中，上述溫度為約100℃至約175℃。在一些實施例中，非晶基質(每一層)的厚度為約1.0nm至約10.0nm。然後，進行退火操作以產生HfO2：XO2的奈米晶體於非晶基質中。
在其他實施例中，非晶HfO2層係由原子層沉積形成，然後沉積金屬層於此非晶HfO2層上方，其中此金屬層含有選自於由Zr、Al、La、Y、Gd和Sr(元素X)所組成的群組的一或多個金屬元素。然後，進行退火操作以驅使金屬元素至非晶HfO2層中，以產生壓縮應變HfO2：XO2層。此退火操作可於如氧氣的氧化性氣體中進行。
再者，在其他實施例中，含有選自於由Zr、Al、La、Y、Gd和Sr(元素X)所組成的族群的一或多個金屬元素之缺氧(oxygen-deficient)非晶HfO2層，係藉由原子層沉積，沉積於導電層(例如通道層)上方。然後，在含氧氣氛(例如氧氣)中進行退火操作，以引發大於20%的晶格膨脹及/或壓縮應變。重複此製程以形成鐵電介電層105或鐵電介電層115，以最大化應變效果，並穩定鐵電相。
又一些其他的實施例中，HfO2：XO2的鐵電介電層105和鐵電介電層115可藉由高壓合成來形成，以產生應變效果而穩定鐵電相。
圖2A至圖2C係根據本揭露的實施例繪示鐵電層的許多結構。在圖2A至圖2C中，鐵電介電層105/115包括非晶相層120、晶體123和晶體125。在圖2A中，HXO的奈米晶體123分散於HXO的非晶相層120中。在一些實施例 中，奈米晶體的平均尺寸為約0.5nm至約5.0nm。當晶體是由HfO2：XO2形成時，晶體具有斜方結構。在圖2B和圖2C中，晶體為柱狀晶體125。柱狀晶體125沿膜堆疊方向(Z方向)延伸，並包埋於非晶相層120中。柱狀晶體的平均直徑為約0.5nm至約5.0nm，且柱狀晶體的平均長度為約1.0nm至約5.0nm。在一些實施例中，如圖2B所示，柱狀晶體位於接近下層(例如圖1A和圖1B的通道101)處，使得鐵電層中的晶體的密度，在接近下層的區域大於接近上層的區域(例如圖1A和圖1B的閘極電極層106)。在其他實施例中，如圖2C所示，柱狀晶體位於接近上層處，使得鐵電層中的晶體的密度，在接近上層的區域大於接近下層的區域。
圖3A至圖3D係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。需了解的是，在此方法的其他實施例中，可於如圖3A至圖3D所示的製程前、中及後提供額外的操作，且所述的一些操作可被取代或刪除。操作/製程的順序可互換。與圖1A至圖2C說明的前述實施例之相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，因此省略其詳細的說明。
如圖3A所示，介面層20形成於基材10上。在一些實施例中，基材10係由如矽、鑽石或鍺之適合的元素半導體；如第IV族化合物半導體(矽鍺(SiGe)、碳化矽(SiC)、碳矽化鍺(SiGeC)、GeSn、SiSn、SiGeSn)、第III-V族化合物半導體(如砷化鎵(GaAs)、砷化銦鎵(InGaAs)、砷化銦(InAs)、磷化銦(InP)、銻化銦(InSb)、磷砷化鎵 (GaAsP)或磷化鎵銦(GaInP))之適合的合金或化合物半導體，或其類似物所製得。再者，基材10可包括磊晶層(epi-layer)，為強化效能可應變此磊晶層，及/或基材10可包括絕緣層上覆矽結構。
在一些實施例中，介面層20為氧化矽，其可由化學反應所形成。例如：可使用去離子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其他方法，形成化學氧化矽。其他實施例的介面層可使用不同的材料或製程。在一些實施例中，介面層20具有約0.5nm至約1.5nm的厚度。
然後，介電層或鐵電介電層30形成於介面層20上方。在一些實施例中，介電層或鐵電介電層30包括HfO2的非晶相層和晶體，以及金屬元素的氧化物，其中金屬元素係選自於由鋯、鋁、鑭、釔、釓和鍶所組成的族群中的一或多者。在其他實施例中，介電層或鐵電介電層30包括鉿的壓縮應變氧化物和金屬元素X的壓縮應變氧化物，其中X為選自於由鋯、鋁、鑭、釔、釓和鍶所組成的族群中的一或多者。在一些實施例中，介電層或鐵電介電層30可由前述所提出的方法來形成。
在其他實施例中，介電層30(或稱鐵電介電層)的形成方法包括分子束沉積、原子層沉積、物理氣相沉積、化學氣相沉積和其類似製程。在一些實施例中，以鋯摻雜的HfO2可藉由原子層沉積形成，此原子層沉積係於約200℃至400℃的溫度下，使用HfCl4和H2O做為第一前驅物，並以ZrCl4和H2O做為第二前驅物而進行。在以矽摻雜HfO2 的案例中，可使用SiH4、Si2H6及/或SiH2Cl2或其他適合的矽源氣體。在一些實施例中，介電層30的厚度為約1.0nm至約10.0nm。
在介電層30形成後，形成蓋層40於介電層30上，如圖3B所示。在一些實施例中，蓋層40包括氮化鈦基底的材料，如氮化鈦和以一或多個額外元素摻雜的氮化鈦。在一些實施例中，以矽摻雜氮化鈦層。可藉由原子層沉積、化學氣相沉積、包含濺鍍之物理氣相沉積或其他適合的方法，來形成此蓋層40。在一些實施例中，當使用原子層沉積時，於約400℃至約500℃的溫度下進行原子層沉積。在一些實施例中，蓋層40的厚度為約1.0nm至約5.0nm。形成蓋層40後，進行將非晶結構轉換為具斜方晶相鐵電結構的退火操作，如圖3C所示。退火操作係於惰性氣體氣氛中及約600℃至約1000℃的溫度下進行，所述惰性氣體氣氛如氮氣、氬氣及/或氦氣。在一些實施例中，退火期間為約10秒至1分鐘。進行退火後，進行冷卻操作。在一些實施例中，基材被冷卻至低於100℃或冷卻至室溫(約25℃)。
在一些實施例中，未使用蓋層40和退火操作。
然後，由例如氮化鉭所製得的阻障層52係形成於蓋層40上，如圖3D所示。阻障層52可由原子層沉積、化學氣相沉積、包含濺鍍之物理氣相沉積或其他適合的方法來形成。在一些實施例中，當使用原子層沉積時，於約300℃至約400℃的溫度下進行原子層沉積。在一些實施例中， 阻障層52的厚度為約1.0nm至約5.0nm。在一些實施例中，可在形成阻障層52後，進行將非晶結構轉換為具斜方晶相鐵電結構的退火操作。
再者，功函數調整層54形成於阻障層52上。在一些實施例中，功函數調整層54包括p型電晶體用之氮化鈦及n型電晶體用之鈦鋁(TiAl)。可使用任何其他適合的金屬性材料做為功函數調整層54。在一些實施例中，也可形成鈦鋁層於p型電晶體用之氮化鈦功函數調整層上。功函數調整層54可由原子層沉積、化學氣相沉積、包含濺鍍之物理氣相沉積或其他適合的方法來形成。在一些實施例中，當使用原子層沉積時，於約300℃至約400℃的溫度下進行原子層沉積。在一些實施例中，功函數調整層54的厚度為約1.0nm至約5.0nm。
再者，主閘極金屬層58形成於功函數調整層54上方。主閘極金屬層58包括一或多個金屬，如鎢、銅、鈦、鋁和鈷，或其他適合的材料。在一些實施例中，當主閘極金屬層58為鎢，黏合層56形成於功函數調整層54上。在一些實施例中，黏合層56為鈦。如圖3D所示，閘極電極50可包括設置於蓋層40上的阻障層52、設置於阻障層52上的功函數調整層54、設置於功函數調整層54上的黏合層56以及主閘極金屬層58。在一些實施例中，蓋層可視為閘極電極50的一部份。
圖4A至圖4D係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。需了解的是，在此方法的 其他實施例中，可於如圖4A至圖4D所示的製程前、中及後提供額外的操作，且所述的一些操作可被取代或刪除。操作/製程的順序可互換。與圖1A至圖3D說明的前述實施例之相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，因此省略其詳細的說明。
在此實施例中，至少基材10的表面部分包括磊晶半導體層11，其是由與基材10相同或不同的半導體材料所製得。在某些實施例中，磊晶半導體層11包括矽鍺。介面層20形成於磊晶半導體層11上。其餘的製造操作係與搭配圖3A至圖3D所說明的內容相同。
圖5A和圖5B係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。需了解的是，在此方法的其他實施例中，可於如圖5A至圖5B所示的製程前、中及後提供額外的操作，且所述的一些操作可被取代或刪除。操作/製程的順序可互換。與圖1A至圖4D說明的前述實施例之相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，因此省略其詳細的說明。
在此實施例中，初始介電層包括形成於介面層20上方，交替堆疊的一或多個HfO2層30A和一或多個XO2層30B，其中X為選自於由鋯、鋁、鑭、釔、釓和鍶所組成的族群中的一或多者，如圖5A所示。在一些實施例中，不使用介面層20。在某些實施例中，額外地使用磊晶半導體層11或以磊晶半導體層11取代介面層20。
上述堆疊的層可由溫度為100℃至300℃的 原子層沉積來形成。每個層可為單原子層或多原子層(例如二或三或更多個單原子層)。雖然圖5A繪示4層的HfO2層30A和4層的XO2層30B，但此些層的數量並不限於4，其可為2、3或5或更多。
在退火操作後，HfO2層30A和XO2層30B的堆疊層變成單一的HfO2：XO2非晶相層，非晶相層中具有HfO2：XO2的奈米晶體39，奈米晶體39係分散的，如圖5B所示。在某些實施例中，X為鋯。在一些實施例中，退火的溫度為約400℃至約800℃。
圖5C和圖5D係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。需了解的是，在此方法的其他實施例中，可於如圖5C和圖5D所示的製程前、中及後提供額外的操作，且所述的一些操作可被取代或刪除。操作/製程的順序可互換。與圖1A至圖5B說明的前述實施例之相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，因此省略其詳細的說明。
在此實施例中，初始介電層包括形成於介面層20上方之交替堆疊的一或多個HfO2-x層30C和一或多個XO2-y層30D，其中0<x、y0.8，X為選自於由鋯、鋁、鑭、釔、釓和鍶所組成的一族群中的一或多者，如圖5C所示。在一些實施例中，不使用介面層20。在某些實施例中，額外地使用磊晶半導體層11或以磊晶半導體層11取代介面層20。
上述堆疊的層可由原子層沉積來形成。每個層 可為單原子層或多原子層(例如二或三個單原子層)。雖然圖5C繪示4層的HfO2-x層30C和4層的XO2-y層30D，但此些層的數量並不限於4，其可為2、3或5或更多。
在氧化氣氛(臭氧及/或氧氣)中的退火操作後，HfO2-x層30C和XO2-y層30D的堆疊層變成單一的HfO2：XO2非晶相層，非晶相層中具有HfO2：XO2的奈米晶體39，奈米晶體39係分散的，如圖5D所示。在某些實施例中，X為鋯。
圖6A至圖6D係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。需了解的是，在此方法的其他實施例中，可於如圖6A至圖6D所示的製程前、中及後提供額外的操作，且所述的一些操作可被取代或刪除。操作/製程的順序可互換。與圖1A至圖5D說明的前述實施例之相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，因此省略其詳細的說明。
在圖6A中，類似於圖3A，介面層20形成於基材10上，以及介電層30形成於介面層20上。在一些實施例中，基材10包括類似於圖4A的磊晶層11(或稱磊晶半導體層)。在一些實施例中，介電層30包括由原子層沉積的非晶相HfO2。
然後，如圖6B所示，含有一或多個金屬元素的金屬層45沉積於非晶相HfO2層上方，所述金屬元素為選自於由鋯、鋁、鑭、釔、釓和鍶(元素X)所組成的一族群中的一或多者。然後，如圖6C所示，進行退火操作以驅使金屬 元素移動至非晶相HfO2層，以形成壓縮應變的HfO2：XO2層31。在一些實施例中，退火溫度(基材溫度)為約400℃至約800℃。退火可於如氧氣之氧化性氣體中進行。
在一些實施例中，僅一部分的初始介電層30變成壓縮應變層31，如圖6D所示。在一些實施例中，初始介電層30可為缺氧氧化鉿(HfO2-x，其中0<x0.8)。
圖7A至圖7D係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。需了解的是，在此方法的其他實施例中，可於如圖7A至圖7D所示的製程前、中及後提供額外的操作，且所述的一些操作可被取代或刪除。操作/製程的順序可互換。與圖1A至圖6D說明的前述實施例之相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，因此省略其詳細的說明。
如圖7A所示，類似於圖3A，介面層20形成於基材10上，以及介電層32形成於介面層20上。在一些實施例中，基材10包括類似於圖4A的磊晶層11。在一些實施例中，介電層32包括由原子層沉積的非晶相HfO2。
在此實施例中，介電層32為缺氧非晶相氧化鉿層，其包含選自於由鋯、鋁、鑭、釔、釓和鍶(元素X)所組成的族群中的一或多個金屬元素，此缺氧非晶相氧化鉿層係藉由原子層沉積，以沉積於導電層(例如通道層)上方。缺氧非晶相氧化鉿可表示為HfO2-x，其中0<x0.8。
然後，於含氧氣氛(例如O2)中進行退火操作，以引發大於20%的晶格膨脹及/或壓縮應變，如圖7B所示。 重複此製程，如圖7C和圖7D所示，以形成鐵電介電層33。之後，形成閘極電極。
圖8A和圖8B係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。需了解的是，在此方法的其他實施例中，可於如圖8A和圖8B所示的製程前、中及後提供額外的操作，且所述的一些操作可被取代或刪除。操作/製程的順序可互換。與圖1A至圖7D說明的前述實施例之相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，因此省略其詳細的說明。
在圖8A中，包括柱狀晶體的層36形成於磊晶層11上方。在一些實施例中，包括柱狀晶體的層36形成於未有磊晶層11的基材10上方。在一些實施例中，可由分子束磊晶、金屬-有機化學氣相沉積(metal-organic CVD；MOCVD)、快速熱熔磊晶法(rapid-melt growth)和液相磊晶(liquid phase epitaxy；LPE)或任何其他的磊晶方法，形成柱狀晶體。藉由磊晶成長，例如HfO2：XO2的柱狀晶體，可形成於矽或矽鍺表面。然後，非晶相層37係形成於包括柱狀晶體的層36上方，如圖8B所示。
圖8C和圖8D係根據本揭露的一實施例繪示負電容結構的製造操作之許多階段。在圖8C中，介電層30形成於磊晶層11上方。在一些實施例中，介電層30形成於未有磊晶層11的基材10上方。然後，包括柱狀晶體的層36形成於介電層30上方，如圖8D所示。在一些實施例中，額外的非晶相氧化層形成於層36上方。
圖9係根據本揭露的實施例繪示膜形成裝置的示意圖。
圖9繪示積體膜沉積系統1500。此系統包括裝載口(負載鎖定系統)1510和晶圓處理系統1520。提供藉由上述晶圓處理系統1520進出(access)多個腔室1610-1670。在一些實施例中，提供鐵電材料形成腔室(FE腔室)1620，其可為分子束磊晶腔室、化學氣相沉積腔室、原子層沉積腔室、物理氣相沉積腔室或其類似物。預處理腔室1610係用以清理晶圓(基材)的表面，原子層沉積腔室1630係用以形成多個氧化層，退火腔室1640係用以進行熱操作。可於預處理腔室1610或原子層沉積腔室1630中形成種子層。金屬(或蓋層)沉積腔室1650和金屬沉積腔室1660係用以形成如TiN、TaN、Ti、Ta、W、Zr、Al、La、Y、Gd、Sc或其他金屬性材料的金屬性層。再者，在一些實施例中，提供例如配置有X光繞射量測裝置或其他量測工具的量測腔室1670。
藉由使用如圖9所示的系統1500，可形成NCFET及/或常規FET的閘極結構之多層。例如：常規FET的高介電層數層，例如HfO2，可藉由下述操作所形成。所述操作包括在預處理腔室1610中的預處理，和在原子層沉積腔室1630中的HfO2的原子層沉積，接著在腔室1640中的選擇性退火、在腔室1650中於HfO2層上方的蓋層/阻障層沉積，以及在腔室1660中的閘極金屬沉積。NCFFT的具有鐵電層之閘極結構可以下述操作形成。所述操作包括在預處 理腔室1610中的預處理，和在FE腔室1620中的鐵電層沉積，接著在腔室1640中的選擇性退火、在腔室1650中於HfO2層上方的蓋層/阻障層沉積，以及在腔室1660中的閘極金屬沉積。在一些實施例中，鐵電層形成後，可於原子層沉積腔室1630中形成額外的氧化層。
再者，具有內閘極(請參圖1C)的NCFET之閘極結構可以下述操作形成。所述操作包含在預處理腔室1610中的預處理、在原子層沉積腔室1630中的高介電常數介電層沉積、在腔體1660中之內閘極的形成，以及在FE腔室1620中鐵電層的沉積，接著在腔室1640中的選擇性退火、在腔室1650中於HfO2層上方的蓋層/阻障層沉積，以及在腔室1660中的閘極金屬沉積。此外，具有擴散阻障於二個鐵電層之間的NCFET的閘極結構可以下述操作形成。所述操作包含在預處理腔室1610中的預處理、在原子層沉積腔室1630中的高介電常數介電層沉積、在原子層沉積腔室1630中的擴散阻障層沉積，以及在FE腔室1620中鐵電層的沉積，接著在腔室1640中的選擇性退火、在腔室1650中於HfO2層上方的蓋層/阻障層沉積，以及在腔室1660中的閘極金屬沉積。再者，具有擴散阻障和內閘極電極的NCFET之閘極結構可藉由下述操作形成。所述操作包含在預處理腔室1610中的預處理、在原子層沉積腔室1630中的介電層沉積、在原子層沉積腔室1630中的擴散阻障層沉積、在腔室1660中的內閘極電極之形成，以及在腔室1620中鐵電層的沉積，接著在腔室1640中的選擇性退火、在腔室1650中於 HfO2層上方的蓋層/阻障層沉積，以及在腔室1660中的閘極金屬沉積。
在一些實施例中，奈米晶體及/或HfO2：XO2(或稱HXO)的柱狀晶體係由斜方晶體相所組成。在其他實施例中，HXO晶體實質由斜方晶體相所形成。在此案例中，斜方晶體相為約HXO晶體的0.1%或更多，且其餘的相可為非晶相、單石相(monolithic phase)、立方相及/或正方晶相。
圖10A至圖18C係根據本揭露的一實施例繪示NCFET的製造操作之許多階段之一。需了解的是，在此方法的其他實施例中，可於如圖10A至圖18C所示的製程前、中及後提供額外的操作，且所述的一些操作可被取代或刪除。操作/製程的順序可互換。與圖1A至圖9說明的前述實施例之相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，因此省略其詳細的說明。
圖10A繪示一立體圖，以及圖10B係根據本揭露的一實施例繪示製造操作之許多階段之一者的沿X方向的剖面圖。如圖10A和圖10B所示，提供基材200。在一些實施例中，基材200係由如矽、鑽石或鍺之適合的元素半導體；如第IV族化合物半導體(矽鍺(SiGe)、碳化矽(SiC)、碳矽化鍺(SiGeC)、GeSn、SiSn、SiGeSn)、第III-V族化合物半導體(如砷化鎵(GaAs)、砷化銦鎵(InGaAs)、砷化銦(InAs)、磷化銦(InP)、銻化銦(InSb)、磷砷化鎵(GaAsP)或磷化鎵銦(GaInP))之適合的合金或化合物半導體，或其 類似物所製得。再者，基材200可包括磊晶層(epi-layer)，為強化效能可應變此磊晶層，及/或基材10可包括絕緣層上覆矽結構。基材200的上部分可為多層的矽和矽鍺。
圖11A繪示一立體圖，以及圖11B係根據本揭露的一實施例繪示製造操作之許多階段之一者的沿X方向的剖面圖。如圖11A和圖11B所示，藉由蝕刻基材200以及形成隔離絕緣層220，而形成鰭狀結構210。鰭狀結構210可使用任何適合的方法圖案化。例如：鰭狀結構210可使用一或多個光微影製程圖案化，所述光微影製程包含二重圖案化或多重圖案化製程。一般而言，雙重圖案化和多重圖案化製程係將微影和自對準製程結合，使得預定製作之圖案具有小於使用單一、直接光微影製程所得的間距。例如：在一實施例中，犧牲層形成於基材上方，並使用光微影製程圖案化此犧牲層。使用自對準製程將間隙壁形成於圖案化的犧牲層旁邊。然後，移除犧牲層，而剩餘的間隙壁或心軸(mandrels)可用以圖案化鰭狀結構210。在一些實施例中，鰭狀結構210的寬度為約4.0nm至約10.0nm，且鰭狀結構210的間距可為約10.0nm至約50.0nm。
然後，絕緣材料層220係形成於鰭狀結構210上方，以包埋鰭狀結構210。絕緣材料層220可由如氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸玻璃(silicate glass；FSG)之適合的介電材料，如碳摻雜氧化物之低介電材料，如多孔碳摻雜二氧化矽的極低介電常數材料，如聚醯亞胺的聚合物，上述之組合或其類似物所製得。在一些實施例中，絕緣 材料層220係經由如化學氣相沉積、可流動化學氣相沉積或旋塗式玻璃製程所形成，但也可使用任何可接受的製程。接著，移除延伸過鰭狀結構210之頂表面的部分絕緣材料層220，其可使用例如蝕刻製程、化學機械研磨或其類似物，如圖11A和圖11B所示。
圖12A繪示一立體圖，以及圖12B係根據本揭露的一實施例繪示製造操作之許多階段之一者的沿X方向的剖面圖。再者，如圖12A和圖12B所示，凹陷絕緣材料層220，以暴露出鰭狀結構210的上部分。凹陷的絕緣材料層220係稱為隔離絕緣層或淺溝渠隔離區。在一些實施例中，從隔離絕緣層220之上表面測量的暴露出之鰭狀結構210的高度為約30.0nm至100.0nm。
圖13A繪示一立體圖，以及圖13B係根據本揭露的一實施例繪示製造操作之許多階段之一者的沿X方向的剖面圖。接著，虛設閘極介電層215係形成於鰭狀結構210的上部分，如圖13A和圖13B所示。在一些實施例中，虛設閘極介電層215為藉由化學氣相沉積或原子層沉積所形成的氧化矽層。在一些實施例中，虛設閘極介電層215的厚度為約1.0nm至約10.0nm。
然後，多晶矽層230係形成於虛設閘極介電層215上方，並進一步形成硬式罩幕層於多晶矽層上方。以適合的微影和蝕刻操作，將硬式罩幕層圖案化為硬式罩幕圖案235，如圖14A至圖14C所示。在一些實施例中，硬式罩幕圖案235包括一或多層的絕緣材料，如氧化矽和氮化矽。
圖14A繪示一立體圖，圖14B係沿Y方向的剖面圖，以及圖14C係沿X方向的剖面圖，其係根據本揭露的一實施例繪示製造操作之許多階段之一者。藉由使用硬式罩幕圖案235做為蝕刻罩幕，將多晶矽層圖案化為虛設閘極電極230，如圖14A至圖14C所示。在一些實施例中，虛設閘極電極230的寬度為約8.0nm至約20.0nm。
圖15A繪示一立體圖，圖15B係沿Y方向的剖面圖，以及圖15C係沿X方向的剖面圖，其係根據本揭露的一實施例繪示製造操作之許多階段之一者。側壁間隙壁240形成於虛設閘極電極230的相對側邊表面上。側壁間隙壁240包括一或多層的絕緣材料，如氧化矽、氮化矽和氮氧化矽。再者，源極/汲極磊晶層250係形成於鰭狀結構210的源極/汲極區。源極/汲極磊晶層250包括SiP、SiAs、SiGeP、SiGeAs、GeP、GeAs及/或SiGeSn或其他適合n型FET的的材料，以及SiB、SiGa、SiGeB、SiGeGa、GeB、GeGa及/或SiGeSn或其他適合p型FET的材料。在一些實施例中，源極/汲極磊晶層250的厚度為約3.0nm至約8.0nm。在一些實施例中，如矽化層之合金層係形成於源極/汲極磊晶層250上方。
圖16A繪示一立體圖，圖16B係沿Y方向的剖面圖，以及圖16C係沿X方向的剖面圖，其係根據本揭露的一實施例繪示製造操作之許多階段之一者。接著，形成蝕刻停止層245和層間介電層260，並進行如化學機械研磨的平坦化操作，以暴露出虛設閘極電極230的上表面，如圖16A至 圖16C所示。
在一些實施例中，蝕刻停止層245係由如氮化矽和氮氧化矽的氮化矽基底之材料所製得，而層間介電層260係由如二氧化矽之氧化矽基底的材料和低介電常數材料所形成。在一些實施例中，在層間介電層形成後進行退火操作。
圖17A繪示一立體圖，圖17B係沿Y方向的剖面圖，以及圖17C係沿X方向的剖面圖，其係根據本揭露的一實施例繪示製造操作之許多階段之一者。然後，使用乾式及/或濕式蝕刻，移除虛設閘極電極230和虛設閘極介電層215，從而形成閘極間隔265，如圖17A至圖17C所示。再者，在閘極間隔265中，形成介面層271和介電層270，如圖17A至圖17C所示。如上所述，介面層271係由氧化矽所製得，而介電層270為由如前述所提之方法之一所形成的鐵電層。然後，可選擇性地形成蓋層(未繪示)，並選擇性地進行退火操作。
圖18A繪示一立體圖，圖18B係沿Y方向的剖面圖，以及圖18C係沿X方向的剖面圖，其係根據本揭露的一實施例繪示製造操作之許多階段之一者。如圖18A至圖18C所示，形成閘極電極280。可使用如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍或上述之組合的適合製程，形成蓋層和閘極電極。在形成閘極電極的導電材料後，進行如化學機械研磨的平坦化操作，以移除層間介電層260上多餘的材料。
形成閘極結構後，進行進一步的互補式金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)製程，以形成許多特徵，如額外的層間介電層、接觸/介層窗、內連金屬層及鈍化層等。
圖19至圖29C係根據本揭露的一些實施例繪示NC-FET的其他製程操作。在許多視圖及繪示的實施例中，相似的元件符號用來指相似的元件。需要了解的是，在此方法的其他實施例中，可於如圖19至圖29C所示的製程前、中及後提供額外的操作，且所述的一些操作可被取代或刪除。操作/製程的順序可互換。與圖1A至圖18C說明的前述實施例之相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，因此省略其詳細的說明。
圖19繪示藉由移除虛設閘極電極和虛設閘極介電層而形成的閘極間隔390的立體示例圖。在圖19中，NC-FET的結構和常規FET的結構係彼此相鄰設置，且第一層間介電層370係介於此二者之間。當然，NC-FET的結構和常規FET的結構並不一定要彼此相鄰設置。
在移除虛設閘極電極和虛設閘極介電層後，變為通道之鰭狀結構320(由基材310形成)的上部分324，係在閘極空間390中暴露出來，然而鰭狀結構320的下部分322包埋於隔離絕緣層330中。在一些實施例中，第一鰭墊層326形成於鰭狀結構320的下部分322上，而第二鰭墊層328形成於第一鰭墊層326上。在一些實施例中，每個鰭墊層具有 介於約1.0nm至約20.0nm的厚度。在一些實施例中，第一鰭墊層326包括氧化矽，並具有介於約0.5nm至約5.0nm的厚度。而第二鰭墊層328包括氮化矽，並具有介於約0.5nm至約5.0nm的厚度。可透過如物理氣相沉積、化學氣相沉積或原子層沉積之一或多個製程，沉積上述墊層，但也可使用任何其他可接受的製程。
在移除虛設閘極電極和虛設閘極介電層後，閘極介電層400係共形地形成於(例如完全貼附於)鰭狀結構的上部分324(通道)、包括層間介電層370的絕緣結構的側面、側壁間隙壁348和介電層372的上方，如圖20所示。圖20為對應圖19之線Y1-Y1的剖面圖。藉由離子植入及/或磊晶成長法，將源極/汲極區360也形成於層間介電層370下。
在一些實施例，閘極介電層400包括一或多個高介電常數介電層(例如具有大於3.9的介電常數)。例如：一或多個閘極介電層可包括鉿、鋁、鋯、上述之組合的一或多層的金屬氧化物或矽化物，以及上述的多層(multi-layer)。其他適合的材料包括La、Mg、Ba、Ti、Pb、Zr的金屬氧化物、金屬合金氧化物或上述之組合。示範的材料可包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、GeO2、HfZrO2、Ga2O3、Gd2O3、TaSiO2、TiO2、HfSiON、YGexOy、YSixOy和LaAlO3，及其類似物。閘極介電層400的形成方法包括分子束沉積、原子層沉積、物理氣相沉積和其類似製程。在一些實施例 中，閘極介電層400具有約0.5nm至約5.0nm的厚度。
在一些實施例中，在形成閘極介電層400之前，可形成介面層(未繪示)於通道324上方，並將閘極介電層400形成於介電層上方。介面層有助於從下層的半導體材料保護接下來形成的高介電常數介電層。在一些實施例中，介面層為化學的氧化矽，其可由化學反應所形成。例如：可使用去離子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其他方法，形成化學氧化矽。其他實施例的介面層可使用不同的材料或製程。在一些實施例中，介面層具有約0.2nm至約1.0nm的厚度。
接下來，功函數調整金屬層410形成於閘極介電層400上方，如圖21所示。
功函數調整金屬層410係由如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC之一或多層的導電材料，或這些材料的二者或更多者的多層所製得。對n-通道FinFET而言，一或多個TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi係用以做為功函數調整層，而對p-通道FinFET而言，一或多個TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co係用以做為功函數調整層。
可依據場效電晶體的類型(n或p)和操作電壓，選擇功函數調整金屬層410的厚度和材料。相對於閘極間隔390的深寬比，當功函數調整金屬層410的厚度小時，功函數調整金屬層410可共形地形成於(例如完全貼附)閘極間 隔390的底部和側邊上，此閘極間隔390上形成有閘極介電層400，使得閘極間隔390未被功函數調整金屬層410填滿，如圖21所示。相對於閘極間隔390的深寬比，當功函數調整金屬層410的厚度大時，功函數調整金屬層410填滿上方形成有閘極介電層400的閘極間隔390。
然後，NC-FET的第一閘極電極(內閘極)和常規FET的金屬閘極電極的第一導電層415，形成於功函數調整金屬層410上方，如圖22A和圖22B所示。圖22B為對應圖22A的線Y1-Y1的剖面圖。第一導電層415填入閘極間隔390中，且可形成於絕緣結構上方。
第一導電層415的導電材料包括選自於由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt、Zr、TiN、WN、TaN、Ru、如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni、WNx、TiNx、MoNx、TaNx和TaSixNy之合金所組成的族群之一或多個材料。在一實施例中，使用W做為第一導電層415。在一些實施例中，第一導電層415可使用如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍或其組合之適合的製程來形成。
接下來，進行如化學機械研磨的平坦化製程，以移除過多的材料，如圖23所示。藉由此操作，形成常規FET的金屬閘極結構(除了閘極蓋絕緣層)。
然後，以罩幕層395覆蓋常規FET的結構，如圖24A所示，並使用蝕刻操作凹陷NC-FET的第一導電層 415、功函數調整金屬層410和閘極介電層400，從而形成凹陷閘極間隔392，如圖24A和圖24B所示。圖24B為對應圖24A的線Y1-Y1的剖面圖。罩幕層395為光阻圖案或硬式罩幕圖案。
在一些實施例中，從通道324計，剩餘的第一導電層415的高度H11為約5.0nm至約50.0nm。在某些實施例中，因為不同的蝕刻速率，功函數調整金屬層410比第一導電層415被蝕刻得多，且剩餘的第一導電層415突出功函數調整金屬層410。在某些實施例中，閘極介電層400未被蝕刻。在蝕刻凹陷後，移除罩幕層395。
然後，介電層或鐵電層420、導電墊層425和第二導電層430係依序形成於凹陷的閘極間隔392中，如圖25A和圖25B所示。圖25B為對應圖25A的線Y1-Y1的剖面圖。
介電層或鐵電層420可由前述方法之一者所形成。在一些實施例中，介電層或鐵電層420的厚度為約1.0nm至約20.0nm。如圖25B所示，在一些實施例中，介電層或鐵電層420係共形地形成(例如依表面的地形(topography)完全貼附)。
導電墊層425為第二導電層的蓋層或黏著層，且導電墊層425係由例如鈦、鉭、氮化鈦及/或氮化鉭所製得。在一些實施例中，導電墊層425的厚度為約0.5nm至約10.0nm，且導電墊層425可藉由使用如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍或上述之組合的適合製程來 形成。如圖25B所示，在一些實施例中，導電墊層425係共形地形成(例如依表面的地形(topography)完全貼附)。
第二導電層430係由與第一導電層415相同或相似的材料所製得，且第二導電層430可藉由使用如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍或上述之組合的適合製程來形成。在一實施例中，將W用做為第二導電層430。
在第二導電層形成後，進行退火操作，從而將介電層或鐵電層的相從多晶結構(polycrystalline structure)轉變為具備鐵電性晶體相的結構，例如：具備鐵電相的斜方結構。在一些實施例中，退火操作包括在約400℃至約900℃的溫度下進行的快速熱退火。
接下來，進行如化學機械研磨的平坦化操作，以移除過多的材料，如圖26A和圖26B所示。圖26B為對應圖26A的線Y1-Y1的剖面圖。藉由此操作，暴露出側壁間隙壁348、蝕刻停止層362和介電層372的上部分。形成於常規FET中的鐵電層420和導電墊層425係藉由平坦化操作移除。
然後，進行凹陷蝕刻操作，從而減少NC-FET的閘極結構的高度和常規FET的閘極結構的高度，並形成第二凹陷閘極間隔394，如圖27A和圖27B所示。
再者，如圖28A和圖28B所示，在凹陷蝕刻操作後，閘極蓋層440形成於第二凹陷閘極間隔394中，以在後續製程中保護閘極電極。在一些實施例中，閘極蓋層440 包括SiO2、SiCN、SiON、SiN、Al2O3、La2O3、SiN、上述的組合或其類似物，但也可使用其他適合的介電膜。閘極蓋層440可例如使用化學氣相沉積、物理氣相沉積、旋塗玻璃製程或其類似製程來形成。也可使用其他適合的製程操作。可進行如化學機械研磨的平坦化操作，以移除過多的材料。在一些實施例中，在平坦化製程中，介電層372也被移除，如圖28A和圖28B所示。在一些實施例中，平坦化製程後，閘極蓋層440的厚度為約5.0nm至約50.0nm。
圖29A係根據本揭露的一些實施例繪示半導體裝置沿X方向的示範剖面圖。圖29B係根據本揭露的一些實施例繪示NC-FET部分沿Y方向的示範剖面圖，以及圖29C係根據本揭露的一些實施例繪示常規FET部分沿Y方向的示範剖面圖。
如圖29A所示，NC-FET部分包括由第二導電層430、導電墊層425、鐵電層420和第一導電層415所形成的金屬-絕緣層-金屬(MIM)結構，和由第一導電層415、功函數調整金屬層410、閘極介電層400和通道324所形成的MOS結構，然而常規FET部分僅包括MOS結構。
在NC-FET部分中，MIM結構的上表面實質為平坦，如圖29B所示。換言之，閘極蓋絕緣層440的底部實質為平坦，其代表變異少於1.0nm。
在一些實施例中，通道(鰭狀結構的上部分)324上之功函數調整金屬層410的厚度H21，係根據NC-FET(導電類型及/或操作電壓)的類型而改變，且此厚度H21為約 0.5nm至約20.0nm。在一些實施例中，通道324上的第一導電層415的厚度H22為約5.0nm至約50.0nm。在一些實施例中，在第一導電層(內閘極)415上的鐵電層420的厚度H23為約2.0nm至約20.0nm。在一些實施例中，在第一導電層(內閘極)415上的導電墊層425的厚度H24為約0.5nm至約10.0nm。在一些實施例中，在通道324上的第二導電層430的厚度H25為約5.0nm至約50.0nm。在某些實施例中，H22相等於或大於H25，且在其他實施例中，H22小於H25。
在一些實施例中，在常規FET部分中，通道(鰭狀結構得上部分)324上的金屬閘極(第一導電層415和功函數調整金屬層410)的高度H26為約10.0nm至約110.0nm。
如圖29B和圖29C所示，閘極介電層400和功函數調整金屬層410在Y方向剖面具有U形，此Y方向剖面具有薄的中心部分和厚的側邊部分，且如圖29A所示，閘極介電層400和功函數調整金屬層410，在相鄰的通道324之間及/或在側壁間隙壁348和通道324之間，在X方向剖面具有U形。
再者，如圖29B所示，鐵電層420、導電墊層425和第二導電層430在Y方向剖面具有U形，而如圖29A所示，鐵電層420、導電墊層425和第二導電層430在側壁間隙壁348之間，在X方向剖面具有U形，但圖29A僅繪示U形的一端部分。
在形成預定與NC-FET的第二導電層430和常 規FET的第一導電層415直接接觸的閘極蓋層440後，進一步進行CMOS製程以形成許多特徵，如額外的層間介電層、接觸/介層窗、內連金屬層和鈍化層等。
可以了解的是，並非所有的優點都必須於此處討論，沒有特定的優點是所有實施例或例子都需要的，且其他實施例或例子可提供不同優點。
例如：在本揭露中，因為鐵電層包括晶相於非晶相基質中，其可最大化應變效果並穩定鐵電性質。再者，可改善NCFET的操作性質。
根據本揭露的一個態樣，在負電容結構的製造方法中，鐵電介電層形成於第一導電層上方，而第一導電層係形成於基材上方。第二導電層係形成於鐵電介電層上方。鐵電介電層包括一非晶相層和複數個晶體。在一或多個前述及後述的實施例中，非晶相層和此些晶體由相同的材料所製得，此材料包含二氧化鉿(HfO2)和金屬元素的氧化物，且金屬元素係選自於由鋯、鋁、鑭、釔、釓和鍶所組成的族群中的一或多者。在一或多個前述及後述的實施例中，介電層或鐵電介電層係於基材溫度為100℃至300℃下，以原子層沉積方法所形成。在一或多個前述及後述的實施例中，由原子層沉積方法形成介電層或鐵電介電層後，進行退火操作，將介電層轉換為具備斜方晶相鐵電結構的鐵電層。在一或多個前述及後述的實施例中，晶體為分散於非晶相層之複數個奈米晶體。在一或多個前述及後述的實施例中，奈米晶體的平均尺寸為0.5nm至5.0nm。在一或多個前述及後述 的實施例中，晶體具有沿膜堆疊方向延伸的柱體形狀，且柱體形狀包埋於非晶相層中。在一或多個前述及後述的實施例中，柱體形狀之平均直徑為0.5nm至5.0nm。在一或多個前述及後述的實施例中，柱體形狀之平均長度為1.0nm至5.0nm。在一或多個前述及後述的實施例中，具有柱體形狀的晶體位於接近第一導電層處，使得鐵電介電層中的晶體之密度，在接近第一導電層之區域大於在接近第二導電層之區域。在一或多個前述及後述的實施例中，鐵電介電層係由下述操作形成。具有柱體形狀的晶體係形成於第一導電層上方，以及非晶相層係形成於具有柱體形狀的晶體上方。在一或多個前述及後述的實施例中，具有柱體形狀的晶體係位於接近第二導電層，使得鐵電介電層中的晶體之密度，在接近第二導電層之區域大於在接近第一導電層之區域。在一或多個前述及後述的實施例中，鐵電介電層係由下述操作形成。第一非晶相層係形成於第一導電層上方。具有柱體形狀的晶體形成於第一非晶相層上方。形成具有柱體形狀的晶體後，形成第二非晶相層。
根據本揭露的另一個態樣，在負電容結構的製造方法中，鐵電介電層係形成於第一導電層上方，第一導電層設置於基材上方。第二導電層係形成於鐵電介電層上方。鐵電介電層係由下述操作形成。非晶相氧化層係形成於第一導電層上方。金屬層係形成於非晶相氧化層上方。退火基材，使得金屬層的複數個金屬元素擴散至非晶相氧化層中。在一或多個前述及後述的實施例中，非晶相氧化層包括二氧 化鉿(HfO2)，且金屬元素包括選自於由鋯、鋁、鑭、釔、釓和鍶所組成的一族群中的一或多者。在一或多個前述及後述的實施例中，退火的操作係於300℃至600℃的基材溫度下進行。
根據本揭露的另一個態樣，在負電容結構的製造方法中，介電層或鐵電介電層形成於第一導電層上方，此第一導電層設置於基材上方。第二導電層形成於介電層或鐵電介電層上方。鐵電介電層係由下述方法形成。非晶氧化層形成於第一導電層上方。非晶氧化層為缺氧氧化物。於含氧氣氛中，退火此非晶氧化層。在一或多個前述及後述的實施例中，非晶氧化層包括HfO2-x，其中0<x0.8，且非晶氧化層更含有選自於由鋯、鋁、鑭、釔、釓和鍶所組成的族群中的一或多者。在一或多個前述及後述的實施例中，於基材溫度為400℃至800℃時進行退火操作。在一或多個前述及後述的實施例中，第一導電層包括矽鍺。
根據本揭露的另一個態樣，在負電容場效電晶體(NC-FET)的製造方法中，一鐵電介電層形成於導電層上方，且閘極電極層形成於鐵電介電層上方。鐵電介電層包括非晶相層和複數個晶體。
根據本揭露的一個態樣，負電容結構包括第一導電層、設於第一導電層上方的鐵電介電層，和設於鐵電介電層上方的第二導電層。鐵電介電層包括非晶相層及複數個晶體。在一或多個前述及後述的實施例中，非晶相層和晶體係由相同材料所製得，此材料包括二氧化鉿和金屬元素的氧 化物，且金屬元素係選自於由鋯、鋁、鑭、釔、釓和鍶所組成的族群中的一或多者。在一或多個前述及後述的實施例中，晶體為分散於非晶相層之複數個奈米晶體。在一或多個前述及後述的實施例中，奈米晶體的平均尺寸為0.5nm至5.0nm。在一或多個前述及後述的實施例中，晶體具有沿膜堆疊方向延伸的柱體形狀，且柱體形狀包埋於非晶相層中。在一或多個前述及後述的實施例中，柱體形狀之平均直徑為0.5nm至5.0nm。在一或多個前述及後述的實施例中，晶體具有沿膜堆疊方向延伸的柱體形狀，且柱體形狀包埋於非晶相層中。在一或多個前述及後述的實施例中，柱體形狀之平均長度為1.0nm至5.0nm。在一或多個前述及後述的實施例中，具有柱體形狀的晶體係位於接近第一導電層處，使得鐵電介電層中的晶體之密度，在接近第一導電層之區域大於在接近第二導電層之區域。在一或多個前述及後述的實施例中，具有柱體形狀的晶體係位於接近第二導電層，使得鐵電介電層中的晶體之密度，在接近第二導電層之區域大於在接近第一導電層之區域。在一或多個前述及後述的實施例中，非晶相層和晶體係由HfZrO2所製得。
根據本揭露的另一個態樣，負電容場效電晶體(NC-FET)包括由半導體所製得的通道層、設於通道層上方的鐵電介電層，以及設於鐵電介電層上方的閘極電極層。鐵電介電層包括非晶相層和複數個晶體。在一或多個前述及後述的實施例中，非晶相層和晶體係由相同材料所製得，此材料包括二氧化鉿和金屬元素的氧化物，且金屬元素係選自於 由鋯、鋁、鑭、釔、釓和鍶所組成的族群中的一或多者。在一或多個前述及後述的實施例中，晶體為分散於非晶相層之複數個奈米晶體。在一或多個前述及後述的實施例中，晶體具有沿膜堆疊方向延伸的柱體形狀，且柱體形狀包埋於非晶相層中。在一或多個前述及後述的實施例中，具有柱體形狀的晶體係位於接近通道層處，使得鐵電介電層中的晶體之密度，在接近通道層之區域大於在接近閘極電極層之區域。在一或多個前述及後述的實施例中，具有柱體形狀的晶體係位於接近閘極電極層處，使得鐵電介電層中的晶體之密度，在接近閘極電極層之區域大於在接近通道層之區域。在一或多個前述及後述的實施例中，通道層包括矽鍺。在一或多個前述及後述的實施例中，閘極電極層包括設置於鐵電介電層上的第一導電層，且第一導電層係由氮化鈦或一或多個元素摻雜的氮化鈦所製得。在一或多個前述及後述的實施例中，閘極電極更包括設置於第一導電層上的第二導電層，且第二導電層係由氮化鉭所製得。
根據本揭露的另一個態樣，負電容場效電晶體(NC-FET)包括由半導體所製得的通道層、設置於通道層上方的第一介電層、設置於第一介電層上方的第一導電層、設置於第一導電層上方的第二介電層，以及設置於第二介電層上方的閘極電極層。第二介電層包括鉿和金屬元素X的壓縮應變氧化物，其中X係選自於由鋯、鋁、鑭、釔、釓和鍶所組成的族群中的一或多者。
前述內容概述多個實施例之特徵，以使於本技術 領域具有通常知識者可進一步了解本揭露之態樣。本技術領域具通常知識者應可輕易利用本揭露作為基礎，設計或潤飾其他製程及結構，藉以執行此處所描述之實施例的相同的目的及/或達到相同的優點。本技術領域具有通常知識者亦應可了解，上述相等的結構並未脫離本揭露之精神和範圍，且在不脫離本揭露之精神及範圍下，其可經潤飾、取代或替換。

Claims (20)

  1. 一種負電容結構的製造方法，該製造方法包含：形成一鐵電介電層於一第一導電層上方，該第一導電層設置於一基材上方；以及形成一第二導電層於該鐵電介電層上方，其中該鐵電介電層包括一非晶相層和複數個晶體。
  2. 如申請專利範圍第1項所述之負電容結構的製造方法，其中該非晶相層和該些晶體由相同的一材料所製得，該材料包含二氧化鉿(HfO2)和一金屬元素的氧化物，且該金屬元素係選自於由鋯、鋁、鑭、釔、釓和鍶所組成的一族群中的一或多者。
  3. 如申請專利範圍第1項所述之負電容結構的製造方法，其中該鐵電介電層係於一基材溫度為100℃至300℃下，以原子層沉積方法所形成。
  4. 如申請專利範圍第3項所述之負電容結構的製造方法，其中以該原子層沉積方法形成該鐵電介電層後，進行一退火操作。
  5. 如申請專利範圍第1項所述之負電容結構的製造方法，其中該些晶體為分散於該非晶相層之複數個奈米晶體。
  6. 如申請專利範圍第5項所述之負電容結構的製造方法，其中該些奈米晶體的一平均尺寸為0.5nm至5nm。
  7. 如申請專利範圍第1項所述之負電容結構的製造方法，其中該些晶體具有沿一膜堆疊方向延伸的一柱體形狀，且該柱體形狀包埋於該非晶相層中。
  8. 如申請專利範圍第7項所述之負電容結構的製造方法，其中該柱體形狀之一平均直徑為0.5nm至5nm。
  9. 如申請專利範圍第7項所述之負電容結構的製造方法，其中該柱體形狀之一平均長度為1nm至5nm。
  10. 如申請專利範圍第7項所述之負電容結構的製造方法，其中該些晶體具有位於接近該第一導電層的該柱體形狀，使得該鐵電介電層中的該些晶體之一密度，在接近該第一導電層之一區域大於在接近該第二導電層之一區域。
  11. 如申請專利範圍第10項所述之負電容結構的製造方法，其中該鐵電介電層係由下述操作形成： 形成具有該柱體形狀的該些晶體於該第一導電層上方；以及形成該非晶相層於具有該柱體形狀的該些晶體上方。
  12. 如申請專利範圍第7項所述之負電容結構的製造方法，其中具有該柱體形狀的該些晶體係位於接近該第二導電層，使得該鐵電介電層中的該些晶體之一密度，在接近該第二導電層之一區域大於在接近該第一導電層之一區域。
  13. 如申請專利範圍第12項所述之負電容結構的製造方法，其中該鐵電介電層係由下述操作形成：形成一第一非晶相層於該第一導電層上方；形成具有該柱體形狀的該些晶體於該第一非晶相層上方；以及形成具有該柱體形狀的該些晶體後，形成一第二非晶相層。
  14. 一種負電容結構的製造方法，該製造方法包含：形成一鐵電介電層於一第一導電層上方，該第一導電層設置於一基材上方；以及形成一第二導電層於該鐵電介電層上方，其中該鐵電介電層係由下述操作形成：形成一非晶相氧化層於該第一導電層上方； 形成一金屬層於該非晶相氧化層上方；以及退火該基材，使得該金屬層的複數個金屬元素擴散至該非晶相氧化層中。
  15. 如申請專利範圍第14項所述之負電容結構的製造方法，其中該非晶相氧化層包括二氧化鉿(HfO2)，且該些金屬元素包括選自於鋯、鋁、鑭、釔、釓和鍶所組成的一族群中的一或多者。
  16. 如申請專利範圍第14項所述之負電容結構的製造方法，其中該退火的操作係於300℃至600℃的一基材溫度下進行。
  17. 一種負電容結構，包含：一第一導電層；一鐵電介電層，設於該第一導電層上方；以及一第二導電層，設於該鐵電介電層上方，其中該鐵電介電層包括一非晶相層和複數個晶體。
  18. 如申請專利範圍第17項所述的負電容結構，其中該非晶相層和該些晶體由相同的一材料所製得，該材料包含二氧化鉿(HfO2)和一金屬元素的氧化物，且該金屬元素係選自於由鋯、鋁、鑭、釔、釓和鍶所組成的一族群中的一或多者。
  19. 如申請專利範圍第17項所述的負電容結構，其中該些晶體為分散於該非晶相層之複數個奈米晶體。
  20. 如申請專利範圍第17項所述的負電容結構，其中該些晶體具有沿一膜堆疊方向延伸的一柱體形狀，且該柱體形狀包埋於該非晶相層中。
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