CN109427877A - 半导体器件及其制造方法 - Google Patents

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Abstract

在制造负电容结构的方法中，在设置在衬底上方的第一导电层上方形成铁电介电层，并且在铁电介电层上方形成第二导电层。铁电介电层包括非晶层和晶体。本发明实施例涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明实施例涉及半导体集成电路，并且更具体地涉及包括负电容场效应晶体管(NCFET)的半导体器件及其制造方法。
背景技术
亚阈值摆幅是晶体管的电流-电压特性的一个特征。在亚阈值区域中，漏极电流的表现与正向偏压二极管的指数增长的电流类似。在该金属氧化物半导体(MOS)FET工作区域中，在漏极、源极和体电压均固定的条件下，漏极电流相对栅极电压的对数曲线将显现出近似的对数线性特性。为了改进亚阈值性能，已经提出了使用铁电材料的负电容场效应晶体管(NCFET)。
发明内容
根据本发明的一些实施例，提供了一种制造负电容结构的方法，所述方法包括：在设置在衬底上方的第一导电层上方形成铁电介电层；以及在所述铁电介电层上方形成第二导电层，其中，所述铁电介电层包括非晶层和晶体。
根据本发明的另一些实施例，还提供了一种制造负电容结构的方法，所述方法包括：在设置在衬底上方的第一导电层上方形成铁电介电层；以及在所述铁电介电层上方形成第二导电层，其中，所述铁电介电层通过以下方法形成：在所述第一导电层上方形成非晶氧化物层；在所述非晶氧化物层上方形成金属层；以及退火所述衬底，使得所述金属层的金属元素扩散至非晶层内。
根据本发明的又一些实施例，还提供了一种负电容结构，包括：第一导电层；铁电介电层，设置在所述第一导电层上方；以及第二导电层，设置在所述铁电介电层上方，其中，所述铁电介电层包括非晶层和晶体。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了金属-绝缘体-半导体(MIS)FET型NCFET的截面图；并且图1C示出了金属-绝缘体-金属-绝缘体-半导体(MIMIS)FET型NCFET的截面图。
图2A、图2B和图2C示出了根据本发明的实施例的铁电层的各个结构。
图3A、图3B、图3C和图3D示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。
图4A、图4B、图4C和图4D示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。
图5A和图5B示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。
图5C和图5D示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。
图6A、图6B、图6C和图6D示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。
图7A、图7B、图7C和图7D示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。
图8A、图8B示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。
图8C和图8D示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。
图9示出了根据本发明的实施例的膜形成装置的示意图。
图10A和图10B示出了根据本发明的实施例的用于NCFET的制造操作的各个阶段的一个。
图11A和图11B示出了根据本发明的实施例的用于NCFET的制造操作的各个阶段的一个。
图12A和图12B示出了根据本发明的实施例的用于NCFET的制造操作的各个阶段的一个。
图13A和图13B示出了根据本发明的实施例的用于NCFET的制造操作的各个阶段的一个。
图14A、图14B和图14C示出了根据本发明的实施例的用于NCFET的制造操作的各个阶段的一个。
图15A、图15B和图15C示出了根据本发明的实施例的用于NCFET的制造操作的各个阶段的一个。
图16A、图16B和图16C示出了根据本发明的实施例的用于NCFET的制造操作的各个阶段的一个。
图17A、图17B和图17C示出了根据本发明的实施例的用于NCFET的制造操作的各个阶段的一个。
图18A、图18B和图18C示出了根据本发明的实施例的用于NCFET的制造操作的各个阶段的一个。
图19示出了根据本发明的另一实施例的用于NCFET和FET的制造操作的各个阶段的一个。
图20示出了根据本发明的另一实施例的用于NCFET和FET的制造操作的各个阶段的一个。
图21示出了根据本发明的另一实施例的用于NCFET和FET的制造操作的各个阶段的一个。
图22A和图22B示出了根据本发明的另一实施例的用于NCFET和FET的制造操作的各个阶段的一个。
图23示出了根据本发明的另一实施例的用于NCFET和FET的制造操作的各个阶段的一个。
图24A和图24B示出了根据本发明的另一实施例的用于NCFET和FET的制造操作的各个阶段的一个。
图25A和图25B示出了根据本发明的另一实施例的用于NCFET和FET的制造操作的各个阶段的一个。
图26A和图26B示出了根据本发明的另一实施例的用于NCFET和FET的制造操作的各个阶段的一个。
图27A和图27B示出了根据本发明的另一实施例的用于NCFET和FET的制造操作的各个阶段的一个。
图28A和图28B示出了根据本发明的另一实施例的用于NCFET和FET的制造操作的各个阶段的一个。
图29A、图29B和图29C示出了根据本发明的另一实施例的用于NCFET和FET的制造操作的各个阶段的一个。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚，各个部件可以以不同的比例任意地绘制。在随后的附图中，为了简化，可以省略一些层/部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由...制成”可能意味着“包括”或者“由...组成”。此外，在以下制造工艺中，在所描述的操作中/之间可能存在一个或多个额外的操作，并且操作顺序可以改变。
为了降低场效应晶体管(FET)的亚阈值摆幅(S.S.)，诸如集成铁电(FE)材料的负电容(NC)技术为显著降低VDD(电源)提供了可行的解决方案，并且实现了具有用于低功率操作的陡峭S.S.的FET。
在NCFET中，将具有负电容的电容器(例如，铁电(FE)电容器)串联连接至MOSFET的栅极。在一些实施例中，铁电负电容器可以是通过导电层(例如，引线/接触件)连接至MOSFET的栅极的单独的电容器。在其它实施例中，负电容器的一个电极是MOSFET的栅电极。
在传统器件中，诸如HfO2的高k栅极介电材料通常是非晶层。然而，未掺杂的HfO2是非晶的并且顺电的，该未掺杂的HfO2不显示负电容效应。在本发明中，提供了包括稳定结晶相的晶粒的铁电层及其产生方法。应变(应力)和组分的适当组合可以保持稳定的铁电相(例如，HfO2的亚稳定斜方相)。稳定的结晶相包括例如纳米晶体和/或柱状晶体。
图1A至图1C示出了各个NCFET的截面图。图1A和图1B示出了金属-绝缘体-半导体(MIS)FET型NCFET的截面图，并且图1C示出了金属-绝缘体-金属-绝缘体-半导体(MIMIS)FET型NCFET的截面图。虽然图1A至图1C示出了平面MOS晶体管结构的NCFET，但是可以采用鳍式FET和/或全环栅FET。
如图1A所示，MIS NCFET包括衬底100、沟道101以及源极和漏极102。源极和漏极102适当地掺杂有杂质。此外，源极和漏极以及沟道(有源区域)由例如由氧化硅制成的诸如浅沟槽隔离(STI)的隔离绝缘层(未示出)围绕。
在一些实施例中，在沟道层101上方形成界面层103。在一些实施例中，界面层103由厚度在从约0.5nm至约1.5nm的范围内的氧化硅制成。
铁电介电层105设置在界面层103上方。铁电介电层105包括HfO2与选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种金属元素的氧化物的混合物(以下可以称为HXO或HfO2:XO2，其中，X是Zr、Al、La、Y、Gd和/或Sr)。在一些实施例中，铁电介电层105包括掺杂有Si和/或Zr的HfO2。在特定实施例中，铁电介电层105包括Hf1-xZrxO2(0<x<1)。在一些实施例中，铁电介电层105包括非晶层和晶体。在其它实施例中，铁电介电层105包括铪和金属元素X的压缩应变氧化物，其中，X选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种。在一些实施例中，铁电介电层105的厚度在从约1.0nm至约10.0nm的范围内。
栅电极层106设置在铁电介电层105上方。栅电极层106包括一个或多个金属层。在一些实施例中，栅电极层106包括设置在铁电介电层105上的第一导电层(覆盖层)、设置在第一导电层上的第二导电层(阻挡层)、设置在第二导电层上的第三导电层(功函调整层)、设置在第三导电层上的第四导电层(胶层)和/或设置在第四导电层上的第五导电层(主栅极金属层)。
覆盖层包括基于TiN的材料，诸如掺杂有一种或多种额外的元素的TiN和TiN。在一些实施例中，TiN层掺杂有Si。在一些实施例中，阻挡层包括TaN。在特定实施例中，未使用覆盖层。
功函调整层包括一个或多个导电材料层，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或两种以上的这些材料的多层。对于n沟道FinFET，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种作为功函调整层，并且对于p沟道FinFET，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种作为功函调整层。
在一些实施例中，胶层包括Ti、TiN和/或TaN。主栅极金属层包括选自由W、Cu、Ti、Al和Co的组的金属。
此外，在如图1A所示的栅极结构的相对侧面上形成侧壁间隔件109。侧壁间隔件109包括一个或多个绝缘材料层，绝缘材料诸如氧化硅、氮化硅和氮氧化硅。
图1B示出了根据另一实施例的金属-绝缘体-半导体(MIS)FET型NCFET的截面图。在图1B中，界面层103具有扁平的形状，并且铁电介电层105共形地形成在栅极间隔中并且具有与栅电极层106的高度基本相等的高度。
在图1C中，与图1A和/或图1B类似，在衬底100上形成沟道101以及源极和漏极102。第一栅极介电层113设置在沟道101上方。在一些实施例中，第一栅极介电层113包括一个或多个高k介电层(例如，具有大于3.9的介电常数)。例如，一个或多个栅极介电层可以包括一层或多层Hf、Al、Zr的金属氧化物或硅酸盐、它们的组合的以及它们的多层。其它合适的材料包括金属氧化物、金属合金氧化物以及它们的组合的形式的La、Mg、Ba、Ti、Pb、Zr。示例性材料包括MgOx、SiN(Si3N4)、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、GeO2、HfxZr1-xO2、Ga2O3、Gd2O3、TaSiO2、TiO2、HfSiON、YGexOy、YSixOy和LaAlO3等。在特定实施例中，使用HfO2、ZrO2和/或HfxZr1-xO2。第一栅极介电层113的形成方法包括分子束沉积(MBD)、原子层沉积(ALD)、物理汽相沉积(PVD)、化学汽相沉积(CVD)等。在一些实施例中，第一栅极介电层113具有约1.0nm至约10.0nm的厚度。
在一些实施例中，可以在形成第一栅极介电层113之前在沟道101上方形成界面层(未示出)，并且在界面层上方形成第一栅极介电层113。
第一栅电极114作为内部电极设置在第一栅极介电层113上。第一栅电极114可以是一种或多种金属，诸如W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr。在一些实施例中，第一栅电极114包括TiN、WN、TaN和Ru中的一种或多种。可以使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta的金属合金和/或也可以使用诸如WNx、TiNx、MoNx、TaNx和TaSixNy的金属氮化物。在一些实施例中，W、Ti、Ta、TaN和TiN中的至少一种用作第一栅电极114。在一些实施例中，第一栅电极114包括功函调整层。
在第一栅电极114上形成铁电介电层115。铁电介电层115具有与铁电层105相同或类似的组分/结构。
此外，第二栅电极116作为外部栅极设置在铁电介电层115上。第二栅电极116可以是选自由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr的组的金属。第二栅电极116由与第一栅电极114相同的材料或不同的材料制成。此外，在如图1C所示的栅极结构的相对侧面上形成侧壁间隔件119。侧壁间隔件109包括一个或多个绝缘材料层，绝缘材料诸如氧化硅、氮化硅和氮氧化硅。
如图1A至图1C所示，铁电介电层105和115以及第一栅极介电层113在截面中具有“U形”，该U形在垂直方向上具有的薄的中心部分和厚的侧部。
铁电介电层105和115可以通过各种方法形成。在一些实施例中，可以通过ALD在从约100℃至约300℃的低温下沉积非晶HfO2/XO2的层压层。在其它实施例中，温度在从约100℃至约175℃的范围内。在一些实施例中，非晶基质(每层)的厚度在从约1.0nm至约10.0nm的范围内。之后，实施退火操作以在非晶基质中产生HfO2:XO2的纳米晶体。
在其它实施例中，通过ALD形成非晶HfO2层，并且之后在非晶HfO2层上方沉积包括选自由Zr、Al、La、Y、Gd和Sr(元素X)组成的组的一种或多种金属元素的金属层。之后，实施退火操作以将金属元素驱入至非晶HfO2层内以产生压缩应变HfO2:XO2层。可以在诸如O2的氧化气体中实施退火。
此外，在其它实施例中，通过ALD在导电层(例如，沟道层)上方沉积包括选自由Zr、Al、La、Y、Gd和Sr(元素X)组成的组的一种或多种金属元素的缺氧非晶HfO2层。之后，在含氧氛围(例如，O2)中实施退火操作，以引起大于20％的晶格膨胀和/或压缩应变。重复该工艺以形成铁电层105或115，以最大化应变效应并且稳定铁电相。
在又其它实施例中，HfO2:XO2的铁电介电层105和115可以通过高压合成来形成以产生应变效应来稳定铁电相。
图2A至图2C示出了根据本发明的实施例的铁电层的各个结构。在图2A至图2C中，铁电介电层105/115包括非晶层120和晶体123、125。在图2A中，HXO的纳米晶体123分散在HXO的非晶层120中。在一些实施例中，纳米晶体的平均尺寸在从约0.5nm至约5.0nm的范围内。当晶体由HfO2:XO2形成时，晶体具有斜方晶结构。在图2B和图2C中，晶体是柱状晶体125。柱状晶体125沿着膜堆叠件方向(Z方向)延伸并且嵌入在非晶层120内。柱状晶体的平均直径在从约0.5nm至约5.0nm的范围内，并且柱状晶体的平均长度在从约1.0nm至5.0nm的范围内。在一些实施例中，如图2B所示，柱状晶体位于更靠近下面的层(例如，图1A和图1B的沟道层101)的位置，从而使得铁电层中的晶体的密度在更靠近下面的层的区域中比在更靠近上面的层(例如，如1A和图1B的栅电极层106)的区域中更大。在其它实施例中，如图2C所示，柱状晶体位于更靠近上面的层的位置，从而使得铁电层中的晶体的密度在更靠近上面的层的区域中比在更靠近下面的层的区域中更大。
图3A至图3D示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。应该理解，可以在图3A至图3D所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与图1A至图2C描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
如图3A所示，在衬底10上形成界面层20。在一些实施例中，衬底10由合适的元素半导体，诸如硅、金刚石或锗；合适的合金或化合物半导体，诸如IV族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化镓铟(GaInP))；等制成。此外，衬底10可以包括外延层(epi层)，该外延层可以是应变的以用于提高性能，和/或可以包括绝缘体上硅(SOI)结构。
在一些实施例中，界面层20是可以通过化学反应形成的氧化硅。例如，可以使用去离子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其它方法形成化学氧化硅。其它实施例可以利用用于界面层的不同材料或工艺。在一些实施例中，界面层20具有约0.5nm至约1.5nm的厚度。
之后，在界面层20上方形成介电层30。在一些实施例中，介电层30包括非晶层和HfO2的晶体以及金属元素的氧化物，其中，金属元素选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种。在其它实施例中，介电层30包括铪和金属元素X的压缩应变氧化物，其中，X选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种。在一些实施例中，可以通过如上所述的方法形成介电层30。
在其它实施例中，介电层30的形成方法包括分子束沉积(MBD)、原子层沉积(ALD)、物理汽相沉积(PVD)、化学汽相沉积(CVD)等。在一些实施例中，可以使用HfCl4和H2O作为第一前体并且使用ZrCl4和H2O作为第二前体在从约200℃至400℃的范围内的温度下通过ALD形成掺杂有Zr的HfO2。在HfO2掺杂有Si的情况下，可以使用SiH4、Si2H6和/或SiH2Cl2或其它合适的硅源气体。在一些实施例中，介电层30的厚度在从约1.0nm至约10.0nm的范围内。
在形成介电层30之后，在介电层30上形成覆盖层40，如图3B所示。在一些实施例中，覆盖层40包括基于TiN的材料，诸如TiN和掺杂有一种或多种额外的元素的TiN。在一些实施例中，TiN层掺杂有Si。可以通过ALD、CVD或物理汽相沉积(包括溅射)或任何其它合适的方法形成覆盖层40。在一些实施例中，当利用ALD时，在从约400℃至约500℃的范围内的温度下实施ALD。在一些实施例中，覆盖层40的厚度在从约1.0nm至约5.0nm的范围内。在形成覆盖层40之后，实施退火操作，如图3C所示。在惰性气体氛围(诸如N2、Ar和/或He)中在约600℃至约1000℃的范围内的温度下实施退火操作。在一些实施例中，退火时间段在从约10秒至1分钟的范围内。在退火之后，实施冷却操作。在一些实施例中，衬底被冷却至低于100℃或室温(约25℃)。
在一些实施例中，未使用覆盖层40和退火操作。
之后，在覆盖层40上方形成由例如TaN制成的阻挡层52，如图3D所示。可以通过ALD、CVD或物理汽相沉积(包括溅射)或任何其它合适的方法形成阻挡层52。在一些实施例中，当利用ALD时，在从约300℃至约400℃的范围内的温度下实施ALD。在一些实施例中，阻挡层52的厚度在从约1.0nm至约5.0nm的范围内。在一些实施例中，可以在形成阻挡层52之后实施将非晶结构转变为斜方晶结构的退火操作。
此外，在阻挡层52上形成功函调整层54。在一些实施例中，功函调整层54包括用于p型晶体管的TiN和用于n型晶体管的TiAl。可以使用任何其它合适的金属材料作为功函调整层54。在一些实施例中，对于p型晶体管，也在TiN功函调整层上形成TiAl层。可以通过ALD、CVD或物理汽相沉积(包括溅射)或任何其它合适的方法形成功函调整层54。在一些实施例中，当利用ALD时，在从约300℃至约400℃的范围内的温度下实施ALD。在一些实施例中，功函调整层54的厚度在从约1.0nm至约5.0nm的范围内。
此外，在功函调整层54上方形成主栅极金属层58。主栅极金属层58包括一种或多种金属，诸如W、Cu、Ti、Al和Co或其它合适的材料。在一些实施例中，当主栅极金属层58是W时，在功函调整层54上形成胶层56。在一些实施例中，胶层56是Ti。如图3D所示，栅电极50可以包括设置在覆盖层40上的阻挡层52、设置在阻挡层52上的功函调整层54、设置在功函调整层54上的胶层56以及主栅极金属层58。在一些实施例中，覆盖层可以被认为是栅电极50的一部分。
图4A至图4D示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。应该理解，可以在图4A至图4D所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与图1A至图3D描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
在该实施例中，衬底10的至少表面部分包括外延半导体层11，外延半导体层11由与衬底10相同或不同的半导体材料制成。在特定实施例中，外延半导体层11包括SiGe。在外延半导体层11上形成界面层20。剩余的制造操作与参照图3A至图3D说明的那些相同。
图5A和图5B示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。应该理解，可以在图5A和图5B所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与图1A至图4D描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
在该实施例中，初始介电层包括形成在界面层20上方的交替堆叠的一个或多个HfO2层30A和一个或多个XO2层30B，其中，X选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种，如图5A所示。在一些实施例中，未使用界面层20。在特定实施例中，除了界面层20之外，还使用外延半导体层11或使用外延半导体层11代替界面层20。
可以在从100℃至300℃的范围内的温度下通过ALD形成堆叠层。每层均可以是单原子层或多原子层(例如，两个或三个或更多个单原子层)。虽然图5A示出了四层HfO2层30A和四层XO2层30B，但层的数量不限于四个，并且其可以是两个、三个或五个或更多。
在退火操作之后，HfO2层30A和XO2层30B的堆叠层变成其中分散有HfO2:XO2的纳米晶体39的HfO2:XO2的单个非晶层，如图5B所示。在特定实施例中，X是Zr。在一些实施例中，退火的温度在从约400℃至约800℃的范围内。
图5C和图5D示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。应该理解，可以在图5C和图5D所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与图1A至图5B描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
在该实施例中，初始介电层包括形成在界面层20上方的交替堆叠的一个或多个HfO2-x层30C和一个或多个XO2-y层30D，其中，0<x，y≤0.8，并且X选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种，如图5C所示。在一些实施例中，未使用界面层20。在特定实施例中，除了界面层20之外，还使用外延半导体层11或使用外延半导体层11代替界面层20。
可以通过ALD形成堆叠层。每层均可以是单原子层或多原子层(例如，两个或三个单原子层)。虽然图5C示出了四层HfO2-x层30C和四层XO2-y层30D，但层的数量不限于四个，并且其可以是两个、三个或五个或更多。
在氧化氛围(臭氧和/或氧气)中的退火操作之后，HfO2-x层30C和XO2-y层30D的堆叠层变成其中分散有HfO2:XO2的纳米晶体39的HfO2:XO2的单个非晶层，如图5D所示。在特定实施例中，X是Zr。
图6A至图6D示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。应该理解，可以在图6A至图6D所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与图1A至图5D描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
在图6A中，与图3A类似，在衬底10上形成界面层20，并且在界面层20上形成介电层30。在一些实施例中，衬底10包括与图4A类似的外延层11。在一些实施例中，介电层30包括由ALD形成的非晶HfO2。
之后，如图6B所示，在非晶HfO2层上方沉积金属层45，金属层45包含选自由Zr、Al、La、Y、Gd和Sr(元素X)组成的组的一种或多种金属元素。之后，如图6C所示，实施退火操作以将金属元素驱入至非晶HfO2层内以形成压缩应变HfO2:XO2层31。在一些实施例中，退火温度(衬底温度)在从约400℃至约800℃的范围内。可以在诸如O2的氧化气体中实施退火。
在一些实施例中，仅初始介电层30的一部分变成压缩应变层31，如图6D所示。在一些实施例中，初始介电层30可以是缺氧氧化铪(HfO2-x，其中，0<x≤0.8)。
图7A至图7D示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。应该理解，可以在图7A至图7D所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与图1A至图6D描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
在图7A中，与图3A类似，在衬底10上形成界面层20，并且在界面层20上形成介电层32。在一些实施例中，衬底10包括与图4A类似的外延层11。在一些实施例中，介电层32包括由ALD形成的非晶HfO2。
在该实施例中，介电层32是缺氧非晶氧化铪层，非晶氧化铪层包括通过ALD沉积在导电层(例如，沟道层)上方的选自由Zr、Al、La、Y、Gd和Sr(元素X)组成的组的一种或多种金属元素。缺氧氧化铪可以由HfO2-x表示，其中，0<x≤0.8。
之后，在含氧氛围(例如，O2)中实施退火操作以引起大于20％的晶格膨胀和/或压缩应变，如图7B所示。如图7C和图7D所示，重复该工艺，以形成铁电层33。随后，形成栅电极。
图8A和图8B示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。应该理解，可以在图8A和图8B所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与图1A至图7D描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
在图8A中，在外延层11上方形成包括柱状晶体的层36。在一些实施例中，在没有外延层11的情况下，包括柱状晶体的层36形成在衬底10上方。在一些实施例中，可以通过分子束外延(MBE)、金属有机CVD(MOCVD)、快速熔融生长和液相外延(LPE)或任何其它外延方法形成柱状晶体。通过外延生长，可以在Si或SiGe表面上形成例如HfO2:XO2的柱状晶体。之后，在包括柱状晶体的层36上方形成非晶层37，如图8B所示。
图8C和图8D示出了根据本发明的实施例的用于负电容结构的制造操作的各个阶段。在图8C中，在外延层11上方形成介电层30。在一些实施例中，在没有外延层11的情况下，介电层30形成在衬底10上方。然后，包括柱状晶体的层36形成在介电层30上方，如图8D所示。在一些实施例中，在层36上方形成额外的非晶氧化物层。
图9示出了根据本发明的实施例的成膜装置的示意图。
图9示出了集成膜沉积系统1500。该系统包括加载端口(加载锁定系统)1510和晶圆处理系统1520。提供通过晶圆处理系统1520进入的多个室1610至1670。在一些实施例中，提供铁电材料形成室(FE室)1620，其可以是MBE室、CVD室、ALD室、PVD室等。预处理室1610用于清洁晶圆(衬底)的表面，ALD室1630用于形成各个氧化物层，退火室1640用于热操作。可以在预处理室1610中或ALD室1630中形成晶种层。金属沉积室1650和1660用于形成金属层，诸如TiN、TaN、Ti、Ta、W、Zr、Al、La、Y、Gd、Sc或任何其它金属材料。此外，在一些实施例中，提供配备有例如X射线衍射(XRD)测量装置或任何其它测量工具的测量室1670。
通过使用图9中所示的系统1500，可以形成用于NCFET和/或常规FET的多层栅极结构。例如，对于常规FET，可以通过包括预处理室1610中的预处理和ALD室1630中HfO2的ALD沉积的操作来形成由例如HfO2制成的高k介电层，随后是室1640中的可选退火、室1650中的HfO2层上方的覆盖/阻挡层沉积以及室1660中的栅极金属沉积。对于NCFET，可以通过包括预处理室1610中的预处理和FE室1620中的铁电层沉积，随后是室1640中的可选退火、室1650中的HfO2层上方的覆盖/阻挡层沉积以及室1660中的栅极金属沉积来形成具有铁电层的栅极结构。在一些实施例中，在形成铁电层之后，在ALD室1630中形成额外的氧化物层。
此外，可以通过包括预处理室1610中的预处理、ALD室1630中的高k介电层沉积和室1660中的内部栅极形成以及FE室1620中的铁电层沉积，随后是室1640中的可选退火、室1650中的HfO2层上方的覆盖/阻挡层沉积以及室1660中的栅极金属沉积来形成具有内部栅极的NCFET(见图1C)的栅极结构。此外，对于在两个铁电层之间具有扩散阻挡层的NCFET的栅极结构，可以通过包括预处理室1610中的预处理、ALD室1630中的高k介电层沉积、ALD室1630中的扩散阻挡层沉积和室1620中的铁电层沉积，随后是室1640中的可选退火、室1650中的HfO2层上方的覆盖/阻挡层沉积以及室1660中的栅极金属沉积来形成。此外，对于具有扩散阻挡层和内部栅电极的NCFET的栅极结构，可以通过包括预处理室1610中的预处理、ALD室1630中的介电层沉积、ALD室1630中的扩散阻挡层沉积和室1660中的内部栅电极形成和室1620中的铁电层沉积，随后是室1640中的可选退火、室1650中的HfO2层上方的覆盖/阻挡层沉积以及室1660中的栅极金属沉积来形成。
在一些实施例中，HfXO的纳米晶体和/或柱状晶体由斜方晶相组成。在其它实施例中，HfXO晶体基本由斜方晶相形成。在这种情况下，斜方晶相占HfXO晶体的约0.1％或更多，并且其余相可以是非晶相、单片相、立方相和/或四方相。
图10A至图18C示出了根据本发明的实施例的用于NCFET的制造操作的各个阶段中的一个。应该理解，可以在图10A至图18C所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与图1A至图9描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
图10A示出了立体图，并且图10B是沿着X方向的截面图，图10A和图10B示出了根据本发明的实施例的制造操作的各个阶段的一个。如图10A和图10B所示，提供衬底200。在一些实施例中，衬底200由合适的元素半导体，诸如硅、金刚石或锗；合适的合金或化合物半导体，诸如IV族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化镓铟(GaInP))；等制成。此外，衬底200可以包括外延层(epi层)，该外延层可以是应变的以用于提高性能，和/或可以包括绝缘体上硅(SOI)结构。衬底200的上部可以是Si和SiGe的多层。
图11A示出了立体图，并且图11B是沿着X方向的截面图，图11A和图11B示出了根据本发明的实施例的制造操作的各个阶段的一个。如图11A和图11B所示，通过蚀刻衬底200形成鳍结构210并且形成隔离绝缘层220。可以通过任何合适的方法来图案化鳍结构210。例如，可以使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)来图案化鳍结构210。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建具有例如比使用单一直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。之后，去除牺牲层，并且之后可以使用剩余的间隔件或芯轴来图案化鳍结构210。在一些实施例中，鳍结构210的宽度在从约4.0nm至约10.0nm的范围内，并且鳍结构210的间距在从约10.0nm至约50.0nm的范围内。
之后，在鳍结构上方形成绝缘材料层220，从而嵌入鳍结构。绝缘材料层220可以由合适的介电材料制成，介电材料诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物、这些的组合等。在一些实施例中，通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺的工艺来形成绝缘材料层220，但是可以利用任何可接受的工艺。随后，使用例如蚀刻工艺、化学机械抛光(CMP)等来去除绝缘材料层220的在鳍结构210的顶面上方延伸的部分，如图11A和图11B所示。
图12A示出了立体图，并且图12B是沿着X方向的截面图，图12A和图12B示出了根据本发明的实施例的制造操作的各个阶段的一个。此外，如图12A和图12B所示，使绝缘材料层220凹进，使得鳍结构210的上部暴露。凹进的绝缘材料层220称为隔离绝缘层或浅沟槽隔离(STI)。在一些实施例中，从隔离绝缘层220的上表面测量的暴露的鳍结构210的高度在约30.0nm至约100.0nm的范围内。
图13A示出了立体图，并且图13B是沿着X方向的截面图，图13A和图13B示出了根据本发明的实施例的制造操作的各个阶段的一个。随后，在鳍结构210的上部上方形成伪栅极介电层215，如图13A和图13B所示。在一些实施例中，伪栅极介电层215是由CVD或ALD形成的氧化硅层。在一些实施例中，伪栅极介电层215的厚度在从约1.0nm至约10.0nm的范围内。
之后，在伪栅极介电层215上方形成多晶硅层230，并且进一步在多晶硅层上形成硬掩模层。通过合适的光刻和蚀刻操作将硬掩模层图案化成硬掩模图案235，如图14A至图14C所示。在一些实施例中，硬掩模图案235包括一个或多个绝缘材料层，绝缘材料诸如氧化硅和氮化硅。
图14A示出了立体图，图14B是沿着Y方向的截面图并且图14C是沿着X方向的截面图，图14A至图14C示出了根据本发明的实施例的制造操作的各个阶段的一个。通过使用硬掩模图案235作为蚀刻掩模，将多晶硅层图案化成伪栅电极230，如图14A至图14C所示。在一些实施例中，伪栅电极230的宽度在从约8.0nm至约20.0nm的范围内。
图15A示出了立体图，图15B是沿着Y方向的截面图并且图15C是沿着X方向的截面图，图15A至图15C示出了根据本发明的实施例的制造操作的各个阶段的一个。在伪栅电极230的相对侧面上形成侧壁间隔件240。侧壁间隔件240包括一个或多个绝缘材料层，绝缘材料诸如氧化硅、氮化硅和氮氧化硅。此外，在鳍结构210的源极/漏极区域上方形成源极/漏极外延层250。源极/漏极外延层250包括用于n型FET的SiP、SiAs、SiGeP、SiGeAs、GeP、GeAs和/或SiGeSn或其它合适的材料，并且包括用于p型FET的SiB、SiGa、SiGeB、SiGeGa、GeB、GeGa和/或SiGeSn或其它合适的材料。在一些实施例中，源极/漏极外延层250的厚度在从约3.0nm至约8.0nm的范围内。在一些实施例中，在源极/漏极外延层250上方形成诸如硅化物层的合金层。
图16A示出了立体图，图16B是沿着Y方向的截面图并且图16C是沿着X方向的截面图，图16A至图16C示出了根据本发明的实施例的制造操作的各个阶段的一个。随后，形成蚀刻停止层(ESL)245和层间介电层260，并且实施诸如CMP操作的平坦化操作以暴露伪栅电极230的上表面，如图16A至图16C所示。
在一些实施例中，ESL层245由诸如SiN和SiON的基于氮化硅的材料制成，并且层间介电层260由诸如SiO2或低k材料的基于氧化硅的材料制成。在一些实施例中，在形成层间介电层之后实施退火操作。
图17A示出了立体图，图17B是沿着Y方向的截面图并且图17C是沿着X方向的截面图，图17A至图17C示出了根据本发明的实施例的制造操作的各个阶段的一个。之后，通过使用干和/或湿蚀刻来去除伪栅电极230和伪栅极介电层215，从而形成栅极间隔265，如图17A至图17C所示。此外，在栅极间隔265中，形成如图17A至图17C所示的界面层271和介电层270。如上所述，界面层271由氧化硅制成，并且介电层270是由上述方法的一个形成的铁电层。之后，可以可选地形成覆盖层(未示出)，并且可以可选地实施退火操作。
图18A示出了立体图，图18B是沿着Y方向的截面图并且图18C是沿着X方向的截面图，图18A至图18C示出了根据本发明的实施例的制造操作的各个阶段的一个。如图18A至图18C所示，形成栅电极280。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成覆盖层和栅电极。在形成用于栅电极的导电材料之后，实施诸如CMP的平坦化操作以去除层间介电层260之上的多余的材料。
在形成栅极结构之后，实施进一步的CMOS工艺以形成各个部件，诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等。
图19至图29C示出了根据本发明的一些实施例的用于FET中的NC-FET的其它制造操作。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。应该理解，可以在图19至图29C所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与图1A至图18C描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
图19示出了通过去除伪栅电极和伪栅极介电层而形成栅极间隔390之后的示例性立体图。在图19中，用于NC-FET的结构和用于常规FET的结构彼此邻近设置，在它们之间间插入第一ILD层370。当然，用于NC-FET的结构和用于常规FET的结构可能没有必要彼此邻近设置。
在去除伪栅电极和伪栅极介电层之后，变成沟道的鳍结构320的上部324暴露在栅极间隔390中，而鳍结构320的下部322嵌入在隔离绝缘层330内。在一些实施例中，在鳍结构320的下部322上形成第一鳍衬垫层326，并且在第一鳍衬垫层326上形成第二鳍衬垫层328。在一些实施例中，每个衬垫层均具有介于约1.0nm和约20.0nm之间的厚度。在一些实施例中，第一鳍衬垫层326包括氧化硅并且具有介于约0.5nm和约5.0nm之间的厚度，并且第二鳍衬垫层328包括氮化硅并且具有介于约0.5nm和约5.0nm之间的厚度。可以通过诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)或原子层沉积(ALD)的一种或多种工艺来沉积衬垫层，但是可以利用任何可接受的工艺。
在去除伪栅电极和伪栅极介电层之后，在鳍结构的上部324(沟道)、包括ILD层370的绝缘结构的侧面、侧壁间隔件348和介电层372上方共形地形成栅极介电层400，如图20所示。图20是对应图19的线Y1-Y1的截面图。也通过离子注入和/或外延生长方法在ILD层370之下形成源极/漏极区域360。
在一些实施例中，栅极介电层400包括一个或多个高k介电层(例如，具有大于3.9的介电常数)。例如，一个或多个栅极介电层可以包括Hf、Al、Zr的金属氧化物或硅酸盐、它们的组合的一层或多层以及它们的多个层。其它合适的材料包括金属氧化物、金属合金氧化物以及它们的组合的形式的La、Mg、Ba、Ti、Pb、Zr。示例性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、GeO2、ZrO2、HfZrO2、Ga2O3、Gd2O3、TaSiO2、TiO2、HfSiON、YGexOy、YSixOy和LaAlO3等。栅极介电层400的形成方法包括分子束沉积(MBD)、ALD、PVD等。在一些实施例中，栅极介电层400具有约0.5nm至约5.0nm的厚度。
在一些实施例中，可以在形成栅极介电层400之前在沟道324上方形成界面层(未示出)，并且在界面层上方形成栅极介电层400。界面层有助于缓冲随后形成的高k介电层与下面的半导体材料。在一些实施例中，界面层是可以通过化学反应形成的化学氧化硅。例如，可以使用去离子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其它方法形成化学氧化硅。其它实施例可以利用用于界面层的不同材料或工艺。在实施例中，界面层具有约0.2nm至约1.0nm的厚度。
随后，在栅极介电层400上形成功函调整金属(WFM)层410，如图21所示。
WFM层410由一个或多个导电材料层制成，导电材料层诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或这些材料的两种或多种的多层。对于n沟道FinFET，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种作为功函调整层，并且对于p沟道FinFET，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种作为功函调整层。
可以针对FET的类型(p或n)和操作电压来选择WFM层410的厚度和材料。当WFM层410的厚度相对于栅极间隔390的高宽比较小时，WFM层410可以共形地形成在其上形成栅极介电层400的栅极间隔390的底部和侧面上，从而使得栅极间隔390未用WFM层410填充，如图21所示。当WFM层410的厚度相对于栅极间隔390的高宽比较大时，WFM层410填充其上形成栅极介电层400的栅极间隔390。
之后，在WFM层410上方形成用于NC-FET的第一栅电极(内部栅极)和用于常规FET的金属栅电极的第一导电层415，如图22A和图22B所示。图22B是对应于图22A的线Y1-Y1的截面图。第一导电层415填充栅极间隔390，并且可以形成在绝缘结构上方。
用于第一导电层415的导电材料包括选自由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt、Zr、TiN、WN、TaN、Ru、诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni、WNx、TiNx、MoNx、TaNx和TaSixNy的合金的组的一种或多种材料。在一个实施例中，W用作第一导电层415。在一些实施例中，可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成第一导电层415。
随后，实施诸如CMP的平坦化工艺以去除过量的材料，如图23所示。通过该操作，形成用于常规FET的金属栅极结构(除了栅极覆盖绝缘层之外)。
之后，如图24A所示，用于常规FET的结构由掩模层395覆盖，并且通过使用蚀刻操作使用于NC-FET的第一导电层415、WFM层410和栅极介电层400凹进，从而形成如图24A和图24B所示的凹进的栅极间隔392。图24B是对应于图24A的线Y1-Y1的截面图。掩模层395可以是光刻胶图案或硬掩模图案。
在一些实施例中，剩余第一导电层415的距离沟道324的高度H11在从约5.0nm至约50.0nm的范围内。在特定实施例中，由于不同的蚀刻速率，蚀刻WFM层410比第一导电层415多，并且剩余的第一导电层415从WFM层410突出。在特定实施例中，未蚀刻栅极介电层400。在凹进蚀刻之后，去除掩模层395。
之后，如图25A和图25B所示，在凹进的栅极间隔392中依次形成介电层420、导电衬垫层425和第二导电层430。图25B是对应于图25A的线Y1-Y1的截面图。
可以通过上述方法的一个形成介电层420。在一些实施例中，介电层420的厚度在从约1.0nm至约20.0nm的范围内。如图25B所示，在一些实施例中，共形地形成介电层420。
导电衬垫层425是用于第二导电层的覆盖层或粘合层，并且由例如Ti、Ta、TiN和/或TaN制成。在一些实施例中，导电衬垫层425的厚度在从约0.5nm至约10.0nm的范围内，并且可以通过诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成。如图25B所示，在一些实施例中，共形地形成导电衬垫层425。
第二导电层430由与第一导电层415相同或类似的材料制成，并且可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成。在一个实施例中，W用作第二导电层430。
在第二导电层430之后，实施退火操作，从而将介电层的结构转变为铁电晶体的结构，例如，显示铁电性的斜方晶结构。在一些实施例中，退火操作包括在介于约400℃至约900℃之间的温度下实施的快速热退火(RTA)。
随后，实施诸如CMP的平坦化工艺以去除过量的材料，如图26A和图26B所示。图26B是对应于图26A的线Y1-Y1的截面图。通过该操作，暴露侧壁间隔件348、ESL层362和介电层372的上部。通过平坦化操作去除形成在常规FET区域中的铁电层420和导电衬垫层425。
之后，实施凹进蚀刻操作，从而减小用于NC-FET的栅极结构的高度和用于常规FET的栅极结构的高度，并且形成凹进的第二栅极间隔394，如图27A和图27B所示。
此外，如图28A和图28B所示，在凹进蚀刻操作之后，在凹进的第二栅极间隔394中形成栅极覆盖层440，以在随后的工艺期间保护栅电极。在一些实施例中，栅极覆盖层440包括SiO2、SiCN、SiON、SiN、Al2O3、La2O3、SiN、它们的组合等，但是也可以使用其它合适的介电膜。可以使用例如CVD、PVD、旋涂玻璃等来形成栅极覆盖层440。可以使用其它合适的工艺步骤。可以实施诸如CMP的平坦化工艺以去除过量的材料。在一些实施例中，在平坦化工艺期间，也去除了介电层372，如图28A和图28B所示。在一些实施例中，平坦化工艺之后的栅极覆盖层440的厚度在从约5.0nm至约50.0nm的范围内。
图29A示出了根据本发明的一些实施例的沿着X方向的半导体器件的示例性截面图。图29B示出了根据本发明的一些实施例的沿着Y方向的NC-FET部分的示例性截面图，并且图29C示出了根据本发明的一些实施例的沿着Y方向的常规FET部分的示例性截面图。
如图29A所示，NC-FET部分包括由第二导电层430、导电衬垫层425、铁电层420和第一导电层415形成的MIM结构，以及由第一导电层415、WFM层410、栅极介电层400和沟道324形成的MOS结构，而常规FET部分仅包括MOS结构。
在NC-FET部分中，MIM结构的上表面基本是平坦的，如图29B所示。换句话说，栅极覆盖绝缘层440的底部基本是平坦的，这意味着该变化小于1.0nm。
在一些实施例中，沟道(鳍结构的上部)324之上的WFM层410的厚度H21根据NC-FET的类型(导电类型和/或操作电压)而变化，并且在从约0.5nm至约20.0nm的范围内。在一些实施例中，沟道324之上的第一导电层415的厚度H22在从约5.0nm至约50.0nm的范围内。在一些实施例中，第一导电层(内部栅极)415之上的铁电层420的厚度H23在从约2.0nm至约20.0nm的范围内。在一些实施例中，第一导电层(内部栅极)415之上的导电衬垫层425的厚度H24在从约0.5nm至约10.0nm的范围内。在一些实施例中，沟道324之上的第二导电层430的厚度H25在从约5.0nm至约50.0nm的范围内。在特定实施例中，H22等于或大于H25，并且在其它实施例中，H22小于H25。
在一些实施例中，在常规FET部分中，沟道(鳍结构的上部)324之上的金属栅极(第一导电层415和WFM层410)的高度H26在从约10.0nm至约110.0nm的范围内。
如图29B和图29C所示，栅极介电层400和WFM层410在Y方向截面中具有“U形”，该U形具有的薄的中心部分和厚的侧壁部分，并且如图29A所示，在X方向截面中，栅极介电层400和WFM层410在邻近的沟道324之间和/或在侧壁间隔件348和沟道324之间具有“U形”。
此外，如图29B所示，铁电层420、导电衬垫层425和第二导电层430在Y方向截面中具有“U形”，如图29A所示，在X方向截面中，铁电层420、导电衬垫层425和第二导电层430在侧壁间隔件348之间具有“U形”，但是图29A仅示出了U形的一个端部。
在形成与用于NC-FET的第二导电层430以及用于常规FET的第一导电层415直接接触的栅极覆盖层440之后，实施进一步的CMOS工艺以形成各个部件，诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等。
应该理解，不是所有的优势都必需在此处讨论，没有特定的优势对于所有实施例或实例都是需要的，并且其它实施例或实例可以提供不同的优势。
例如，在本发明中，因为铁电层在非晶基质中包含结晶相，所以可以最大化应变效应并且稳定铁电性质。此外，可以提高NC-FET的操作性能。
根据本发明的方面，在制造负电容结构的方法中，在设置在衬底上方的第一导电层上方形成铁电介电层。在铁电介电层上方形成第二导电层。铁电介电层包括非晶层和晶体。在以上和以下一个或多个实施例中，非晶层和晶体由包括HfO2和金属元素的氧化物的相同材料制成，其中，金属元素选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种。在以上和以下一个或多个实施例中，在从100℃至300℃的范围内的衬底温度下通过原子层沉积(ALD)方法形成介电层。在以上和以下一个或多个实施例中，在通过ALD方法形成介电层之后，实施退火操作。在以上和以下一个或多个实施例中，晶体是分散在非晶层中的纳米晶体。在以上和以下一个或多个实施例中，纳米晶体的平均尺寸在从0.5nm至5.0nm的范围内。在以上和以下一个或多个实施例中，晶体具有沿着膜堆叠件方向延伸并且嵌入在非晶层内的柱状形状。在以上和以下一个或多个实施例中，柱状形状的平均直径在从0.5nm至5.0nm的范围内。在以上和以下一个或多个实施例中，柱状形状的平均长度在从1.0nm至5.0nm的范围内。在以上和以下一个或多个实施例中，具有柱状形状的晶体位于更靠近第一导电层的位置，从而使得铁电层中的晶体的密度在更靠近第一导电层的区域中比在更靠近第二导电层的区域中更大。在以上和以下一个或多个实施例中，铁电介电层通过以下方法形成。在第一导电层上方形成具有柱状形状的晶体，在具有柱状形状的晶体上方形成非晶层。在以上和以下一个或多个实施例中，具有柱状形状的晶体位于更靠近第二导电层的位置，从而使得铁电层中的晶体的密度在更靠近第二导电层的区域中比在更靠近第一导电层的区域中更大。在以上和以下一个或多个实施例中，铁电介电层通过以下方法形成。在第一导电层上方形成第一非晶层。在第一非晶层上方形成具有柱状形状的晶体。在形成具有柱状形状的晶体之后形成第二非晶层。
根据本发明的另一方面，在制造负电容结构的方法中，在设置在衬底上方的第一导电层上方形成铁电介电层。在铁电介电层上方形成第二导电层。铁电介电层通过以下方法形成。在第一导电层上方形成非晶氧化物层。在非晶氧化物层上方形成金属层。退火衬底，使得金属层的金属元素扩散至非晶层内。在以上和以下一个或多个实施例中，非晶层和非晶氧化物层包括HfO2，并且金属元素包括选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种。在以上和以下一个或多个实施例中，在从300至600℃的范围内的衬底温度下实施退火。
根据本发明的另一方面，在制造负电容结构的方法中，在设置在衬底上方的第一导电层上方形成介电层。在介电层上方形成第二导电层。铁电介电层通过以下方法形成。在第一导电层上方形成非晶氧化物层。非晶氧化物层是缺氧氧化物。非晶氧化物层在含氧氛围中退火。在以上和以下一个或多个实施例中，非晶氧化物层包括HfO2-x，其中，0<x≤0.8，并且还包含选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种。在以上和以下一个或多个实施例中，在从400至800℃的范围内的衬底温度下实施退火。在以上和以下一个或多个实施例中，第一导电层包括SiGe。
根据本发明的另一方面，在制造负电容场效应晶体管(NC-FET)的方法中，在介电层上方形成铁电介电层，并且在铁电介电层上方形成栅电极层。铁电介电层包括非晶层和晶体。
根据本发明的一个方面，负电容结构包括第一导电层、设置在第一导电层上方的铁电介电层以及设置在铁电介电层上方的第二导电层。铁电介电层包括非晶层和晶体。在以上和以下一个或多个实施例中，非晶层和晶体由包括HfO2和金属元素的氧化物的相同材料制成，其中，金属元素选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种。在以上和以下一个或多个实施例中，晶体是分散在非晶层中的纳米晶体。在以上和以下一个或多个实施例中，纳米晶体的平均尺寸在从0.5nm至5.0nm的范围内。在以上和以下一个或多个实施例中，晶体具有沿着膜堆叠件方向延伸并且嵌入在非晶层内的柱状形状。在以上和以下一个或多个实施例中，柱状形状的平均直径在从0.5nm至5.0nm的范围内。在以上和以下一个或多个实施例中，柱状形状的平均长度在从1.0nm至5.0nm的范围内。在以上和以下一个或多个实施例中，具有柱状形状的晶体位于更靠近第一导电层的位置，从而使得铁电层中的晶体的密度在更靠近第一导电层的区域中比在更靠近第二导电层的区域中更大。在以上和以下一个或多个实施例中，具有柱状形状的晶体位于更靠近第二导电层的位置，从而使得铁电层中的晶体的密度在更靠近第二导电层的区域中比在更靠近第一导电层的区域中更大。在以上和以下一个或多个实施例中，非晶层和晶体由HfZrO2制成。
根据本发明的另一方面，负电容场效应晶体管(NC-FET)包括由半导体制成的沟道层、设置在沟道层上方的铁电介电层以及设置在铁电介电层上方的栅电极层。铁电介电层包括非晶层和晶体。在以上和以下一个或多个实施例中，非晶层和晶体由包括HfO2和金属元素的氧化物的相同材料制成，其中，金属元素选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种。在以上和以下一个或多个实施例中，晶体是分散在非晶层中的纳米晶体。在以上和以下一个或多个实施例中，晶体具有沿着膜堆叠件方向延伸并且嵌入在非晶层内的柱状形状。在以上和以下一个或多个实施例中，具有柱状形状的晶体位于更靠近沟道层的位置，从而使得铁电层中的晶体的密度在更靠近沟道层的区域中比在更靠近栅电极层的区域中更大。在以上和以下一个或多个实施例中，具有柱状形状的晶体位于更靠近栅电极层的位置，从而使得铁电层中的晶体的密度在更靠近栅电极层的区域中比在更靠近沟道层的区域中更大。在以上和以下一个或多个实施例中，沟道层包括SiGe。在以上和以下一个或多个实施例中，栅电极层包括设置在铁电介电层上的第一导电层，并且第一导电层由掺杂有一种或多种元素的TiN或TiN制成。在以上和以下一个或多个实施例中，栅电极层还包括设置在第一导电层上的第二导电层，并且第二导电层由TaN制成。
根据本发明的另一方面，负电容场效应晶体管(NC-FET)包括由半导体制成的沟道层、设置在沟道层上方的第一介电层、设置在第一介电层上方的第一导电层、设置在第一导电层上方的第二介电层以及设置在第二介电层上方的栅电极层。第二介电层包括铪和金属元素X的压缩应变氧化物，其中，X选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种。
根据本发明的一些实施例，提供了一种制造负电容结构的方法，所述方法包括：在设置在衬底上方的第一导电层上方形成铁电介电层；以及在所述铁电介电层上方形成第二导电层，其中，所述铁电介电层包括非晶层和晶体。
在上述方法中，所述非晶层和所述晶体由包括HfO2和金属元素的氧化物的相同材料制成，其中，所述金属元素选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种。
在上述方法中，在从100℃至300℃的范围内的衬底温度下通过原子层沉积(ALD)方法形成介电层。
在上述方法中，在通过原子层沉积方法形成所述介电层之后，实施退火操作形成所述铁电介电层。
在上述方法中，所述晶体是分散在非晶层中的纳米晶体。
在上述方法中，所述纳米晶体的平均尺寸在从0.5nm至5.0nm的范围内。
在上述方法中，所述晶体具有沿着膜堆叠件方向延伸的柱状形状并且嵌入在所述非晶层内。
在上述方法中，所述柱状形状的平均直径在从0.5nm至5.0nm的范围内。
在上述方法中，所述柱状形状的平均长度在从1.0nm至5.0nm的范围内。
在上述方法中，具有柱状形状的所述晶体位于更靠近所述第一导电层的位置，从而使得所述铁电层中的所述晶体的密度在更靠近所述第一导电层的区域中比在更靠近所述第二导电层的区域中更大。
在上述方法中，所述铁电介电层通过以下方法形成：在所述第一导电层上方形成具有柱状形状的所述晶体；以及在具有柱状形状的所述晶体上方形成所述非晶层。
在上述方法中，具有柱状形状的所述晶体位于更靠近所述第二导电层的位置，从而使得所述铁电层中的所述晶体的密度在更靠近所述第二导电层的区域中比在更靠近所述第一导电层的区域中更大。
在上述方法中，所述铁电介电层通过以下方法形成：在所述第一导电层上方形成第一非晶层；在所述第一非晶层上方形成具有柱状形状的所述晶体；以及在形成具有柱状形状的所述晶体之后形成第二非晶层。
根据本发明的另一些实施例，还提供了一种制造负电容结构的方法，所述方法包括：在设置在衬底上方的第一导电层上方形成铁电介电层；以及在所述铁电介电层上方形成第二导电层，其中，所述铁电介电层通过以下方法形成：在所述第一导电层上方形成非晶氧化物层；在所述非晶氧化物层上方形成金属层；以及退火所述衬底，使得所述金属层的金属元素扩散至非晶层内。
在上述方法中，所述非晶层和所述非晶氧化物层包括HfO2，并且所述金属元素包括选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种。
在上述方法中，在从300至600℃的范围内的衬底温度下实施所述退火。
根据本发明的又一些实施例，还提供了一种负电容结构，包括：第一导电层；铁电介电层，设置在所述第一导电层上方；以及第二导电层，设置在所述铁电介电层上方，其中，所述铁电介电层包括非晶层和晶体。
在上述负电容结构中，所述非晶层和所述晶体由包括HfO2和金属元素的氧化物的相同材料制成，其中，所述金属元素选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种。
在上述负电容结构中，所述晶体是分散在所述非晶层中的纳米晶体。
在上述负电容结构中，所述晶体具有沿着膜堆叠件方向延伸的柱状形状并且嵌入在所述非晶层内。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造负电容结构的方法，所述方法包括：
在设置在衬底上方的第一导电层上方形成铁电介电层；以及
在所述铁电介电层上方形成第二导电层，
其中，所述铁电介电层包括非晶层和晶体。
2.根据权利要求1所述的方法，其中，所述非晶层和所述晶体由包括HfO2和金属元素的氧化物的相同材料制成，其中，所述金属元素选自由Zr、Al、La、Y、Gd和Sr组成的组的一种或多种。
3.根据权利要求1所述的方法，其中，在从100℃至300℃的范围内的衬底温度下通过原子层沉积(ALD)方法形成铁电介电层。
4.根据权利要求3所述的方法，其中，在通过原子层沉积方法形成所述铁电介电层之后，实施退火操作。
5.根据权利要求1所述的方法，其中，所述晶体是分散在非晶层中的纳米晶体。
6.根据权利要求5所述的方法，其中，所述纳米晶体的平均尺寸在从0.5nm至5nm的范围内。
7.根据权利要求1所述的方法，其中，所述晶体具有沿着膜堆叠件方向延伸的柱状形状并且嵌入在所述非晶层内。
8.根据权利要求7所述的方法，其中，所述柱状形状的平均直径在从0.5nm至5nm的范围内。
9.一种制造负电容结构的方法，所述方法包括：
在设置在衬底上方的第一导电层上方形成铁电介电层；以及
在所述铁电介电层上方形成第二导电层，
其中，所述铁电介电层通过以下方法形成：
在所述第一导电层上方形成非晶氧化物层；
在所述非晶氧化物层上方形成金属层；以及
退火所述衬底，使得所述金属层的金属元素扩散至非晶层内。
10.一种负电容结构，包括：
第一导电层；
铁电介电层，设置在所述第一导电层上方；以及
第二导电层，设置在所述铁电介电层上方，
其中，所述铁电介电层包括非晶层和晶体。
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