TWI773307B - 記憶體電路及寫入方法 - Google Patents

記憶體電路及寫入方法 Download PDF

Info

Publication number
TWI773307B
TWI773307B TW110116787A TW110116787A TWI773307B TW I773307 B TWI773307 B TW I773307B TW 110116787 A TW110116787 A TW 110116787A TW 110116787 A TW110116787 A TW 110116787A TW I773307 B TWI773307 B TW I773307B
Authority
TW
Taiwan
Prior art keywords
write operation
magnitude
gate
volts
memory
Prior art date
Application number
TW110116787A
Other languages
English (en)
Other versions
TW202211224A (zh
Inventor
魏煥昇
沈澤民
志強 吳
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/198,790 external-priority patent/US11508427B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202211224A publication Critical patent/TW202211224A/zh
Application granted granted Critical
Publication of TWI773307B publication Critical patent/TWI773307B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1441—Ferroelectric RAM [FeRAM or FRAM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本揭露提供一種記憶體電路，包含：記憶體陣列，其包含多個記憶胞，每一記憶胞包含：閘極結構，包含鐵電層；以及通道層，與閘極結構相鄰，通道層包含金屬氧化物材料。驅動電路經組態以將閘極電壓輸出至記憶胞的閘極結構，閘極電壓在第一寫入操作中具有正極性及第一量值且在第二寫入操作中具有負極性及第二量值，且驅動電路經組態以將第二量值控制為大於第一量值。

Description

記憶體電路及寫入方法
本發明的實施例是有關於一種半導體技術，且特別是有關於一種記憶體電路及寫入方法。
在一些應用中，積體電路(integrated circuit；IC)包含記憶體電路，其將資料儲存於非揮發性記憶體(non-volatile memory；NVM)，在NVM中的資料在IC斷電時不會丟失。NVM胞的類型包含三端元件，其中閘極與兩個源極/汲極(source/drain；S/D)端中的每一者之間的介電層具有能夠響應於所施加電壓而更改的一或多個性質，以使得可偵測的性質變化用於表示儲存邏輯狀態。在一些情況下，介電層包含鐵電材料，且此元件稱為鐵電隨機存取記憶(ferroelectric random-access memory；FRAM或FeRAM)胞。在一些情況下，NVM胞的導電通道包含高電子遷移率材料，例如金屬氧化物，諸如銦鎵鋅氧化物(indium gallium zinc oxide；IGZO)。
本揭露提供一種記憶體電路，包括記憶體陣列及驅動電路。記憶體陣列包括多個記憶胞，所述多個記憶胞中的每一記憶胞包括閘極結構及通道層。閘極結構包括鐵電層。通道層與所述閘極結構相鄰，所述通道層包括金屬氧化物材料。驅動電路經組態以將閘極電壓輸出至所述多個記憶胞中的記憶胞的所述閘極結構。所述閘極電壓在第一寫入操作中具有正極性及第一量值，所述閘極電壓在第二寫入操作中具有負極性及第二量值，且所述驅動電路經組態以將所述第二量值控制為大於所述第一量值。
本揭露提供一種將資料寫入至記憶胞的方法，所述方法包括：藉由將閘極電壓施加至閘極結構的鐵電層且將接地電壓位準施加至包括金屬氧化物材料的通道層來對所述記憶胞進行第一寫入操作，所述閘極電壓具有正極性及第一量值；以及藉由將所述閘極電壓施加至所述鐵電層且將所述接地電壓位準施加至所述通道層來對所述記憶胞進行第二寫入操作，所述閘極電壓具有負極性及大於所述第一量值的第二量值。
本揭露提供一種記憶體電路，包括控制電路、多個記憶胞、字元線驅動器、讀取/寫入(R/W)介面。所述多個記憶胞中的每一記憶胞包括閘極端、源極端及汲極端。閘極端耦接至包括鐵電層的閘極結構。源極端及汲極端耦接至與所述閘極結構相鄰的通道層，所述通道層包括銦鎵鋅氧化物(IGZO)。字元線驅動器耦接至所述多個記憶胞中的所述記憶胞的所述閘極端。讀取/寫入(R/W)介面耦接至所述多個記憶胞中的所述記憶胞的所述源極端及所述汲極端。所述控制電路經組態以針對所述多個記憶胞中的 選定記憶胞進行以下操作：藉由使所述R/W介面將所述源極端及所述汲極端中的每一者接地且使所述字元線驅動器將閘極電壓輸出至具有正極性及第一量值的所述閘極端來進行第一寫入操作，以及藉由使所述R/W介面將所述源極端及所述汲極端中的每一者接地且使所述字元線驅動器將所述閘極電壓輸出至具有負極性及大於所述第一量值的第二量值的所述閘極端來進行第二寫入操作。
100:記憶體電路
110:記憶體陣列
112:記憶胞
112C:通道層
112D:汲極接點
112E:電場
112FE:鐵電層
112GC,112WF:導電層
112GE:閘極電極
112GS:閘極結構
112S:源極接點
120:字元線驅動器
130:R/W介面
132:感測放大器
140:控制電路
142:硬體處理器
144:非暫時性電腦可讀儲存媒體
400:方法
410,420,430,440:操作
BL1,...,BLN,BLx:位元線
CTRL:控制訊號
CTRLB:控制訊號匯流排
D:電荷密度值
D0:零電荷密度值
DT:汲極端
E:電場值
E0:零電場值
GT:閘極端
Id:通道電流
Idth:電流位準
L1,L2:曲線
M1:第一量值
M2:第二量值
SL1,...,SLN,SLx:選擇線
ST:源極端
t1,t2:時間
V1,V2:電壓位準
VB1,...,VBN,VBx,VS1,...,VSN,VSx,VW1,...,VWM,VWx:電壓
VGx,Vgx:閘極電壓
Vth1,Vth2:臨限電壓位準
VW0,...,VW5:字元線電壓
WL1,...,WLM,WLx:字元線
當結合隨附圖式閱讀時，自以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見而任意地增大或減少各種特徵的尺寸。
圖1A為根據一些實施例的記憶體電路的圖式。
圖1B為根據一些實施例的記憶胞的圖式。
圖2A及圖2B描繪根據一些實施例的記憶體電路操作參數。
圖3A及圖3B描繪根據一些實施例的記憶胞操作參數。
圖4為根據一些實施例的將資料寫入至記憶胞的方法的流程圖。
以下揭露內容提供用於實施所提供的主題的不同特徵的 許多不同實施例或實例。下文描述組件、值、操作、材料、配置或類似者的具體實例是為了簡化本揭露。當然，此等具體實例僅為實例且不意欲為限制性的。涵蓋其他組件、值、操作、材料、配置或類似者。舉例而言，在以下描述中，在第二特徵上方或第二特徵上形成第一特徵可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了便於描述，可在本文中使用諸如「在......之下(beneath)」、「在......下方(below)」、「下部(lower)」、「在......上方(above)」、「上部(upper)」以及類似術語的空間相對術語來描述如圖中所示出的一個部件或特徵與另一部件或特徵的關係。除圖中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
在各種實施例中，記憶體電路及寫入方法包含藉由使用第一寫入操作(其中閘極電壓具有正極性及第一量值)及第二寫入操作(其中閘極電壓具有負極性及大於第一量值的第二量值)來對包含金屬氧化物通道的FeRAM胞進行不對稱地程式化。與使用具有相反極性及相等量值的閘極電壓來程式化包含金屬氧化物 通道的FeRAM胞的對稱途徑相比，所述記憶體電路及寫入方法能夠基於臨限電壓差來達到更高臨限電壓及增大的記憶窗口。與在使用具有相反極性及相等量值的閘極電壓來程式化包含金屬氧化物通道的FeRAM胞的一些途徑中使用的大致1電子伏特(electron-volt；eV)相比，記憶體電路及寫入方法藉此使得能夠進行小於0.5電子伏特的閘極電極功函數調整。
圖1A是根據一些實施例的記憶體電路100的圖式，且圖1B是根據一些實施例的記憶胞112的圖式。出於說明的目的簡化記憶體電路100及記憶胞112中的每一者。在各種實施例中，記憶體電路100或記憶胞112中的一者或兩者包含除圖1A及圖1B中所描繪的部件之外的各種部件，或以其他方式經配置以便能夠進行下文所論述的操作。圖1B描繪記憶胞112的橫截面且包含X方向及Z方向。
記憶體電路100包含耦接至字元線驅動器120及讀取/寫入(read/write；R/W)介面130的記憶體陣列110及經由控制訊號匯流排CTRLB耦接至字元線驅動器120及R/W介面130的控制電路140。記憶體電路100經組態以能夠執行方法(例如下文關於圖4所論述的方法400)中的一些或全部，其中資料寫入至記憶胞112的一或多個例項，如下文所論述。
兩個或大於兩個電路部件被視為基於一或多個直接訊號連接及/或在兩個或大於兩個電路部件之間包含一或多個邏輯元件(例如反相器或邏輯閘)的一或多個間接訊號連接來耦接。在一些實施例中，兩個或大於兩個耦接的電路部件之間的訊號通信能夠 藉由一或多個邏輯元件進行修改，例如反相或藉由一或多個邏輯元件使得所述訊號通信為可調節的。
記憶體陣列110包含以行及列(未標記)配置的記憶胞112，且每一記憶胞112耦接至字元線WL1至字元線WLM中的一者(在圖1B中指定為字元線WLx)、位元線BL1至位元線BLN中的一者(在圖1B中指定為位元線BLx)以及選擇線SL1至選擇線SLN中的一者(在圖1B中指定為選擇線SLx)。在一些實施例中，記憶體陣列110包含數量在64至1024範圍內的列。在一些實施例中，記憶體陣列110包含數量在128至512範圍內的列。在一些實施例中，記憶體陣列110包含數量在8至256範圍內的行。在一些實施例中，記憶體陣列110包含數量在36至96範圍內的行。
在圖1A中所描繪的實施例中，記憶體陣列110包含沿著各別列尺寸及行尺寸配置的列及行(未標記)。在一些實施例中，記憶體陣列110具有三維(three-dimensional；3D)配置，亦稱為堆疊配置，其包含垂直於圖1A中所描繪的單層的列尺寸及行尺寸而配置的一或多個陣列層(未繪示)，以使得記憶體陣列110包含除圖1A中所描繪的列及行之外的列及行。
如圖1A及圖1B中所描繪，記憶胞112為三端元件，包含耦接至字元線WL1至字元線WLM中的一者(字元線WLx)的閘極端GT、耦接至位元線BL1至位元線BLN中的一者(位元線BLx)的源極端ST以及耦接至選擇線SL1至選擇線SLN中的一者(選擇線SLx)的汲極端DT。圖1A及圖1B中所描繪的記憶胞 112、字元線WL1至字元線WLM、位元線BL1至位元線BLN以及選擇線SL1至選擇線SLN的配置是出於說明的目的提供的非限制性實例。在各種實施例中，記憶體陣列110包含除圖1A及圖1B中所描繪的配置以外的配置，例如耦接至選擇線SL1至選擇線SLN的源極端ST及耦接至位元線BL1至位元線BLN的汲極端DT，且藉此能夠實現下文所論述的益處。
記憶胞112包含耦接至閘極端GT的閘極結構112GS、耦接至源極端ST的源極接點112S以及耦接至汲極端DT的汲極接點112D。通道層112C在X方向上在源極接點112S與汲極接點112D之間延伸，且在源極接點112S及汲極接點112D上方延伸且與源極接點112S及汲極接點112D中的每一者相鄰地延伸，且定位於閘極結構112GS下方且與其相鄰。圖1B中所描繪的配置及空間關係是出於說明的目的提供的非限制性實例。在各種實施例中，記憶胞112包含除圖1B描繪的配置及/或空間關係以外的配置及/或空間關係，且藉此能夠實現下文所論述的益處。
閘極結構112GS包含耦接至閘極端GT的閘極電極112GE及與閘極電極112GE相鄰的鐵電層112FE，所述閘極電極112GE包含導電層112GC及導電層112WF。在一些實施例中，閘極結構112GS包含一或多個介電層(未繪示)，所述介電層包含在閘極電極112GE與鐵電層112FE之間及/或在鐵電層112FE與通道層112C之間的一或多種介電材料，例如SiO2及/或一或多種高k(high-k)介電材料。
導電層112GC包含一或多種導電材料，且藉此經組態以 在操作中自閘極端GT接收電壓VWx(圖1A中所描繪的電壓VW1至電壓VWM中的一者)，且儲存並分佈能夠在鐵電層112FE上部分地建立電場112E的對應電荷。在各種實施例中，導電材料包含多晶矽(聚)、鋁(Al)、鎢(W)、銅(Cu)、鈷(Co)及/或其他適合的材料。
在一些實施例中，導電層112WF包含一或多種n型功函數材料且藉此經組態以與不包含導電層112WF的等效閘極電極的功函數相比將閘極電極的功函數增大目標值。在各種實施例中，n型功函數材料包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr或其他適合的n型功函數材料中的一或多者。
在一些實施例中，導電層112WF經組態以將閘極電極功函數增大目標值，此目標值小於0.5電子伏特。在一些實施例中，導電層112WF經組態以將閘極電極功函數增大目標值，此目標值在0.1電子伏特至0.2電子伏特範圍內。在一些實施例中，閘極結構112GS不包含導電層112WF，且閘極電極112GE等效於導電層112GC。
鐵電層112FE包含一或多種鐵電材料且藉此經組態以包含具有可響應於電場112E而控制的定向的電偶極，所述偶極定向可用以儲存邏輯高及邏輯低位準，如下文所論述。在各種實施例中，一或多種鐵電材料包含鋯鈦酸鉛(lead zirconate titanate；PZT)、氧化鉿(hafnium oxide；HfO2)、氧化鉿鋯(hafnium zirconium oxide；HZO)或其他適合的鐵電材料。
通道層112C包含n型半導電金屬氧化物材料，諸如 IGZO、氧化鋅或另一適合的高電子遷移率材料。源極接點112S及汲極接點112D中的每一者定位於通道層112C下方且與其相鄰，且包含一或多種導電材料。
在一些實施例中，記憶胞112定位於半導體元件的內連線結構(例如後段製程(back end of line；BEOL)結構)中，且導電層112GC、源極接點112S或汲極接點112D中的一或多者包含對應於內連線結構的一或多個導電區段。
源極接點112S藉此經組態以在操作中自源極端ST接收電壓VBx(圖1A中所描繪的電壓VB1至電壓VBN中的一者),且汲極接點112D藉此經組態以自汲極端DT接收電壓VSx(圖1A中所描繪的電壓VS1至電壓VSN中的一者)。源極接點112S及汲極接點112D藉此經組態以響應於電壓VBx及電壓VSx，使通道112C偏置以便部分地建立電場112E。
藉由上文所論述的組態，記憶胞112能夠響應於在閘極端GT處接收到的電壓VWx、在源極端ST處接收到的電壓VBx以及在汲極端DT處接收到的電壓VSx而在鐵電層112FE中建立具有圖1B中所描繪的定向的電場112E。記憶胞112藉此經組態以進一步能夠基於第一寫入操作及第二寫入操作來作為具有表示所儲存邏輯位準的臨限電壓位準的電晶體進行操作，如下文所論述。
在第一寫入操作中，具有正極性的電壓VWx及具有接地電壓位準的電壓VBx及電壓VSx中的每一者建立電場112E以便使鐵電層112FE中的電偶極具有第一定向，所述第一定向包含在 閘極電極112GE附近集中的負電荷及在通道112C附近集中的正電荷。
在第二寫入操作中，具有負極性的電壓VWx及具有接地電壓位準的電壓VBx及電壓VSx中的每一者建立電場112E以便使鐵電層112FE中的電偶極具有第二定向，所述第二定向包含在閘極電極112GE附近集中的正電荷及在通道112C附近集中的負電荷。
第一偶極定向及第二偶極定向中的每一者在對應寫入操作之後保留，以使得在後續電晶體操作中，具有圖1B中所描繪的定向的電場112E由第一偶極定向的正電荷濃度輔助且與第二偶極定向的負電荷濃度相反。在電晶體操作中，記憶胞112的臨限電壓藉此藉由第一寫入操作減少且藉由第二寫入操作增大，以使得不同臨限電壓對應於所儲存邏輯位準，如下文關於圖3A及圖3B所論述。
在一些實施例中，第一寫入操作對應於將記憶胞112程式化為邏輯低或「0」位準，且第二寫入操作對應於將記憶胞112程式化為邏輯高或「1」位準。
圖2A及圖2B描繪根據一些實施例的記憶體電路100操作參數。圖2A是第一寫入操作的非限制性實例，且圖2B是第二寫入操作的非限制性實例。在一些實施例中，第一寫入操作及第二寫入操作統稱為不對稱寫入操作。圖2A及圖2B中的每一者包含繪製於x軸上的時間及繪製於y軸上的電壓。
在圖2A中所描繪的第一寫入操作實例中，控制電路140 如下文所論述經組態以控制電壓VWx具有電壓位準V1，且控制電壓VBx及電壓VSx中的每一者具有在一些實施例中在時間t1與時間t2之間的0伏特(V)的電壓位準，亦稱為接地電壓位準。在圖2B中所描繪的第二寫入操作實例中，控制電路140控制電壓VWx具有電壓位準V2，且控制電壓VBx及電壓VSx中的每一者具有在時間t1與時間t2之間的0伏特的電壓位準。電壓位準V1具有正極性及第一量值M1，且電壓位準V2具有負極性及大於第一量值M1的第二量值M2。
在一些實施例中，第一量值M1具有小於3伏特的值，例如在1.5伏特至3伏特範圍內的值。在一些實施例中，第一量值M1具有在2伏特至2.5伏特範圍內的值。如上文所論述且下文關於圖3A及圖3B進一步論述，減少第一量值M1的值對應於減少記憶胞112的臨限電壓且藉此增大記憶窗口，此效應受鐵電層112FE的固有特性限制。
在一些實施例中，第二量值M2具有大於3伏特的值，例如在3伏特至5.5伏特範圍內的值。在一些實施例中，第二量值M2具有在3.5伏特至5伏特範圍內的值。如上文所論述且下文關於圖3A及圖3B進一步論述，增大第二量值M2的值對應於增大記憶胞112的臨限電壓且藉此增大記憶窗口，此效應受鐵電層112FE的固有特性限制。
在一些實施例中，第一量值M1具有等於第二量值M2的值的大致一半的值。
藉由經組態以進行第一寫入操作(其中閘極電壓Vgx具 有正極性及第一量值M1)及第二寫入操作(其中閘極電壓VGx具有負極性及第二量值M2)，與使用具有相反極性及相等量值的閘極電壓來程式化包含高電子遷移率通道材料的FeRAM胞的途徑相比，記憶體電路100能夠基於臨限電壓差達成較高臨限電壓及增大的記憶窗口，如下文關於圖3A及圖3B進一步論述。
在各種實施例中，在圖2A中所描繪的第一寫入操作或圖2B中所描繪的第二寫入操作中的一或兩者中，電壓VWx、電壓VBx或電壓VSx中的一或多者在時間t1之前及/或在時間t2之後具有電壓位準0伏特。在各種實施例中，在圖2A中所描繪的第一寫入操作或圖2B中所描繪的第二寫入操作中的一或兩者中，閘極端GT、源極端ST或汲極端DT中的一或多者為浮接，以使得對應電壓VWx、電壓VBx或電壓VSx在時間t1之前及/或在時間t2之後未經限定。
在圖2A及圖2B中所描繪的實施例中，第一寫入操作及第二寫入操作中的每一者具有自時間t1至時間t2的相同持續時間，在此期間電壓VWx具有電壓位準V1或電壓位準V2中的對應一者，且電壓VBx及電壓VSx中的每一者具有0伏特的電壓位準。在各種實施例中，第一寫入操作具有比第二寫入操作的持續時間更長或更短的持續時間。在一些實施例中，第一寫入操作的持續時間隨著第一量值M1的值增大而增加，且/或第二寫入操作的持續時間隨著第二量值M2的值增大而增加。在一些實施例中，第一寫入操作的持續時間隨著第一量值M1的值減少而增加，且/或第二寫入操作的持續時間隨著第二量值M2的值減少而增加。
圖3A及圖3B描繪根據一些實施例的記憶胞112操作參數。圖3A為記憶胞112經程式化邏輯位準與臨限電壓之間的關係的非限制性實例，且圖3B為電場112E與鐵電層112FE的所得閘極電荷密度112D之間的關係的非限制性實例。
圖3A描繪了繪製於x軸上的閘極電壓Vgx及對數性地繪製於y軸上的通道電流Id。曲線L1對應於作為第一寫入操作的結果經程式化為邏輯低位準的記憶胞112，且曲線L2對應於作為第二寫入操作的結果經程式化為邏輯高位準的記憶胞112。
曲線L1及曲線L2中的每一者描繪基於在源極端ST處接收到的電壓VBx與在汲極端DT處接收到的電壓VSx之間的電壓差的閘極電壓Vgx與通道電流Id之間的關係。在一些實施例中，電壓差稱為汲極-源極電壓。在一些實施例中，電壓差具有在25毫伏特(mV)至100毫伏特範圍內的值。在一些實施例中，電壓差具有在40毫伏特至60毫伏特範圍內的值。
電流位準Idth描繪其中基於低於電流位準Idth的通道電流Id的值將記憶胞112視為斷開的第一區及其中基於等於或高於電流值Idth的通道電流Id的值將記憶胞112視為接通的第二區，電流位準Idth藉此對應於記憶胞112的臨限電壓。在一些實施例中，電流位準Idth具有在1奈安(nA)至1微安(μA)範圍內的值。在一些實施例中，電流位準Idth具有在10奈安至100奈安範圍內的值。
沿著曲線L1的電流Id具有電流位準Idth的點對應於臨限電壓位準Vth1，且沿著曲線L2的電流Id具有電流位準Idth的 點對應於臨限電壓位準Vth2。臨限電壓位準Vth1藉此基於作為第一寫入操作的結果將記憶胞112程式化為邏輯低位準，且臨限電壓位準Vth2藉此基於作為第二寫入操作的結果將記憶胞112程式化為邏輯高位準。如圖3A中所描繪，臨限電壓位準Vth1小於臨限電壓位準Vth2。
記憶胞112的程式化狀態藉此可基於臨限電壓位準Vth1與臨限電壓位準Vth2之間的差偵測，在一些實施例中稱為記憶窗口。在一些實施例中，臨限電壓位準Vth1比臨限電壓位準Vth2小大於0.3伏特的量。在一些實施例中，臨限電壓位準Vth1比臨限電壓位準Vth2小的量大於0.5伏特，例如在0.5伏特至1伏特範圍內的量。在一些實施例中，臨限電壓位準Vth1比臨限電壓位準Vth2小的量在0.7伏特至0.9伏特範圍內。
基於記憶體電路100的第一寫入操作及第二寫入操作的臨限電壓位準Vth1與臨限電壓位準Vth2之間的差大於使用具有相反極性及相等量值的閘極電壓來程式化包含高電子遷移率通道材料的FeRAM胞的途徑(例如，臨限電壓位準差小於0.5伏特(例如，0.3伏特或小於0.3伏特)的途徑)中的電壓臨限值位準差。在讀取操作中，較大的臨限電壓位準差藉此允許記憶體電路100與此類途徑相比更可靠地判定記憶胞112的程式化邏輯位準。
圖3B描繪了繪製於x軸上的電場值E及繪製於y軸線上的電荷密度值D。零電場值E0將左側上的負電場值E與右側上的正電場值E分離，且零電荷密度值D0將下方的負電荷密度值D與上方的正電荷密度值D分離。
電場112E介於最低負電場值E至最高正電場值E的範圍內，且閘極電荷密度112D介於最低負電荷密度值D至最高正電荷密度值D(未標記)的範圍內。電場112E及閘極電荷密度112D中的每一者基於對應於由指向右側的箭頭指示的正向偏置及由指向左側的箭頭指示的反向偏置的偶極定向的改變而呈現磁滯效應。
基於記憶體電路100的第一寫入操作及第二寫入操作，與使用具有相反極性及相等量值的閘極電壓來程式化包含高電子遷移率通道材料的FeRAM胞的途徑相比，閘極電荷密度112D的電荷密度值包含更大比例的負電荷密度值D。因此，與使用大於0.5電子伏特(例如大致1電子伏特)的功函數調整的此類其他途徑相比，記憶體電路100能夠包含具有小於0.5電子伏特(例如，0.1電子伏特至0.2電子伏特)的閘極電極功函數調整的記憶胞112，如上文所論述。
如圖1A中所描繪，字元線驅動器120是電子電路，所述電子電路經組態以基於在控制訊號匯流排CTRLB上自控制電路140或自在記憶體電路100外部的一或多個電路(未繪示)接收到的控制訊號CTRL中的一或多者來在各別字元線WL1至字元線WLM上生成字元線電壓VW1至字元線電壓VWM。字元線驅動器120經組態以將字元線電壓VW1至字元線電壓VWM中的每一者(在圖1B至圖3A中描繪為字元線電壓VWx)驅動至第一寫入操作中的電壓位準V1、第二寫入操作中的電壓位準V2以及適合於對給定記憶胞112進行讀取及/或其他操作的一或多個電壓位準， 例如臨限電壓位準及/或接地電壓位準。
R/W介面130是電子電路，所述電子電路經組態以基於在控制訊號匯流排CTRLB上自控制電路140或自在記憶體電路100外部的一或多個電路(未繪示)接收到的控制訊號CTRL中的一或多者來在各別選擇線SL1至選擇線SLN上生成選擇線電壓VS1至選擇線電壓VSN且在各別位元線BL1至位元線BLN上生成位元線電壓VB1至位元線電壓VBN。R/W介面130經組態以將選擇線電壓VS1至選擇線電壓VSN中的每一者(圖1B至圖3A中描繪為選擇線電壓VSx)及位元線電壓VB1至位元線電壓VBN中的每一者(在圖1B至圖3A中描繪為位元線電壓VBx)以上文相對於字元線電壓VW0至字元線電壓VW5所論述的方式在第一寫入操作及第二寫入操作中驅動至接地電壓位準0伏特且驅動至適合於對給定記憶胞112進行讀取及/或其他操作的一或多個電壓位準。
R/W介面130包含一或多個感測放大器132，且藉此經組態以基於在選擇線SL1至選擇線SLN或位元線BL1至位元線BLN中的一者或組合上接收到的一或多個訊號來進行一或多個讀取操作，例如量測一或多個電流、電壓或電壓差，其中偵測到選定記憶胞112的程式化邏輯高位準或邏輯低位準。
在一些實施例中，一或多個感測放大器132經組態以基於比第二臨限電壓位準(例如臨限電壓位準Vth2)小至少0.5伏特的第一臨限電壓位準(例如臨限電壓位準Vth1)來判定選定記憶胞112的程式化狀態。在一些實施例中，一或多個感測放大器 132經組態以基於對應於字元線電壓VWx的一或多個值(例如臨限電壓位準Vth1或臨限電壓位準Vth2)及/或臨限電壓位準Vth1與臨限電壓位準Vth2之間的字元線電壓VWx的值的一或多個電流(例如通道電流Id)來判定選定記憶胞112的程式化狀態。
控制電路140是電子電路，所述電子電路經組態以根據下文所論述的實施例藉由在控制訊號匯流排CTRLB上生成一或多個控制訊號CTRL及藉由字元線驅動器120及R/W介面130接收來控制記憶體電路100的操作。在各種實施例中，控制電路140包含硬體處理器142及非暫時性電腦可讀儲存媒體144。儲存媒體144尤其編碼有(亦即，儲存)電腦程式碼，亦即，可執行指令集。藉由硬體處理器142執行指令(至少部分地)表示實施例如下文關於圖4所論述的方法400(在下文中為所提及的製程及/或方法)的一部分或全部的記憶體電路操作工具。
處理器142經由匯流排電性耦合至電腦可讀儲存媒體144、I/O介面以及網路(細節未繪示)。網路介面連接至網路(未繪示)，以使得處理器142及電腦可讀儲存媒體144能夠經由網路連接至外部部件。處理器142經組態以執行編碼於電腦可讀儲存媒體144中的電腦程式碼，以便使控制電路140及記憶體電路100可用於進行所提及製程及/或方法中的一部分或全部。在一或多個實施例中，處理器142為中央處理單元(central processing unit；CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)及/或適合的處理單元。
在一或多個實施例中，電腦可讀儲存媒體144為電子系 統、磁性系統、光學系統、電磁系統、紅外系統及/或半導體系統(或裝置或元件)。舉例而言，電腦可讀儲存媒體144包含半導體或固態記憶體、磁帶、可移式電腦磁片、隨機存取記憶體(random access memory；RAM)、靜態RAM(static RAM；SRAM)、動態RAM(dynamic RAM；DRAM)、唯讀記憶體(read-only memory；ROM)、剛性磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體144包含光碟-唯讀記憶體(compact disk-read only memory；CD-ROM)、光碟-讀取/寫入(compact disk-read/write；CD-R/W)及/或數位視訊光碟(digital video disc；DVD)。
在一或多個實施例中，儲存媒體144儲存經組態以使控制電路140生成控制訊號的電腦程式碼，以便可用於進行所提及的製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體144亦儲存促進進行所提及的製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體144儲存下文相對於所提及的經處理及/或方法所論述的一或多個資料集，例如多種資料型樣。
圖4為根據一些實施例的將資料寫入至記憶胞的方法400的流程圖。方法400可與記憶體電路(例如包含上文關於圖1A至圖3B所論述的記憶胞112的例項的記憶體電路100)一起使用。
圖4中描繪方法400的操作的順序僅用於說明；方法400的操作能夠以與圖4中所描繪的順序不同的順序來執行。在一些 實施例中，在圖4中所描繪的操作之前、之間、期間及/或之後進行除圖4中所描繪的操作之外的操作。在一些實施例中，方法400的操作為操作IC(例如處理器、邏輯、記憶體或訊號處理電路或類似者)的方法的子集。在一些實施例中，方法400的操作為進行記憶體陣列測試的方法的子集。
在一些實施例中，操作410至操作440中的一或多者部分地由處理器(例如上文關於圖1A至圖3B所論述的處理器142)進行。
在操作410處，在一些實施例中，感測放大器用於基於記憶胞的臨限電壓來進行第一讀取操作。在各種實施例中，使用感測放大器包含：基於自記憶胞接收到的一或多個電壓及/或一或多個電流來量測或進行比較中的一或多者。在一些實施例中，使用感測放大器進行第一讀取操作包含：使用上文關於圖1A至圖3B所論述的一或多個感測放大器132。在一些實施例中，基於記憶胞的臨限電壓來進行第一讀取操作包含：對上文關於圖1A至圖3B所論述的記憶胞112進行第一讀取操作。
基於記憶胞的臨限電壓來進行第一讀取操作包含：臨限電壓具有藉由執行操作420中的一些或全部程式化的第一臨限電壓位準或藉由執行操作430中的一些或全部程式化的第二臨限電壓位準中的一者，各自在下文加以論述。
在一些實施例中，基於記憶胞的臨限電壓來進行第一讀取操作包含：臨限電壓具有相差大於0.5伏特的兩個臨限電壓位準(例如上文相對於記憶體電路100及圖1A至圖3B所論述的臨限電 壓位準Vth1及臨限電壓位準Vth2)中的一者。
在操作420處，藉由將閘極電壓施加至閘極結構的鐵電層且將接地電壓位準施加至包括高電子遷移率材料(例如金屬氧化物，諸如IGZO)的通道層來對記憶胞進行第一寫入操作，閘極電壓具有正極性及第一量值。
在一些實施例中，對記憶胞進行第一寫入操作包含：對記憶胞112進行第一寫入操作，所述記憶胞112包含上文關於圖1A至圖3B所論述的鐵電層112FE及通道層112C。
在一些實施例中，通道層定位成與鐵電層相鄰且定位於第一S/D結構與第二S/D結構之間，且將接地電壓位準施加至通道層包含：將接地電壓位準施加至第一S/D結構及第二S/D結構中的每一者。在一些實施例中，將接地電壓位準施加至第一S/D結構及第二S/D結構中的每一者包含：將接地電壓位準施加至上文關於圖1A至圖3B所論述的源極接點112S及汲極接點112D中的每一者。
在一些實施例中，進行第一寫入操作包含：設定記憶胞的臨限電壓。在一些實施例中，設定記憶胞的臨限電壓包含：將記憶胞112的臨限電壓設定為上文關於圖1A至圖3B所論述的臨限電壓位準Vth1。
在一些實施例中，進行第一寫入操作包含：將記憶胞的臨限電壓偏移達大於0.5伏特，例如，將記憶胞的臨限電壓位準減少達大於0.5伏特。在一些實施例中，進行第一寫入操作包含：將記憶胞112的臨限電壓自臨限電壓位準Vth2偏移至上文關於圖1A 至圖3B所論述的臨限電壓位準Vth1。
在第一寫入操作中將閘極電壓施加至鐵電層包含：施加具有第一閘極電壓持續時間的閘極電壓。在一些實施例中，第一閘極電壓持續時間為與下文相對於操作430所論述的第二閘極電壓持續時間相同的持續時間。在一些實施例中，施加具有第一閘極電壓持續時間的閘極電壓包含：自上文關於圖2A及圖2B所論述的時間t1至時間t2施加字元線電壓VWx。
在一些實施例中，在第一寫入操作中將閘極電壓施加至鐵電層包含：第一量值具有小於3伏特的值，例如具有在2伏特至2.5伏特範圍內的值。
在一些實施例中，在第一寫入操作中將閘極電壓施加至鐵電層包含：施加具有包含第一量值M1的電壓位準V1的字元線電壓VWx及施加具有上文關於圖1A至圖3B所論述的0伏特的接地電壓位準的電壓VBx及電壓VSx中的每一者。
在一些實施例中，在第一寫入操作中將閘極電壓施加至鐵電層包含：使用包含導電層的閘極電極，所述導電層經組態以將閘極電極功函數增大目標值，此目標值小於0.5電子伏特。在一些實施例中，在第一寫入操作中將閘極電壓施加至鐵電層包含：使用包含下文關於圖1A至圖3B所論述的導電層112WF的閘極電極112GE。
在一些實施例中，進行第一寫入操作為進行本文中所論述的操作410或操作440中的一者中的一些或全部的部分。
在操作430處，藉由將閘極電壓施加至鐵電層且將接地 電壓位準施加至通道層來對記憶胞進行第二寫入操作，閘極電壓具有負極性及大於第一量值的第二量值。在一些實施例中，將閘極電壓施加至鐵電層包含：鐵電層包含PZT。
在一些實施例中，對記憶胞進行第二寫入操作包含：對記憶胞112進行第二寫入操作，所述記憶胞112包含上文關於圖1A至圖3B所論述的鐵電層112FE及通道層112C。
在一些實施例中，通道層定位成與鐵電層相鄰且定位於第一S/D結構與第二S/D結構之間，且將接地電壓位準施加至通道層包含：將接地電壓位準施加至第一S/D結構及第二S/D結構中的每一者。在一些實施例中，將接地電壓位準施加至第一S/D結構及第二S/D結構中的每一者包含：將接地電壓位準施加至上文關於圖1A至圖3B所論述的源極接點112S及汲極接點112D中的每一者。
在一些實施例中，進行第二寫入操作包含：設定記憶胞的臨限電壓。在一些實施例中，設定記憶胞的臨限電壓包含：將記憶胞112的臨限電壓設定為上文關於圖1A至圖3B所論述的臨限電壓位準Vth2。
在一些實施例中，進行第二寫入操作包含：將記憶胞的臨限電壓偏移達大於0.5伏特，例如，將記憶胞的臨限電壓位準增大大於0.5伏特。在一些實施例中，進行第二寫入操作包含：將記憶胞112的臨限電壓自臨限電壓位準Vth1偏移至上文關於圖1A至圖3B所論述的臨限電壓位準Vth2。
在第二寫入操作中將閘極電壓施加至鐵電層包含：施加 具有第二閘極電壓持續時間的閘極電壓。在一些實施例中，第二閘極電壓持續時間為與上文相對於操作420所論述的第一閘極電壓持續時間相同的持續時間。在一些實施例中，施加具有第二閘極電壓持續時間的閘極電壓包含：自上文關於圖2A及圖2B所論述的時間t1至時間t2施加字元線電壓VWx。
在一些實施例中，在第二寫入操作中將閘極電壓施加至鐵電層包含：第二量值具有大於3伏特的值，例如具有在3.5伏特至5伏特範圍內的值。在一些實施例中，在第二寫入操作中將閘極電壓施加至鐵電層包含：第二量值具有為在第一寫入操作中施加的閘極電壓的第一量值的值的兩倍的值。
在一些實施例中，在第二寫入操作中將閘極電壓施加至鐵電層包含：施加具有包含第二量值M2的電壓位準V2的字元線電壓VWx及施加具有上文關於圖1A至圖3B所論述的0伏特的接地電壓位準的電壓VBx及電壓VSx中的每一者。
在一些實施例中，在第二寫入操作中將閘極電壓施加至鐵電層包含：使用包含導電層的閘極電極，所述導電層經組態以將閘極電極功函數增大目標值，此目標值小於0.5電子伏特。在一些實施例中，在第二寫入操作中將閘極電壓施加至鐵電層包含：使用包含下文關於圖1A至圖3B所論述的導電層112WF的閘極電極112GE。
在一些實施例中，進行第二寫入操作為進行本文中所論述的操作410或操作440中的一者中的一些或全部的部分。
在操作440處，在一些實施例中，感測放大器用於基於 記憶胞的臨限電壓來進行第二讀取操作。在操作410中，以上文相對於進行第一讀取操作所論述的方式進行第二讀取操作，且不再重複對其的詳細描述。
藉由執行方法400的操作中的一些或全部，使用閘極電壓具有正極性及第一量值的第一寫入操作及閘極電壓具有負極性及大於第一量值的第二量值的第二寫入操作來程式化包含高電子遷移率通道材料(諸如IGZO)的FeRAM胞，藉此實現上文相對於記憶體電路100及記憶胞112所論述的益處。
在一些實施例中，記憶體電路包含：記憶體陣列及驅動電路，記憶體陣列包含多個記憶胞，多個記憶胞中的每一記憶胞包含：閘極結構，包含鐵電層；以及通道層，與閘極結構相鄰，通道層包含金屬氧化物材料；驅動電路經組態以將閘極電壓輸出至多個記憶胞中的記憶胞的閘極結構。閘極電壓在第一寫入操作中具有正極性及第一量值，且在第二寫入操作中具有負極性及第二量值，且驅動電路經組態以將第二量值控制為大於第一量值。在一些實施例中，多個記憶胞中的每一記憶胞的通道層定位於記憶胞的源極接點與汲極接點之間，且記憶體電路經組態以在第一寫入操作及第二寫入操作中的每一者期間將接地電壓位準施加至源極接點及汲極接點中的每一者。在一些實施例中，多個記憶胞中的每一記憶胞的通道層的金屬氧化物材料包含IGZO。在一些實施例中，第一量值具有在2伏特至2.5伏特範圍內的值。在一些實施例中，第二量值具有在3.5伏特至5伏特範圍內的值。在一些實施例中，第一量值具有第二量值的值的大致一半的值。在一些實 施例中，多個記憶胞中的每一記憶胞的閘極結構包含經組態以將功函數調整小於0.5電子伏特的n型功函數層。在一些實施例中，多個記憶胞中的記憶胞經組態以具有響應於第一寫入操作的第一臨限電壓位準以及響應於第二寫入操作的第二臨限電壓位準，且第一臨限電壓位準比第二臨限電壓位準小至少0.5伏特。在一些實施例中，記憶體電路包含感測放大器，感測放大器經組態以基於比第二臨限電壓位準小至少0.5伏特的第一臨限電壓位準來判定多個記憶胞中的記憶胞的程式化狀態。
在一些實施例中，將資料寫入至記憶胞的方法包含：藉由將閘極電壓施加至閘極結構的鐵電層且將接地電壓位準施加至包含金屬氧化物材料的通道層來對記憶胞進行第一寫入操作，閘極電壓具有正極性及第一量值；以及藉由將閘極電壓施加至鐵電層且將接地電壓位準施加至通道層來對記憶胞進行第二寫入操作，閘極電壓具有負極性及大於第一量值的第二量值。在一些實施例中，將接地電壓位準施加至通道層包含：金屬氧化物材料包含IGZO。在一些實施例中，通道層定位成與鐵電層相鄰且定位於源極接點與汲極接點之間，且在第一寫入操作及第二寫入操作中的每一者中將接地電壓位準施加至通道層包含將接地電壓位準施加至源極接點及汲極接點中的每一者。在一些實施例中，進行第一寫入操作或進行第二寫入操作中的至少一者包含將記憶胞的臨限電壓偏移達大於0.5伏特。在一些實施例中，方法包含使用感測放大器以基於記憶胞的臨限電壓來進行讀取操作。在一些實施例中，在第一寫入操作中將閘極電壓施加至鐵電層包含：正極性及 第一量值具有閘極電壓持續時間，且在第二寫入操作中將閘極電壓施加至鐵電層包含：負極性及第二量值具有閘極電壓持續時間。在一些實施例中，在第一寫入操作中將閘極電壓施加至鐵電層包含：第一量值具有在2伏特至2.5伏特範圍內的值，且在第二寫入操作中將閘極電壓施加至鐵電層包含：第二量值具有在3.5伏特至5伏特範圍內的值。在一些實施例中，在第一寫入操作中將閘極電壓施加至鐵電層包含：第一量值具有第一值，且在第二寫入操作中將閘極電壓施加至鐵電層包含：第二量值具有大致等於第一值的兩倍的第二值。
在一些實施例中，記憶體電路包含：控制電路；多個記憶胞，多個記憶胞中的每一記憶胞包含閘極端以及源極端及汲極端，閘極端耦接至包含鐵電層的閘極結構，源極端及汲極端耦接至與閘極結構相鄰的通道層，通道層包含IGZO；字元線驅動器，字元線驅動器耦接至多個記憶胞中的記憶胞的閘極端；以及R/W介面，R/W介面耦接至多個記憶胞中的記憶胞的源極端及汲極端。控制電路經組態以針對多個記憶胞中的選定記憶胞進行以下操作：藉由使R/W介面將源極端及汲極端中的每一者接地且使字元線驅動器將閘極電壓輸出至具有正極性及第一量值的閘極端來進行第一寫入操作；且藉由使R/W介面將源極端及汲極端中的每一者接地且使字元線驅動器將閘極電壓輸出至具有負極性及大於第一量值的第二量值的閘極端來進行第二寫入操作。在一些實施例中，控制電路經組態以將第一量值控制為小於三伏特且將第二量值控制為大於三伏特。在一些實施例中，閘極電壓經組態以使 多個記憶胞中的選定記憶胞具有響應於第一寫入操作的第一臨限電壓位準以及響應於第二寫入操作的第二臨限電壓位準，且第一臨限電壓位準比第二臨限電壓位準小至少0.5伏特。
前文概述若干實施例的特徵，以使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於實施本文中所引入的實施例的相同目的且/或達成相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
112:記憶胞
112C:通道層
112D:汲極接點
112E:電場
112FE:鐵電層
112GC,112WF:導電層
112GE:閘極電極
112GS:閘極結構
112S:源極接點
BLx:位元線
DT:汲極端
GT:閘極端
SLx:選擇線
ST:源極端
VBx,VSx,VWx:電壓
WLx:字元線

Claims (10)

  1. 一種記憶體電路，包括：記憶體陣列，包括多個記憶胞，所述多個記憶胞中的每一記憶胞包括：閘極結構，包括鐵電層；以及通道層，與所述閘極結構相鄰，所述通道層包括金屬氧化物材料；以及驅動電路，經組態以將閘極電壓輸出至所述多個記憶胞中的記憶胞的所述閘極結構，其中所述閘極電壓在第一寫入操作中具有正極性及第一量值，所述閘極電壓在第二寫入操作中具有負極性及第二量值，且所述驅動電路經組態以將所述第二量值控制為大於所述第一量值。
  2. 如請求項1所述的記憶體電路，其中所述多個記憶胞中的每一記憶胞的所述通道層定位於所述記憶胞的源極接點與汲極接點之間，且所述記憶體電路經組態以在所述第一寫入操作及所述第二寫入操作中的每一者期間將接地電壓位準施加至所述源極接點及所述汲極接點中的每一者。
  3. 如請求項1所述的記憶體電路，其中所述多個記憶胞中的每一記憶胞的所述通道層的所述金屬氧化物材料包括銦鎵鋅氧化物(IGZO)，其中所述第一量值具有在2伏特至2.5伏特範 圍內的值，其中所述第二量值具有在3.5伏特至5伏特範圍內的值，其中所述第一量值具有所述第二量值的值的大致一半的值，其中所述多個記憶胞中的每一記憶胞的所述閘極結構包括經組態以將功函數調整小於0.5電子伏特的n型功函數層。
  4. 如請求項1所述的記憶體電路，其中所述多個記憶胞中的所述記憶胞經組態以具有響應於所述第一寫入操作的第一臨限電壓位準以及響應於所述第二寫入操作的第二臨限電壓位準，且所述第一臨限電壓位準比所述第二臨限電壓位準小至少0.5伏特，其中所述記憶體電路更包括感測放大器，所述感測放大器經組態以基於比所述第二臨限電壓位準小至少0.5伏特的所述第一臨限電壓位準來判定所述多個記憶胞中的所述記憶胞的程式化狀態。
  5. 一種將資料寫入至記憶胞的方法，所述方法包括：藉由將閘極電壓施加至閘極結構的鐵電層且將接地電壓位準施加至包括金屬氧化物材料的通道層來對所述記憶胞進行第一寫入操作，所述閘極電壓具有正極性及第一量值；以及藉由將所述閘極電壓施加至所述鐵電層且將所述接地電壓位準施加至所述通道層來對所述記憶胞進行第二寫入操作，所述閘極電壓具有負極性及大於所述第一量值的第二量值。
  6. 如請求項5所述的將資料寫入至記憶胞的方法，其中所述將所述接地電壓位準施加至所述通道層包括：所述金屬氧化物材料包括銦鎵鋅氧化物(IGZO)，其中所述通道層定位成與所 述鐵電層相鄰且定位於源極接點與汲極接點之間，且所述在所述第一寫入操作及所述第二寫入操作中的每一者中將所述接地電壓位準施加至所述通道層包括將所述接地電壓位準施加至所述源極接點及所述汲極接點中的每一者。
  7. 如請求項5所述的將資料寫入至記憶胞的方法，其中所述進行所述第一寫入操作或所述進行所述第二寫入操作中的至少一者包括將所述記憶胞的臨限電壓偏移達大於0.5伏特，其中所述方法更包括使用感測放大器以基於所述記憶胞的所述臨限電壓來進行讀取操作，其中所述在所述第一寫入操作中將所述閘極電壓施加至所述鐵電層包括：所述正極性及所述第一量值具有閘極電壓持續時間，且所述在所述第二寫入操作中將所述閘極電壓施加至所述鐵電層包括：所述負極性及所述第二量值具有所述閘極電壓持續時間。
  8. 如請求項5所述的將資料寫入至記憶胞的方法，其中所述在所述第一寫入操作中將所述閘極電壓施加至所述鐵電層包括：所述第一量值具有在2伏特至2.5伏特範圍內的值，且所述在所述第二寫入操作中將所述閘極電壓施加至所述鐵電層包括：所述第二量值具有在3.5伏特至5伏特範圍內的值，其中所述在所述第一寫入操作中將所述閘極電壓施加至所述鐵電層包括：所述第一量值具有第一值，且所述在所述第二寫入操作中將所述閘極電壓施加至所述鐵電層包括：所述第二量值具有大致等於所述第一值的兩倍的第二值。
  9. 一種記憶體電路，包括：控制電路；多個記憶胞，所述多個記憶胞中的每一記憶胞包括：閘極端，耦接至包括鐵電層的閘極結構；以及源極端及汲極端，耦接至與所述閘極結構相鄰的通道層，所述通道層包括銦鎵鋅氧化物(IGZO)；字元線驅動器，耦接至所述多個記憶胞中的所述記憶胞的所述閘極端；以及讀取/寫入(R/W)介面，耦接至所述多個記憶胞中的所述記憶胞的所述源極端及所述汲極端，其中所述控制電路經組態以針對所述多個記憶胞中的選定記憶胞進行以下操作藉由使所述R/W介面將所述源極端及所述汲極端中的每一者接地且使所述字元線驅動器將閘極電壓輸出至具有正極性及第一量值的所述閘極端來進行第一寫入操作，以及藉由使所述R/W介面將所述源極端及所述汲極端中的每一者接地且使所述字元線驅動器將所述閘極電壓輸出至具有負極性及大於所述第一量值的第二量值的所述閘極端來進行第二寫入操作。
  10. 如請求項9所述的記憶體電路，其中所述控制電路經組態以將所述第一量值控制為小於三伏特且將所述第二量值控制為大於三伏特，其中所述閘極電壓經組態以使所述多個記憶胞中的選定記憶胞具有響應於所述第一寫入操作的第一臨限電壓位 準以及響應於所述第二寫入操作的第二臨限電壓位準，且所述第一臨限電壓位準比所述第二臨限電壓位準小至少0.5伏特。
TW110116787A 2020-05-28 2021-05-10 記憶體電路及寫入方法 TWI773307B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063031204P 2020-05-28 2020-05-28
US63/031,204 2020-05-28
US17/198,790 2021-03-11
US17/198,790 US11508427B2 (en) 2020-05-28 2021-03-11 Memory circuit and write method

Publications (2)

Publication Number Publication Date
TW202211224A TW202211224A (zh) 2022-03-16
TWI773307B true TWI773307B (zh) 2022-08-01

Family

ID=77574810

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110116787A TWI773307B (zh) 2020-05-28 2021-05-10 記憶體電路及寫入方法

Country Status (5)

Country Link
US (1) US11942134B2 (zh)
KR (1) KR102527013B1 (zh)
CN (1) CN113380289B (zh)
DE (1) DE102021112541A1 (zh)
TW (1) TWI773307B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274249A (en) * 1991-12-20 1993-12-28 University Of Maryland Superconducting field effect devices with thin channel layer
US8987739B2 (en) * 2011-12-28 2015-03-24 Au Optronics Corporation Semiconductor device and manufacturing method thereof
US20190181147A1 (en) * 2017-12-08 2019-06-13 Nustorage Technology Co., Ltd. Vertical ferroelectric thin film storage transistor and data write and read methods thereof
TWI669754B (zh) * 2017-08-31 2019-08-21 台灣積體電路製造股份有限公司 負電容結構及其製造方法
US20190393355A1 (en) * 2018-06-22 2019-12-26 SK Hynix Inc. Ferroelectric semiconductor device
US20200105940A1 (en) * 2017-06-20 2020-04-02 Intel Corporation Ferroelectric field effect transistors (fefets) having band-engineered interface layer
US20200105770A1 (en) * 2017-02-23 2020-04-02 SK Hynix Inc. Ferroelectric memory device and method of manufacturing the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6537830B1 (en) 1992-10-23 2003-03-25 Symetrix Corporation Method of making ferroelectric FET with polycrystalline crystallographically oriented ferroelectric material
JP3460095B2 (ja) 1994-06-01 2003-10-27 富士通株式会社 強誘電体メモリ
US7227210B2 (en) 1999-12-27 2007-06-05 Hynix Semiconductor, Inc. Ferroelectric memory transistor with highly-oriented film on gate insulator
US6744087B2 (en) 2002-09-27 2004-06-01 International Business Machines Corporation Non-volatile memory using ferroelectric gate field-effect transistors
JP4785180B2 (ja) 2004-09-10 2011-10-05 富士通セミコンダクター株式会社 強誘電体メモリ、多値データ記録方法、および多値データ読出し方法
JP4161951B2 (ja) 2004-09-16 2008-10-08 セイコーエプソン株式会社 強誘電体メモリ装置
KR100745902B1 (ko) * 2005-10-24 2007-08-02 주식회사 하이닉스반도체 비휘발성 강유전체 메모리 장치
KR20180111304A (ko) * 2017-03-31 2018-10-11 에스케이하이닉스 주식회사 강유전성 메모리 장치
US10354711B2 (en) * 2017-08-30 2019-07-16 United Microelectronics Corp. Dual mode memory system and method of working the same
KR20190115508A (ko) * 2018-03-15 2019-10-14 에스케이하이닉스 주식회사 강유전성 메모리 장치
KR20200078753A (ko) 2018-12-21 2020-07-02 삼성전자주식회사 메모리 장치
CN109887532B (zh) * 2019-01-28 2021-07-06 中国科学院微电子研究所 融合型存储器的写入、擦除方法
KR20210072635A (ko) 2019-12-09 2021-06-17 에스케이하이닉스 주식회사 강유전층을 구비하는 비휘발성 메모리 장치
US11450676B2 (en) 2020-02-27 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric random access memory device with a three-dimensional ferroelectric capacitor
US11508427B2 (en) * 2020-05-28 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and write method

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274249A (en) * 1991-12-20 1993-12-28 University Of Maryland Superconducting field effect devices with thin channel layer
US8987739B2 (en) * 2011-12-28 2015-03-24 Au Optronics Corporation Semiconductor device and manufacturing method thereof
US20200105770A1 (en) * 2017-02-23 2020-04-02 SK Hynix Inc. Ferroelectric memory device and method of manufacturing the same
US20200105940A1 (en) * 2017-06-20 2020-04-02 Intel Corporation Ferroelectric field effect transistors (fefets) having band-engineered interface layer
TWI669754B (zh) * 2017-08-31 2019-08-21 台灣積體電路製造股份有限公司 負電容結構及其製造方法
US20190181147A1 (en) * 2017-12-08 2019-06-13 Nustorage Technology Co., Ltd. Vertical ferroelectric thin film storage transistor and data write and read methods thereof
US20190393355A1 (en) * 2018-06-22 2019-12-26 SK Hynix Inc. Ferroelectric semiconductor device

Also Published As

Publication number Publication date
KR20210148901A (ko) 2021-12-08
KR102527013B1 (ko) 2023-04-27
US11942134B2 (en) 2024-03-26
CN113380289B (zh) 2024-04-05
US20230083548A1 (en) 2023-03-16
DE102021112541A1 (de) 2021-12-02
TW202211224A (zh) 2022-03-16
CN113380289A (zh) 2021-09-10

Similar Documents

Publication Publication Date Title
US10777566B2 (en) 3D array arranged for memory and in-memory sum-of-products operations
US10664746B2 (en) Neural network system
US10755781B2 (en) Techniques for programming multi-level self-selecting memory cell
Sharma et al. 1T non-volatile memory design using sub-10nm ferroelectric FETs
JPH0745794A (ja) 強誘電体メモリの駆動方法
JP6980130B2 (ja) メモリセルの感知
TW201832241A (zh) 減少在非揮發記憶體單元中的程式干擾的方法
US11355187B2 (en) Method for erasing a ReRAM memory cell
US9786344B1 (en) Programming of magnetic random access memory (MRAM) by boosting gate voltage
JP2023553130A (ja) マルチ・レベル強誘電体電界効果トランジスタ装置
US11710529B2 (en) Three-dimensional memory device programming with reduced disturbance
US11508427B2 (en) Memory circuit and write method
US9472272B2 (en) Resistive switching memory with cell access by analog signal controlled transmission gate
TWI773307B (zh) 記憶體電路及寫入方法
US9530495B1 (en) Resistive switching memory having a resistor, diode, and switch memory cell
US20090059648A1 (en) Ferroelectric semiconductor storage device
CN114300016A (zh) 三态内容可寻址存储器及其存储单元
US11670373B2 (en) Three-dimensional memory device programming with reduced threshold voltage shift
US20240049470A1 (en) Memory cell array with increased source bias voltage
CN115458004A (zh) 存储器单元布置及其方法