KR20210000687A - 네거티브 커패시턴스 트랜지스터 및 그 제조 방법 - Google Patents

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KR20210000687A
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ferroelectric material
substrate
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박태주
석태준
최지현
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한양대학교 에리카산학협력단
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Abstract

네거티브 커패시턴스 트랜지스터가 제공된다. 상기 네거티브 커패시턴스 트랜지스터는 기판, 상기 기판 상에 배치되고, 금속 산화물을 포함하는 제1 물질막 및 제2 물질막과, 상기 제1 물질막 및 제2 물질막 사이에 생성된 2차원 전자 가스를 포함하는, 채널 스택, 및 상기 채널 스택 상에 배치되는 강유전체 물질막(ferroelectric material layer)을 포함할 수 있다.

Description

네거티브 커패시턴스 트랜지스터 및 그 제조 방법 {Negative capacitance transistor and fabricating method}
본 발명은 네거티브 커패시턴스 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 강유전체 물질막 및 2차원 전자가스를 포함하는 네거티브 커패시턴스 트랜지스터 및 그 제조 방법에 관련된 것이다.
다양한 IoT 기반 기술 및 제품이 상용화됨에 따라 세계적으로 데이터 처리 및 저장에 대한 수요가 급증하고 있으며, 이에 수반하여 이미 GW(기가와트)급 전력을 소모하고 있는 데이터 센터들의 전력소모량이 지난 10년간 두 배 이상으로 급격히 증가하고 있는 추세이다. 또한 다양한 휴대용/소형 개인용 IoT 기기에도 데이터 처리를 위한 반도체가 쓰이게 됨으로써 기존 CMOS 소자에 비해 극단적으로 에너지 소모가 적은 초저전력 반도체 소자 기술의 도입이 시급한 상태이다.
전력소모량 증가를 근본적으로 제어하기 위해서는 연산회로의 기저가 되는 CMOS 소자 자체의 전력소모량 개선이 필수적이다. 종래에는 구동전압(VDD)의 스케일링을 통해 구동 시의 전력소모를 감소시켰으나 충분한 overdrive voltage 확보를 위해 문턱전압(Vth)의 스케일링이 반드시 수반되어야 한다. 하지만 현행 CMOS 소자는 Thermionic emission 기반의 프로세스로 동작하기 때문에 Si 기반 CMOS 소자의 Subthreshold swing(SS)을 60 mV/dec.(상온기준)보다 작게 하는 것은 물리적으로 불가능하다. 따라서, 단순히 문턱전압을 낮추게 되면 누설전류가 기하급수적으로 증가하므로 종래의 접근방법을 통한 초저전력 소자구현에는 한계가 존재한다.
그러나 강유전체층의 도입을 통해 이론적 한계치보다 낮은 SS를 나타낼 수 있는 NCFET(Negative Capacitance Field-Effect-Transistor)의 경우 VDD을 줄이는 동시에 Vth의 스케일링이 가능하므로 누설전류를 매우 효율적으로 제어할 수 있다. 이에 따라, NCFET과 관련된 다양한 기술들이 연구 및 개발되고 있다. 예를 들어, 대한민국 특허 공개 번호 10-2019-0024607(출원번호: 10-2018-0054166, 출원인: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드)에는, 기판 위에 배치된 제1 전도성 층 위에 강유전성(ferroelectric) 유전체 층을 형성하는 단계, 및 상기 강유전성 유전체 층 위에 제2 전도성 층을 형성하는 단계를 포함하고, 상기 강유전성 유전체 층은 비정질 층과 결정을 포함하는 네거티브 커패시턴스 구조물을 제조하는 방법이 개시되어 있다.
대한민국 특허 공개 번호 10-2019-0024607
본 발명이 해결하고자 하는 일 기술적 과제는, 높은 드레인 전류 및 낮은 누설전류 특성을 동시에 나타낼 수 있는 네거티브 커패시턴스 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 대면적 기판 및 3차원 구조물에 용이하게 적용될 수 있는 네거티브 커패시턴스 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 현행 반도체 공정에 쓰이는 산화물 기반 소재를 이용하여 제조되는 네거티브 커패시턴스 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 차세대 트랜지스터의 상용화를 앞당길 수 있는 네거티브 커패시턴스 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상술된 기술적 과제들을 해결하기 위해 본 발명은 네거티브 커패시턴스 트랜지스터를 제공한다.
일 실시 예에 따르면, 상기 네거티브 커패시턴스 트랜지스터는 기판, 상기 기판 상에 배치되고, 금속 산화물을 포함하는 제1 물질막 및 제2 물질막과, 상기 제1 물질막 및 제2 물질막 사이에 생성된 2차원 전자 가스를 포함하는, 채널 스택, 및 상기 채널 스택 상에 배치되는 강유전체 물질막(ferroelectric material layer)을 포함할 수 있다.
일 실시 예에 따르면, 상기 채널 스택은, 이성분계 비정질 금속 산화물을 포함하는 상기 제1 물질막, 이성분계 다결정질 금속 산화물을 포함하는 상기 제2 물질막, 및 상기 제1 물질막 및 상기 제2 물질막 사이에 생성된 상기 2차원 전자 가스를 포함하되, 상기 제1 물질막이 상기 기판과 인접하고, 상기 제2 물질막이 상기 강유전체 물질막과 인접하도록 배치된 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 물질막은, 티타튬(Ti), 아연(Zn), 알루미늄(Al), 하프늄(Hf), 또는 지르코늄(Zr) 중에서 어느 하나를 포함하고, 상기 제2 물질막은, 티타튬(Ti), 아연(Zn), 알루미늄(Al), 하프늄(Hf), 또는 지르코늄(Zr) 중에서 다른 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 기판은 상기 기판의 상부면의 법선 방향으로 연장되는 핀(Fin) 구조물을 포함하되, 상기 채널 스택 및 상기 강유전체 물질막은, 상기 핀 구조물의 표면 프로파일을 따라 배치된 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 강유전체 물질막은, 9 nm 초과의 두께를 갖는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 네거티브 커패시턴스 트랜지스터는 상기 채널 스택, 및 상기 강유전체 물질막 사이에 배치되는 금속 질화물막을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 금속 질화물막은, 티타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN) 중 어느 하나를 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위해 본 발명은 네거티브 커패시턴스 트랜지스터의 제조 방법을 제공한다.
일 실시 예에 따르면, 상기 네거티브 커패시턴스 트랜지스터의 제조 방법은 기판을 준비하는 단계, 상기 기판 상에, 제1 물질막 및 제2 물질막을 적층하여, 상기 제1 물질막 및 제2 물질막 사이에 2차원 전자 가스가 생성된 채널 스택을 형성하는 단계, 및 상기 채널 스택 상에 금속 전구체 및 반응 물질을 제공하여, 상기 금속 전구체 및 상기 반응 물질이 반응된 강유전체 물질막을 형성하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 채널 스택을 형성하는 단계는, 상기 기판 상에 제1 금속 전구체, 및 제1 반응 물질을 제공하여, 상기 제1 금속 전구체 및 상기 제1 반응 물질이 반응된 상기 제1 물질막을 형성하는 단계, 및 상기 제1 물질막 상에 상기 제1 금속 전구체와 다른 제2 금속 전구체, 및 제2 반응 물질을 제공하여, 상기 제2 금속 전구체 및 상기 제2 반응 물질이 반응된 상기 제2 물질막을 형성하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 물질막을 형성하는 단계의 공정 온도를 제어하여, 상기 네거티브 커패시턴스 트랜지스터의 문턱전압이하 스윙(subthreshold swing, SS)값을 제어하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 강유전체 물질막을 형성하는 단계는, 상기 채널 스택 상에 상기 제1 및 제2 금속 전구체와 다른 제3 금속 전구체, 및 제3 반응 물질을 제공하여, 상기 제3 금속 전구체 및 상기 제3 반응 물질이 반응된 예비 강유전체 물질막을 형성하는 단계, 및 상기 예비 강유전체 물질막을 열처리하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 예비 강유전체 물질막은, 원자층 증착법(Atomic Layer Deposition)으로 형성되는 것을 포함할 수 있다.
본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터는 기판, 상기 기판 상에 배치되고, 금속 산화물을 포함하는 제1 물질막 및 제2 물질막과, 상기 제1 물질막 및 제2 물질막 사이에 생성된 2차원 전자 가스를 포함하는, 채널 스택, 및 상기 채널 스택 상에 배치되는 강유전체 물질막(ferroelectric material layer)을 포함할 수 있다. 이에 따라, 상기 2차원 전자 가스의 높은 전하밀도를 기반으로 드레인 전류 특성이 향상되며, 상기 강유전체 물질막의 특성으로 인하여 문턱전압이하 스윙(subthreshold swing, SS)값이 감소될 수 있다. 결과적으로, 높은 드레인 전류 및 낮은 누설전류 특성을 동시에 나타낼 수 있는 네거티브 커패시턴스 트랜지스터가 제공될 수 있다.
또한, 상기 채널 스택 및 상기 강유전체 물질막은 원자층 증착법(ALD)으로 형성될 수 있다. 이로 인해, 대면적 기판 및 3차원 구조물(예를 들어, FinFET, Gate-All-Around 구조 등)에 용이하게 적용될 수 있는 네거티브 커패시턴스 트랜지스터가 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터의 제조 방법을 설명하는 순서도이다.
도 2는 본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터가 포함하는 채널 스택을 나타내는 도면이다.
도 3은 본 발명의 실시 예에 따른 채널 스택이 포함하는 제1 물질막의 제조 공정을 설명하는 도면이다.
도 4는 본 발명의 실시 예에 따른 채널 스택이 포함하는 제2 물질막의 제조 공정을 설명하는 도면이다.
도 5는 본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터의 단면 개략도이다.
도 6은 본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터가 포함하는 강유전 물질막의 제조 공정을 설명하는 도면이다.
도 7은 핀(Fin) 상에 형성된 본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터의 단면 개략도이다.
도 8은 본 발명의 실험 예 1에 따른 강유전체 물질막의 Capacitance-Voltage curve를 나타내는 그래프이다.
도 9는 본 발명의 실험 예 1에 따른 강유전체 물질막의 Pulse I-V measurement를 나타내는 그래프이다.
도 10은 본 발명의 실험 예 1에 따른 강유전체 물질막의 P-E curve를 나타내는 그래프이다.
도 11은 본 발명의 실험 예 2에 따른 강유전체 물질막의 Capacitance-Voltage curve를 나타내는 그래프이다.
도 12는 본 발명의 실험 예 2에 따른 강유전체 물질막의 Pulse I-V measurement를 나타내는 그래프이다.
도 13은 본 발명의 실험 예 2에 따른 강유전체 물질막의 P-E curve를 나타내는 그래프이다.
도 14 내지 도 17은 본 발명의 실험 예에 따른 트랜지스터가 포함하는 채널 스택의 전기적 특성을 나타내는 그래프들이다.
도 18 및 도 19는 본 발명의 실험 예 및 비교 예에 따른 트랜지스터가 포함하는 채널 스택의 열적 안정성을 비교하는 그래프이다.
도 20은 본 발명의 실험 예 1에 따른 트랜지스터의 특성을 측정하여 나타낸 그래프이다.
도 21은 본 발명의 실험 예 2에 따른 트랜지스터의 특성을 측정하여 나타낸 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터의 제조 방법을 설명하는 순서도이고, 도 2는 본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터가 포함하는 채널 스택을 나타내는 도면이고, 도 3은 본 발명의 실시 예에 따른 채널 스택이 포함하는 제1 물질막의 제조 공정을 설명하는 도면이고, 도 4는 본 발명의 실시 예에 따른 채널 스택이 포함하는 제2 물질막의 제조 공정을 설명하는 도면이고, 도 5는 본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터의 단면 개략도이고, 도 6은 본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터가 포함하는 강유전 물질막의 제조 공정을 설명하는 도면이고, 도 7은 핀(Fin) 상에 형성된 본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터의 단면 개략도이다.
도 1 및 도 2를 참조하면, 기판(100)이 준비된다(S100). 일 실시 예에 따르면, 상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판일 수 있다. 이와 달리, 다른 실시 예에 따르면, 상기 기판(100)은 화합물 반도체 기판, 유리 기판, 플라스틱 기판 등일 수 있다. 상기 기판(100)의 종류는 제한되지 않는다.
상기 기판(100) 상에 채널 스택(200)이 형성될 수 있다(S200). 일 실시 예에 따르면, 상기 채널 스택(200)을 형성하는 단계는, 제1 물질막(210)을 형성하는 단계, 및 상기 제1 물질막(210) 상에 제2 물질막(220)을 형성하는 단계를 포함할 수 있다.
도 3을 참조하면, 상기 제1 물질막(210)은 원자층 증착법(Atomic Layer Deposition, ALD)으로 형성될 수 있다. 보다 구체적으로, 상기 제1 물질막(210)을 형성하는 단계는, 상기 기판(100) 상에 제1 금속 전구체를 제공하는 단계, 1차 퍼지(purge) 단계, 상기 제1 금속 전구체가 제공된 상기 기판(100) 상에 제1 반응 물질을 제공하는 단계, 및 2차 퍼지(purge) 단계를 포함할 수 있다. 이에 따라, 상기 제1 금속 전구체와 상기 제1 반응 물질이 반응된 상기 제1 물질막(210)이 형성될 수 있다.
일 실시 예에 따르면, 상기 제1 금속 전구체는 티타튬(Ti), 아연(Zn), 알루미늄(Al), 하프늄(Hf), 또는 지르코늄(Zr) 중에서 어느 하나를 포함할 수 있다. 예를 들어, 상기 제1 금속 전구체는 DEZ(Diethylzinc)를 포함할 수 있다. 예를 들어, 상기 제1 반응 물질은 물(H2O)를 포함할 수 있다. 이에 따라, 상기 제1 금속 전구체 및 상기 제1 반응 물질이 반응된 상기 제1 물질막(210)은 이성분계 비정질 금속 산화물을 포함할 수 있다. 예를 들어, 상기 제1 물질막(210)은 아연 산화물(ZnOx)을 포함할 수 있다. (x>0)
일 실시 예에 따르면, 상기 제1 물질막(210)을 형성하는 단계가 포함하는 1차 퍼지 단계, 및 2차 퍼지 단계는 공정 시간이 다를 수 있다. 보다 구체적으로, 상기 제1 물질막(210)을 형성하는 단계가 포함하는 1차 퍼지 단계의 공정 시간은 2차 퍼지 단계의 공정 시간보다 짧을 수 있다. 예를 들어, 상기 제1 물질막(210)을 형성하는 단계가 포함하는 1차 퍼지 단계의 공정 시간은 30초일 수 있다. 이와 달리, 상기 제1 물질막(210)을 형성하는 단계가 포함하는 2차 퍼지 단계의 공정 시간은 60초일 수 있다.
도 4를 참조하면, 상기 제2 물질막(220)은 원자층 증착법(Atomic Layer Deposition, ALD)으로 형성될 수 있다. 보다 구체적으로, 상기 제1 물질막(220)을 형성하는 단계는, 상기 제1 물질막(210) 상에 제2 금속 전구체를 제공하는 단계, 1차 퍼지(purge) 단계, 상기 제2 금속 전구체가 제공된 상기 제1 물질막(210) 상에 제2 반응 물질을 제공하는 단계, 및 2차 퍼지(purge) 단계를 포함할 수 있다. 이에 따라, 상기 제2 금속 전구체와 상기 제2 반응 물질이 반응된 상기 제2 물질막(220)이 형성될 수 있다.
일 실시 예에 따르면, 상기 제2 금속 전구체는 티타튬(Ti), 아연(Zn), 알루미늄(Al), 하프늄(Hf), 또는 지르코늄(Zr) 중에서 다른 하나를 포함할 수 있다. 상기 제1 금속 전구체는 상기 제2 금속 전구체와 다를 수 있다. 예를 들어, 상기 제2 금속 전구체는 TMA(trimethylaluminum)를 포함할 수 있다. 예를 들어, 상기 제2 반응 물질은 물(H2O)를 포함할 수 있다. 이에 따라, 상기 제2 금속 전구체 및 상기 제2 반응 물질이 반응된 상기 제2 물질막(220)은 이성분계 다결정질 금속 산화물을 포함할 수 있다. 예를 들어, 상기 제2 물질막(220)은 알루미늄 산화물(Al2O3)을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 물질막(220)을 형성하는 단계가 포함하는 1차 퍼지 단계, 및 2차 퍼지 단계는 공정 시간이 같을 수 있다. 예를 들어, 상기 제2 물질막(220)을 형성하는 단계가 포함하는 1차 퍼지 단계 및 2차 퍼지 단계의 공정 시간은 30초일 수 있다.
일 실시 예에 따르면, 상기 제2 물질막(220)을 형성하는 단계의 공정 온도를 제어하여, 후술되는 네거티브 커패시턴스 트랜지스터의 문턱전압이하 스윙(subthreshold swing, SS)값을 제어할 수 있다. 구체적으로, 상기 제2 물질막(220)의 형성하는 단계의 공정 온도가 낮을수록, 후술되는 네거티브 커패시턴스 트랜지스터의 문턱전압이하 스윙값이 감소될 수 있다. 예를 들어, 상기 제2 물질막(220)을 형성하는 단계의 공정 온도는 150℃ 이상으로 제어될 수 있다. 이와 달리, 상기 제2 물질막(220)을 형성하는 단계의 공정 온도가 150℃ 미만으로 제어되는 경우, 2차원 전자 가스가 형성되지 않는 문제점이 발생될 수 있다.
상술된 바와 같이, 이성분계 비정질 금속 산화물을 포함하는 상기 제1 물질막(210) 상에 이성분계 다결정질 금속 산화물을 포함하는 상기 제2 물질막(220)이 형성되는 경우, 상기 제1 물질막(210) 및 상기 제2 물질막(220) 사이에 2차원 전자 가스(2 dimensional electron gas, 230)가 생성될 수 있다.
상기 2차원 전자 가스(230)는, 이종의 산화물간 계면에서 각 물질 간 전자 오비탈의 hybridization을 통해 반도체 특성이 나타나는 것으로서, 높은 전하 밀도(carrier density)를 가질 수 있다. 이에 따라, 후술되는 네거티브 커패시턴스 트랜지스터의 드레인 전류를 향상시킬 수 있다.
또한, 상술된 바와 같이, 상기 제1 물질막(210)이 아연 산화물(ZnO)을 포함하고, 상기 제2 물질막(220)이 알루미늄 산화물(Al2O3)을 포함하는 경우, 상기 채널 스택(200)은 후술되는 강유전체 물질막(500) 형성 단계에서 예비 강유전체 물질막의 강유전체 특성 발현을 위한 열처리 온도에 대해, 열적 안정성을 가질 수 있다. 즉, 후술되는 강유전체 물질막(500) 형성 단계에서 예비 강유전체 물질막의 강유전체 특성 발현을 위해, 예비 강유전체 물질막이 열처리됨에도 불구하고 상기 채널 스택(200)의 특성이 실질적으로 일정하게 유지될 수 있다.
이와 달리, 상기 제1 물질막(210)이 아연 산화물(ZnO)을 포함하고, 상기 제2 물질막(220)이 티타늄 산화물(TiO2)을 포함하는 경우, 또는, IGZO(Indium-Gallium-Zinc-Oxide) 등과 같은 산화물 반도체를 활성층으로 이용하는 경우, 후술되는 강유전체 물질막(500) 형성 단계에서 예비 강유전체 물질막의 열처리 공정에 의하여, 상기 채널 스택(200)의 특성이 열화되는 문제점이 발생될 수 있다.
도 5를 참조하면, 상기 채널 스택(200) 상에 게이트 산화물막(300), 및 금속 질화물막(400)이 순차적으로 형성될 수 있다. 일 실시 예에 따르면, 상기 게이트 산화물막(300)은 High-k 물질을 포함할 수 있다. 일 실시 예에 따르면, 상기 금속 질화물막(400)은 티타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN) 중 어느 하나를 포함할 수 있다. 상기 금속 질화물막(400)은 후술되는 트랜지스터의 문턱전압이하 스윙(subthreshold swing, SS)값을 감소시켜, 트랜지스터의 성능을 향상시킬 수 있다.
일 실시 예에 따르면, 도 5에 도시된 바와 달리, 상기 금속 질화물막(400)은 은 생략될 수 있다.
상기 금속 질화물막(400) 상에 강유전체 물질막(500)이 형성될 수 있다(S300). 일 실시 예에 따르면, 상기 강유전체 물질막(500)을 형성하는 단계는, 예비 강유전체 물질막(미도시)을 형성하는 단계, 상기 예비 강유전체 물질막을 열처리하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 예비 강유전체 물질막은 원자층 증착법(Atomic Layer Deposition, ALD)으로 형성될 수 있다. 보다 구체적으로, 상기 예비 강유전체 물질막을 형성하는 단계는, 상기 금속 질화물막(400) 상에 제3 금속 전구체를 제공하는 단계, 1차 퍼지(purge) 단계, 상기 제3 금속 전구체가 제공된 상기 금속 질화물막(400) 상에 제3 반응 물질을 제공하는 단계, 및 2차 퍼지(purge) 단계를 포함할 수 있다. 이에 따라, 상기 제3 금속 전구체와 상기 제3 반응 물질이 반응된 상기 예비 강유전체 물질막이 형성될 수 있다.
일 실시 예에 따르면, 상기 제3 금속 전구체는 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 란타넘(La), 이트늄(Y), 가돌리늄(Gd), 또는 스트론튬(St) 중 어느 하나를 포함할 수 있다. 예를 들어, 상기 제3 금속 전구체는 TEMAHf(Tetrakis(ethylmethylamido)hafnium)과TEMAZr(Tetrakis(ethylmethylamido)zirconium)이 5:5의 비율로 혼합된 TEMAHZ를 포함할 수 있다. 예를 들어, 상기 제3 반응 물질은 물(H2O)를 포함할 수 있다. 이에 따라, 상기 제3 금속 전구체 및 상기 제3 반응 물질이 반응된 상기 예비 강유전체 물질막은 금속 산화물을 포함할 수 있다. 예를 들어, 상기 예비 강유전체 물질막은 하프늄 지르코늄 산화물(Hafnium Zirconium oxide, HZO)을 포함할 수 있다.
일 실시 예에 따르면, 상기 예비 강유전체 물질막을 형성하는 단계가 포함하는 1차 퍼지 단계, 및 2차 퍼지 단계는 공정 시간이 다를 수 있다. 보다 구체적으로, 상기 예비 강유전체 물질막을 형성하는 단계가 포함하는 1차 퍼지 단계의 공정 시간은 2차 퍼지 단계의 공정 시간 보다 짧을 수 있다. 예를 들어, 상기 예비 강유전체 물질막을 형성하는 단계가 포함하는 1차 퍼지 단계의 공정 시간은 30초일 수 있다. 이와 달리, 상기 예비 강유전체 물질막을 형성하는 단계가 포함하는 2차 퍼지 단계의 공정 시간은 60초일 수 있다.
상기 예비 강유전체 물질막은 열처리될 수 있다. 이에 따라, 상기 강유전체 물질막(500)이 형성될 수 있다. 즉, 상기 예비 강유전체 물질막이 열처리됨에 따라, 강유전체의 특성이 발현될 수 있다.
일 실시 예에 따르면, 상기 강유전체 물질막(500)은 9 nm 초과의 두께로 형성될 수 있다. 이와 달리, 상기 강유전체 물질막(500)이 9 nm 이하의 두께로 형성되는 경우, 상기 강유전체 물질막(500)이 실질적으로 강유전 특성을 갖지 못할 수 있고, 이로 인해, 후술되는 네거티브 커패시턴스 트랜지스터의 전기적 특성이 저하되는 문제점이 발생될 수 있다.
상기 강유전체 물질막(500) 상에 게이트 전극(600)이 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터가 제조될 수 있다.
도 1 내지 도 6을 참조하여 설명된 바와 달리, 일 변형 예에 따르면, 상기 네거티브 커패시턴스 트랜지스터는, 도 7에 도시된 바와 같이 상기 기판(100)의 상부면의 법선 방향으로 연장되는 핀(Fin) 구조물(100F) 상에 형성될 수 있다. 이 경우, 상기 채널 스택(200), 상기 게이트 산화물막(300), 상기 금속 질화물막(400), 상기 강유전체 물질막(500), 및 상기 게이트 전극(600)은 상기 핀 구조물(100F)의 표면 프로파일을 따라 형성될 수 있다.
본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터는, 상기 기판(100), 상기 기판(100) 상에 배치되고 금속 산화물을 포함하는 상기 제1 물질막(210) 및 상기 제2 물질막(220)과, 상기 제1 물질막(210) 및 상기 제2 물질막(220) 사이에 생성된 상기 2차원 전자 가스(230)를 포함하는 상기 채널 스택(200), 및 상기 채널 스택(200) 상에 배치되는 상기 강유전체 물질막(500)을 포함할 수 있다. 이에 따라, 상기 2차원 전자 가스(230)의 높은 전하밀도를 기반으로 드레인 전류 특성이 향상되며, 상기 강유전체 물질막(500)의 특성으로 인하여 문턱전압이하 스윙(subthreshold swing, SS)값이 감소될 수 있다.
이상, 본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터 및 그 제조 방법이 설명되었다. 이하, 본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터의 구체적인 실험 예 및 특성 평가 결과가 설명된다.
실험 예 1에 따른 강유전체 물질막 제조
기판 상에 TEMAHZ 전구체 제공(3초)-1차 퍼지(30초)-H2O 제공(2초)-2차 퍼지(60초) 공정을 순차적으로 수행하고, 이를 500℃의 온도에서 1시간 동안 열처리하여, 11 nm 두께의 HZO 강유전체 물질막을 제조하였다. 보다 구체적으로, TEMAHZ 전구체는, TEMAHf(Tetrakis(ethylmethylamido)hafnium)과TEMAZr(Tetrakis(ethylmethylamido)zirconium)을 5:5의 비율로 혼합하여 제조하였다. 또한, 기판의 온도는 250℃로 유지하였고, 기판 상에 제공되기 전TEMAHZ 전구체는 56℃의 온도로 유지하였다.
실험 예 2에 따른 강유전체 물질막 제조
상술된 실험 예 1에 따른 강유전체 물질막을 제조하되, 9 nm 두께의 HZO 강유전체 물질막을 제조하였다.
도 8은 본 발명의 실험 예 1에 따른 강유전체 물질막의 Capacitance-Voltage curve를 나타내는 그래프이다.
도 8을 참조하면, 상기 실험 예 1에 따른 강유전체 물질막의 Voltage(V)에 따른 Capacitance(μF/cm2)를 측정하여 나타내되, 1kHz, 10kHz, 100kHz, 및 1000kHz의 다양한 환경에서 측정하여 나타내었다. 도 8에서 확인할 수 있듯이, 상기 실험 예 1에 따른 강유전체 물질막은, 1kHz, 10kHz, 100kHz, 및 1000kHz의 다양한 환경에서 Capacitance-Voltage curve의 면적이 넓게 나타나는 것을 확인할 수 있었다.
도 9는 본 발명의 실험 예 1에 따른 강유전체 물질막의 Pulse I-V measurement를 나타내는 그래프이다.
도 9를 참조하면, 상기 실험 예 1에 따른 강유전체 물질막의 Pulse time(μs)에 따른 Voltage(V)를 측정하여 나타내었다. 보다 구체적으로, VS는 인가한 전압 펄스를 나타내며, VF는 강유전체 물질막을 통과한 펄스를 나타낸다. 또한, 560Ω의 외부저항(R) 환경에서 측정되었다. 도 9에서 확인할 수 있듯이, 0~10 pulse time 구간에서 VS와 VF의 차이가 현저하게 나타나는 것을 확인할 수 있으며, 실험 예 1에 따른 강유전체 물질막이 강유전 특성을 갖는 것을 확인할 수 있다.
도 10은 본 발명의 실험 예 1에 따른 강유전체 물질막의 P-E curve를 나타내는 그래프이다.
도 10을 참조하면, 상기 실험 예 1에 따른 강유전체 물질막의 VF(V)에 따른 Polarization(C/m2)을 측정하여 나타내었다. VS는 ±3.5V 범위에서 측정하였고, VS는 인가한 전압 펄스를 나타내며, VF는 강유전체 물질막을 통과한 펄스를 나타낸다. 도 10에서 확인할 수 있듯이, 상기 실험 예 1에 따른 강유전체 물질막은 P-E curve의 면적이 넓게 나타나는 것을 확인할 수 있었다.
도 11은 본 발명의 실험 예 2에 따른 강유전체 물질막의 Capacitance-Voltage curve를 나타내는 그래프이다.
도 11을 참조하면, 상기 실험 예 2에 따른 강유전체 물질막의 Voltage(V)에 따른 Capacitance(μF/cm2)를 측정하여 나타내되, 100kHz의 환경에서 측정하여 나타내었다. 도 11에서 확인할 수 있듯이, 상기 실험 예 2에 따른 강유전체 물질막은, 실험 예 1에 따른 강유전체 물질막의 Capacitance-Voltage curve와 비교하여(도 8과 비교) 면적이 좁게 나타나는 것을 확인할 수 있으며, 실질적으로 강유전 특성을 갖지 않는 것을 확인할 수 있다.
도 12는 본 발명의 실험 예 2에 따른 강유전체 물질막의 Pulse I-V measurement를 나타내는 그래프이다.
도 12를 참조하면, 상기 실험 예 2에 따른 강유전체 물질막의 Pulse time(μs)에 따른 Voltage(V)를 측정하여 나타내었다. 보다 구체적으로, VS는 인가한 전압 펄스를 나타내며, VF는 강유전체 물질막을 통과한 펄스를 나타낸다. 또한, 560Ω의 외부저항(R) 환경에서 측정되었다. 도 12에서 확인할 수 있듯이, 0~10 pulse time 구간에서 VS와 VF의 차이가 실험 예 1에 따른 강유전체 물질막의 VS와 VF의 차이와 비교(도 9와 비교)하여 작게 나타나는 것을 확인할 수 있으며, 실질적으로 강유전 특성을 갖지 않는 것을 확인할 수 있다.
도 13은 본 발명의 실험 예 2에 따른 강유전체 물질막의 P-E curve를 나타내는 그래프이다.
도 13을 참조하면, 상기 실험 예 2에 따른 강유전체 물질막의 VF(V)에 따른 Polarization(C/m2)을 측정하여 나타내었다. VS는 ±3.5V 범위에서 측정하였고, VS는 인가한 전압 펄스를 나타내며, VF는 강유전체 물질막을 통과한 펄스를 나타낸다. 도 13에서 확인할 수 있듯이, 상기 실험 예 2에 따른 강유전체 물질막은 P-E curve의 면적이 실험 예 1에 따른 강유전체 물질막의 P-E curve의 면적과 비교하여(도 11 비교) 현저하게 작게 나타나는 것을 확인할 수 있으며, 실질적으로 강유전 특성을 갖지 않는 것을 확인할 수 있다.
결과적으로 도 8 내지 도 13을 통해 알 수 있듯이, 9 nm의 두께로 제조된 HZO 강유전체 물질막의 경우 실질적으로 강유전체 특성을 갖지 않지만, 11 nm의 두께로 제조된 HZO 강유전체 물질막의 경우 높은 강유전체 특성을 갖는 것을 알 수 있었다. 이에 따라, 본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터를 제조하는 경우, 강유전체 물질막의 두께를 9 nm 초과로 제어함에 따라, 강유전체 특성이 효과적으로 발현되는 것을 알 수 있다.
실험 예에 따른 트랜지스터 제조
기판 상에 DEZ(Diethylzinc) 전구체 제공(2.5초)-1차 퍼지(30초)-H2O 제공(3초)-2차 퍼지(60초) 공정을 순차적으로 수행하여 제1 물질막을 형성하고, 제1 물질막 상에 TMA(trimethylaluminum) 전구체 제공(1.5초)-1차 퍼지(30초)-H2O 제공(2초)-2차 퍼지(30초) 공정을 순차적으로 수행하여 제2 물질막을 형성하여, 제1 물질막 및 제2 물질막 사이에 2차원 전자 가스가 생성된 채널 스택을 형성하였다. 이후, 채널 스택 상에 HfO2 게이트 산화막, 및 게이트 전극을 형성하여 실험 예에 따른 트랜지스터를 제조하였다.
비교 예에 따른 트랜지스터 제조
기판 상에 TiO2 제1 물질막, Al2O3 제2 물질막 및 제1 물질막과 제2 물질막 사이에 생성된 2차원 전자 가스를 포함하는 채널 스택을 포함하는 비교 예에 따른 트랜지스터를 제조하였다.
상기 실험 예에 따른 트랜지스터와 비교 예에 따른 트랜지스터가 포함하는 채널 스택의 구조가 아래의 <표 1>을 통해 정리된다.
실험 예 ZnO-2차원 전자 가스-Al2O3
비교 예 TiO2-2차원 전자 가스-Al2O3
도 14 내지 도 17은 본 발명의 실험 예에 따른 트랜지스터가 포함하는 채널 스택의 전기적 특성을 나타내는 그래프들이다.
도 14를 참조하면, 상기 실험 예에 따른 트랜지스터가 포함하는 채널 스택의 Gate voltage(V)에 따른 Drain current density(μA/μm)를 측정하여 나타내었고, 도 15를 참조하면, 상기 실험 예에 따른 트랜지스터가 포함하는 채널 스택의 Drain voltage(V)에 따른 Drain current density(μA/μm)를 측정하여 나타내었고, 도 16을 참조하면, 상기 실험 예에 따른 트랜지스터가 포함하는 채널 스택의 Gate voltage(V)에 따른 IG(pA/μm)를 측정하여 나타내었고, 도 17을 참조하면, 상기 실험 에에 따른 트랜지스터가 포함하는 채널 스택의 Drain voltage(V)에 따른 IG(pA/μm)를 측정하여 나타내었다.
도 14 내지 도 17에서 측정된 채널 스택의 특성 결과가 아래의 <표 2>를 통해 정리된다.
Sheet carrier density [/cm2] 1.14 x 1012
On current [mA/mm] 1.3
Off current [mA/mm] 10-9
On/off ratio ~109
VD [V] 4
VG [V] 4
Vth [V] 1.14
Mobility [cm2/V·S] 10.8
SS [mV/dec.] 95.8
도 14 내지 도 17 및 <표 2>에서 확인할 수 있듯이, 상기 실험 예에 따른 트랜지스터는, 기존의 트랜지스터와 비교하여 상대적으로 높은 On current를 나타냄과 함께 상대적으로 낮은 Of current를 나타내었다. 이에 따라, 상대적으로 낮은 SS(subthreshold swing)값을 나타내는 것을 확인할 수 있었다.
도 18 및 도 19는 본 발명의 실험 예 및 비교 예에 따른 트랜지스터가 포함하는 채널 스택의 열적 안정성을 비교하는 그래프이다.
도 18 및 도 19를 참조하면 상기 실험 예(Al2O3/ZnO) 및 비교 예(Al2O3/TiO2)에 따른 트랜지스터를 500℃의 온도에서 1 분 동안 열처리한 후, 각각에 대해 Sheet resistance(Ohm/sq.)을 측정하여 나타내었다.
도 18에서 확인할 수 있듯이, 상기 실험 예에 따른 트랜지스터는 열처리 전의 Sheet resistance와 열처리 후의 Sheet resistance가 실질적으로 일정하게 나타나는 반면, 도 19에서 확인할 수 있듯이, 상기 비교 예에 따른 트랜지스터는 열처리됨에 따라 Sheet resistance가 현저하게 증가되는 것을 알 수 있었다.
이에 따라, 본 발명의 실시 예에 따른 네거티브 커패시턴스 트랜지스터를 제조하는 경우, 채널 스택을 Al2O3-2차원 전자 가스-ZnO 구조로 형성함에 따라, 열적 안정성이 증가하여 채널 스택의 열화가 방지될 수 있음을 알 수 있다.
실험 예 1에 따른 트랜지스터 제조
상기 실험 예에 따른 트랜지스터를 제조하되, 제2 물질막(Al2O3)을 280℃의 온도에서 증착하여 실험 예 1에 따른 트랜지스터를 제조하였다.
실험 예 2에 따른 트랜지스터 제조
상기 실험 예에 따른 트랜지스터를 제조하되, 제2 물질막(Al2O3)을 230℃의 온도에서 증착하여 실험 예 2에 따른 트랜지스터를 제조하였다.
도 20은 본 발명의 실험 예 1에 따른 트랜지스터의 특성을 측정하여 나타낸 그래프이고, 도 21은 본 발명의 실험 예 2에 따른 트랜지스터의 특성을 측정하여 나타낸 그래프이다.
도 20을 참조하면, 상기 실험 예 1에 따른 트랜지스터가 포함하는 채널 스택의 Gate Voltage(V)에 따른 Drain Current(μA/μm)를, VD=2, 1, 0.5, 0.25 (V)의 조건에 측정하여 나타내었고, 도 21을 참조하면, 상기 실험 예 2에 따른 트랜지스터가 포함하는 채널 스택의 Gate Voltage(V)에 따른 Drain Current(μA/μm)를, VD=1, 0.5, 0.25, 0.125, 0.05 (V)의 조건에서 측정하여 나타내었다.
도 20 및 도 21에서 측정된 결과가 아래의 <표 3>을 통해 정리된다.
실험 예 1 실험 예 2
열처리 온도 (℃) 280 230
Sheer carrier density (cm-2) ~4.3 x 1013 ~1.6 x 1010
Drain current (μA/μm) ~12 ~1.3 x 10-3
Ion/Ioff ~107 ~106
Carrier mobility (cm2/V·S) 2.62 2.79
Subthreshold swing (mV/dec.) ~485 ~100
도 20 및 도 21, <표 3>에서 확인할 수 있듯이 230℃의 온도에서 제2 물질막이 열처리되어 형성된 채널 스택을 포함하는 실험 예 1에 따른 트랜지스터는, 280℃의 온도에서 제2 물질막이 열처리되어 형성된 채널 스택을 포함하는 실험 예 2에 따른 트랜지스터보다 SS 값이 현저하게 낮게 나타나는 것을 확인할 수 있었다.
이에 따라, 상기 실시 예에 따른 네거티브 커패시턴스 트랜지스터의 제조 방법 중 제2 물질막을 형성하는 단계의 공정 온도를 제어함에 따라, subthreshold swing(SS) 값을 제어할 수 있음을 알 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100: 기판
200: 채널 스택
210: 제1 물질막
220: 제2 물질막
230: 2차원 전자 가스
300: 게이트 산화물막
400: 금속 질화물막
500: 강유전체 물질막
600: 게이트 전극

Claims (12)

  1. 기판;
    상기 기판 상에 배치되고, 금속 산화물을 포함하는 제1 물질막 및 제2 물질막과, 상기 제1 물질막 및 제2 물질막 사이에 생성된 2차원 전자 가스를 포함하는, 채널 스택; 및
    상기 채널 스택 상에 배치되는 강유전체 물질막(ferroelectric material layer)을 포함하는 네거티브 커패시턴스 트랜지스터.
  2. 제1 항에 있어서,
    상기 채널 스택은,
    이성분계 비정질 금속 산화물을 포함하는 상기 제1 물질막;
    이성분계 다결정질 금속 산화물을 포함하는 상기 제2 물질막; 및
    상기 제1 물질막 및 상기 제2 물질막 사이에 생성된 상기 2차원 전자 가스를 포함하되,
    상기 제1 물질막이 상기 기판과 인접하고, 상기 제2 물질막이 상기 강유전체 물질막과 인접하도록 배치된 것을 포함하는 네거티브 커패시턴스 트랜지스터.
  3. 제2 항에 있어서,
    상기 제1 물질막은, 티타튬(Ti), 아연(Zn), 알루미늄(Al), 하프늄(Hf), 또는 지르코늄(Zr) 중에서 어느 하나를 포함하고,
    상기 제2 물질막은, 티타튬(Ti), 아연(Zn), 알루미늄(Al), 하프늄(Hf), 또는 지르코늄(Zr) 중에서 다른 하나를 포함하는 네거티브 커패시턴스 트랜지스터.
  4. 제1 항에 있어서,
    상기 기판은 상기 기판의 상부면의 법선 방향으로 연장되는 핀(Fin) 구조물을 포함하되,
    상기 채널 스택 및 상기 강유전체 물질막은, 상기 핀 구조물의 표면 프로파일을 따라 배치된 것을 포함하는 네거티브 커패시턴스 트랜지스터.
  5. 제1 항에 있어서,
    상기 강유전체 물질막은, 9 nm 초과의 두께를 갖는 것을 포함하는 네거티브 커패시턴스 트랜지스터.
  6. 제1 항에 있어서,
    상기 채널 스택, 및 상기 강유전체 물질막 사이에 배치되는 금속 질화물막을 더 포함하는 네거티브 커패시턴스 트랜지스터.
  7. 제6 항에 있어서,
    상기 금속 질화물막은, 티타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN) 중 어느 하나를 포함하는 네거티브 커패시턴스 트랜지스터.
  8. 기판을 준비하는 단계;
    상기 기판 상에, 제1 물질막 및 제2 물질막을 적층하여, 상기 제1 물질막 및 제2 물질막 사이에 2차원 전자 가스가 생성된 채널 스택을 형성하는 단계; 및
    상기 채널 스택 상에 금속 전구체 및 반응 물질을 제공하여, 상기 금속 전구체 및 상기 반응 물질이 반응된 강유전체 물질막을 형성하는 단계를 포함하는 네거티브 커패시턴스 트랜지스터의 제조 방법.
  9. 제8 항에 있어서,
    상기 채널 스택을 형성하는 단계는,
    상기 기판 상에 제1 금속 전구체, 및 제1 반응 물질을 제공하여, 상기 제1 금속 전구체 및 상기 제1 반응 물질이 반응된 상기 제1 물질막을 형성하는 단계; 및
    상기 제1 물질막 상에 상기 제1 금속 전구체와 다른 제2 금속 전구체, 및 제2 반응 물질을 제공하여, 상기 제2 금속 전구체 및 상기 제2 반응 물질이 반응된 상기 제2 물질막을 형성하는 단계를 포함하는 네거티브 커패시턴스 트랜지스터의 제조 방법.
  10. 제9 항에 있어서,
    상기 제2 물질막을 형성하는 단계의 공정 온도를 제어하여, 상기 네거티브 커패시턴스 트랜지스터의 문턱전압이하 스윙(subthreshold swing, SS)값을 제어하는 것을 포함하는 네거티브 커패시턴스 트랜지스터의 제조 방법.
  11. 제8 항에 있어서,
    상기 강유전체 물질막을 형성하는 단계는,
    상기 채널 스택 상에 상기 제1 및 제2 금속 전구체와 다른 제3 금속 전구체, 및 제3 반응 물질을 제공하여, 상기 제3 금속 전구체 및 상기 제3 반응 물질이 반응된 예비 강유전체 물질막을 형성하는 단계; 및
    상기 예비 강유전체 물질막을 열처리하는 단계를 포함하는 네거티브 커패시턴스 트랜지스터의 제조 방법.
  12. 제11 항에 있어서,
    상기 예비 강유전체 물질막은, 원자층 증착법(Atomic Layer Deposition)으로 형성되는 것을 포함하는 네거티브 커패시턴스 트랜지스터의 제조 방법.
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