JP5372394B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は半導体装置及びその製造方法に関するものであり、特に、ゲート絶縁膜として高誘電率膜を用いた絶縁ゲート型半導体装置におけるフェルミレベルピンニングを防止するための構成に関するものである。

近年のワイヤレス通信技術の発展や情報コンテンツの多様化により、携帯情報端末で処理する情報量が飛躍的に増大し、情報処理の中核を担うＬＳＩには微細化、低消費電力化、高速動作化、及び、低電圧化が要求されている。

このような要請に応えるために、ＬＳＩを構成するＭＯＳＦＥＴのゲート酸化膜の薄膜化が急速に進んでおり、既に、物理的限界まで薄膜化されたゲート絶縁膜をさらに薄膜化すると、キャリアが直接ゲート絶縁膜をトンネリングしてゲートリーク電流が増大する問題が発生する。

例えば、ゲート長が６５ｎｍのＭＩＳＦＥＴにおいては、等価酸化膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）で１．２〜１．６ｎｍのゲート絶縁膜が要求されるが、ゲート絶縁膜として従来と同様にＳｉＯ_２膜を用いた場合には、トンネル電流によりゲートリーク電流が許容値を超えてしまう。

そこで、ＥＯＴとして上記の膜厚を維持するとともに、ゲートリーク電流を抑制するために、ＳｉＯ_２（比誘電率〜３．９）に代わって高誘電率の絶縁膜、即ち、Ｈｉｇｈ−ｋ膜の採用が検討されており、このようなＨｉｇｈ−ｋ膜としてはＨｆＯ_２（比誘電率〜２５）、Ａｌ_２Ｏ_３（比誘電率９〜１１）が挙げられる。

このような、Ｈｉｇｈ−ｋ膜をゲート絶縁膜として採用することによって、同じＥＯＴでも物理的膜厚を厚くすることができ、それによって、キャリアのトンネルを防止してゲートリーク電流を抑制することができる。

特に、ゲート絶縁膜として、比誘電率が非常に大きなＨｆＯ_２を用いた場合には、ゲートリーク電流抑制効果が大きくなるので、Ｈｉｇｈ−ｋ膜としてはＨｆＯ_２、ＨｆＳｉＯＮ、ＨｆＡｌＯ_ｘやＨｆＡｌＯＮ等のＨｆを含んだＨｉｇｈ−ｋ膜の研究が盛んに行われている。

しかし、Ｈｆを含んだＨｉｇｈ−ｋ膜をゲート絶縁膜として用いた場合、多結晶Ｓｉゲート電極の仕事関数が不純物濃度で変化しないフェルミレベルピンニング（ＦＬＰ：Ｆｅｒｍｉ Ｌｅｖｅｌ Ｐｉｎｎｉｎｇ）が発生し、このフェルミレベルピンニングはｐ型の場合に顕著であることが報告されている。

このような、フェルミレベルピンニングの原因としては、
（１）Ｈｉｇｈ−ｋ／Ｓｉ界面での酸素が抜けたことが原因になり、ＨｆとＳｉとの間で結合が発生し、このＨｆ−Ｓｉ結合が原因となってピンニングが起こることが報告されている（例えば、非特許文献１参照）。

また、
（２）Ｈｉｇｈ−ｋ／Ｓｉ界面では、Ｈｉｇｈ−ｋ膜中に酸素欠損が数多くあり、この酸素欠陥が有している電荷が２- であり、この電荷に起因して界面に電気双極子が発生して、バンドの湾曲を引起し、ピンニングが起こるという仮説が提案されている（例えば、非特許文献２参照）。

このようなフェルミレベルピンニングが発生すると、特に、ｐ型多結晶Ｓｉに対しては仕事関数の制御が不可能になり、Ｖ_ｔｈ制御ができなくなり、Ｈｉｇｈ−ｋ膜の実用化への大きな障害となっている。

そこで、フェルミレベルピンニングを回避するために、Ｈｉｇｈ−ｋ／多結晶Ｓｉ界面にＳｉＯ_２膜やＳｉＮ膜を挿入することが検討されている。
また、ゲート電極をＰｔシリサイドやＮｉシリサイド等のシリサイド電極とした場合、その組成比を変えることで、フェルミレベルピンニングを除去することも試みられている。

しかし、ＳｉＯ_２膜を挿入した場合には、フェルミレベルピンニングを除去できないことが判明した。
これは、通常の熱酸化膜はフレキシブル性に欠けるハードなＴｒｉｄｙｍｉｔｅ構造に近いアモルファス構造のＳｉＯ_２膜であるため、酸素欠損に伴って発生するボンドの組み換えにより構造緩和ができないためである。

また、ＳｉＮ膜を挿入する場合には、２ｎｍ程度の膜厚にする必要があり、その結果、ＥＯＴを増加してしまい、デバイス特性が劣化するという問題がある。

また、シリサイド電極の組成比を変えた場合には、シリサイド電極の仕事関数はその組成比に依存するため、ゲート電極の仕事関数を任意に設定することが困難になるという問題がある。
Ｃ．Ｈｏｂｂｓ ｅｔ ａｌ．，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．５１，ｐｐ．９７１−９８３，２００４ Ｋ．Ｓｈｉｒａｉｓｈｉ ｅｔ ａｌ．，ＶＬＳＩ Ｓｙｍｐ．Ｔｅｃｈ．Ｄｉｇ．，２００４，ｐｐ．１０８−１１０

そこで、本発明者は、従来の高誘電率膜界面の状況を鋭意検討したので、その結果を図９乃至図１４を参照し説明する。
図９は、５０％の酸素欠損の場合のＨｆＯ_２界面の説明図であり、図９（ａ）は分子結合図であり、図９（ｂ）は界面における局所状態密度（ＬＤＯＳ：Ｌｏｃａｌ Ｄｅｎｓｉｔｙ Ｏｆ Ｓｔａｔｅｓ）の説明図である。

図９（ａ）から明らかなように、界面においてＳｉ原子は相互に結合してダイマー（ｄｉｍｅｒ）を形成しているが、５０％酸素欠損の場合には、残存しているＯ原子がダイマーに作用して非対称ダイマーとなる。

この場合、図９（ｂ）から明らかなように、バンドギャップ中には準位は形成されていないが、非対称ダイマーはダイポール（電気双極子）を形成するために、このダイポールがバンドの湾曲を引起し、ピンニングが起こると考えられる（Ｄｉｐｏｌｅ型ＦＬＰ）。

図１０は、５０％の酸素欠損の場合のフェルミレベルシフトの説明図であり、図１０（ａ）はｐ型シリコン基板フェルミレベルシフトの説明図であり、また、図１０（ｂ）ｐ型多結晶シリコン層のフェルミレベルシフトの説明図である。
図１０（ａ）から明らかなように、ｐ型シリコン基板の場合には、価電子帯（図におけるマイナスエネルギー側）の端部近傍にあるはずのＥ_ｆが界面ダイポールの影響により価電子帯の端部から大きくシフトしている。
なお、図１０（ｂ）から明らかなように、ｐ型多結晶シリコン層の場合には価電子帯の端部にＥ_ｆが存在している。

図１１は、１００％の酸素欠損の場合のＨｆＯ_２界面の説明図であり、図１１（ａ）は分子結合図であり、図１１（ｂ）は界面における局所状態密度（ＬＤＯＳ：Ｌｏｃａｌ Ｄｅｎｓｉｔｙ Ｏｆ Ｓｔａｔｅｓ）の説明図である。
図１１（ａ）から明らかなように、界面においてＳｉ原子は相互に結合してダイマー（ｄｉｍｅｒ）を形成しているが、酸素原子が界面において１００％欠損しているので、二等辺三角形状の対称ダイマーとなる。

この場合、図１１（ｂ）から明らかなように、バンドギャップ中には多くの準位が形成されてメタリック状態となり、この界面の金属化によりフェルミレベルがシフトしてピンニングが起こると考えられる（界面準位型ＦＬＰ）。

図１２は、１００％の酸素欠損の場合のフェルミレベルシフトの説明図であり、図１２（ａ）はｐ型シリコン基板フェルミレベルシフトの説明図であり、また、図１２（ｂ）はｐ型多結晶シリコン層のフェルミレベルシフトの説明図である。
図１２（ａ）から明らかなように、ｐ型シリコン基板の場合には、価電子帯の端部近傍にあるはずのＥ_ｆが界面ダイポールの影響により価電子帯の端部から大きくシフトしている。
また、図１２（ｂ）から明らかなように、ｐ型多結晶シリコン層の場合にも価電子帯の端部にあるはずのＥ_ｆが界面ダイポールの影響により価電子帯の端部から大きくシフトしている。

図１３は、このようなフェルミレベルのシフトを模式的に示したものであり、左側に示すＳｉＯ_２／多結晶シリコンの場合には、多結晶シリコン層中におけるフェルミレベルは、ｐ型の場合には価電子帯の端部近傍に存在し、ｎ型の場合には伝導帯の端部近傍に存在している。

しかし、ＨｆＯ_２／多結晶シリコンの場合には、多結晶シリコン層中におけるフェルミレベルは、ｎ型の場合には殆ど移動しないものの、ｐ型の場合には価電子帯の端部近傍に存在するはずのフェルミレベルが伝導帯側にシフトすることになる。

図１４は、ＨｆＯ_２／多結晶シリコン界面の実効仕事関数と上部電極の仕事関数の界面酸素欠損量依存性の説明図であり、図１４（ａ）はＢドープのｐ型多結晶シリコンの場合の上部電極の仕事関数（ＷＦ：Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ）と実効仕事関数（Ｅｆｆｅｃｔｉｖｅ ＷＦ）を示し、図１４（ｂ）はＡｓをドープしたｎ型多結晶シリコンの場合の上部電極の仕事関数と実効仕事関数を示している。

図から明らかなように、ｐ型多結晶シリコンの場合には、実効仕事関数が、０．６〜０．８ｅＶ程度小さくなる方向にシフトしているのに対して、ｎ型多結晶シリコンの場合には、実効仕事関数が、０．３〜０．２ｅＶ程度大きくなる方向にシフトしているのが分かる。

以上の結果、フェルミレベルピニングは、ＨｆＯ_２／多結晶シリコン界面における酸素欠損による対称ダイマー或いは非対称ダイマー等のＳｉ原子同士の結合によるダイマーの形成が原因であることが明確になった。

したがって、本発明は、高誘電率ゲート絶縁膜／多結晶シリコン界面におけるダイマーの発生を既存の製造工程になじみやすい工程により抑制して、フェルミレベルピンニングを除去することを目的とする。

本発明の一観点によれば、半導体基板と、前記半導体基板上方に形成されたＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜と、前記ゲート絶縁膜上に形成された１原子層乃至２原子層の厚さの炭素からなるキャップ層と、前記キャップ層上に形成されたシリコンを含むゲート電極と、前記ゲート電極の両側にソース領域及びドレイン領域とを有する半導体装置が提供される。

また、本発明の別の観点からは、半導体基板上方にＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜を堆積する工程と、前記ゲート絶縁膜上に１原子層乃至２原子層の厚さの炭素を含むキャップ層を堆積する工程と、前記キャップ層上にシリコンを含むゲート電極を堆積する工程と、前記ゲート電極の両側にソース領域及びドレイン領域を形成する工程とを含む半導体装置の製造方法が提供される。

本発明では、Ｈｆ、Ｚｒ或いはＡｌを構成元素として含む酸化物系の高誘電率膜と多結晶シリコンからなるゲート電極との間に、１原子層乃至２原子層の厚さの炭素（Ｃ）を含むキャップ層を設けているので、Ｓｉより格子定数の小さなＣ同士がダイマー結合せず、それによって、Ｓｉ−Ｓｉ結合のダイマーも発生しないのでフェルミレベルピンニングの発生を抑制することができる。
また、５０％の酸素欠損の場合も、ダイポールの生成が抑制される。

ここで、図１乃至図４を参照して、本発明の実施の形態を説明する。
図１は、本発明の実施の形態のＭＩＳＦＥＴの概略的構成図であり、ｎ型シリコン基板１１上にＨｆＯ_２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＺｒＯ_２、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、又は、Ａｌ_２Ｏ_３等の酸素を含む高誘電率膜１２、厚さが、例えば、１原子層乃至２原子層のＣからなるキャップ層１３、及び、多結晶シリコンからなるゲート電極１４を順次積層してゲート構造を構成するとともに、ゲート構造の両側にｐ型ソース・ドレイン領域１５を形成し、その上にソース・ドレイン電極１６を形成したものである。

図２は、キャップ層界面の分子構造のモデル図であり、キャップ層１３と高誘電率膜１２との界面でキャップ層１３を構成するＣ原子の一部が高誘電率膜１２を構成するＨｆ原子と結合するとともに、Ｃ原子同士はＳｉより格子定数が小さいのでダイマーを構成しないので、Ｓｉ−Ｓｉ結合のダイマーが消失している様子を示している。
なお、ここでは説明を簡単にするために、高誘電率膜１２としてＨｆＯ_２を、キャップ層１３としてＣ膜を、また、ゲート電極１４として多結晶シリコンを用いて示している。
なお、高誘電率膜１２とシリコン基板との界面にＳｉＯ_２膜を設けているが、これは移動度の低下を抑制するために設けている。

図３は、本発明の実施の形態におけるゲート電極をＢドープのｐ型多結晶シリコンとし、界面における酸素欠損が１００％の場合の局所的状態密度の説明図であり、図３（ａ）はキャップ層における局所的状態密度、図３（ｂ）はｐ型多結晶シリコン層における局所的状態密度、であり、図３（ｃ）はｐ型シリコン基板の局所的状態密度の説明図である。

図から明らかなように、ｐ型多結晶シリコン層及びｐ型シリコン基板のいずれの局所的状態密度もｐ型に起因して価電子帯の端部近傍にフェルミレベルが位置しており、フェルミレベルのシフトが発生していないことが分かり、したがって、非対称ダイマーが形成されていないことが分かる。

なお、図３（ａ）から明らかなように、Ｃ層をキャップ層とした場合にはＣ層中に界面準位が発生するが、フェルミ準位よりエネルギー的に上であり、ＦＬＰを抑止する。
なお、この界面準位は、Ｃの格子定数はゲート電極を構成するＳｉの格子定数より小さいため一部の結合手が未結合の状態になるために発生すると考えられる。

図４は、本発明の実施の形態におけるゲート電極をＡｓドープのｎ型多結晶シリコンとし、界面における酸素欠損が１００％の場合の局所的状態密度の説明図であり、図４（ａ）はキャップ層における局所的状態密度、図４（ｂ）はｎ型多結晶シリコン層における局所的状態密度、であり、図４（ｃ）はｎ型シリコン基板の局所的状態密度の説明図である。

図から明らかなように、ｎ型多結晶シリコン層及びｎ型シリコン基板のいずれの局所的状態密度もｎ型に起因して導電帯の端部近傍にフェルミレベルが位置しており、フェルミレベルのシフトが発生していないことが分かり、したがって、非対称ダイマーが形成されていないことが分かる。

なお、図４（ａ）から明らかなように、Ｃ層をキャップ層とした場合にはＣ層中に界面準位が発生するが、ｎ型の場合も理想界面と同程度のシフトである。
ｐ型のシフトを抑制する結果、ｎ型に対して不都合な新たなシフトは発生していないことが分かる。

以上、説明したように、本発明の実施の形態においては、高誘電率膜とゲート電極との間に、格子定数がシリコン層より小さなＣを含むキャップ層を介在させているので、高誘電率膜／キャップ層界面に酸素抜けによる酸素欠損が発生しても、ボンドの組み換えにより酸素欠陥は消滅し、非対称ダイマー或いは対称ダイマーは形成されず、その結果、ゲート電極にフェルミレベルピンニングが発生することがない。

この場合のＣを含むキャップ層は理想的には、グラファイト状のＣ膜であるが、実際には微量のＳｉもＣ膜中に拡散してキャップ層面内において拡散したＳｉ原子がＳｉ−Ｃ結合を形成していると考えられが、キャップ層全体としてＳｉＣの特性を示すものではない。

なお、１原子層乃至２原子層の極薄膜からなるキャップ層を形成する場合には、スパッタ法を用いれば良い。

次に、以上の事項を前提として、図５乃至図７を参照して本発明の実施例１のＭＩＳＦＥＴの製造工程を説明する。
まず、図５（ａ）に示すように、ｎ型シリコン基板２１に素子分離領域２２を形成したのち、全面にＬＬ−Ｄ＆Ａ（Ｌａｙｅｒ−ｂｙ−Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ＆ Ａｎｎｅａｌｉｎｇ）法を用いて厚さが１．６ｎｍ〜５．０ｎｍ、例えば、２．４ｎｍのＨｆＡｌＯ_ｘからなる高誘電率膜２３を堆積させる。

なお、このＬＬ−Ｄ＆Ａ法による成長工程においては、例えば、基板温度を２００〜３００℃とした状態で、Ｈｆ源としてＨｆ〔Ｎ（ＣＨ_３）_２〕_４（ＴＤＭＡＨ）を用い、Ａｌ源としてＡｌ（ＮＨ_３）_３（ＴＭＡ）を用い、Ｏ源としてＨ_２Ｏを用い、キャリアガスとしてＮ_２ガスを用いて、一原子層単位の成長を行う。

例えば、Ａｌ_２Ｏ_３原子層及びＨｆＯ_２原子層を交互に堆積させ、堆積させる毎にＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を行って成膜するものであり、ＨｆＡｌＯ_ｘにおけるＨｆ：Ａｌの比は、Ａｌ_２Ｏ_３原子層とＨｆＯ_２原子層の積層数で制御すれば良く、ここでは、例えば、Ｈｆ：Ａｌ＝６：４とする。

次いで、図５（ｂ）に示すように、例えば、スパッタ法を用いて、１００℃以下の基板温度、例えば、室温（〜２３℃）において、Ｃ膜２４を堆積させる。
この時、Ｃ膜２４はトランジスタのＶ_ｔｈに影響を与えないように、その膜厚が最終的なキャップ層としての膜厚が１原子層乃至２原子層（〜２．５Å）になるように成膜する。

次いで、図５（ｃ）に示すように、ＣＶＤ法を用いて、例えば、６５０℃の基板温度において、Ｃ膜２４上に多結晶シリコン層２５を堆積する。
この段階で、Ｃ膜２４は、Ｃ原子が上方の多結晶シリコン層２５を構成するＳｉと結合するとともに、下方の高誘電率膜２３を構成するＨｆ，Ａｌ，Ｏとも結合して１原子層乃至２原子層のキャップ層２６となる。

次いで、図６（ｄ）に示すように、フォトリソグラフィー工程とドライエッチング工程を用いて多結晶シリコン層２５乃至高誘電率膜２３を例えば、６５ｎｍ長さに成形することによって、ゲート絶縁膜２７及びゲート電極２８からなるゲート構造を形成する。

次いで、図６（ｅ）に示すように、ゲート構造をマスクとしてＢイオン２９を浅く注入することによってｐ型エクステンション領域３０を形成する。

次いで、図６（ｆ）に示すように、全面にＳｉＯ_２膜を形成したのち、異方性エッチングを施すことによってサイドウォール３１を形成する。
次いで、ゲート構造及びサイドウォール３１をマスクとしてＢイオン３２を注入することによってｐ型ソース・ドレイン領域３３を形成するとともに、ゲート電極２８にＢをドープする。

次いで、図７（ｇ）に示すように、全面にＣｏ膜を堆積させたのち、熱処理により合金化することによって、ｐ型ソース・ドレイン領域３３及びゲート電極２８の表面にＣｏシリサイド電極３４を形成したのち、未反応のＣｏ膜を除去する。

次いで、図７（ｈ）に示すように、全面にＢＰＳＧからなる層間絶縁膜３５を堆積させる。
次いで、図７（ｉ）に示すように、Ｃｏシリサイド電極３４に対するビアホールを形成し、次いで、このビアホール内をＴｉＮ膜を介してＷで埋め込んでプラグ３６を形成することによって、ＭＩＳＦＥＴの基本構造が完成する。

このように、本発明の実施例１においては、ゲート絶縁膜として高誘電率のＨｆＡｌＯ_ｘを用いる際に、厚さが１原子層乃至２原子層のＣを含む膜、理想的にはＣ膜からなるキャップ層をゲート絶縁膜のゲート電極との間に介在させているので、ＨｆＡｌＯ_ｘ／Ｃ膜界面において酸素抜けによる酸素欠損が発生しても、Ｓｉより格子定数の小さなＣが介在することにより、Ｓｉ−Ｓｉ結合によるダイマーの発生を抑制することができる。

その結果、酸素欠損に起因するバンドギャップ間に準位が発生したり、或いは、ダイポールが発生することがないので、フェルミレベルピンニングが発生することはない。

次に、図８を参照して本発明の実施例２のＭＩＳＦＥＴを説明するが、上記の実施例１において、高誘電率膜とシリコン基板の界面にＳｉＯ_２膜を形成したものである。
まず、図８（ａ）に示すように、ｎ型シリコン基板２１に素子分離領域２２を形成したのち、熱酸化によって厚さが、例えば、１ｎｍのＳｉＯ_２膜３７を形成する。
次いで、全面にＬＬ−Ｄ＆Ａ法を用いて厚さが１．６ｎｍ〜５．０ｎｍ、例えば、２．４ｎｍのＨｆＡｌＯ_ｘからなる高誘電率膜２３を堆積させる。

以降は、図８（ｂ）に示すように、上記実施例１と全く同様に、最終的なキャップ層としての膜厚が１原子層乃至２原子層（〜２．５Å）になるようにＣ膜２４を成膜する。
次いで、図８（ｃ）に示すように、Ｃ膜２４上に多結晶シリコン層２５を堆積する。
この段階で、Ｃ膜２４は、Ｃ原子が上方の多結晶シリコン層２５を構成するＳｉと結合するとともに、下方の高誘電率膜２３を構成するＨｆ，Ａｌ，Ｏとも結合して１原子層乃至２原子層のキャップ層２６となる。

次いで、図８（ｄ）に示すように、フォトリソグラフィー工程とドライエッチング工程を用いてゲート絶縁膜２７及びゲート電極２８からなるゲート構造を形成する。
次いで、ｐ型エクステンション領域３０、サイドウォール３１、ｐ型ソース・ドレイン領域３３を順次形成するとともに、ゲート電極２８にＢをドープする。

次いで、ｐ型ソース・ドレイン領域３３及びゲート電極２８の表面にＣｏシリサイド電極３４を形成したのち、ＢＰＳＧからなる層間絶縁膜３５を堆積させる。
次いで、Ｃｏシリサイド電極３４に対するプラグ３６を形成することによって、ＭＩＳＦＥＴの基本構造が完成する。

このように、本発明の実施例２においては、シリコン基板と高誘電率膜の界面に、ＳｉＯ_２膜を設けているので、チャネル領域を走行するキャリアの移動度の低下を抑制することができる。

以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、各実施例においてはｐチャネル型ＭＩＳＦＥＴを例に説明しているが、ｎチャネル型ＭＩＳＦＥＴにも適用されるものである。

また、上記の実施例１及び実施例２においては、ゲート電極として多結晶Ｓｉを用いているが、多結晶Ｓｉに限られるものではなく、Ｎｉシリサイド（仕事関数＝４．７ｅＶ）、Ｐｔシリサイド（仕事関数＝４．９ｅＶ）、Ｔａシリサイド、Ｅｒシリサイド、或いは、Ｉｒシリサイド等の金属シリサイド、または、Ｐｔ（仕事関数＝５．７ｅＶ）等の金属を用いても良いが、仕事関数の観点からはＮｉシリサイドが特に望ましい。

また、上記の実施例１においては、高誘電率膜の製造方法としてＬＬ−Ｄ＆Ａ法を用いているが、ＬＬ−Ｄ＆Ａ法に限られるものではなく、通常のＡＬＤ法或いはＬＰＣＶＤ法を用いても良いものであり、さらには、スパッタ法を用いても良いものである。

また、上記の実施例１及び実施例２においては、高誘電率膜としてＨｆＡｌＯ_ｘ或いはＨｆＯ_２を用いているがＨｆＡｌＯ_ｘ或いはＨｆＯ_２に限られるものではなく、Ｈｆを構成元素とする高誘電率膜であれば良く、例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、或いは、ＨｆＡｌＯＮ等を用いても良く、さらには、Ａｌ_２Ｏ_３でも良い。

また、Ｈｆの代わりにＺｒを含む高誘電率膜でも良く、例えば、ＺｒＯ_２、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＺｒＡｌＯ、或いは、ＺｒＡｌＯＮ等を用いても良い。
即ち、ＺｒはＨｆと同じ族に属しており、価電子の数は同じであり、したがって、酸化物を構成した場合の結晶構造でみて、ほぼ同じ格子定数を有しているので、Ｈｆと同等の効果が得られる。
因に、ｍｏｎｏｃｌｉｎｉｃ構造の結晶の場合には、
ＨｆＯ_２：ａ＝５．２９Å，ｂ＝５．１８Å，ｃ＝５．１２Å
ＺｒＯ_２：ａ＝５．１５Å，ｂ＝５．２１Å，ｃ＝５．３１Å
であり、また、ｃｕｂｉｃ構造の場合には、
ＨｆＯ_２：ａ＝ｂ＝ｃ＝５．１２Å
ＺｒＯ_２：ａ＝ｂ＝ｃ＝５．０７Å
である。

以上の実施例１及び実施例２を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１） 半導体基板と、前記半導体基板上方に形成されたＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜と、前記ゲート絶縁膜上に形成された１原子層乃至２原子層の厚さの炭素からなるキャップ層と、前記キャップ層上に形成されたシリコンを含むゲート電極と、前記ゲート電極の両側にソース領域及びドレイン領域とを有する半導体装置。
（付記２） 前記多結晶シリコン層が、Ｂをドープしたｐ型多結晶シリコン層である付記１に記載の半導体装置。
（付記３） 前記ゲート絶縁膜が、ＨｆＯ_２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＺｒＯ_２、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、又は、Ａｌ_２Ｏ_３のいずれか一つを含む付記１または付記２に記載の半導体装置。
（付記４） 前記キャップ層を構成する炭素原子の一部と、前記ゲート絶縁膜を構成するＨｆ原子、Ａｌ原子、または、Ｚｒ原子の一部が直接結合している付記３に記載の半導体装置。
（付記５） 半導体基板上方にＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜を堆積する工程と、前記ゲート絶縁膜上に１原子層乃至２原子層の厚さの炭素を含むキャップ層を堆積する工程と、前記キャップ層上にシリコンを含むゲート電極を堆積する工程と、前記ゲート電極の両側にソース領域及びドレイン領域を形成する工程と、を含む半導体装置の製造方法。
（付記６）前記ゲート絶縁膜が、ＨｆＯ_２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＺｒＯ_２、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、又は、Ａｌ_２Ｏ_３のいずれか一つを含む付記５に記載の半導体装置の製造方法。

本発明の実施の形態のＭＩＳＦＥＴの概略的構成図である。 キャップ層界面の分子構造のモデル図である。 本発明の実施の形態におけるゲート電極をＢドープのｐ型多結晶シリコンとし、界面における酸素欠損が１００％の場合の局所的状態密度の説明図である。 本発明の実施の形態におけるゲート電極をＡｓドープのｎ型多結晶シリコンとし、界面における酸素欠損が１００％の場合の局所的状態密度の説明図である。 本発明の実施例１のＭＩＳＦＥＴの途中までの製造工程の説明図である。 本発明の実施例１のＭＩＳＦＥＴの図５以降の途中までの製造工程の説明図である。 本発明の実施例１のＭＩＳＦＥＴの図６以降の製造工程の説明図である。 本発明の実施例２のＭＩＳＦＥＴの製造工程の説明図である。 ５０％の酸素欠損の場合のＨｆＯ _２ 界面の説明図である。 ５０％の酸素欠損の場合のフェルミレベルシフトの説明図である。 １００％の酸素欠損の場合のＨｆＯ _２ 界面の説明図である。 １００％の酸素欠損の場合のフェルミレベルシフトの説明図である。 フェルミレベルのシフトの模式的説明図である。 ＨｆＯ _２ ／多結晶シリコン界面の実効仕事関数と上部電極の仕事関数の界面酸素欠損量依存性の説明図である。

１１ ｎ型シリコン基板
１２ 高誘電率膜
１３ キャップ層
１４ ゲート電極
１５ ｐ型ソース・ドレイン領域
１６ ソース・ドレイン電極
２１ ｎ型シリコン基板
２２ 素子分離領域
２３ 高誘電率膜
２４ Ｃ膜
２５ 多結晶シリコン層
２６ キャップ層
２７ ゲート絶縁膜
２８ ゲート電極
２９ Ｂイオン
３０ ｐ型エクステンション領域
３１ サイドウォール
３２ Ｂイオン
３３ ｐ型ソース・ドレイン領域
３４ Ｃｏシリサイド電極
３５ 層間絶縁膜
３６ プラグ
３７ ＳｉＯ _２ 膜

Claims (4)

1. 半導体基板と、
   前記半導体基板上方に形成されたＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜と、
   前記ゲート絶縁膜上に形成された１原子層乃至２原子層の厚さの炭素からなるキャップ層と、
   前記キャップ層上に形成されたシリコンを含むゲート電極と、
   前記ゲート電極の両側にソース領域及びドレイン領域と
   を有する半導体装置。
2. 前記ゲート絶縁膜が、ＨｆＯ_２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＺｒＯ_２、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、又は、Ａｌ_２Ｏ_３のいずれか一つを含む請求項１に記載の半導体装置。
3. 前記キャップ層を構成する炭素原子の一部と、前記ゲート絶縁膜を構成するＨｆ原子、Ａｌ原子、または、Ｚｒ原子の一部が直接結合している請求項２に記載の半導体装置。
4. 半導体基板上方にＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜を堆積する工程と、
   前記ゲート絶縁膜上に１原子層乃至２原子層の厚さの炭素を含むキャップ層を堆積する工程と、
   前記キャップ層上にシリコンを含むゲート電極を堆積する工程と、
   前記ゲート電極の両側にソース領域及びドレイン領域を形成する工程と、
   を含む半導体装置の製造方法。

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