KR101909205B1 - 핀형 전계 효과 트랜지스터를 구비한 반도체 소자 - Google Patents

핀형 전계 효과 트랜지스터를 구비한 반도체 소자 Download PDF

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Abstract

반도체 소자는 핀형 (fin-type) 활성 영역과, 게이트 절연막과, 게이트 절연막 위에서 활성 영역의 상면 및 양 측면을 덮으면서 활성 영역과 교차하여 연장되는 게이트 라인을 포함한다. 게이트 라인은 활성 영역의 상면 및 양 측면을 균일한 두께로 덮도록 연장되는 Al 도핑된 금속 함유막과, 활성 영역 위에서 Al 도핑된 금속 함유막 위에 연장되는 갭필 금속막을 포함한다.

Description

핀형 전계 효과 트랜지스터를 구비한 반도체 소자 {Semiconductor device including fin-type field effect transistor}
본 발명의 기술적 사상은 트랜지스터를 구비한 반도체 소자에 관한 것으로, 특히 핀형 전계 효과 트랜지스터 (fin-type field effect transistor: FinFET)를 구비한 반도체 소자에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 전계 효과 트랜지스터의 게이트 길이가 감소하고 있다. 이에 따라, 수평형 (planar) MOSFET (metal oxide semiconductor FET)가 갖는 소자 특성의 한계를 극복하기 위하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 소자를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 하나의 기판상에 형성되는 복수의 FinFET에서 안정적인 전기적 특성을 얻을 수 있고, 하나의 기판상에 형성되는 복수의 FinFET에서의 전기적 특성 편차를 최소화할 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상에 따른 일 양태에 따른 반도체 소자는 핀형 (fin-type) 활성 영역과, 상기 활성 영역의 상면 및 양 측면을 덮는 게이트 절연막과, 상기 게이트 절연막 위에서 상기 활성 영역의 상면 및 양 측면을 덮으면서 상기 활성 영역과 교차하여 연장되는 게이트 라인을 포함한다. 상기 게이트 라인은 상기 활성 영역의 상면 및 양 측면을 균일한 두께로 덮도록 연장되는 Al 도핑된 금속 함유막과, 상기 활성 영역 위에서 상기 Al 도핑된 금속 함유막 위에 연장되는 갭필 금속막을 포함한다.
본 발명의 기술적 사상에 따른 일 양태에 따른 반도체 소자는 제1 MOS 트랜지스터와 제2 MOS 트랜지스터를 포함한다. 상기 제1 MOS 트랜지스터는 제1 도전형 채널 영역을 가지는 핀형 (fin-type) 제1 활성 영역과; 상기 제1 활성 영역의 상면 및 양 측면을 균일한 두께로 덮으면서 상기 제1 활성 영역과 교차하여 연장되는 제1 Al 도핑된 금속 함유막을 포함하는 제1 게이트 라인을 포함한다. 상기 제2 MOS 트랜지스터는 상기 제1 도전형과 다른 제2 도전형 채널 영역을 가지는 핀형 제2 활성 영역과; 상기 제2 활성 영역의 상면 및 양 측면을 균일한 두께로 덮으면서 상기 제2 활성 영역과 교차하여 연장되고, 상기 제1 Al 도핑된 금속 함유막의 두께보다 더 큰 두께를 가지는 금속 질화물 함유막을 포함하는 제2 게이트 라인을 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자는 아스펙트비가 큰 핀형 활성 영역의 상면 및 양 측면을 덮는 게이트 라인에서의 두께 편차가 최소화된 FinFET 구조를 얻을 수 있다. 또한, 아스펙트비가 큰 복수의 핀형 활성 영역 사이의 공간이 상기 게이트 라인에 의해 보이드(void) 없이 매립되는 구조를 제공함으로써, 안정적인 전기적 특성을 가지는 복수의 FinFET을 제공할 수 있으며, 하나의 기판상에 형성되는 복수의 FinFET에서의 전기적 특성 편차를 최소화함으로써, 전기적 특성의 균일도가 향상된 복수의 FinFET을 구비한 반도체 소자를 제공할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 평면도이고, 도 1b는 도 1a의 반도체 소자의 사시도이다.
도 2는 도 1a의 2X - 2X' 선 단면 및 2Y - 2Y' 선 단면 구성을 보여주는 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 단면도이다.
도 4a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 평면도이고, 도 4b는 도 4a의 반도체 소자의 사시도이다.
도 5a는 도 4a의 5AX1 - 5AX1' 선 단면 및 5AX2 - 5AX2' 선 단면 구성을 보여주는 단면도이고, 도 5b는 도 4a의 5BY1 - 5BY1' 선 단면 및 5BY2 - 5BY2' 선 단면 구성을 보여주는 단면도이다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 단면도이다.
도 7a 및 도 7b 내지 도 15a 및 도 15b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 16은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법에서 Al 도핑된 금속 함유막을 형성하기 위한 일 예에 따른 ALD 공정에서의 가스 펄싱 시퀀스 (gas pulsing sequence)를 보여주는 플로차트이다.
도 17은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법에서 Al 도핑된 금속 함유막을 형성하기 위한 다른 예에 따른 ALD 공정에서의 가스 펄싱 시퀀스를 보여주는 플로차트이다.
도 18은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 공정을 설명하기 위한 플로차트이다.
도 19는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 소자의 제조 공정을 설명하기 위한 플로차트이다.
도 20은 본 발명의 기술적 사상에 의한 반도체 소자의 문턱 전압 (VT) 특성을 평가한 결과를 나타낸 그래프이다.
도 21은 본 발명의 기술적 사상에 의한 반도체 소자의 일함수 특성을 평가한 결과를 나타낸 그래프이다.
도 22는 본 발명의 기술적 사상에 의한 반도체 소자의 일함수 특성을 평가하고 TaAlC 막 내에서의 Al/Ta 원자비를 측정한 결과를 나타낸 그래프이다.
도 23은 본 발명의 기술적 사상에 의한 반도체 소자에서 게이트 라인에 포함된 Al 도핑된 금속 함유막 내에서의 Al/Ta 원자비에 따른 일함수 특성을 평가한 결과를 나타낸 그래프이다.
도 24는 본 발명의 기술적 사상에 의한 메모리 모듈의 평면도이다.
도 25는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
도 26은 본 발명의 기술적 사상에 의한 자기 소자의 제조 방법에 의해 구현될 수 있는 메모리 카드이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(100)의 평면도이고, 도 1b는 도 1a의 반도체 소자(100)의 사시도이다.
도 1a 및 도 1b를 참조하면, 반도체 소자(100)는 기판(102)으로부터 돌출된 복수의 핀형 (fin-type) 활성 영역(106)을 포함한다. 본 예에서는 활성 영역(106)이 복수 개 형성되어 있는 구성을 예시하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 상기 기판(102)상에 1 개의 핀형 활성 영역(106)만 형성된 경우도 본 발명의 기술적 사상의 범위에 포함된다.
상기 기판(102)은 Si (silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비결정질 Si을 포함할 수 있다. 다른 일부 실시예에서, 상기 기판(102)은 Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 적어도 하나의 실시예에서, 상기 기판(102)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 기판(102)은 BOX 층 (buried oxide layer)을 포함할 수 있다. 일부 실시예에서, 상기 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 복수의 활성 영역(106)은 일 방향 (도 1a 및 도 1b에서 Y 방향)을 따라 상호 평행하게 연장되어 있다. 상기 기판(102)상에서 상기 복수의 활성 영역(106) 각각의 사이에는 소자분리막(104)이 형성되어 있다. 상기 복수의 활성 영역(106)은 상기 소자분리막(104) 위로 핀 형상으로 돌출되어 있다.
상기 기판(102)상에서 소자분리막(104) 위에는 게이트 구조(110)가 복수의 활성 영역(106) 각각의 상면 및 양 측면을 덮으면서 상기 복수의 활성 영역(106)과 교차하는 방향 (도 1a 및 도 1b에서 X 방향)으로 연장되어 있다. 상기 게이트 구조(110)를 따라 복수의 MOS 트랜지스터(TR)가 형성된다. 상기 복수의 MOS 트랜지스터(TR)는 각각 복수의 활성 영역(106)의 상면(106T) 및 양 측면(106S)에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어진다.
도 2는 도 1a의 2X - 2X' 선 단면 및 2Y - 2Y' 선 단면 구성을 보여주는 단면도이다.
도 2를 참조하면, 상기 게이트 구조(110)는 상기 복수의 활성 영역(106) 각각의 상면 및 양 측면을 덮는 게이트 절연막(120)과, 상기 게이트 절연막(120) 위에서 상기 복수의 활성 영역(106) 각각의 상면 및 양 측면을 덮으면서 상기 복수의 활성 영역(106)과 교차하여 연장되는 게이트 라인(130)을 포함한다.
상기 게이트 절연막(120)은 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막으로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(120)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예에서, 상기 게이트 절연막(120)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란탄늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 일부 실시에에서, 상기 게이트 절연막(120)은 ALD (atomic layer deposition) 공정을 통해 얻어진다.
상기 게이트 라인(130)은 상기 게이트 절연막(120) 위에서 상기 복수의 활성 영역(106) 각각의 상면 및 양 측면을 덮으면서 상기 복수의 활성 영역(106)과 교차하여 연장된다.
상기 게이트 라인(130)은 상기 게이트 절연막(120) 위에 차례로 적층된 금속 질화물 함유막(132), Al 도핑된 금속 함유막(134), 도전성 캡핑층(136), 및 갭필 (gap-fill) 금속막(138)을 포함한다.
상기 금속 질화물 함유막(132)은 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속의 질화물로 이루어질 수 있다. 일부 실시예에서, 상기 금속 질화물 함유막(132)은 Ti 함량보다 N 함량이 더 높은 Ti 질화막으로 이루어진다. 일부 실시예에서, 상기 금속 질화물 함유막(132)은 O (산소) 성분을 더 포함할 수 있다. 상기 금속 질화물 함유막(132) 내에서 O (산소) 성분은 Ti 함량 보다 낮고 N 함량 보다 낮은 함량으로 포함될 수 있다. 일부 실시예에서, 금속 질화물 함유막(132)은 상기 ALD 공정, MOALD (metal organic ALD) 공정, 또는 MOCVD (metal organic chemical vapor deposition)공정을 통해 얻어진다.
상기 금속 질화물 함유막(132)은 그 상부에 형성되는 금속 함유막을 구성하는 금속 원자들이 상기 게이트 절연막(120) 내부로 확산되는 것을 막아주는 배리어(barrier) 역할을 한다. 예를 들면, 상기 금속 질화물 함유막(132)은 후술하는 Al 도핑된 금속 함유막(134)을 구성하는 Al 원자들이 상기 게이트 절연막(120) 내부로 확산되는 것을 막아주는 배리어 역할을 한다.
상기 Al 도핑된 금속 함유막(134)은 상기 게이트 절연막(120) 및 상기 금속 질화물 함유막(132) 위에서 상기 복수의 활성 영역(106) 각각의 상면 및 양 측면을 균일한 두께로 덮도록 연장되어 있다. 상기 Al 도핑된 금속 함유막(134)의 상면에는 상기 복수의 활성 영역(106) 사이의 공간 (S) 내에서 상기 Al 도핑된 금속 함유막(134) 위에 리세스(recess) 공간을 한정하는 단차부(134S)가 형성되어 있다. 일부 실시예에서, 상기 Al 도핑된 금속 함유막(134)은 ALD 공정을 통해 얻어진다.
일부 실시예에서, 상기 Al 도핑된 금속 함유막(134)은 Ta 및 Ti 중 적어도 하나를 포함한다. 다른 일부 실시예에서, 상기 Al 도핑된 금속 함유막(134)은 MxAlyCz 막 (식중, M은 Ta 또는 Ti이고, x, y, 및 z는 각각 원자%, 5 ≤ x ≤ 45, 10 ≤ y ≤ 65, 0 ≤ z ≤ 45, x + y + z ≤ 100)을 포함한다. 여기서, x ＜ y 이다. 즉, 상기 Al 도핑된 금속 함유막(134) 내에서 Al의 함량이 M (Ta 또는 Ti)의 함량보다 더 크다.
또 다른 일부 실시예에서, 상기 Al 도핑된 금속 함유막(134)은 MxAlyCz 막 (식중, M은 Ta 또는 Ti이고, x, y, 및 z는 각각 원자%, 5 ≤ x ≤ 45, 10 ≤ y ≤ 65, 0 ≤ z ≤ 45, x + y + z ≤ 100)을 포함하고, 0.3 ＜ (y/x) ≤ 10 이다.
또 다른 일부 실시예에서, 상기 Al 도핑된 금속 함유막(134)은 탄소 성분을 포함하지 않는다. 이와 같은 구성의 Al 도핑된 금속 함유막(134)을 얻기 위하여, 상기 Al 도핑된 금속 함유막(134)의 형성을 위한 ALD 공정시 금속 소스 및 Al 소스로서 탄소 함유기를 포함하지 않는 무기물 소스를 사용할 수 있다.
예를 들면, 상기 Al 도핑된 금속 함유막(134)은 약 5 ∼ 45 원자%의 Ta와, 약 10 ∼ 65 원자%의 Al과, 약 0 ∼ 45 원자%의 C를 포함할 수 있다.
일부 실시예에서, 상기 Al 도핑된 금속 함유막(134)은 약 10 ∼ 65 원자%의 O (산소) 성분을 더 포함할 수 있다. 일부 실시예에서, 상기 Al 도핑된 금속 함유막(134)은 약 1 ∼ 3 원자%의 Cl 성분을 더 포함할 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 Al 도핑된 금속 함유막(134) 내에서의 각 성분들 및 이들의 함량이 상기 예시된 바에 한정되는 것은 아니다.
상기 캡핑층(136)은 상기 Al 도핑된 금속 함유막(134)의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 캡핑층(136)은 상기 Al 도핑된 금속 함유막(134) 위에 형성될 다른 금속막이 상기 Al 도핑된 금속 함유막(134) 위에 증착되는 것을 용이하게 하기 위한 접착층 (wettting layer) 역할을 할 수 있다. 일부 실시예에서, 상기 캡핑층(136)은 금속 질화물을 포함한다. 예를 들면, 상기 캡핑층(136)은 ALD 공정을 통해 얻어진 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 캡핑층(136)의 상면에는 상기 복수의 활성 영역(106) 사이의 공간 (S) 내에서 상기 캡핑층(136) 위에 리세스 공간을 한정하는 단차부(136S)가 형성되어 있다. 일부 실시에에서, 상기 캡핑층(136)은 생략 가능하다.
상기 갭필 금속막(138)은 상기 복수의 활성 영역(106) 사이의 공간 (S)을 채우면서 상기 캡핑층(136) 위에 연장된다. 상기 캡핑층(136)이 생략된 경우, 상기 갭필 금속막(138)은 상기 Al 도핑된 금속 함유막(134)의 바로 위에 형성될 수 있다. 상기 갭필 금속막(138)은 갭필 특성이 우수한 금속으로 이루어진다. 일부 실시예에서, 상기 갭필 금속막(138)은 W 막으로 이루어진다. 상기 갭필 금속막(138)은 ALD, CVD, 또는 PVD (physical vapor deposition) 공정을 통해 얻어질 수 있다. 상기 갭필 금속막(138)은 상기 공간(S) 내에서 상기 캡핑층(136)의 단차부(136S) 위에 형성된 리세스 공간을 보이드 (void) 없이 매립할 수 있다.
일부 실시예에서, 도 1a, 도 1b, 및 도 2에 예시한 반도체 소자(100)의 MOS 트랜지스터(TR)는 NMOS 트랜지스터를 구성한다. 상기 Al 도핑된 금속 함유막(134)은 상기 NMOS 트랜지스터의 일함수를 결정할 수 있다. 예를 들면, 상기 Al 도핑된 금속 함유막(134)은 약 4.1 ∼ 4.5 eV 사이의 일함수를 가질 수 있다.
도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(200)의 단면도이다. 도 3의 반도체 소자(200)는 도 2의 반도체 소자(100)의 변형 실시예로서, 도 3에서는 도 2에서와 유사하게, 도 1a의 2X - 2X' 선 단면 및 도 1a의 2Y - 2Y' 선 단면에 대응하는 부분의 단면 구성을 보여준다. 도 3에서, 도 1a, 도 1b, 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 중복 설명은 생략한다.
도 3을 참조하면, 반도체 소자(200)의 게이트 라인(230)은 상기 Al 도핑된 금속 함유막(134)과 상기 캡핑층(136)과의 사이에서 상기 Al 도핑된 금속 함유막(134)을 덮고 있는 금속 산화물층(235)을 더 포함한다.
상기 캡핑층(136)을 생략하는 경우에는, 상기 금속 산화물층(235)은 상기 Al 도핑된 금속 함유막(134)과 상기 갭필 금속막(138)과의 사이에서 상기 Al 도핑된 금속 함유막(134)을 덮도록 형성된다.
상기 금속 산화물층(235)은 탄탈륨 산화물층 및 알루미늄 산화물층 중 적어도 하나의 층으로 이루어질 수 있다. 일부 실시예에서, 상기 금속 산화물층(235)은 약 5 ∼ 25 Å의 두께를 가진다.
상기 게이트 라인(230)에 대한 상세한 구성은, 상기 금속 산화물층(235)을 더 포함하는 것을 제외하고, 도 1a 내지 도 2를 참조하여 게이트 라인(130)에 대하여 설명한 바와 대체로 동일하다.
도 4a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(300)의 평면도이고, 도 4b는 도 4a의 반도체 소자(300)의 사시도이다. 도 4a 및 도 4b에 있어서, 도 1a 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 중복 설명은 생략한다.
도 4a 및 도 4b를 참조하면, 상기 반도체 소자(300)는 기판(302)으로부터 돌출된 복수의 핀형 활성 영역(306)을 포함한다.
상기 기판(302)은 제1 MOS 영역 (1ST MOS REGION) 및 제2 MOS 영역 (2ND MOS REGION)을 포함한다. 상기 복수의 활성 영역(306)은 제1 MOS 영역 및 제2 MOS 영역에 각각 형성되어 있다.
제1 MOS 영역 및 제2 MOS 영역에서 상기 복수의 활성 영역(306)은 일 방향 (도 1a 및 도 1b에서 Y 방향)을 따라 상호 평행하게 연장되어 있다. 상기 기판(302)상에서 상기 복수의 활성 영역(306) 각각의 사이에는 소자분리막(304)이 형성되어 있다. 상기 복수의 활성 영역(306)은 상기 소자분리막(304) 위로 핀 형상으로 돌출되어 있다.
일부 실시예에서, 상기 복수의 활성 영역(306)은 제1 MOS 영역으로부터 제2 MOS 영역까지 일체로 연장될 수 있다. 다른 일부 실시예에서, 제1 MOS 영역 및 제2 MOS 영역에서 상기 복수의 활성 영역(306)이 서로 분리되어 이격된 구조를 가질 수도 있다. 도 4a 및 도 4b에는 제1 MOS 영역 및 제2 MOS 영역에서 복수의 활성 영역(306)이 동일한 방향 (도 4a 및 도 4b에서 X 방향)으로 연장되는 경우를 예시하였다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 상기 복수의 활성 영역(306)은 제1 MOS 영역 및 제2 MOS 영역에서 각각 서로 다른 방향으로 연장되도록 형성될 수도 있다.
제1 MOS 영역 및 제2 MOS 영역에서 상기 기판(302)상에는 소자분리막(304) 위에 제1 게이트 구조(310A) 및 제2 게이트 구조(310B)가 복수의 활성 영역(306) 각각의 상면 및 양 측면을 덮으면서 상기 복수의 활성 영역(306)과 교차하는 방향 (도 4a 및 도 4b에서 X 방향)으로 연장되어 있다. 제1 MOS 영역에서는 상기 제1 게이트 구조(310A)를 따라 복수의 제1 MOS 트랜지스터(TR1)가 형성된다. 제2 MOS 영역에서는 상기 제2 게이트 구조(310B)를 따라 복수의 제2 MOS 트랜지스터(TR2)가 형성된다.
상기 복수의 제1 MOS 트랜지스터(TR1) 및 복수의 제2 MOS 트랜지스터(TR2)는 각각 복수의 활성 영역(306)의 상면(306T) 및 양 측면(306S)에서 각각 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어진다.
도 5a는 도 4a의 5AX1 - 5AX1' 선 단면 및 5AX2 - 5AX2' 선 단면 구성을 보여주는 단면도이고, 도 5b는 도 4a의 5BY1 - 5BY1' 선 단면 및 5BY2 - 5BY2' 선 단면 구성을 보여주는 단면도이다.
도 5a 및 도 5b를 참조하면, 제1 MOS 영역에 형성되는 제1 게이트 구조(310A)는 복수의 활성 영역(306) 각각의 상면 및 양 측면을 덮는 제1 게이트 절연막(320A)과, 상기 제1 게이트 절연막(320A) 위에서 상기 복수의 활성 영역(306) 각각의 상면 및 양 측면을 덮으면서 상기 복수의 활성 영역(306)과 교차하여 연장되는 제1 게이트 라인(330A)을 포함한다.
상기 제1 게이트 절연막(320A)에 대한 상세한 구성은 도 2를 참조하여 게이트 절연막(120)에 대하여 설명한 바와 같다.
상기 제1 게이트 라인(330A)은 상기 제1 게이트 절연막(320A) 위에서 상기 복수의 활성 영역(306) 각각의 상면 및 양 측면을 덮으면서 상기 복수의 활성 영역(306)과 교차하여 연장된다.
상기 제1 게이트 라인(330A)은 상기 제1 게이트 절연막(320A) 위에 차례로 적층된 금속 질화물 함유막(332), Al 도핑된 금속 함유막(334), 도전성 캡핑층(336), 및 갭필 금속막(338)을 포함한다.
상기 금속 질화물 함유막(332)은 Ti 함량보다 N 함량이 더 높은 Ti 질화막으로 이루어질 수 있다.
일부 실시예에서, 상기 Al 도핑된 금속 함유막(334)은 Ta 및 Ti 중 적어도 하나의 제1 금속을 포함할 수 있다. 일부 실시예에서, 상기 Al 도핑된 금속 함유막(334) 내에서 Al의 함량은 상기 제1 금속의 함량보다 더 높다.
상기 Al 도핑된 금속 함유막(334)의 상면에는 상기 복수의 활성 영역(306) 사이의 제1 공간 (S1) 내에서 상기 Al 도핑된 금속 함유막(134) 위에 리세스 공간을 한정하는 단차부(334S)가 형성되어 있다. 일부 실시예에서, 상기 Al 도핑된 금속 함유막(134)은 ALD 공정을 통해 얻어진다.
상기 캡핑층(336)은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다.
상기 캡핑층(336)의 상면에는 상기 복수의 활성 영역(306) 사이의 제1 공간 (S1) 내에서 상기 캡핑층(336) 위에 리세스 공간을 한정하는 단차부(336S)가 형성되어 있다. 일부 실시예에서, 상기 캡핑층(136)은 ALD 공정을 통해 얻어진다. 다른 일부 실시에에서, 상기 캡핑층(136)은 생략 가능하다.
상기 갭필 금속막(338)은 상기 복수의 활성 영역(306) 사이의 제1 공간 (S1)을 채우면서 상기 캡핑층(336) 위에 연장된다. 상기 캡핑층(336)이 생략된 경우, 상기 갭필 금속막(338)은 상기 Al 도핑된 금속 함유막(334)의 바로 위에 형성될 수 있다. 상기 갭필 금속막(338)은 갭필 특성이 우수한 금속으로 이루어진다. 일부 실시예에서, 상기 갭필 금속막(338)은 W 또는 TiN을 포함한다. 상기 갭필 금속막(338)은 ALD, CVD, 또는 PVD 공정을 통해 얻어질 수 있다. 상기 갭필 금속막(338)은 상기 제1 공간(S1) 내에서 상기 캡핑층(336)의 단차부(336S) 위에 형성된 리세스 공간을 보이드 없이 매립할 수 있다.
상기 금속 질화물 함유막(332), Al 도핑된 금속 함유막(334), 도전성 캡핑층(336), 및 갭필 금속막(338)에 대한 보다 상세한 구성은 도 2를 참조하여 금속 질화물 함유막(132), Al 도핑된 금속 함유막(134), 캡핑층(136), 및 갭필 금속막(138)에 대하여 설명한 바와 같다.
일부 실시예에서, 기판(302)의 제1 MOS 영역에는 상기 복수의 활성 영역(306) 위에 형성된 상기 제1 게이트 구조(310A)에 의해 복수의 NMOS 트랜지스터가 형성된다. 상기 Al 도핑된 금속 함유막(334)은 상기 복수의 NMOS 트랜지스터의 일함수를 결정할 수 있다. 예를 들면, 상기 Al 도핑된 금속 함유막(334)은 약 4.1 ∼ 4.5 eV 사이의 일함수를 가질 수 있다.
도 5a 및 도 5b에서, 제2 MOS 영역에 형성되는 제2 게이트 구조(310B)는 복수의 활성 영역(306) 각각의 상면 및 양 측면을 덮는 제2 게이트 절연막(320B)과, 상기 제2 게이트 절연막(320B) 위에서 상기 복수의 활성 영역(306) 각각의 상면 및 양 측면을 덮으면서 상기 복수의 활성 영역(306)과 교차하여 연장되는 제2 게이트 라인(330B)을 포함한다.
상기 제2 게이트 절연막(320B)에 대한 상세한 구성은 도 2를 참조하여 게이트 절연막(120)에 대하여 설명한 바와 같다.
상기 제2 게이트 라인(330B)은 상기 제2 게이트 절연막(320B) 위에 차례로 적층된 제1 금속 질화물 함유막(331), 제2 금속 질화물 함유막(333), Al 도핑된 금속 함유막(335), 도전성 캡핑층(337), 및 갭필 금속막(339)을 포함한다.
일부 실시예에서, 상기 제1 금속 질화물 함유막(331) 및 제2 금속 질화물 함유막(333)은 서로 다른 두께를 가진다. 도 5a 및 도 5b에 예시한 바와 같이, 상기 제1 금속 질화물 함유막(331)이 상기 제2 금속 질화물 함유막(333)보다 더 큰 두께를 가질 수 있다. 예를 들면, 상기 제1 금속 질화물 함유막(331)이 약 50 Å의 두께를 가지고, 상기 제2 금속 질화물 함유막(333)이 약 10 Å의 두께를 가질 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 필요에 따라, 상기 제1 금속 질화물 함유막(331)이 상기 제2 금속 질화물 함유막(333) 보다 더 작은 두께를 가질 수도 있다.
일부 실시예에서, 상기 제1 금속 질화물 함유막(331) 내에서의 질소 함량은 상기 제2 금속 질화물 함유막(333) 내에서의 질소 함량보다 더 크다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 필요에 따라, 상기 제1 금속 질화물 함유막(331) 및 상기 제2 금속 질화물 함유막(333) 내에서의 질소 함량이 상호 동일할 수도 있다.
일부 실시예에서, 상기 제1 금속 질화물 함유막(331) 및 제2 금속 질화물 함유막(333)은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속의 질화물로 이루어진다. 일부 실시예에서, 상기 제1 금속 질화물 함유막(331) 및 제2 금속 질화물 함유막(333)은 각각 Ti 함량보다 N 함량이 더 높은 Ti 질화막으로 이루어진다. 일부 실시예에서, 상기 제1 금속 질화물 함유막(331) 및 제2 금속 질화물 함유막(333)은 각각 O (산소) 성분을 더 포함할 수 있다. 상기 제1 금속 질화물 함유막(331) 및 제2 금속 질화물 함유막(333) 내에서 O (산소) 성분은 Ti 함량 보다 낮고 N 함량 보다 낮은 함량으로 포함될 수 있다. 일부 실시예에서, 상기 제1 금속 질화물 함유막(331) 및 제2 금속 질화물 함유막(333)은 ALD 공정, MOALD 공정, 또는 MOCVD 공정을 통해 얻어진다. 상기 제1 금속 질화물 함유막(331) 및 제2 금속 질화물 함유막(333)은 서로 동일한 소스를 사용하여 형성될 수 있다. 또는 상기 제1 금속 질화물 함유막(331) 및 제2 금속 질화물 함유막(333)은 서로 다른 소스를 사용하여 형성될 수도 있다.
일부 실시예에서, 제2 MOS 영역에 형성되는 상기 제2 금속 질화물 함유막(333)은 제1 MOS 영역에 형성되는 금속 질화물 함유막(332)과 동일한 조성 및 동일한 두께를 가진다.
일부 실시예에서, 기판(302)의 제2 MOS 영역에는 상기 복수의 활성 영역(306) 위에 형성된 상기 제2 게이트 구조(310B)에 의해 복수의 PMOS 트랜지스터가 형성된다. 상기 제1 금속 질화물 함유막(331) 및 제2 금속 질화물 함유막(333)은 상기 복수의 PMOS 트랜지스터의 일함수를 결정할 수 있다. 예를 들면, 상기 제1 금속 질화물 함유막(331) 및 제2 금속 질화물 함유막(333)은 약 4.8 ∼ 5.2 eV 사이의 일함수를 가질 수 있다.
또한, 상기 제1 금속 질화물 함유막(331) 및 제2 금속 질화물 함유막(333)은 그 상부에 형성되는 금속 함유막 내의 금속 원자들이 상기 제2 게이트 절연막(320B) 내부로 확산되는 것을 막아주는 배리어 역할을 한다. 예를 들면, 상기 제1 금속 질화물 함유막(331) 및 제2 금속 질화물 함유막(333)은 그 위에 형성되는 Al 도핑된 금속 함유막(335) 내의 Al 원자들이 상기 제2 게이트 절연막(320B) 내부로 확산되는 것을 막아주는 배리어 역할을 한다.
상기 Al 도핑된 금속 함유막(335)은 상기 제2 금속 질화물 함유막(333) 위에서 상기 복수의 활성 영역(306) 각각의 상면 및 양 측면을 균일한 두께로 덮도록 연장되어 있다.
상기 Al 도핑된 금속 함유막(335)의 상면에는 상기 복수의 활성 영역(306) 사이의 제2 공간 (S2) 내에서 상기 Al 도핑된 금속 함유막(335) 위에 리세스 공간을 한정하는 단차부(335S)가 형성되어 있다. 일부 실시예에서, 상기 Al 도핑된 금속 함유막(335)은 ALD 공정을 통해 얻어진다.
제2 MOS 영역에 형성되는 상기 Al 도핑된 금속 함유막(335)은 제1 MOS 영역에 형성되는 상기 Al 도핑된 금속 함유막(334)과 동일한 조성 및 동일한 두께를 가질 수 있다.
상기 제2 게이트 구조(310B)에서 상기 제1 금속 질화물 함유막(331)의 두께 및 제2 금속 질화물 함유막(333)의 두께의 합은 상기 Al 도핑된 금속 함유막(335)의 두께보다 더 크다. 제2 MOS 영역에서 상기 제2 게이트 구조(310B)에 의해 PMOS 트랜지스터가 형성되는 경우, 상기 PMOS의 트랜지스터의 일함수가 상기 제1 금속 질화물 함유막(331) 및 제2 금속 질화물 함유막(333)에 의해 결정될 수 있을 정도로 상기 제1 금속 질화물 함유막(331) 및 제2 금속 질화물 함유막(333)이 충분히 큰 두께를 가질 수 있다. 그리고, 상기 Al 도핑된 금속 함유막(335)은 제2 MOS 영역에 형성되는 PMOS 트랜지스터의 일함수에 거의 영향을 미치지 않을 수 있다.
상기 Al 도핑된 금속 함유막(335)에 대한 보다 상세한 구성은 도 2를 참조하여 상기 Al 도핑된 금속 함유막(134)에 대하여 설명한 바와 같다.
상기 캡핑층(337)은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다.
상기 캡핑층(337)의 상면에는 상기 복수의 활성 영역(306) 사이의 제2 공간 (S2) 내에서 상기 캡핑층(337) 위에 리세스 공간을 한정하는 단차부(337S)가 형성되어 있다. 제2 MOS 영역에 형성되는 상기 캡핑층(337)은 제1 MOS 영역에 형성되는 상기 캡핑층(336)과 동일한 조성 및 동일한 두께를 가질 수 있다. 일부 실시예에서, 상기 캡핑층(337)은 ALD 공정을 통해 얻어진다. 상기 캡핑층(337)에 대한 보다 상세한 사항은 도 2를 참조하여 캡핑층(136)에 대하여 설명한 바와 같다. 일부 실시에에서, 상기 캡핑층(337)은 생략 가능하다.
상기 갭필 금속막(339)은 상기 복수의 활성 영역(306) 사이의 제2 공간 (S2)을 채우면서 상기 캡핑층(337) 위에 연장된다. 상기 캡핑층(337)이 생략된 경우, 상기 갭필 금속막(339)은 상기 Al 도핑된 금속 함유막(335)의 바로 위에 형성될 수 있다. 제2 MOS 영역에 형성되는 상기 갭필 금속막(339)은 제1 MOS 영역에 형성되는 상기 갭필 금속막(338)과 동일한 조성을 가질 수 있다. 일부 실시예에서, 상기 갭필 금속막(339)은 W 또는 TiN으로 이루어질 수 있다. 상기 갭필 금속막(339)은 ALD, CVD, 또는 PVD 공정을 통해 얻어질 수 있다. 상기 갭필 금속막(339)은 상기 제2 공간(S2) 내에서 상기 캡핑층(337)의 단차부(337S) 위에 형성된 리세스 공간을 보이드 없이 매립할 수 있다. 상기 갭필 금속막(339)에 대한 보다 상세한 사항은 도 2를 참조하여 갭필 금속막(138)에 대하여 설명한 바와 같다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(400)의 단면도이다. 도 6a 및 도 6b에 예시한 반도체 소자(400)는 도 4a 내지 도 5b에 예시한 반도체 소자(300)의 변형예로서, 도 6a에서는 도 5a 및 도 5b에서와 유사하게, 도 4a의 5AX1 - 5AX1' 선 단면 및 5AX2 - 5AX2' 선 단면 구성을, 그리고, 도 6b에서는 도 4a의 5BY1 - 5BY1' 선 단면 및 5BY2 - 5BY2' 선 단면 구성을 보여준다. 도 6a 및 도 6b에 있어서, 도 4a 내지 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 중복 설명은 생략한다.
도 6a 및 도 6b를 참조하면, 반도체 소자(400)는 제1 MOS 영역에 형성되는 제1 게이트 구조(410A)와, 제2 MOS 영역에 형성되는 제2 게이트 구조(410B)를 포함한다. 상기 제1 게이트 구조(410A)는 제1 게이트 라인(430A)을 포함한다. 상기 제2 게이트 구조(410B)는 제2 게이트 라인(430B)을 포함한다.
제1 게이트 라인(430A) 및 제2 게이트 라인(430B)은 각각 상기 Al 도핑된 금속 함유막(334, 335)과 상기 캡핑층(336, 337)과의 사이에서 각각 상기 Al 도핑된 금속 함유막(334, 335)을 덮고 있는 금속 산화물층(435)을 포함한다.
상기 캡핑층(336, 337)을 생략하는 경우에는, 상기 금속 산화물층(435)은 상기 Al 도핑된 금속 함유막(334, 335)과 상기 갭필 금속막(338, 339)과의 사이에서 상기 Al 도핑된 금속 함유막(334, 335)을 덮도록 형성된다.
상기 금속 산화물층(435)은 탄탈륨 산화물층 및 알루미늄 산화물층 중 적어도 하나의 층으로 이루어질 수 있다. 일부 실시예에서, 상기 금속 산화물층(435)은 약 5 ∼ 25 Å의 두께를 가진다.
상기 제1 게이트 라인(430A) 및 제2 게이트 라인(430B)에 대한 보다 상세한 구성은, 상기 금속 산화물층(435)을 더 포함하는 것을 제외하고, 도 4a 내지 도 5b를 참조하여 제1 게이트 라인(330A) 및 제2 게이트 라인(330B)에 대하여 설명한 바와 대체로 동일하다.
도 7a 및 도 7b 내지 도 15a 및 도 15b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 및 도 7b 내지 도 15a 및 도 15b에서는 도 4a 내지 도 5b에 예시한 반도체 소자(300)의 예시적인 제조 방법을 설명한다.
도 7a, 도 8a, ..., 및 도 15a에서는, 도 5a에서와 유사하게, 도 4a의 5AX1 - 5AX1' 선 단면에 대응하는 부분 및 5AX2 - 5AX2' 선 단면에 대응하는 부분이 도시되어 있다. 도 7b, 도 8b, ..., 및 도 15b에서는, 도 5b에서와 유사하게, 도 4a의 5BY1 - 5BY1' 선 단면에 대응하는 부분 및 5BY2 - 5BY2' 선 단면에 대응하는 부분이 도시되어 있다.
도 7a 및 도 7b 내지 도 15a 및 도 15b에 있어서, 도 1 내지 도 6b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 중복 설명은 생략한다.
도 7a 및 도 7b를 참조하면, 제1 MOS 영역 및 제2 MOS 영역을 가지는 기판(302)을 준비한다.
일부 실시예에서, 상기 기판(302)의 제1 MOS 영역은 복수의 NMOS 트랜지스터를 형성하기 위한 영역이고, 상기 기판(302)의 제2 MOS 영역은 복수의 PMOS 트랜지스터를 형성하기 위한 영역이다. 상기 기판(302)에 대한 보다 상세한 사항은 도 1a 내지 도 2를 참조하여 기판(102)에 대하여 설명한 바와 같다.
상기 기판(302)의 제1 MOS 영역 및 제2 MOS 영역에 각각 복수의 소자분리용 트렌치(303)를 형성하여, 기판(302)으로부터 상부로 돌출되고 일 방향 (예를 들면, 도 7a에서 X 방향 및 Z 방향에 각각 직교하는 방향)으로 연장되는 복수의 핀형 활성 영역(306)을 형성한다.
상기 복수의 핀형 활성 영역(306)은 P 형 및 N 형의 불순물 확산 영역들(도시 생략)을 포함할 수 있다. 또한, 상기 복수의 핀형 활성 영역(306)은 복수의 소스/드레인 영역(도시 생략)을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 복수의 소자분리용 트렌치(303)를 채우면서 상기 복수의 활성 영역(306)을 덮는 절연막을 형성한 후, 상기 절연막이 복수의 소자분리용 트렌치(303)의 하부에만 잔류하도록 상기 절연막을 에치백하여, 상기 복수의 소자분리용 트렌치(303)의 일부를 채우는 복수의 소자분리막(304)을 형성한다. 그 결과, 상기 복수의 활성 영역(306)이 상기 복수의 소자분리막(304)의 상면 위로 돌출되어 노출된다.
상기 복수의 소자분리막(304)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 복수의 소자분리막(304)은 열산화막으로 이루어지는 절연 라이너 (도시 생략)와, 상기 절연 라이너 위에서 상기 트렌치(303)의 하부를 매립하는 매립 절연막 (도시 생략)을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 기판(302) 위에 상기 복수의 소자분리막(304) 및 복수의 활성 영역(306)을 덮으면서 상기 복수의 활성 영역(306)과 교차하는 방향으로 연장되는 복수의 절연막 패턴(308)을 형성한다.
상기 복수의 절연막 패턴(308)은 상기 복수의 소자분리막(304) 및 복수의 활성 영역(306) 위에 제1 게이트 구조(310A) 및 제2 게이트 구조(310B) (도 4a 및 도 4b 참조)가 형성될 복수의 게이트 공간(GS)을 한정한다.
도 10a 및 도 10b를 참조하면, 제1 MOS 영역 및 제2 MOS 영역에서, 상기 복수의 소자분리막(304) 및 복수의 활성 영역(306) 위에 상기 복수의 게이트 공간(GS)의 내벽을 덮는 게이트 절연막(320A, 320B)을 형성한다.
상기 게이트 절연막(320A, 320B)은 상기 복수의 활성 영역(306)의 상면 및 양 측면, 상기 복수의 소자분리막(304)의 상면, 및 상기 복수의 절연막 패턴(308)의 상면 및 양 측면을 덮도록 형성된다. 상기 게이트 절연막(320A, 320B)은 상기 복수의 활성 영역(306) 각각의 상면 및 양 측면을 균일한 두께로 덮을 수 있다. 일부 실시예에서, 상기 게이트 절연막(320A, 320B)은 ALD 공정에 의해 형성될 수 있다. 상기 게이트 절연막(320A, 320B)은 약 1 ∼ 3 nm의 두께를 가지도록 형성될 수 있다. 상기 게이트 절연막(320A, 320B)에 대한 보다 상세한 사항은 도 2를 참조하여 게이트 절연막(120)에 대하여 설명한 바와 같다.
도 11a 및 도 11b를 참조하면, 제1 MOS 영역 및 제2 MOS 영역 중 제2 MOS 영역에만 선택적으로 제1 금속 질화물 함유막(331)을 형성한다.
상기 제1 금속 질화물 함유막(331)을 형성하기 위하여, 제1 MOS 영역 및 제2 MOS 영역에서 상기 기판(302) 상에 상기 게이트 절연막(320A, 320B)을 균일한 두께로 덮도록 블랭킷 (blanket) 금속 질화물 함유막(도시 생략)을 형성한 후, 제2 MOS 영역에만 상기 블랭킷 금속 질화물 함유막의 일부인 제1 금속 질화물 함유막(331)이 남도록 상기 블랭킷 금속 질화물 함유막의 나머지 일부를 제거할 수 있다. 제1 MOS 영역 및 제2 MOS 영역에서 상기 블랭킷 금속 질화물 함유막이 상기 복수의 활성 영역(306) 각각의 상면 및 양 측면을 균일한 두께로 덮도록 하기 위하여 ALD 공정을 이용하여 상기 블랭킷 금속 질화물 함유막을 형성할 수 있다.
상기 제1 금속 질화물 함유막(331)은 상기 게이트 절연막(320B) 위에서 상기 복수의 활성 영역(306) 각각의 상면 및 양 측면을 균일한 두께로 덮을 수 있다. 상기 제1 금속 질화물 함유막(331)은 약 0.5 ∼ 7 nm의 두께를 가지도록 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 제1 MOS 영역 및 제2 MOS 영역에서, 상기 기판(302) 상에 금속 질화물 함유 물질을 증착하여, 제1 MOS 영역에서는 상기 게이트 공간(GS) 내에서 상기 게이트 절연막(320A)을 덮는 금속 질화물 함유막(332)을 형성하고, 제2 MOS 영역에서는 상기 게이트 공간(GS) 내에서 상기 제1 금속 질화물 함유막(331)을 덮는 제2 금속 질화물 함유막(333)을 형성한다. 상기 금속 질화물 함유 물질을 증착하기 위하여 ALD 공정을 이용함으로써, 상기 금속 질화물 함유막(332) 및 제2 금속 질화물 함유막(333)은 복수의 활성 영역 각각의 상면 및 양 측면을 균일한 두께로 덮도록 형성될 수 있다.
일부 실시예에서, 상기 금속 질화물 함유막(332) 및 제2 금속 질화물 함유막(333)은 동일한 조성 및 동일한 두께를 가진다. 예를 들면, 상기 금속 질화물 함유막(332) 및 제2 금속 질화물 함유막(333)은 약 1 nm의 두께로 형성될 수 있다.
일부 실시예에서, 제1 MOS 영역 및 제2 MOS 영역에서 상기 기판(302)상에 금속 질화물 함유 물질을 증착한 후, 제2 MOS 영역에만 상기 금속 질화물 함유 물질이 남도록 제2 MOS 영역을 제외한 다른 부분에서는 증착된 금속 질화물 함유 물질을 다시 제거하여, 제1 MOS 영역에서 금속 질화물 함유막(332)을 포함하지 않도록 할 수도 있다.
도 13a 및 도 13b를 참조하면, 제1 MOS 영역 및 제2 MOS 영역에서, 상기 금속 질화물 함유막(332) 및 제2 금속 질화물 함유막(333) 위에 Al 도핑된 금속 함유 물질을 증착하여, 제1 MOS 영역에서는 상기 금속 질화물 함유막(332)을 덮는 Al 도핑된 금속 함유막(334)을 형성하고, 제2 MOS 영역에서는 상기 제2 금속 질화물 함유막(333)을 덮는 Al 도핑된 금속 함유막(335)을 형성한다.
상기 Al 도핑된 금속 함유막(334)의 상면에는 상기 복수의 활성 영역(306) 사이의 제1 공간 (S1) 내에서 상기 Al 도핑된 금속 함유막(334) 위에 리세스 공간(RS1)을 한정하는 단차부(334S)가 형성되어 있다. 상기 Al 도핑된 금속 함유막(335)의 상면에는 상기 복수의 활성 영역(306) 사이의 제2 공간 (S2) 내에서 상기 Al 도핑된 금속 함유막(335) 위에 리세스 공간(RS2)을 한정하는 단차부(335S)가 형성되어 있다.
일부 실시예에서, 상기 Al 도핑된 금속 함유막(334, 335)은 동일한 조성 및 동일한 두께를 가진다. 예를 들면, 상기 Al 도핑된 금속 함유막(334, 335)은 약 1 ∼ 6 nm의 두께로 형성될 수 있다.
상기 Al 도핑된 금속 함유 물질을 증착하기 위하여 ALD 공정을 이용함으로써, 상기 Al 도핑된 금속 함유막(334, 335)이 복수의 활성 영역(306)의 상면 및 양 측면을 균일한 두께로 덮도록 형성될 수 있다.
도 16은 도 13a 및 도 13b를 참조하여 설명하는 공정에서 상기 Al 도핑된 금속 함유막(334, 335)을 형성하기 위한 일 예에 따른 ALD 공정에서의 가스 펄싱 시퀀스 (gas pulsing sequence)를 보여주는 플로차트이다.
도 16을 참조하면, 상면에 금속 질화물 함유막(332) 및 제2 금속 질화물 함유막(333)이 노출된 기판(302)상에 상기 Al 도핑된 금속 함유막(334, 335)을 형성하기 위한 ALD 공정을 행하는 데 있어서, 상기 ALD 공정의 한 증착 사이클은 상기 기판(302)에 금속 전구체 반응물을 공급하는 프로세스 362를 1 회 포함하고, 상기 금속 전구체로 이루어지는 화학 흡착층이 형성된 기판(302)상에 Al 전구체 반응물을 공급하는 프로세스 364를 복수 회 포함한다.
보다 상세히 설명하면, 프로세스 362의 서브프로세스 362A에서, ALD 반응 챔버 내에서 상면에 금속 질화물 함유막(332) 및 제2 금속 질화물 함유막(333)이 노출된 기판(302)에 금속 전구체 반응물을 공급하여, 상기 금속 질화물 함유막(332) 및 제2 금속 질화물 함유막(333)의 노출 표면에 상기 금속 전구체를 흡착시킨다.
일부 실시예에서, 상기 금속 전구체 반응물은 Ta 전구체로 이루어질 수 있다. 상기 Ta 전구체는 무기 Ta 전구체, 또는 유기 Ta 전구체로 이루어질 수 있다. 일부 실시예에서, 상기 Ta 전구체는 Ta 할로겐화물로 이루어진다. 예를 들면, 상기 Ta 전구체는 TaFw, TaClx, TaBry, 또는 TaIz (여기서, w, x, y, 및 z는 1 내지 5의 정수) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 다른 예로서, 상기 Ta 전구체는 Ta(OMe)4 (1-methoxy-2-methyl-2-propanolate), 또는 Ta(OEt)4 (1-methoxy-2-methyl-2-propanolate)를 포함할 수 있다.
프로세스 362의 서브프로세스 362B에서, 상기 반응 챔버 내에 남아 있는 과량의 금속 전구체 반응물을 불활성 가스를 이용하여 퍼지 (purge)하여 제거한다.
프로세스 364의 서브프로세스 364A에서, 상기 반응 챔버 내에서 상기 금속 전구체가 화학 흡착된 기판(302)상에 Al 전구체 반응물을 공급하여, 상기 기판(302)상의 금속 전구체로 이루어지는 화학 흡착층과의 반응을 유도한다.
일부 실시예에서, 상기 Al 전구체 반응물은 무기 Al 전구체, 또는 유기 Al 전구체로 이루어질 수 있다. 예를 들면, 상기 Al 전구체 반응물은 AlH3, AlCl3, AlBr3, AlI3, AlMe3, AlEt3, AlMe2H, [Al(OsBu)3]4, Al(CH3COCHCOCH3)3, Al(OiPr)3, [Al(NMe2)3]2, Al(iBu)2Cl, Al(iBu)3, Al(tBu)3, Al(iBu)2H, AlEt2Cl, Et3Al2(OsBu)3, Al(THD)3, H3AlNMe3, H3AlNEt3, H3AlNMe2Et, 또는 H3AlMeEt2 중에서 선택되는 적어도 하나로 이루어질 수 있다.
프로세스 364의 서브프로세스 364B에서, 상기 반응 챔버 내에 남아 있는 과량의 Al 반응물을 불활성 가스를 이용하여 퍼지하여 제거한다.
프로세스 366에서, 위에서 설명한 프로세스 364를 N 회 반복한다. 여기서, N은 1 이상의 정수이다. 예를 들면, 상기 프로세스 364를 1 회, 2 회, 3 회, 또는 그 이상 반복할 수 있다. 상기 프로세스 364의 반복 횟수가 증가할수록 결과적으로 얻어지는 Al 도핑된 금속 함유막(334, 335) 내에서의 Al 함량이 증가한다.
상기 금속 전구체 반응물로서 Ta 전구체를 사용한 경우, 상기 Al 도핑된 금속 함유막(334, 335)은 TaxAlyCz 막 (식중, x, y, 및 z는 각각 원자%, x + y + z ≤ 100)을 포함한다. 제1 MOS 영역에 NMOS 트랜지스터를 형성하는 경우, 상기 Al 도핑된 금속 함유막(334)을 구성하는 TaxAlyCz 막 내에서 Al/Ta의 원자비가 커질수록 NMOS 트랜지스터에서의 일함수를 낮출 수 있으며, 따라서 일함수 특성을 향상시키는 데 유리하다. 일부 실시예에서, 상기 TaxAlyCz 막 내에서의 Al/Ta 원자비가 1 보다 크게 되도록 상기 프로세스 364의 반복 횟수를 결정할 수 있다.
다른 실시예들에서, 상기 금속 전구체 반응물로서 Hf 전구체, W 전구체, 또는 V 전구체를 사용할 수도 있다. 이 경우, 상기 Al 도핑된 금속 함유막(334, 335)으로서 Al로 도핑된 하프늄 탄화물 함유막, Al로 도핑된 텅스텐 탄화물 함유막, 또는 Al로 도핑된 바나듐 탄화물 함유막이 형성될 수 있다.
상기 프로세스 362 및 프로세스 364에서, 상기 금속 전구체 반응물 및 Al 전구체 반응물을 적절히 선택함으로써, 상기 Al 도핑된 금속 함유막(334, 335) 내의 탄소 함량을 제어할 수 있다. 예를 들면, 상기 Al 도핑된 금속 함유막(334, 335) 형성을 위한 ALD 공정 중에 상기 금속 전구체 반응물 및 Al 전구체 반응물로서 유기 물질의 사용을 억제함으로써, 상기 Al 도핑된 금속 함유막(334, 335) 내에 탄소를 포함하지 않도록 하거나, 상기 Al 도핑된 금속 함유막(334, 335) 내에서의 탄소 함량을 약 3 원자% 이하로 제어할 수 있다.
프로세스 368에서, 원하는 두께의 Al 도핑된 금속 함유막(334, 335)이 얻어졌는지 판단한다. 상기 Al 도핑된 금속 함유막(334, 335)의 총 두께가 원하는 두께 미만이면, 프로세스 362, 364 및 366을 반복한다. 프로세스 368에서, 상기 Al 도핑된 금속 함유막(334, 335)의 총 두께가 원하는 두께로 되었다고 판단하면, 상기 Al 도핑된 금속 함유막(334, 335) 형성 공정을 종료한다.
도 17은 도 13a 및 도 13b를 참조하여 설명하는 공정에서 상기 Al 도핑된 금속 함유막(334, 335)을 형성하기 위한 다른 예에 따른 ALD 공정에서의 가스 펄싱 시퀀스를 보여주는 플로차트이다.
도 17에 예시한 ALD 공정은 도 16에 예시한 ALD 공정과 유사하다. 단, 원하는 두께의 Al 도핑된 금속 함유막(334, 335)이 얻어졌는지 판단하는 프로세스 368는 상기 프로세스 362를 한번 더 행하기 위한 프로세스 372를 행한 후에 행해진다.
프로세스 372에 후속하여, 프로세스 368에서 상기 Al 도핑된 금속 함유막(334, 335)의 총 두께가 원하는 두께로 되었다고 판단하면, 상기 Al 도핑된 금속 함유막(334, 335) 형성 공정을 종료한다. 상기 금속 전구체 반응물로서 Ta 전구체를 사용한 경우, 상기 Al 도핑된 금속 함유막(334, 335)이 형성된 직후, 상기 Al 도핑된 금속 함유막(334, 335)의 최상층 표면은 금속 전구체의 화학 흡착층이 형성된 구조를 가지게 된다.
도 14a 및 도 14b를 참조하면, 제1 MOS 영역 및 제2 MOS 영역에서, 상기 Al 도핑된 금속 함유막(334, 335) 위에 금속 질화물을 증착하여, 제1 MOS 영역에서는 상기 Al 도핑된 금속 함유막(334)을 덮는 캡핑층(336)을 형성하고, 제2 MOS 영역에서는 상기 Al 도핑된 금속 함유막(335)을 덮는 캡핑층(337)을 형성한다. 상기 캡핑층(336, 337)은 ALD 공정을 통해 얻어진 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다.
상기 캡핑층(336)의 상면에는 상기 복수의 활성 영역(306) 사이의 제1 공간 (S1) 내에서 상기 캡핑층(336) 위에 리세스 공간(RS3)을 한정하는 단차부(336S)가 형성되어 있다. 상기 캡핑층(337)의 상면에는 상기 복수의 활성 영역(306) 사이의 제2 공간 (S2) 내에서 상기 캡핑층(337) 위에 리세스 공간(RS4)을 한정하는 단차부(337S)가 형성되어 있다. 상기 캡핑층(336, 337)은 서로 동일한 조성 및 동일한 두께를 가질 수 있다. 예를 들면, 상기 캡핑층(336, 337)은 약 0 ∼ 3 nm의 두께로 형성될 수 있다. 일부 실시예에서, 상기 캡핑층(336, 337)은 ALD 공정을 통해 얻어진다. 상기 캡핑층(336, 337)을 ALD 공정을 이용하여 형성함으로써, 상기 캡핑층(336, 337)이 복수의 활성 영역의 상면 및 양 측면을 균일한 두께로 덮도록 형성될 수 있다. 상기 캡핑층(336, 337)에 대한 보다 상세한 사항은 도 2를 참조하여 캡핑층(136)에 대하여 설명한 바와 같다. 일부 실시에에서, 상기 캡핑층(336, 337)은 생략 가능하다.
도 15a 및 도 15b를 참조하면, 제1 MOS 영역 및 제2 MOS 영역에서, 상기 캡핑층(336, 337) 위에 갭필 특성이 우수한 금속으로 이루어지는 금속막을 형성한다. 그 결과, 제1 MOS 영역에서는 복수의 활성 영역(306) 사이의 제1 공간 (S1) 내에서 상기 캡핑층(336) 위의 리세스 공간(RS3)을 채우면서 상기 캡핑층(336)을 덮는 갭필 금속막(338)이 형성된다. 제2 MOS 영역에서는 복수의 활성 영역(306) 사이의 제2 공간 (S2) 내에서 상기 캡핑층(337) 위의 리세스 공간(RS4)을 채우면서 상기 캡핑층(337)을 덮는 갭필 금속막(339)이 형성된다. 이로써, 제1 MOS 영역 및 제2 MOS 영역에 상기 제1 게이트 라인(330A) 및 제2 게이트 라인(330B)이 형성된다.
일부 실시에에서, 상기 갭필 금속막(338, 339)은 W 또는 TiN을 포함한다. 상기 갭필 금속막(338, 339)은 ALD, CVD, 또는 PVD 공정을 이용하여 형성될 수 있다. 상기 갭필 금속막(338, 339)은 상기 제1 공간(S1) 및 제2 공간(S2) 내에서 상기 캡핑층(336, 337)의 단차부(336S, 337S) 위에 형성된 리세스 공간(RS3, RS4)을 보이드 없이 매립할 수 있다.
도 15a 및 도 15b에서, 상기 갭필 금속막(338, 339)의 상면에는 위치에 따라 단차가 있을 수 있다. 예를 들면, 도 15a에 예시된 부분에서 볼 수 있는 상기 복수의 활성 영역(306)의 상부에서 상기 갭필 금속막(338, 339)은 비교적 낮은 레벨의 상면(AT1, AT2)을 가질 수 있다. 그리고, 도 15b에 예시된 부분에서 볼 수 있는 상기 복수의 절연막 패턴(308)의 상부에서 상기 갭필 금속막(338, 339)은 비교적 높은 레벨의 상면(DT1, DT2)을 가질 수 있다.
그 후, 상기 게이트 절연막(320A, 320B), 상기 제1 게이트 라인(330A), 및 상기 제2 게이트 라인(330B) 중 상기 복수의 절연막 패턴(308)의 상부에 있는 부분을 제거하여, 상기 복수의 절연막 패턴(308)의 상면을 노출시키고 상기 제1 게이트 라인(330A), 및 상기 제2 게이트 라인(330B)이 게이트 공간(GS) 내에만 남도록 하여, 도 5a 및 도 5b에 예시한 구조를 얻을 수 있다.
도 18은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 공정을 설명하기 위한 플로차트이다. 도 18은 도 6a 및 도 6b에 예시한 반도체 소자(400)의 예시적인 제조 방법을 설명하기 위한 것으로, 특히 금속 산화물층(435)을 포함하는 게이트 라인(430A, 430B) (도 6a 및 도 6b 참조)을 형성하기 위한 방법을 설명하기 위한 플로차트이다.
본 예에 따른 반도체 소자(400)의 제조 방법은 도 7a 및 도 7b 내지 도 15a 내지 도 15b를 참조하여 반도체 소자(300)의 제조 방법에 대하여 설명한 바와 대체로 동일하다. 단, 도 16의 플로차트를 참조하여 설명한 바와 같은 ALD 공정에 의해 프로세스 362, 364, 및 366을 반복적으로 행하여 원하는 두께의 Al 도핑된 금속 함유막(334, 335)이 형성된 후, 프로세스 470에서, 상기 Al 도핑된 금속 함유막(334, 335)의 노출 표면에 대하여 산화 공정을 행하여 상기 Al 도핑된 금속 함유막(334, 335)을 덮는 금속 산화물층(435) (도 6a 및 도 6b 참조)을 형성한다. 상기 산화 공정은 공기 또는 산소 함유 분위기 하에서 행해질 수 있다.
도 18에 예시된 바와 같이 Al 전구체 반응물을 반복적으로 공급하기 위한 프로세스 366을 행한 후속 공정으로서 프로세스 470에 따라 상기 금속 산화물층(435)을 형성한 경우, 상기 금속 산화물층(435)의 최상면은 알루미늄 산화물층으로 이루어질 수 있다. 일부 실시예에서, 상기 Al 도핑된 금속 함유막(334, 335)이 산화 분위기에 노출되는 시간, 또는 상기 산화 분위기에서의 산소 농도에 따라, 상기 금속 산화물층(435)의 두께는 증가할 수 있다. 일부 실시예에서, 상기 금속 산화물층(435)은 상기 Al 도핑된 금속 함유막(334, 335)의 바로 위에 형성되는 알루미늄 산화물층으로만 이루어질 수 있다. 다른 일부 실시예에서, 상기 금속 전구체 반응물로서 Ta 전구체를 사용한 경우, 상기 금속 산화물층(435)은 상기 금속 산화물층(435)의 최상면을 이루는 알루미늄 산화물층과, 그 바로 아래에서 상기 알루미늄 산화물층과 상기 Al 도핑된 금속 함유막(334, 335)과의 사이에 형성되는 탄탈륨 산화물층을 포함할 수 있다.
도 19는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 소자의 제조 공정을 설명하기 위한 플로차트이다. 도 19는 도 6a 및 도 6b에 예시한 반도체 소자(400)의 예시적인 제조 방법을 설명하기 위한 것으로, 특히 금속 산화물층(435)을 포함하는 게이트 라인(430A, 430B) (도 6a 및 도 6b 참조)을 형성하기 위한 방법을 설명하기 위한 플로차트이다.
본 예에 따른 반도체 소자(400)의 제조 방법은 도 7a 및 도 7b 내지 도 15a 내지 도 15b를 참조하여 반도체 소자(300)의 제조 방법에 대하여 설명한 바와 대체로 동일하다. 단, 도 17의 플로차트를 참조하여 설명한 바와 같은 ALD 공정에 의해 프로세스 362, 364, 366, 및 372를 반복적으로 행하여 원하는 두께의 Al 도핑된 금속 함유막(334, 335)이 형성된 후, 프로세스 480에서, 상기 Al 도핑된 금속 함유막(334, 335)의 노출 표면에 대하여 산화 공정을 행하여 상기 Al 도핑된 금속 함유막(334, 335)을 덮는 금속 산화물층(435) (도 6a 및 도 6b 참조)을 형성한다. 상기 산화 공정은 공기 또는 산소 함유 분위기 하에서 행해질 수 있다.
도 19에 예시된 바와 같이 금속 전구체 반응물을 공급하기 위한 프로세스 362를 행한 후속 공정으로서 상기 금속 산화물층(435)을 형성하였을 때, 상기 금속 전구체 반응물로서 Ta 전구체를 사용한 경우, 상기 금속 산화물층(435)의 최상면은 탄탈륨 산화물층으로 이루어질 수 있다. 일부 실시예에서, 상기 Al 도핑된 금속 함유막(334, 335)이 산화 분위기에 노출되는 시간, 또는 상기 산화 분위기에서의 산소 농도에 따라, 상기 금속 산화물층(435)의 두께는 증가할 수 있다. 일부 실시예에서, 상기 금속 전구체 반응물로서 Ta 전구체를 사용한 경우, 상기 금속 산화물층(435)은 상기 Al 도핑된 금속 함유막(334, 335)의 바로 위에 형성되는 탄탈륨 산화물층으로만 이루어질 수 있다. 다른 일부 실시예에서, 상기 금속 전구체 반응물로서 Ta 전구체를 사용한 경우, 상기 금속 산화물층(435)은 상기 금속 산화물층(435)의 최상면을 이루는 탄탈륨 산화물층과, 그 바로 아래에서 상기 탄탈륨 산화물층과 상기 Al 도핑된 금속 함유막(334, 335)과의 사이에 형성되는 알루미늄 산화물층을 포함할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에서는 복수의 핀형 (fin-type) 활성 영역 위에서 게이트 라인을 구성하는 도전층들을 각각 ALD 공정을 이용하여 균일한 두께를 가지도록 형성한다. 따라서, 상기 복수의 활성 영역 각각의 상면 및 양 측면이 게이트 라인에 의해 균일한 두께로 덮이게 된다. 따라서, 복수의 핀형 활성 영역 위에 3 차원 구조의 복수의 MOS 트랜지스터를 형성하는 데 있어서, 아스펙트비가 큰 핀형 활성 영역의 상면 및 양 측면을 덮는 게이트 라인에서의 두께 편차가 최소화된 FinFET 구조를 얻을 수 있다. 또한, 아스펙트비가 큰 복수의 핀형 활성 영역 사이의 공간이 상기 게이트 라인에 의해 보이드(void) 없이 매립되는 구조를 제공함으로써, 안정적인 전기적 특성을 가지는 복수의 FinFET을 제공할 수 있으며, 하나의 기판상에 형성되는 복수의 FinFET에서의 전기적 특성 편차를 최소화함으로써, 전기적 특성의 균일도가 향상된 복수의 FinFET을 구비한 반도체 소자를 제공할 수 있다.
도 20은 본 발명의 기술적 사상에 의한 반도체 소자의 문턱 전압 (VT) 특성을 평가한 결과를 나타낸 그래프이다.
도 20에서, 본 발명의 기술적 사상에 따른 반도체 소자에서 게이트 라인에 포함되는 Al 도핑된 금속 함유막으로서 Al로 도핑된 탄탈륨 탄화막 (이하, "TaAlC 막"이라 함)을 다양한 조건하에서 형성하고, 상기 TaAlC 막의 형성 조건에 따른 VT 특성 차이를 비교하였다.
도 20에서, A는 TaAlC 막을 ALD 공정에 의해 100 Å의 두께로 형성한 경우이고, B는 TaAlC 막을 ALD 공정에 의해 50 Å의 두께로 형성한 경우이다.
C 및 D는 비교예로서, C는 TaAlC 막 대신 TiAl막을 PVD 공정에 의해 100 Å의 두께로 형성한 경우이고, D는 TaAlC 막 대신 TiAl막을 PVD 공정에 의해 50 Å의 두께로 형성한 경우이다.
도 20의 결과로부터, 본 발명의 기술적 사상에 의한 반도체 소자의 게이트 라인에서 ALD 공정에 의해 형성된 TaAlC 막을 50 Å 이상의 두께로 형성하였을 때 VT 산포가 개선되는 것을 확인할 수 있다.
도 21은 본 발명의 기술적 사상에 의한 반도체 소자에서 NMOS 트랜지스터의 일함수 특성을 평가한 결과를 나타낸 그래프이다.
도 21의 평가를 위하여, 하프늄 산화막으로 이루어지는 게이트 절연막 위에 다양한 두께를 가지는 TaAlC 막으로 이루어지는 게이트 라인을 형성하여 복수의 NMOS 트랜지스터를 제조하고, 상기 복수의 NMOS 트랜지스터에서의 일함수 (eWF)를 측정하였다.
도 21의 결과로부터, TaAlC의 두께가 증가할수록 일함수가 낮아지는 것을 확인하였다.
도 22는 본 발명의 기술적 사상에 의한 반도체 소자에서 일함수 (eWF) 특성을 평가하고 TaAlC 막 내에서의 Al/Ta 원자비를 측정한 결과를 나타낸 그래프이다.
도 22의 평가를 위하여, 하프늄 산화막으로 이루어지는 게이트 절연막 위에 ALD 공정에 의해 형성된 10 Å 두께의 TiN 막, ALD 공정에 의해 형성된 50 Å 두께의 TaAlC 막, ALD 공정에 의해 형성된 20 Å 두께의 TiN 막, 및 CVD 공정에 의해 형성된 50 Å 두께의 W 막이 차례로 적층된 게이트 라인을 포함하는 복수의 NMOS 트랜지스터를 형성하였다. 상기 게이트 라인에서의 TaAlC 막을 다양한 조건하에서 형성하고, 상기 Al로 도핑된 탄탈륨 탄화막의 형성 조건에 따른 일함수 (eWF) 특성과, TaAlC 막 내에서의 Al/Ta 원자비를 평가하였다.
상기 복수의 NMOS 트랜지스터의 각 게이트 라인에서, TaAlC 막을 형성하기 위하여, 금속 전구체 반응물로서 TaCl5를 사용하고, Al 전구체 반응물로서 TEA (AlEt3: triethyl aluminum)을 사용하여, 도 16에 예시한 방법에 따른 ALD 공정을 행하였다. 상기 ALD 공정의 한 증착 사이클에서, TaCl5 공급 및 퍼지를 1 회 행한 후, 후속 사이클의 TaCl5 공급 전에, TEA 공급 및 퍼지를 연속적으로 3 회 행하는 과정을 반복하여 50 Å 두께의 TaAlC 막들을 형성하였다. 여기서, TEA의 공급 시간을 서로 다르게 하고, 이들 각각의 경우에 대하여 일함수 특성을 평가하고, TaAlC 막 내에서의 Al/Ta 원자비를 측정하여, 그 결과를 도 22에 나타내었다.
도 22에서 "★"은 비교예로서, ALD 공정의 한 사이클에서, TaCl5 공급 및 퍼지를 1 회 행한 후, 후속 사이클의 TaCl5 공급 전에, TEA 공급 및 퍼지를 1 회만 행하되, 상기 TEA 공급 시간을 3.3 초로 하는 ALD 증착 사이클을 반복하여 50 Å 두께의 TaAlC 막을 형성한 것을 제외하고, 다른 평가예들과 동일한 조건하에서 일함수 특성을 평가한 결과를 나타낸다.
도 22의 결과에서, 한 증착 사이클 내에서 TEA 공급 및 퍼지를 연속적으로 3 회 행하였을 때, TEA 공급 시간이 증가할수록 일함수가 낮아지고, Al/Ta 원자비가 증가하여 TaAlC 막 내에서의 Al 함량이 증가하는 것을 확인할 수 있다.
도 23은 본 발명의 기술적 사상에 의한 반도체 소자에서 게이트 라인에 포함된 Al 도핑된 금속 함유막 내에서의 Al/Ta 원자비에 따른 일함수 특성을 평가한 결과를 나타낸 그래프이다.
도 23의 평가를 위하여, 도 22의 평가시 사용된 NMOS 트랜지스터의 제조 방법과 유사한 방법으로 복수의 NMOS 트랜지스터를 제조하였다. 상기 복수의 NMOS 트랜지스터 각각의 게이트 라인에서 TaAlC 막 내에서의 Al/Ta 원자비를 제어하기 위하여, 상기 TaAlC 막 형성을 위한 ALD 공정시 TEA 공급 횟수 및 TEA 공급 시간을 조절하였다.
도 23의 결과에서, TaAlC 막 내에서의 Al/Ta 원자비가 증가할수록 일함수가 낮아지는 것을 확인할 수 있다.
도 24는 본 발명의 기술적 사상에 의한 메모리 모듈(500)의 평면도이다.
메모리 모듈(500)은 모듈 기판(510)과, 상기 모듈 기판(510)에 부착된 복수의 반도체 칩(520)을 포함한다.
상기 반도체 칩(520)은 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 상기 반도체 칩(520)은 도 1a 내지 도 6b에 예시한 반도체 소자(100, 200, 300, 400)를 포함할 수 있다.
상기 모듈 기판(510)의 일측에는 마더 보드의 소켓에 끼워질 수 있는 접속부(530)가 배치된다. 상기 모듈 기판(510) 상에는 세라믹 디커플링 커패시터(540)가 배치된다. 본 발명에 의한 메모리 모듈(500)은 도 24에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 25는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(600)이다.
시스템(600)은 제어기(610), 입/출력 장치(620), 기억 장치(630), 및 인터페이스(640)를 포함한다. 상기 시스템(600)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(610)는 시스템(600)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(620)는 시스템(600)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(600)은 입/출력 장치(620)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(620)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(630)는 제어기(610)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(610)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(630)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(630)는 도 1a 내지 도 6b에 예시한 반도체 소자(100, 200, 300, 400)를 포함할 수 있다.
인터페이스(640)는 상기 시스템(600)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(610), 입/출력 장치(620), 기억 장치(630), 및 인터페이스(640)는 버스(650)를 통해 서로 통신할 수 있다. 상기 시스템(600)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 26은 본 발명의 기술적 사상에 의한 자기 소자의 제조 방법에 의해 구현될 수 있는 메모리 카드(700)이다.
메모리 카드(700)는 기억 장치(710) 및 메모리 제어기(720)를 포함한다.
상기 기억 장치(710)는 데이터를 저장할 수 있다. 일부 실시예에서, 상기 기억 장치(710)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖는다. 상기 기억 장치(710)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(710)는 도 1a 내지 도 6b에 예시한 반도체 소자(100, 200, 300, 400)를 포함할 수 있다.
상기 메모리 제어기(720)는 호스트(730)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(710)에 저장된 데이터를 읽거나, 상기 기억 장치(710)의 데이터를 저장할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 200, 300, 400: 반도체 소자, 102: 기판, 104: 소자분리막, 106: 활성 영역, 110: 게이트 구조, 120: 게이트 절연막, 130: 게이트 라인, 132: 금속 질화물 함유막, 134: Al 도핑된 금속 함유막, 136: 도전성 캡핑층, 138: 갭필 금속막.

Claims (10)

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  7. 제1 도전형 채널 영역을 가지는 핀형 (fin-type) 제1 활성 영역과; 상기 제1 활성 영역의 상면 및 양 측면을 균일한 두께로 차례로 덮으면서 상기 제1 활성 영역과 교차하여 연장되는 제1 금속 질화물 함유막 및 제1 Al 도핑된 금속 함유막을 포함하는 제1 게이트 라인을 포함하는 제1 MOS 트랜지스터와,
    상기 제1 도전형과 다른 제2 도전형 채널 영역을 가지는 핀형 제2 활성 영역과; 상기 제2 활성 영역의 상면 및 양 측면을 균일한 두께로 차례로 덮으면서 상기 제2 활성 영역과 교차하여 연장되는 제2 금속 질화물 함유막 및 제2 Al 도핑된 금속 함유막을 포함하는 제2 게이트 라인을 포함하는 제2 MOS 트랜지스터를 포함하고,
    상기 제2 금속 질화물 함유막은 상기 제1 금속 질화물 함유막의 두께보다 더 큰 두께를 가지고, Ti 함량보다 N 함량이 더 높은 Ti 질화막을 포함하고,
    상기 제2 Al 도핑된 금속 함유막은 상기 제1 Al 도핑된 금속 함유막의 두께와 동일한 두께를 가지는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 Al 도핑된 금속 함유막은 Ta 및 Ti 중에서 선택되는 적어도 하나의 제1 금속을 포함하고, 상기 제1 Al 도핑된 금속 함유막에서, Al 함량은 상기 제1 금속의 함량보다 더 큰 것을 특징으로 하는 반도체 소자.
  9. 제7항에 있어서,
    상기 제2 금속 질화물 함유막은 상기 제2 활성 영역의 상면 및 양 측면을 덮는 제1 Ti 질화막과, 상기 제1 Ti 질화막 위에서 상기 제2 활성 영역의 상면 및 양 측면을 덮는 제2 Ti 질화막을 포함하고,
    상기 제1 Ti 질화막 내에서의 질소 함량은 상기 제2 Ti 질화막 내에서의 질소 함량보다 더 큰 것을 특징으로 하는 반도체 소자.
  10. 삭제
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