CN109285879B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，方法包括：提供基底；在基底上形成层间介质层；在层间介质层中形成露出基底的开口；在开口底部和侧壁上形成栅介质层；通过原子层沉积工艺进行至少1次膜层形成工艺，在栅介质层上形成含铝功函数层，当膜层形成工艺次数为1次时，膜层形成工艺中含铝前驱体的脉冲次数至少为2次，当膜层形成工艺次数大于1次时，至少第1次膜层形成工艺中含铝前驱体的脉冲次数至少为2次；在形成有功函数层的开口中形成金属栅极。通过增加含铝前驱体的脉冲次数，特别是第1次膜层形成工艺中的脉冲次数，以增加开口中的铝原子含量，提高铝原子在开口中的沉积能力，从而增加功函数层的铝原子含量，进而改善晶体管的阈值电压翻转问题。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，各种因为半导体器件的物理极限所带来的二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体器件漏电流大的问题。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。
然而，引入了高k金属栅的半导体结构中，仍有许多问题亟待解决，其中一个就是功函数的匹配问题，因为功函数将直接影响器件的阈值电压(Vt)和性能。因此功函数必须调整到半导体器件的合适工作范围内。
现有技术中，通过在晶体管栅极结构中形成功函数层以实现所述晶体管阈值电压的调节，但是引入功函数层的晶体管依旧存在电学性能不良的问题，从而导致所形成半导体结构性能不良。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，改善所形成半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成层间介质层；在所述层间介质层中形成露出所述基底的开口；在所述开口的底部和侧壁上形成栅介质层；通过原子层沉积工艺进行至少1次膜层形成工艺，在所述栅介质层上形成含铝功函数层，当所述膜层形成工艺的次数为1次时，所述膜层形成工艺中含铝前驱体的脉冲次数至少为2次，当所述膜层形成工艺的次数大于1次时，至少第1次膜层形成工艺中含铝前驱体的脉冲次数至少为2次；在形成有所述功函数层的开口中形成金属栅极。
可选的，所述功函数层的材料包括TiAl、TaAl和TiAlC中的一种或多种。
可选的，所述功函数层的厚度为
至
可选的，在所述功函数层中，铝的原子百分比含量为55％至75％。
可选的，所述功函数层的材料包括TiAl，所述膜层形成工艺的参数包括：所采用的含钛前驱体为TiCl4，所述含铝前驱体为(C2H5)3Al或AlCH3，所述含钛前驱体的载气为Ar，所述含铝前驱体的载气为Ar，所述含钛前驱体的载气的气体流量为50sccm至200sccm，所述含铝前驱体的载气的气体流量为300sccm至800sccm，工艺温度为350摄氏度至450摄氏度，工艺压强为2托至6托。
可选的，当所述膜层形成工艺的次数为1次时，所述膜层形成工艺中含铝前驱体的脉冲次数为2次至5次；当所述膜层形成工艺的次数大于1次时，第1次膜层形成工艺中含铝前驱体的脉冲次数为2次至5次。
可选的，所述膜层形成工艺的次数大于1次，所述膜层形成工艺中含铝前驱体的脉冲次数均相等。
可选的，所述膜层形成工艺的次数大于1次，所述膜层形成工艺中含铝前驱体的脉冲次数随所述膜层形成工艺的次数递减。
可选的，所述膜层形成工艺的脉冲次数由5次递减至1次。
可选的，所述膜层形成工艺的次数大于1次，所述功函数层包括功函数层第一部分、以及位于所述功函数层第一部分上的功函数层第二部分；在形成所述功函数层第一部分的步骤中，所述膜层形成工艺中的含铝前驱体的脉冲次数由初始次数递减至1次；在形成所述功函数层第二部分的步骤中，所述膜层形成工艺中的含铝前驱体的脉冲次数为1次。
可选的，所述功函数层第一部分的厚度为所述功函数层厚度的2/3。
可选的，形成所述功函数层第二部分的步骤中，所述膜层形成工艺还包括步骤：完成含铝前驱体的脉冲后，进行掺氮处理。
可选的，所述掺氮处理的工艺为等离子体氮化处理，所述等离子体氮化处理所采用的反应气体为N2或NH3。
可选的，所述等离子体氮化处理的参数包括：功率为500W至300W，压强为2Torr至8Torr，工艺时间为2s至6s，反应气体的气体流量为200sccm至6000sccm。
相应的，本发明还提供一种采用前述形成方法所形成的半导体结构。
与现有技术相比，本发明的技术方案具有以下优点：
通过原子层沉积工艺进行至少1次膜层形成工艺，在所述开口的底部和侧壁上形成含铝功函数层，当所述膜层形成工艺的次数为1次时，所述膜层形成工艺中含铝前驱体的脉冲次数至少为2次，当所述膜层形成工艺的次数大于1次时，至少第1次膜层形成工艺中含铝前驱体的脉冲次数至少为2次；通过增加含铝前驱体的脉冲次数，特别是第1次膜层形成工艺中的脉冲次数，以增加所述开口中的铝原子含量，提高铝原子在所述开口中的沉积能力，从而增加所形成功函数层中的铝原子含量，有利于降低形成所述功函数层的工艺难度，进而避免出现晶体管因所述功函数层厚度较小、铝含量较低而引起阈值电压偏高的问题，即有利于降低晶体管的阈值电压，尤其是短沟道晶体管，因此有利于改善晶体管的阈值电压翻转(Vt roll up)问题，有利于提高所形成半导体结构的性能。
可选方案中，所述膜层形成工艺的次数大于1次时，所述膜层形成工艺中含铝前驱体的脉冲次数随所述膜层形成工艺的次数递减；在形成所述功函数层的初期，在所述开口底部和侧壁上所形成功函数层的厚度较小，所述开口的开口尺寸较大，铝原子的沉积负载效应较弱，铝原子的沉积能力较强；随着所述开口底部和侧壁上所形成功函数层的厚度的增加，所述开口的开口尺寸随之减小，铝原子的沉积负载效应增强，铝原子的沉积能力变差，脉冲次数的增加难以再提高铝原子在所述开口中的沉积能力，所以通过采用含铝前驱体的脉冲次数随所述膜层形成工艺的次数递减的方案，能够避免工艺成本和时间的浪费。
可选方案中，所述膜层形成工艺的次数大于1次，所述功函数层包括功函数层第一部分、以及位于所述功函数层第一部分上的功函数层第二部分，在形成所述功函数层第一部分的步骤中，所述膜层形成工艺中的含铝前驱体的脉冲次数由初始次数递减至1次，在形成所述功函数层第二部分的步骤中，所述膜层形成工艺中的含铝前驱体的脉冲次数为1次，且所述功函数层第一部分的厚度为所述功函数层厚度的2/3至5/4；在形成所述功函数层第一部分后，脉冲次数的增加难以再提高铝原子在所述开口中的沉积能力，即铝原子在所述开口中的沉积能力达到饱和，因此在形成所述功函数层第二部分的步骤中，使所述膜层形成工艺中的含铝前驱体的脉冲次数为1次，从而可以避免工艺成本和时间的浪费。
可选方案中，当所形成半导体结构还包括长沟道晶体管时，增加含铝前驱体的脉冲次数相应也会减小长沟道晶体管所对应功函数层的功函数值，从而导致长沟道晶体管的阈值电压低于工艺所需目标值，因此形成所述功函数层第二部分的步骤中，所述膜层形成工艺还包括步骤：完成含铝前驱体的脉冲后，进行等离子体氮化处理；通过所述等离子体氮化处理，使所述功函数层第二部分的材料中掺杂有氮离子，例如使所述功函数层第二部分的材料由TiAl转化为TiAlN，从而有利于提高长沟道晶体管的阈值电压，将长沟道晶体管的阈值电压调整至工艺所需目标值。
附图说明
图1是一种具有功函数层晶体管的结构示意图；
图2是栅极结构尺寸和晶体管阈值电压之间的关系示意图；
图3至图9是本发明半导体结构的形成方法一实施例中各步骤对应的示意图。
具体实施方式
由背景技术可知，引入功函数层的晶体管存在电学性能不良的问题。现结合一种具有功函数层晶体管的结构示意图分析其电学性能不良问题的原因：
参考图1，示出了一种具有功函数层晶体管的结构示意图。
所述晶体管包括：基底10；位于所述基底10上的层间介质层11，所述层间介质层11内具有露出所述基底10的开口(未标示)；位于所述开口中的栅极结构，所述栅极结构包括位于所述开口底部和侧壁的栅介质层12、位于所述栅介质层12上的功函数层13、以及位于所述功函数层13上且填充所述开口的金属层14。
所述功函数层13为含铝功函数层，也就是说，所述功函数层13的材料为含铝金属材料，例如TiAl、TaAl或TiAlC。
随着集成电路制造技术的不断发展，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，晶体管的沟道长度也相应不断缩短，晶体管栅极结构的尺寸也随之相应减小。所以如图1所示，形成所述晶体管的过程中，所述开口的尺寸也随之减小，所述开口的深宽比随之增大。其中，所述开口的尺寸即为栅极结构尺寸Lg。
形成栅极结构的过程中，为了提高台阶覆盖性能，通常采用原子层沉积工艺形成所述功函数层13。当所述功函数层13为含铝功函数层时，由于原子层沉积工艺所采用的含铝前驱体的分子体积较大，因此所述开口深宽比的增大，会使所述含铝前驱体难以进入所述开口内，导致铝原子在所述开口内的沉积能力较差，出现沉积负载效应(LoadingEffect)。
Al原子的沉积负载效应会增大形成所述功函数层13的难度，容易出现所形成功函数层13厚度过小或者铝原子百分比含量过低的问题。其中，铝原子百分比含量与含铝功函数层的功函数值成反比关系，功函数层的厚度与所述功函数层的功函数值成反比关系，所以所述功函数层13厚度过小或者铝原子百分比含量过低，会导致所述功函数层13的功函数值过大，从而导致晶体管的阈值电压增大，容易出现阈值电压翻转(Vt roll up)的问题，进而导致晶体管的电学性能下降。
而且，由于短沟道晶体管的开口尺寸较小，因此短沟道晶体管出现沉积负载效应的问题尤其明显，短沟道晶体管和长沟道晶体管容易出现电学性能不相当的问题。
结合参考图2，示出了栅极结构尺寸和晶体管阈值电压之间的关系示意图。
图中横坐标为栅极结构的尺寸Lg，纵坐标为所形成晶体管阈值电压Vt。图线20表示所形成晶体管的目标阈值电压值；图线21表示第一工艺条件下所形成晶体管的阈值电压；图线22表示第二工艺条件下所形成晶体管的阈值电压值。
如图2所示，不论是图线21所表示的第一工艺条件下所形成的晶体管还是图线22所表示的第二工艺条件下所形成的晶体管，栅极结构尺寸Lg越小，所形成晶体管的阈值电压Vt越大。而且随着栅极结构尺寸Lg的减小，晶体管阈值电压Vt增大越明显。
晶体管出现阈值电压翻转的问题，不利于降低所形成晶体管的阈值电压，从而影响所述形成半导体结构的性能。
为了解决所述技术问题，本发明通过原子层沉积工艺进行至少1次膜层形成工艺，以形成含铝功函数层，当所述膜层形成工艺的次数为1次时，所述膜层形成工艺中含铝前驱体的脉冲次数至少为2次，当所述膜层形成工艺的次数大于1次时，至少第1次膜层形成工艺中含铝前驱体的脉冲次数至少为2次；通过增加含铝前驱体的脉冲次数，特别是第1次膜层形成工艺中的脉冲次数，以增加所述开口中的铝原子含量，提高铝原子在所述开口中的沉积能力，从而增加所形成功函数层中的铝原子含量，进而避免出现晶体管因所述功函数层厚度较小、铝含量较低而引起阈值电压偏高的问题，有利于改善晶体管的阈值电压翻转问题，有利于提高所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图9是本发明半导体结构的形成方法一实施例中各步骤对应的示意图。
参考图3，提供基底(未标示)。
所述基底为后续工艺提供工艺操作基础。
本实施例中，所述基底用于形成NMOS晶体管。在其他实施例中，所述基底还可用于形成PMOS晶体管，或者，用于形成NMOS晶体管和PMOS晶体管。
本实施例中，所形成半导体结构具有鳍式结构，即所形成的晶体管为鳍式场效应晶体管，因此所述基底包括衬底100、以及位于所述衬底100上分立的鳍部101。在其他实施例中，所形成半导体结构也可以为平面结构，相应的，所述基底为平面衬底。
所述衬底100为后续形成半导体结构提供工艺操作平台，所述鳍部101用于提供所形成鳍式场效应晶体管的沟道。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部101的材料与所述衬底100的材料相同。本实施例中，所述鳍部101的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底100和鳍部101的步骤包括：提供初始基底；在所述初始基底表面形成图形化的鳍部掩膜层(图未示)；以所述鳍部掩膜层为掩膜刻蚀所述初始基底，刻蚀后的剩余所述初始基底作为衬底100，位于所述衬底100上的凸起作为鳍部101。
本实施例中，形成所述衬底100和鳍部101后，保留位于所述鳍部101顶部的鳍部掩膜层。所述鳍部掩膜层的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部掩膜层顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部101顶部的作用。
需要说明的是，形成所述衬底100和鳍部101后，还包括步骤：在所述衬底100上形成隔离结构(未标示)，所述隔离结构覆盖所述鳍部101的部分侧壁，且所述隔离结构顶部低于所述鳍部101顶部。
所述隔离结构作为半导体器件的隔离结构，用于对相邻器件和相邻鳍部101起到隔离作用。本实施例中，所述隔离结构的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅等其他绝缘材料。
具体地，形成所述隔离结构的步骤包括：在所述衬底100上形成隔离膜，所述隔离膜顶部高于所述鳍部掩膜层(图未示)顶部；研磨去除高于所述鳍部掩膜层顶部的隔离膜；通过回刻的方式去除部分厚度的剩余隔离膜，形成隔离结构；去除所述鳍部掩膜层。
继续参考图3，在所述基底(未标示)上形成层间介质层104。
所述层间介质层104用于实现相邻半导体结构之间的电隔离。
所述层间介质层104的材料为绝缘材料。本实施例中，所述层间介质层104的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体的，所述基底包括衬底100以及位于所述衬底100上分立的鳍部101，所述衬底100上还形成有覆盖所述鳍部101部分侧壁的隔离结构(未标示)，因此所述层间介质层104位于所述鳍部101以及所述隔离结构上。
本实施例中，在提供所述基底后，形成所述层间介质层104之前，还包括步骤：在所述基底上形成伪栅结构102(如图3所示)；在所述伪栅结构102两侧的基底内形成源漏掺杂区103(如图3所示)。
所述伪栅结构102为后续形成晶体管的栅极结构占据空间位置。
具体的，所述伪栅结构102横跨所述鳍部101，且覆盖所述鳍部101部分顶部和部分侧壁表面。
本实施例中，所述伪栅结构102为叠层结构，包括伪氧化层(图未示)和位于所述伪氧化层上的伪栅极(图未示)。在其他实施例中，所述伪栅结构还可以为单层结构，相应的，所述伪栅结构仅包括伪栅层。
本实施例中，所述伪氧化层的材料为氧化硅。在其他实施例中，所述伪氧化层的材料还可以为氮氧化硅。
本实施例中，所述伪栅层的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
具体的，形成所述伪栅结构102的步骤包括：在所述隔离结构露出的所述鳍部101表面形成氧化材料层；在所述氧化材料层上形成伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层(图未示)；以所述栅极掩膜层为掩膜，刻蚀所述伪栅材料层，露出所述氧化材料层，形成位于所述氧化材料层上的伪栅层，所述伪栅层横跨所述鳍部101且位于所述鳍部101部分顶部和部分侧壁上；去除所述伪栅层露出的氧化材料层，露出所述鳍部101表面，被所述伪栅层覆盖的剩余氧化材料层作为伪氧化层，所述伪氧化层横跨所述鳍部101且覆盖所述鳍部101部分顶部和部分侧壁的表面。
需要说明的是，形成所述伪栅结构102后，保留位于所述伪栅结构102顶部上的栅极掩膜层。所述栅极掩膜层的材料为氮化硅，所述栅极掩膜层在后续工艺过程中用于对所述伪栅结构102顶部起到保护作用。在其他实施例中，所述栅极掩膜层的材料还可以为氮氧化硅、碳化硅或氮化硼。
还需要说明的是，形成所述伪栅结构102后，还在所述伪栅结构102的侧壁上形成侧墙(未标示)。所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
所述源漏掺杂区103用于作为所形成半导体结构的源区或漏区。
具体地，在所述伪栅结构102两侧的鳍部101内形成所述源漏掺杂区103。
本实施例中，所述半导体结构为NMOS晶体管，所以所述源漏掺杂区103的掺杂离子为N型离子，所述N型离子包括P、As和Sb中的一种或多种。在其他实施例中，所述半导体结构也可以为PMOS晶体管，所述源漏掺杂区的掺杂离子相应为P型离子，所述P型离子包括B、Ga和In中的一种或多种。
所述基底上形成有所述伪栅结构102，因此形成所述层间介质层104的步骤中包括：通过化学气相沉积(例如：流体化学气相沉积)等方法在所述伪栅结构102露出的基底上形成介质材料层，所述介质材料层覆盖所述伪栅结构102；通过化学机械研磨等方式去除高于所述伪栅结构102顶部的所述介质材料层，露出所述伪栅结构102，剩余介质材料层作为所述介质层104。
需要说明的是，所述伪栅结构102顶部形成有所述栅极掩膜层(图未示)，因此在研磨去除高于所述伪栅结构102顶部的所述介质材料层的过程中，还研磨去除所述栅极掩膜层，即所形成的层间介质层104顶部与所述伪栅结构102顶部齐平。
参考图4，在所述层间介质104中形成露出所述基底(未标示)的开口200。
所述开口200为后续形成晶体管的栅极结构提供空间位置。
具体地，形成所述开口200的步骤包括：去除所述伪栅结构102(如图3所示)，在所述层间介质层104中形成露出所述基底的开口200。
所述伪栅结构102横跨所述鳍部101，且覆盖所述鳍部101部分顶部和部分侧壁表面，因此所述开口200露出所述鳍部101部分顶部和部分侧壁的表面，且还露出部分所述隔离结构(未标示)。
本实施例中，通过干法刻蚀工艺、湿法刻蚀工艺或干法和湿法相结合的刻蚀工艺，去除所述伪栅结构102。
由于所述刻蚀工艺对所述伪栅结构102具有较高刻蚀选择比，也就是说，所述刻蚀工艺对所述伪栅结构102的刻蚀速率大于对所述层间介质层104的刻蚀速率，所以在去除所述伪栅结构102时，可以减小对所述层间介质层104的损耗。
参考图5，在所述开口200的底部和侧壁上形成栅介质层210。
所述栅介质层210用于实现后续所形成栅极结构与基底内沟道之间的电隔离。
所述栅介质层210的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料。
本实施例中，所述栅介质层210的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，所述开口200露出所述鳍部101部分顶部和部分侧壁的表面，所以所述栅介质层210横跨所述鳍部101，且位于所述开口200露出的所述鳍部101上。
本实施例中，所述栅介质层210可以通过原子层沉积工艺形成于所述开口200中。在其他实施例中，所述栅介质层还可以通过化学气相沉积工艺或物理气相沉积工艺等其他膜层沉积方式形成。
具体地，在所述开口200的底部和侧壁上形成所述栅介质层210，所述栅介质层210还覆盖所述层间介质层104顶部。
需要说明的是，形成所述开口200之后，形成所述栅介质层210之前，还包括步骤：在所述开口200底部形成界面层(IL，Interfacial Layer)(图未示)。
所述界面层用于与所述栅介质层210构成叠层结构，以实现后续所形成栅极结构与所述基底内沟道之间的电隔离，所述界面层还用于为形成所述栅介质层210提供良好的界面基础，从而提高所述栅介质层210的形成质量，减小所述栅介质层210与所述鳍部101之间的界面态密度，且避免所述栅介质层210与所述鳍部101直接接触造成的不良影响。
本实施例中，采用热氧化工艺形成所述界面层，所述界面层的材料为氧化硅。在其他实施例中，所述界面层的材料还可以为氮氧化硅等其他材料，可以通过化学气相沉积、物理气相沉积或原子层沉积等膜层沉积工艺形成。
参考图6，通过原子层沉积工艺进行至少1次膜层形成工艺，在所述栅介质层210上形成含铝功函数层220，当所述膜层形成工艺的次数为1次时，所述膜层形成工艺中含铝前驱体的脉冲次数至少为2次，当所述膜层形成工艺的次数大于1次时，至少第1次膜层形成工艺中含铝前驱体的脉冲次数至少为2次。
所述功函数层220用于调节所形成半导体结构中晶体管的阈值电压。
本实施例中，所述半导体结构为NMOS晶体管，所以所述功函数层220用于调节所述NMOS晶体管的阈值电压。
相应的，所述功函数层220为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述功函数层220的材料包括TiAl、TaAl和TiAlC中的一种或多种。本实施例中，所述功函数层220的材料包括TiAl。
所述功函数层220的厚度会影响所述功函数层220的功函数值，所以所述功函数层220的厚度不宜太大，也不宜太小。如果所述功函数层220的厚度过大，则会使所述功函数层220的功函数值过低；如果所述功函数层220的厚度过小，则会使所述功函数层220的功函数值过高。所述功函数层220的功函数值过高或过低都容易导致难以实现对晶体管阈值电压的调节。为此，本实施例中，根据实际工艺需求，所述功函数层220的厚度为
至
形成所述功函数层220的步骤中，所述功函数层220中铝的原子百分比含量不宜过高，也不宜过低。
如果铝的原子百分比含量过高，则会使所述功函数层220的功函数值过低；如果铝的原子百分比含量过低，则会使所述功函数层220的功函数值过高。所述功函数层220功函数值过高或过低都容易导致难以实现对晶体管阈值电压的调节。为此，本实施例中，所述功函数层220中铝的原子百分比含量为55％至75％。
本实施例中，通过原子层沉积工艺进行至少1次膜层形成工艺，以形成所述功函数层220。
具体的，所述膜层形成工艺的步骤包括：向原子层沉积室内通入含钛前驱体(即Pulse)；清除多余的含钛前驱体(即Purge)；向原子层沉积室内通入含铝前驱体(即Pulse)；清除多余的含铝前驱体(即Purge)。其中，所述含钛前驱体为TiCl4，所述含铝前驱体为(C2H5)3Al(三乙基铝，TEAL)或AlCH3(三甲基铝，TMA)。
通入所述含钛前驱体后，所述含钛前驱体的分子与所述栅介质层210表面发生反应，并吸附到所述栅介质层210表面，在所述栅介质层210上实现沉积；清除未与所述栅介质层210表面发生反应的多余含钛前驱体，从而在所述栅介质层210表面形成单分子层。
通入所述含铝前驱体后，所述含铝前驱体的分子与所述栅介质层210表面的含钛单分子层发生反应，以实现TiAl材料膜层的自限性生长；清除未与含钛单分子层发生反应的多余含铝前驱体，从而形成一层TiAl膜。
所以，当所述膜层形成工艺的次数为多次时，形成多层TiAl膜，且所述多层TiAl膜的叠加构成所述功函数层220。
本实施例中，当所述膜层形成工艺的次数为1次时，所述膜层形成工艺中含铝前驱体的脉冲次数至少为2次，当所述膜层形成工艺的次数大于1次时，至少第1次膜层形成工艺中含铝前驱体的脉冲次数至少为2次。
通过增加所述含铝前驱体的脉冲次数，特别是第1次膜层形成工艺中的脉冲次数，能够增加进入所述开口200中的铝原子含量，提高铝原子在所述开口200中的沉积能力，从而增加所形成功函数层220的厚度、以及所形成功函数层220中的铝原子含量，进而避免出现晶体管因所述功函数层220厚度较小、铝含量较低而引起阈值电压偏高的问题，即有利于降低晶体管的阈值电压，尤其是短沟道晶体管，因此有利于改善晶体管的阈值电压翻转(Vtroll up)问题，有利于提高所形成半导体结构的性能。
其中，根据所述开口200的尺寸，能够进入所述开口200中的铝原子含量有限，所以根据所述开口200的尺寸，合理设定所述含铝前驱体的脉冲次数，从而在增加铝原子含量的同时，避免含铝前驱体和工艺时间的浪费。
本实施例中，当所述膜层形成工艺的次数为1次时，所述膜层形成工艺中含铝前驱体的脉冲次数为2次至5次；当所述膜层形成工艺次数大于1次时，第1次膜层形成工艺中含铝前驱体的脉冲次数为2次至5次。当脉冲次数大于5次时，也难以再增加进入所述开口200中的铝原子含量。
但所述脉冲次数的最大值不仅限于5次，所述脉冲次数的最小值也不仅限于2次，可根据实际工艺情况，做相应调整。
需要说明的是，在每一次含铝前驱体的脉冲后，均包括清除多余含铝前驱体的步骤，从而为下一次含铝前驱体的脉冲提供工艺基础。也就是说，在每一次膜层形成工艺中，含铝前驱体的pulse和purge的动作交替进行多次，直至达到脉冲次数的设定值。
当所述膜层形成工艺的次数大于1次时，至少第1次膜层形成工艺中含铝前驱体的脉冲次数至少为2次；因此，当所述膜层形成工艺的次数大于1次时，每一次膜层形成工艺中含铝前驱体的脉冲次数均相等，或者，所述膜层形成工艺中含铝前驱体的脉冲次数随所述膜层形成工艺的次数递减。
需要说明的是，在形成所述功函数层220的初期，在所述开口200底部和侧壁上所形成功函数层220的厚度较小，即所述TiAl膜的层数较少，所述开口220的开口尺寸相应较大，因此铝原子的沉积负载效应较弱，铝原子的沉积能力较强；随着所述开口220底部和侧壁上所形成功函数层220的厚度的增加，即随着所述TiAl膜的层数增加，所述开口200的开口尺寸随之减小，铝原子的沉积负载效应增强，铝原子的沉积能力变差，脉冲次数的增加难以再提高铝原子在所述开口200中的沉积能力，即铝原子在所述开口200中的沉积能力达到饱和。
所以，本实施例中，当所述膜层形成工艺的次数大于1次时，所述膜层形成工艺中含铝前驱体的脉冲次数随所述膜层形成工艺的次数递减，从而能够避免工艺成本和时间的浪费。
本实施例中，所述膜层形成工艺的次数大于1次，所述膜层形成工艺的脉冲次数为由5次递减至1次。
本实施例中，为了避免所述功函数层中铝原子百分比含量发生突变，所述含铝前驱体的脉冲次数随所述膜层形成工艺的次数线性递减。在其他实施例中，也可以根据铝原子在所述开口中的实际沉积能力，合理调整所述脉冲次数的变化量。
在一些具体实施例中，所述膜层形成工艺的脉冲次数依次为5次、3次和1次。也就是说，当所述膜层形成工艺的次数为3次时，在最后1次膜层形成工艺中，所述含铝前驱体的脉冲次数为1次；当所述膜层形成工艺的次数大于3次时，自第3次膜层形成工艺至最后1次膜层形成工艺，所述含铝前驱体的脉冲次数均为1次。
在另一些具体实施例中，所述膜层形成工艺的脉冲次数依次为5次、4次、3次、2次和1次。也就是说，当所述膜层形成工艺的次数为5次时，在最后1次膜层形成工艺中，所述含铝前驱体的脉冲次数为1次；当所述膜层形成工艺的次数大于5次时，自第5次膜层形成工艺至最后1次膜层形成工艺，所述含铝前驱体的脉冲次数均为1次。
在又一些具体实施例中，所述膜层形成工艺的脉冲次数还可以依次为5次、3次、2次和1次。
本实施例中，所述膜层形成工艺的次数大于1次，所述功函数层220包括功函数层第一部分(未标示)、以及位于所述功函数层第一部分上的功函数层第二部分(未标示)。
具体地，通过同一原子层沉积工艺依次形成所述功函数层第一部分和功函数层第二部分；其中，在形成所述功函数层第一部分的步骤中，所述膜层形成工艺中的含铝前驱体的脉冲次数由初始次数递减至1次，在形成所述功函数层第二部分的步骤中，所述膜层形成工艺中的含铝前驱体的脉冲次数为1次。
在形成所述功函数层第一部分后，脉冲次数的增加难以再提高铝原子在所述开口200中的沉积能力，即铝原子在所述开口200中的沉积能力达到饱和，因此在形成所述功函数层第二部分的步骤中，使所述膜层形成工艺中的含铝前驱体的脉冲次数为1次，从而可以避免工艺成本和时间的浪费。
相应的，在所述功函数层第一部分中，铝的原子百分比含量沿所述功函数层第一部分指向所述功函数层第二部分的方向递减。
具体到本实施例中，在形成所述功函数层第一部分的步骤中，所述膜层形成工艺中的含铝前驱体的脉冲次数由5次递减至1次。
需要说明的是，所述功函数层第一部分的厚度占所述功函数层220厚度的比例不宜过小，也不宜过大。如果所述功函数层第一部分的厚度所占比例过小，则过早地将所述含铝前驱体的脉冲次数降低至1次，不利于增加所形成功函数层220中的铝原子含量；如果所述功函数层第一部分的厚度所占比例过大，则容易造成工艺成本和时间的浪费。为此，本实施例中，所述功函数层第一部分的厚度为所述功函数层220厚度的2/3至5/4。
还需要说明的是，在所述膜层形成工艺中，所述含铝前驱体的气体流量不宜过大，也不宜过小。如果所述含铝前驱体的气体流量过大，铝原子实现沉积的几率过大，所述开口200中所沉积的铝原子过多，容易导致所形成功函数层220中铝含量过高，从而导致所述功函数层220的功函数值过低；如果所述含铝前驱体的气体流量过小，铝原子实现沉积的几率过小，所述开口200中所沉积的铝原子过少，容易导致所形成功函数层220中铝含量过低，从而导致所述功函数层220的功函数值过高。所述功函数层220的功函数值过高或过低都容易导致难以实现对晶体管阈值电压的调节。
其中，本实施例中，所述含铝前驱体的载气为Ar，所述含铝前驱体的气体流量由所述载气的气体流量决定，为此，所述含铝前驱体的载气的气体流量为300sccm至800sccm。
相应的，所述膜层形成工艺的参数包括：所述含钛前驱体的载气为Ar，所述含钛前驱体的载气的气体流量为50sccm至200sccm，所述含铝前驱体的载气的气体流量为300sccm至800sccm，工艺温度为350摄氏度至450摄氏度，工艺压强为2托至6托。
其中，增加工艺温度也有利于提高铝原子在所述开口200中的沉积能力，但是温度过高时，容易引起杂质污染的问题，且容易降低所述原子层沉积工艺的稳定性，因此需根据实际工艺情况，合理调整所述膜层形成工艺的工艺温度。
此外，当所述基底还用于形成长沟道晶体管时，增加含铝前驱体的脉冲次数相应也会减小长沟道晶体管所对应功函数层的功函数值，从而导致长沟道晶体管的阈值电压低于工艺所需目标值。
为此，本实施例中，为了将长沟道晶体管的阈值电压调整至工艺所需目标值，形成所述功函数层第二部分的步骤中，所述膜层形成工艺还包括步骤：完成含铝前驱体的脉冲后，进行等离子体氮化处理。
通过所述等离子体氮化处理，使所述功函数层第二部分的材料中掺杂有氮离子，即所述功函数层还为含氮材料，从而有利于提高长沟道晶体管的阈值电压。
本实施例中，为了将长沟道晶体管的阈值电压调整至工艺所需目标值，所述功函数层第二部分中，氮的原子百分比含量为5％至10％。
具体地，本实施例中，所述功函数层第一部分的材料是TiAl，因此通过所述等离子体氮化处理，使所述功函数层第二部分的材料转化为TiAlN。
由于形成所述功函数层第一部分后，所述开口200的开口尺寸较小，因此所述等离子体氮化处理对短沟道晶体管所对应功函数层第二部分的掺氮效果不如长沟道晶体管，所以通过所述等离子体氮化处理，在提高长沟道晶体管的阈值电压的同时，对短沟道晶体管的阈值电压的影响较小。
所以，形成所述功函数层220后，有利于减小各尺寸晶体管之间的阈值电压差异性。
本实施例中，所述等离子体氮化处理所采用的反应气体为N2或NH3。
所述反应气体的气体流量影响将所述功函数层第二部分的材料转化为TiAlN的效果，即影响所述功函数层第二部分中氮的原子百分比含量，因此所述反应气体的气体流量不宜过小，也不宜过大，从而将长沟道晶体管的阈值电压提高至工艺所需目标值。本实施例中，所述反应气体的气体流量为200sccm至6000sccm。
为了使所述功函数层第二部分的厚度和氮原子质量百分比含量满足工艺需求的同时，提高工艺效率，所述等离子体氮化处理的功率、压强和工艺时间也需控制在合理范围内。本实施例中，所述等离子体氮化处理的功率为500W至300W，压强为2Torr至8Torr，工艺时间为2s至6s。
还需要说明的是，在其他实施例中，所述半导体结构也可以为PMOS晶体管。由于含铝功函数层为N型功函数材料，因此当所述半导体结构为PMOS晶体管时，在形成所述栅介质层之后，在形成所述含铝功函数层之前，还包括步骤：在所述栅介质层上形成P型功函数层。所述含铝功函数层用于对所述基底上其他区域所形成NMOS晶体管的阈值电压进行调节，由于所述含铝功函数层对PMOS晶体管的阈值电压影响并不大，在形成所述含铝功函数层后时可减少掩膜的使用；并且形成所述含铝功函数层之后，保留所述PMOS晶体管所对应的含铝功函数层，以减少工艺步骤，降低工艺成本。
结合参考图7至图9，在形成有所述功函数层200的开口200(如图7所示)中形成金属栅极240(如图9所示)。
所述金属栅极240、功函数层220、栅介质层210和界面层用于形成栅极结构。
所述金属栅极240用作为电极，实现与外部电路的电连接。
本实施例中，所述金属栅极240的材料为W。在其他实施例中，所述金属栅极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，如图7所示，在形成所述功函数层220后，形成所述金属栅极240之前，还包括步骤：在所述功函数层220上形成阻挡层230。
所述阻挡层230用于对所述功函数层220起到保护作用，防止所述金属栅极240中的易扩散离子扩散至所述功函数层220中，从而避免对所述功函数层220的功函数值造成不良影响；此外，所述阻挡层230还用于提高所述金属栅极240在所述开口200中的粘附性，有利于提高所形成栅极结构的可靠性。
本实施例中，所述阻挡层230的材料为TiN，可以采用原子层沉积工艺形成所述阻挡层。在其他实施例中，所述阻挡层的材料还可以为TiSiN，形成工艺还可以为物理气相沉积工艺或化学气相沉积工艺。
因此，如图8所示，形成所述阻挡层230之后，向所述开口200(如图7所示)内填充导电材料，形成金属材料层241，所述金属材料层241还位于所述层间介质层104顶部。
具体的，形成所述金属材料层241的步骤包括：通过化学气相沉积、物理气相沉积、原子层沉积或电镀等方式填充导电材料，且根据所述金属材料层241的材料选取合适的工艺。
如图9所示，去除高于所述层间介质层104顶部的金属材料层241(如图8所示)，以形成所述金属栅极240。
需要说明的是，如图8所示，所述栅介质层210、函数层220以及阻挡层230依次位于所述层间介质层104顶部，因此去除高于所述层间介质层104顶部的金属材料层241的步骤包括：通过化学机械研磨等平坦化工艺，去除所述层间介质层104顶部的栅介质层210、功函数层220、阻挡层230以及金属材料层241，形成填充满所述开口200(如图7所示)的金属栅极240。
本实施例中，所述金属栅极240、阻挡层230、功函数层220、栅介质层210以及界面层用于形成所述栅极结构。
所述基底包括衬底100和所述鳍部101，相应的，所述栅极结构横跨所述鳍部101且覆盖所述鳍部101部分顶部和部分侧壁的表面。
相应的，继续参考图9，本发明还提供一种采用前述形成方法所形成的半导体结构。
所述半导体结构包括：基底(未标示)；层间介质层104，位于所述基底上；金属栅极240，位于所述层间介质层104内；栅介质层210，位于所述金属栅极240和层间介质层104之间以及所述金属栅极240和所述基底之间；含铝功函数层220，位于所述金属栅极240和栅介质层210之间。
本实施例中，所述金属栅极240、功函数层220和栅介质层210用于构成所述半导体结构的栅极结构。所述功函数层220用于调节所述半导体结构中晶体管的阈值电压。
本实施例中，所述半导体结构为NMOS晶体管，所以所述功函数层220用于调节所述NMOS晶体管的阈值电压。
相应的，所述功函数层220为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述功函数层220的材料包括TiAl、TaAl和TiAlC中的一种或多种。本实施例中，所述功函数层220的材料包括TiAl。
本实施例中，所述功函数层220采用前述形成方法所形成，所述功函数层220的厚度、以及所述功函数层220中的铝原子含量得到增加，进而避免出现晶体管因所述功函数层220厚度较小、铝含量较低而引起阈值电压偏高的问题，且对短沟道晶体管的阈值电压翻转问题的改善尤为明显。
本实施例中，所述功函数层220包括功函数层第一部分(未标示)、以及位于所述功函数层第一部分上的功函数层第二部分(未标示)。其中，在所述功函数层第一部分中，铝的原子百分比含量沿所述功函数层第一部分指向所述功函数层第二部分的方向递减。
而且，本实施例中，为了将长沟道晶体管的阈值电压调整至工艺所需目标值，所述功函数层第二部分的材料中掺杂有氮离子，即所述功函数层220还为含氮材料，从而有利于提高长沟道晶体管的阈值电压。
具体地，本实施例中，所述功函数层第一部分的材料是TiAl，所述功函数层第二部分的材料相应为TiAlN。
所以，本实施例所述半导体结构中，各尺寸晶体管之间的阈值电压差异性较小。
需要说明的是，所述半导体结构还包括：位于所述栅极结构两侧基底内的源漏掺杂区103；位于所述栅介质层210和所述层间介质层104之间的侧墙(未标示)。
所述源漏掺杂区103用于作为所述半导体结构的源区或漏区。
具体地，所述源漏掺杂区103位于所述栅极结构两侧的鳍部101内。
本实施例中，所述半导体结构为NMOS晶体管，所以所述源漏掺杂区103的掺杂离子为N型离子，所述N型离子包括P、As和Sb中的一种或多种。在其他实施例中，所述半导体结构也可以为PMOS晶体管，所述源漏掺杂区的掺杂离子相应为P型离子，所述P型离子包括B、Ga和In中的一种或多种。
所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
还需要说明的是，所述半导体结构还包括：阻挡层230，位于所述功函数层220和所述金属栅极240之间。相应的，所述栅极结构还包括所述阻挡层230。
所述阻挡层230用于对所述功函数层220起到保护作用，防止所述金属栅极240中的易扩散离子扩散至所述功函数层220中，从而避免对所述功函数层220的功函数值造成不良影响；此外，所述阻挡层230还用于提高所述金属栅极240在所述层间介质层104内的粘附性，有利于提高所形成栅极结构的可靠性。
本实施例中，所述阻挡层230的材料为TiN。在其他实施例中，所述阻挡层的材料还可以为TiSiN。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成层间介质层；
在所述层间介质层中形成露出所述基底的开口；
在所述开口的底部和侧壁上形成栅介质层；
通过原子层沉积工艺进行大于1次膜层形成工艺，在所述栅介质层上形成含铝功函数层，所述功函数层包括功函数层第一部分、以及位于所述功函数层第一部分上的功函数层第二部分；在形成所述功函数层第一部分的步骤中，所述膜层形成工艺中的含铝前驱体的脉冲次数由初始次数递减至1次；在形成所述功函数层第二部分的步骤中，所述膜层形成工艺中的含铝前驱体的脉冲次数为1次；
在形成有所述功函数层的开口中形成金属栅极。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述功函数层的材料包括TiAl、TaAl和TiAlC中的一种或多种。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述功函数层的厚度为
至
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述功函数层中，铝的原子百分比含量为55％至75％。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述功函数层的材料包括TiAl，所述膜层形成工艺的参数包括：所采用的含钛前驱体为TiCl4，所述含铝前驱体为(C2H5)3Al或AlCH3，所述含钛前驱体的载气为Ar，所述含铝前驱体的载气为Ar，所述含钛前驱体的载气的气体流量为50sccm至200sccm，所述含铝前驱体的载气的气体流量为300sccm至800sccm，工艺温度为350摄氏度至450摄氏度，工艺压强为2托至6托。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述功函数层第一部分的厚度为所述功函数层厚度的2/3至5/4。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述功函数层第二部分的步骤中，所述膜层形成工艺还包括步骤：完成含铝前驱体的脉冲后，进行等离子体氮化处理。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述等离子体氮化处理所采用的反应气体为N2或NH3。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述等离子体氮化处理的参数包括：功率为500W至300W，压强为2Torr至8Torr，工艺时间为2s至6s，反应气体的气体流量为200sccm至6000sccm。
10.一种如权利要求1至9任一项权利要求所述的形成方法所形成的半导体结构。
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