JP5189309B2 - 絶縁ゲート型半導体装置及びその製造方法 - Google Patents

Description

本発明は絶縁ゲート型半導体装置及びその製造方法に関するものであり、特に、ゲート絶縁膜として高誘電体膜を用いた絶縁ゲート型半導体装置におけるフェルミレベルピンニングを防止するための構成に特徴のある絶縁ゲート型半導体装置及びその製造方法に関するものである。

近年のワイヤレス通信技術の発展や情報コンテンツの多様化により、携帯情報端末で処理する情報量が飛躍的に増大し、情報処理の中核を担うＬＳＩには微細化、低消費電力化、高速動作化、及び、低電圧化が要求されている。

このような要請に応えるために、ＬＳＩを構成するＭＯＳＦＥＴのゲート酸化膜の薄膜化が急速に進んでおり、既に、物理的限界まで薄膜化されたゲート絶縁膜をさらに薄膜化すると、キャリアが直接ゲート絶縁膜をトンネリングしてゲートリーク電流が増大する問題が発生する。

例えば、ゲート長が６５ｎｍのＭＩＳＦＥＴにおいては、等価酸化膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）で１．２〜１．６ｎｍのゲート絶縁膜が要求されるが、ゲート絶縁膜として従来と同様にＳｉＯ₂ 膜を用いた場合には、トンネル電流によりゲートリーク電流が許容値を超えてしまう。

そこで、ＥＯＴとして上記の膜厚を維持するとともに、ゲートリーク電流を抑制するために、ＳｉＯ₂ （比誘電率〜３．９）に代わって高誘電率の絶縁膜、即ち、Ｈｉｇｈ−ｋ膜の採用が検討されており、このようなＨｉｇｈ−ｋ膜としてはＨｆＯ₂ （比誘電率〜２５）、Ａｌ₂ Ｏ₃ （比誘電率９〜１１）が挙げられる。

このような、Ｈｉｇｈ−ｋ膜をゲート絶縁膜として採用することによって、同じＥＯＴでも物理的膜厚を厚くすることができ、それによって、キャリアのトンネルを防止してゲートリーク電流を抑制することができる。

特に、ゲート絶縁膜として、比誘電率が非常に大きなＨｆＯ₂ を用いた場合には、ゲートリーク電流抑制効果が大きくなるので、Ｈｉｇｈ−ｋ膜としてはＨｆＯ₂ 、ＨｆＳｉＯＮ、ＨｆＡｌＯ_x やＨｆＡｌＯＮ等のＨｆを含んだＨｉｇｈ−ｋ膜の研究が盛んに行われている。

しかし、Ｈｆを含んだＨｉｇｈ−ｋ膜をゲート絶縁膜として用いた場合、多結晶Ｓｉゲート電極の仕事関数が不純物濃度で変化しないフェルミレベルピンニング（ＦＬＰ：Ｆｅｒｍｉ Ｌｅｖｅｌ Ｐｉｎｎｉｎｇ）が発生し、このフェルミレベルピンニングはｐ型の場合に顕著であることが報告されている。

このような、フェルミレベルピンニングの原因としては、
（１）Ｈｉｇｈ−ｋ／Ｓｉ界面での酸素が抜けたことが原因になり、ＨｆとＳｉとの間で結合が発生し、このＨｆ−Ｓｉ結合が原因となってピンニングが起こることが報告されている（例えば、非特許文献１参照）。

また、
（２）Ｈｉｇｈ−ｋ／Ｓｉ界面では、Ｈｉｇｈ−ｋ膜中に酸素欠損が数多くあり、この酸素欠陥が有している電荷が２^- であり、この電荷に起因して界面に電気双極子が発生して、バンドの湾曲を引起し、ピンニングが起こるという仮説が提案されている（例えば、非特許文献２参照）。

このようなフェルミレベルピンニングが発生すると、特に、ｐ型多結晶Ｓｉに対しては仕事関数の制御が不可能になり、Ｖ_th制御ができなくなり、Ｈｉｇｈ−ｋ膜の実用化への大きな障害となっている。

そこで、フェルミレベルピンニングを回避するために、Ｈｉｇｈ−ｋ／多結晶Ｓｉ界面にＳｉＯ₂ 膜やＳｉＮ膜を挿入することが検討されている。
また、ゲート電極をＰｔシリサイドやＮｉシリサイド等のシリサイド電極とした場合、その組成比を変えることで、フェルミレベルピンニングを除去することも試みられている。

しかし、ＳｉＯ₂ 膜を挿入した場合には、フェルミレベルピンニングを除去できないことが判明した。
これは、通常の熱酸化膜はフレキシブル性に欠けるハードなＴｒｉｄｙｍｉｔｅ構造に近いアモルファス構造のＳｉＯ₂ 膜であるため、酸素欠損に伴って発生するボンドの組み換えにより構造緩和ができないためである。

また、ＳｉＮ膜を挿入する場合には、２ｎｍ程度の膜厚にする必要があり、その結果、ＥＯＴを増加してしまい、デバイス特性が劣化するという問題がある。

また、シリサイド電極の組成比を変えた場合には、シリサイド電極の仕事関数はその組成比に依存するため、ゲート電極の仕事関数を任意に設定することが困難になるという問題がある。
Ｃ．Ｈｏｂｂｓ ｅｔ ａｌ．，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．５１，ｐｐ．９７１−９８３，２００４ Ｋ．Ｓｈｉｒａｉｓｈｉ ｅｔ ａｌ．，ＶＬＳＩ Ｓｙｍｐ．Ｔｅｃｈ．Ｄｉｇ．，２００４，ｐｐ．１０８−１１０

そこで、本発明者は、従来の高誘電率膜界面の状況を鋭意検討したので、その結果を図９乃至図１４を参照し説明する。
図９参照
図９は、５０％の酸素欠損の場合のＨｆＯ₂ 界面の説明図であり、上図は分子結合図であり、下図は界面における局所状態密度（ＬＤＯＳ：Ｌｏｃａｌ Ｄｅｎｓｉｔｙ Ｏｆ Ｓｔａｔｅｓ）の説明図である。

上図から明らかなように、界面においてＳｉ原子は相互に結合してダイマー（ｄｉｍｅｒ）を形成しているが、５０％酸素欠損の場合には、残存しているＯ原子がダイマーに作用して非対称ダイマーとなる。

この場合、下図から明らかなように、バンドギャップ中には準位は形成されていないが、非対称ダイマーはダイポール（電気双極子）を形成するために、このダイポールがバンドの湾曲を引起し、ピンニングが起こると考えられる（Ｄｉｐｏｌｅ型ＦＬＰ）。

図１０参照
図１０は、５０％の酸素欠損の場合のフェルミレベルシフトの説明図であり、上図はｐ型シリコン基板フェルミレベルシフトの説明図であり、また、下図はｐ型多結晶シリコン層のフェルミレベルシフトの説明図である。
上図から明らかなように、ｐ型シリコン基板の場合には、価電子帯（図におけるマイナスエネルギー側）の端部近傍にあるはずのＥ_f が界面ダイポールの影響により価電子帯の端部から大きくシフトしている。
なお、下図から明らかなように、ｐ型多結晶シリコン層の場合には価電子帯の端部にＥ_f が存在している。

図１１参照
図１１は、１００％の酸素欠損の場合のＨｆＯ₂ 界面の説明図であり、上図は分子結合図であり、下図は界面における局所状態密度（ＬＤＯＳ：Ｌｏｃａｌ Ｄｅｎｓｉｔｙ Ｏｆ Ｓｔａｔｅｓ）の説明図である。
上図から明らかなように、界面においてＳｉ原子は相互に結合してダイマー（ｄｉｍｅｒ）を形成しているが、酸素原子が界面において１００％欠損しているので、二等辺三角形状の対称ダイマーとなる。

この場合、下図から明らかなように、バンドギャップ中には多くの準位が形成されてメタリック状態となり、この界面の金属化によりフェルミレベルがシフトしてピンニングが起こると考えられる（界面準位型ＦＬＰ）。

図１２参照
図１２は、１００％の酸素欠損の場合のフェルミレベルシフトの説明図であり、上図はｐ型シリコン基板フェルミレベルシフトの説明図であり、また、下図はｐ型多結晶シリコン層のフェルミレベルシフトの説明図である。
上図から明らかなように、ｐ型シリコン基板の場合には、価電子帯の端部近傍にあるはずのＥ_f が界面ダイポールの影響により価電子帯の端部から大きくシフトしている。
また、下図から明らかなように、ｐ型多結晶シリコン層の場合にも価電子帯の端部にあるはずのＥ_f が界面ダイポールの影響により価電子帯の端部から大きくシフトしている。

図１３参照
図１３は、このようなフェルミレベルのシフトを模式的に示したものであり、左側に示すＳｉＯ₂ ／多結晶シリコンの場合には、多結晶シリコン層中におけるフェルミレベルは、ｐ型の場合には価電子帯の端部近傍に存在し、ｎ型の場合には伝導帯の端部近傍に存在している。

しかし、ＨｆＯ₂ ／多結晶シリコンの場合には、多結晶シリコン層中におけるフェルミレベルは、ｎ型の場合には殆ど移動しないものの、ｐ型の場合には価電子帯の端部近傍に存在するはずのフェルミレベルが伝導帯側にシフトすることになる。

図１４参照
図１４は、ＨｆＯ₂ ／多結晶シリコン界面の実効仕事関数と上部電極の仕事関数の界面酸素欠損量依存性の説明図であり、上図はＢドープのｐ型多結晶シリコンの場合の上部電極の仕事関数（ＷＦ：Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ）と実効仕事関数（Ｅｆｆｅｃｔｉｖｅ ＷＦ）を示し、下図はＡｓをドープしたｎ型多結晶シリコンの場合の上部電極の仕事関数と実効仕事関数を示している。

図から明らかなように、ｐ型多結晶シリコンの場合には、実効仕事関数が、０．６〜０．８ｅＶ程度小さくなる方向にシフトしているのに対して、ｎ型多結晶シリコンの場合には、実効仕事関数が、０．３〜０．２ｅＶ程度大きくなる方向にシフトしているのが分かる。

以上の結果、フェルミレベルピニングは、ＨｆＯ₂ ／多結晶シリコン界面における酸素欠損による対称ダイマー或いは非対称ダイマー等のＳｉ原子同士の結合によるダイマーの形成が原因であることが明確になった。

したがって、本発明は、高誘電率ゲート絶縁膜／多結晶シリコン界面におけるダイマーの発生を既存の製造工程になじみやすい工程により抑制して、フェルミレベルピンニングを除去することを目的とする。

図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図における符号５は、ソース・ドレイン領域である。
図１参照
上記課題を解決するために、本発明は、絶縁ゲート型半導体装置において、半導体基板１と、半導体基板１上に形成されたＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜２と、ゲート絶縁膜２上に形成された１原子層乃至２原子層の厚さの多結晶Ｇｅ層或いは多結晶Ｓｉ_1-x Ｇｅ_x （ｘ＞０．５）層からなるキャップ層３と、キャップ層３上に形成された多結晶シリコンを含むゲート電極４とを有することを特徴とする。

このように、Ｈｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜２と多結晶シリコンからなるゲート電極４との界面に多結晶シリコンより格子定数の大きな多結晶Ｇｅ層或いは多結晶Ｓｉ_1-x Ｇｅ_x （ｘ＞０．５）層からなるキャップ層３を１原子層乃至２原子層の厚さに設けることによって、酸素欠損に伴って発生するボンドの組み換えによるダイマーの発生を緩和してフェルミレベルピンニングを除去することが可能になる。

この場合、多結晶Ｓｉ_1-x Ｇｅ_x 層のＧｅ比が０．５以下であるとＳｉの影響が相対的に大きくなって、Ｇｅによる緩和効果が小さくなる。
なお、キャップ層３の厚さは１原子層乃至２原子層であるので、Ｖ_thに与える影響は殆どない。

この場合、フェルミレベルピンニングはＢをドープしたｐ型多結晶シリコンの場合に顕著になるので、多結晶シリコン層としてはＢをドープしたｐ型多結晶シリコン層の場合が典型的な適用例となる。

また、この場合のゲート絶縁膜２としては、ＨｆＯ₂ 、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＺｒＯ₂ 、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、又は、Ａｌ₂ Ｏ₃ のいずれかが典型的なものである。

また、その結果の構成としては、キャップ層３を構成するＧｅ原子の一部と、ゲート絶縁膜２を構成するＨｆ原子、Ａｌ原子、または、Ｚｒ原子の一部が直接結合することになり、それによって、界面においてシリコンダイマーは勿論のこと、Ｇｅによるダイマーも形成されることがない。

また、ゲート絶縁型半導体装置の製造方法としては、半導体基板１上にＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜２を堆積する工程と、ゲート絶縁膜２上に１原子層乃至２原子層の厚さの多結晶Ｇｅ層或いは多結晶Ｓｉ_1-x Ｇｅ_x （ｘ＞０．５）層からなるキャップ層３を堆積する工程と、キャップ層３上に多結晶シリコン層を堆積する工程とを有することになる。

この場合、キャップ層３を堆積する工程において、原子層エピタキシャル成長法を用いてキャップ層３を成膜することが望ましく、それによって、極薄膜からなるキャップ層３を精度良く形成することができる。

或いは、半導体基板１上にＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜２を堆積する工程と、ゲート絶縁膜２上に多結晶シリコン層を堆積する工程と、多結晶シリコン層２にＧｅを注入する工程と、多結晶シリコン層を熱処理し、Ｇｅをゲート絶縁膜２と多結晶シリコン層の界面に拡散させ、界面に１原子層乃至２原子層の厚さの多結晶Ｇｅ層或いは多結晶Ｓｉ_1-x Ｇｅ_x （ｘ＞０．５）層からなるキャップ層３を形成する工程とを有するようにしても良い。

即ち、ゲート絶縁膜２との界面にはＳｉよりＧｅが存在したほうがエネルギー的に安定になるので、Ｇｅのイオン注入後に熱処理を行うことによって、Ｇｅはゲート絶縁膜２との界面に移動して、多結晶Ｇｅ層或いは多結晶Ｓｉ_1-x Ｇｅ_x （ｘ＞０．５）層を形成することになる。
なお、この時のＧｅのドーズ量を制御することによって、界面に形成される多結晶Ｇｅ層或いは多結晶Ｓｉ_1-x Ｇｅ_x （ｘ＞０．５）層の厚さを１原子層乃至２原子層に制御することが可能になる。

本発明では、Ｈｆ、Ｚｒ或いはＡｌを構成元素として含む酸化物系の高誘電体膜と多結晶シリコンからなるゲート電極との間に、１原子層乃至２原子層の厚さの多結晶Ｇｅ層或いは多結晶Ｓｉ_1-x Ｇｅ_x （ｘ＞０．５）層からなるキャップ層を設けているので、Ｓｉより格子定数の大きなＧｅによる格子緩和効果によって界面におけるダイマーの発生を抑制し、それによって、フェルミレベルピンニングの発生を抑制することができる。

ここで、図２乃至図４を参照して、本発明の実施の形態を説明する。
図２参照
図２は、本発明の実施の形態のＭＩＳＦＥＴの概略的構成図であり、ｎ型シリコン基板１１上にＨｆＯ₂ 、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＺｒＯ₂ 、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、又は、Ａｌ₂ Ｏ₃ 等の酸素を含む高誘電体膜１２、厚さが、例えば、１原子層乃至２原子層のＧｅ膜或いはＳｉ_1-x Ｇｅ_x （ｘ＞０．５）膜からなるキャップ層１３、及び、多結晶シリコンからなるゲート電極１４を順次積層してゲート構造を構成するとともに、ゲート構造の両側にｐ型ソース・ドレイン領域１５を形成し、その上にソース・ドレイン電極１６を形成したものである。

図３参照
図３は、キャップ層界面の分子構造のモデル図であり、キャップ層１３と高誘電体膜１２との界面でキャップ層１３を構成するＧｅ原子の一部が高誘電体膜１２を構成するＨｆ原子と結合して、Ｓｉ−Ｓｉ結合のダイマーが消失している様子を示している。
なお、ここでは説明を簡単にするために、高誘電体膜１２としてＨｆＯ₂ を、キャップ層１３としてＧｅ膜を、また、ゲート電極１４として多結晶シリコンを用いて示しており、また、シリコン基板としてはｐ型シリコン基板の場合を示している。
なお、高誘電体膜１２とシリコン基板との界面にＳｉＯ₂ 膜を設けているが、これは移動度の低下を抑制するために設けている。

図４参照
図４は、本発明の実施の形態におけるゲート電極をＢドープのｐ型多結晶シリコンとし、界面における酸素欠損が１００％の場合の局所的状態密度の説明図であり、上図はキャップ層における局所的状態密度、中図はｐ型多結晶シリコン層における局所的状態密度、であり、下図は、ｐ型シリコン基板の局所的状態密度の説明図である。

図から明らかなように、ｐ型多結晶シリコン層及びｐ型シリコン基板のいずれの局所的状態密度もｐ型に起因して価電子帯の端部近傍にフェルミレベルが位置しており、フェルミレベルのシフトが発生していないことが分かり、したがって、非対称ダイマーが形成されていないことが分かる。

また、上図から明らかなように、Ｇｅ層中には準位が形成されていないので、界面は金属化されておらず絶縁体となっているので、対称ダイマーも形成されていないことが分かる。

以上、説明したように、本発明の実施の形態においては、高誘電体膜とゲート電極との間に、格子定数がシリコン層より大きなＧｅ膜或いはＳｉ_1-x Ｇｅ_x （ｘ＞０．５）膜をキャップ層として介在させているので、高誘電体膜／キャップ層界面に酸素抜けによる酸素欠損が発生しても、ボンドの組み換えにより酸素欠陥は消滅し、非対称ダイマー或いは対称ダイマーは形成されず、その結果、ゲート電極にフェルミレベルピンニングが発生することがない。

なお、１原子層乃至２原子層の極薄膜からなるキャップ層を形成する場合には、原子層エピタキシャル成長法を用いても良いし、或いは、多結晶シリコンにＧｅをイオン注入したのち熱処理することによって、注入したＧｅを界面近傍に拡散させてキャップ層としても良いものである。

次に、以上の事項を前提として、図５乃至図７を参照して本発明の実施例１のＭＩＳＦＥＴの製造工程を説明する。
図５参照
まず、ｎ型シリコン基板２１に素子分離領域２２を形成したのち、全面にＬＬ−Ｄ＆Ａ（Ｌａｙｅｒ−ｂｙ−Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ＆ Ａｎｎｅａｌｉｎｇ）法を用いて厚さが１．６ｎｍ〜５．０ｎｍ、例えば、２．４ｎｍのＨｆＡｌＯ_x からなる高誘電体膜２３を堆積させる。

なお、このＬＬ−Ｄ＆Ａ法による成長工程においては、例えば、基板温度を２００〜３００℃とした状態で、Ｈｆ源としてＨｆ〔Ｎ（ＣＨ₃ ）₂ 〕₄ （ＴＤＭＡＨ）を用い、Ａｌ源としてＡｌ（ＮＨ₃ ）₃ （ＴＭＡ）を用い、Ｏ源としてＨ₂ Ｏを用い、キャリアガスとしてＮ₂ ガスを用いて、一原子層単位の成長を行う。

例えば、Ａｌ₂ Ｏ₃ 原子層及びＨｆＯ₂ 原子層を交互に堆積させ、堆積させる毎にＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を行って成膜するものであり、ＨｆＡｌＯ_x におけるＨｆ：Ａｌの比は、Ａｌ₂ Ｏ₃ 原子層とＨｆＯ₂ 原子層の積層数で制御すれば良く、ここでは、例えば、Ｈｆ：Ａｌ＝６：４とする。

次いで、例えば、原子層エピタキシャル成長法を用いて、例えば、５５０℃の基板温度において、多結晶Ｇｅ膜からなるキャップ層２４を堆積させる。
この時、多結晶Ｇｅ膜はトランジスタのＶ_thに影響を与えないように、その膜厚が１原子層乃至２原子層になるように成膜する。

次いで、ＣＶＤ法を用いて、例えば、６５０℃の基板温度において、キャップ層２４上に多結晶シリコン層２５を堆積する。

図６参照
次いで、フォトリソグラフィー工程とドライエッチング工程を用いて多結晶シリコン層２５乃至高誘電体膜２３を例えば、６５ｎｍ長さに成形することによって、ゲート絶縁膜２６及びゲート電極２７からなるゲート構造を形成する。

次いで、ゲート構造をマスクとしてＢイオン２８を浅く注入することによってｐ型エクステンション領域２９を形成する。

次いで、全面にＳｉＯ₂ 膜を形成したのち、異方性エッチングを施すことによってサイドウォール３０を形成し、次いで、ゲート構造及びサイドウォール３０をマスクとしてＢイオン３１を注入することによってｐ型ソース・ドレイン領域３２を形成するとともに、ゲート電極２７にＢをドープする。

図７参照
次いで、全面にＣｏ膜を堆積させたのち、熱処理により合金化すことによって、ｐ型ソース・ドレイン領域３２及びゲート電極２７の表面にＣｏシリサイド電極３３を形成したのち、未反応のＣｏ膜を除去する。

次いで、全面にＢＰＳＧからなる層間絶縁膜３４を堆積させたのち、Ｃｏシリサイド電極３３に対するビアホールを形成し、次いで、このビアホール内をＴｉＮ膜を介してＷで埋め込んでプラグ３５を形成することによって、ＭＩＳＦＥＴの基本構造が完成する。

このように、本発明の実施例１においては、ゲート絶縁膜として高誘電率のＨｆＡｌＯ_x を用いる際に、厚さが１原子層乃至２原子層のＧｅ膜からなるキャップ層をゲート絶縁膜のゲート電極との間に介在させているので、ＨｆＡｌＯ_x ／Ｇｅ膜界面において酸素抜けによる酸素欠損が発生しても、Ｇｅの一部とＨｆとが結合することにより、Ｓｉ−Ｓｉ結合によるダイマーの発生を抑制することができる。

その結果、酸素欠損に起因するバンドギャップ間に準位が発生したり、或いは、ダイポールが発生することがないので、フェルミレベルピンニングが発生することはない。

次に、図８を参照して本発明の実施例２のＭＩＳＦＥＴを説明するが、高誘電体膜の組成及び製造方法が異なるだけで、他の構成は上記の実施例１と同じであるので、キャップ層の形成工程のみを図示する。
図８参照
図８は、本発明の実施例２のＭＩＳＦＥＴの概略的断面図であり、まず、ｎ型シリコン基板２１に素子分離領域２２を形成したのち、全面にＬＰＣＶＤ法（減圧ＣＶＤ法）を用いて厚さが１．６ｎｍ〜５．０ｎｍ、例えば、２．４ｎｍのＨｆＯ₂ からなる高誘電体膜３６を堆積させる。

なお、このＬＰＣＶＤ法による成長工程においては、Ｈｆ源として（ｔ−Ｃ₄ Ｈ₉ Ｏ）₄ Ｈｆを用い、Ｏ源としてＯ₂ またはＯ₃ を用い、キャリアガスとしてＮ₂ ガスを用いて成膜する。

次いで、ＣＶＤ法を用いて、例えば、６５０℃の基板温度において、キャップ層２４上に厚さが、例えば、１００ｎｍの多結晶シリコン層２５を堆積する。

次いで、多結晶シリコン層２５にＧｅイオン３７を、例えば、２０ｋｅＶの加速エネルギーで５×１０¹⁵ｃｍ^-2のドーズ量でイオン注入する。

次いで、Ｎ₂ 雰囲気中で、例えば、９５０℃において、３０秒間熱処理を行うことによって、注入したＧｅを高誘電体膜３６との界面に移動させて厚さが、例えば、１原子層乃至２原子層のＳｉ_1-x Ｇｅ_x からなるキャップ層３８を形成する。
この時、Ｓｉ_1-x Ｇｅ_x のＧｅ比ｘが０．５以上になるように、注入量及び熱処理条件を設定する。

この場合、高誘電体膜３６との界面は、Ｓｉが存在するより、より格子定数の大きなＧｅが存在したほうがエネルギー的に安定になるので、Ｇｅは熱処理により高誘電体膜３６との界面に集積することになる。

以降は、上記の実施例１と全く同様に、ゲート構造を形成し、ｐ型エクステンション領域２９、サイドウォール３０、ｐ型ソース・ドレイン領域３２、Ｃｏシリサイド電極３３、層間絶縁膜３４、及び、プラグ３５を順次形成することによって本発明の実施例２のＭＩＳＦＥＴの基本構造が完成する。

この本発明の実施例２においても、ゲート絶縁膜として高誘電率のＨｆＯ₂ を用いる際に、キャップ層として厚さが、例えば、１原子層乃至２原子層のＳｉ_1-x Ｇｅ_x からなるキャップ層を設けているので、ＨｆＯ₂ ／Ｓｉ_1-x Ｇｅ_x 界面において酸素抜けによる酸素欠損が発生しても、Ｇｅの一部とＨｆとが結合することにより、Ｓｉ−Ｓｉ結合によるダイマーの発生を抑制することができる。

その結果、酸素欠損に起因するバンドギャップ間に準位が発生したり、或いは、ダイポールが発生することがないので、フェルミレベルピンニングが発生することはない。

また、ゲート絶縁膜となるＨｆＯ₂ にはキャリアの移動度の低下の原因となるＡｌ（Ａｌ₂ Ｏ₃ ）が含まれていないので、高誘電体膜としてＨｆＡｌＯ_x を用いた場合に比べて移動度が向上するので、高速化が可能になる。

以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、各実施例においてはｐチャネル型ＭＩＳＦＥＴを例に説明しているが、ｎチャネル型ＭＩＳＦＥＴにも適用されるものである。

また、上記の各実施例においては、ゲート電極として多結晶Ｓｉを用いているが、多結晶Ｓｉに限られるものではなく、Ｎｉシリサイド（仕事関数＝４．７ｅＶ）或いはＰｔシリサイド（仕事関数＝４．９ｅＶ）等の金属シリサイド、または、Ｐｔ（仕事関数＝５．７ｅＶ）等の金属を用いても良いが、仕事関数の観点からはＮｉシリサイドが特に望ましい。

また、上記の実施例１においては、高誘電体膜の製造方法としてＬＬ−Ｄ＆Ａ法を用いているが、ＬＬ−Ｄ＆Ａ法に限られるものではなく、通常のＡＬＤ法或いはＬＰＣＶＤ法を用いても良いものであり、さらには、スパッタ法を用いても良いものである。

また、上記の実施例２においては、高誘電体膜の製造方法としてＬＰＣＶＤ法を用いているが、ＬＰＣＶＤ法に限られるものではなく、通常のＡＬＤ法或いはＬＬ−Ｄ＆Ａ法を用いても良いものであり、さらには、スパッタ法を用いても良いものである。

また、上記の実施例１或いは実施例２おいては、高誘電体膜としてＨｆＡｌＯ_x 或いはＨｆＯ₂ を用いているがＨｆＡｌＯ_x 或いはＨｆＯ₂ に限られるものではなく、Ｈｆを構成元素とする高誘電体膜であれば良く、例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、或いは、ＨｆＡｌＯＮ等を用いても良く、さらには、Ａｌ₂ Ｏ₃ でも良い。

また、Ｈｆの代わりにＺｒを含む高誘電体膜でも良く、例えば、ＺｒＯ₂ 、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＺｒＡｌＯ、或いは、ＺｒＡｌＯＮ等を用いても良い。
即ち、ＺｒはＨｆと同じ族に属しており、価電子の数は同じであり、したがって、酸化物を構成した場合の結晶構造でみて、ほぼ同じ格子定数を有しているので、Ｈｆと同等の効果が得られる。
因に、ｍｏｎｏｃｌｉｎｉｃ構造の結晶の場合には、
ＨｆＯ₂ ：ａ＝５．２９Å，ｂ＝５．１８Å，ｃ＝５．１２Å
ＺｒＯ₂ ：ａ＝５．１５Å，ｂ＝５．２１Å，ｃ＝５．３１Å
であり、また、ｃｕｂｉｃ構造の場合には、
ＨｆＯ₂ ：ａ＝ｂ＝ｃ＝５．１２Å
ＺｒＯ₂ ：ａ＝ｂ＝ｃ＝５．０７Å
である。

また、上記の実施例１においては、Ｇｅキャップ層を多結晶として成膜しているが、成膜段階ではアモルファスでも良く、以降の製造工程における熱処理によって多結晶Ｇｅになる。

ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照
（付記１） 半導体基板１と、前記半導体基板１上に形成されたＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜２と、前記ゲート絶縁膜２上に形成された１原子層乃至２原子層の厚さの多結晶Ｇｅ層或いは多結晶Ｓｉ_1-x Ｇｅ_x （ｘ＞０．５）層からなるキャップ層３と、前記キャップ層３上に形成された多結晶シリコンを含むゲート電極４とを有することを特徴とする絶縁ゲート型半導体装置。
（付記２） 上記多結晶シリコン層が、Ｂをドープしたｐ型多結晶シリコン層であることを特徴とする付記１記載の絶縁ゲート型半導体装置。
（付記３） 上記ゲート絶縁膜２が、ＨｆＯ₂ 、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＺｒＯ₂ 、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、又は、Ａｌ₂ Ｏ₃ のいずれか一つを含むことを特徴とする付記１または２に記載の絶縁ゲート型半導体装置。
（付記４） 上記キャップ層３を構成するＧｅ原子の一部と、上記ゲート絶縁膜２を構成するＨｆ原子、Ａｌ原子、または、Ｚｒ原子の一部が直接結合していることを特徴とする付記３記載の絶縁ゲート型半導体装置。
（付記５） 半導体基板１上にＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜２を堆積する工程と、前記ゲート絶縁膜２上に１原子層乃至２原子層の厚さの多結晶Ｇｅ層或いは多結晶Ｓｉ_1-x Ｇｅ_x （ｘ＞０．５）層からなるキャップ層３を堆積する工程と、前記キャップ層上に多結晶シリコン層４を堆積する工程とを有することを特徴とする絶縁ゲート型半導体装置の製造方法。
（付記６） 上記キャップ層３を堆積する工程において、原子層エピタキシャル成長法を用いてキャップ層３を成膜することを特徴とする付記５記載の絶縁ゲート型半導体装置の製造方法。
（付記７） 半導体基板１上にＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜２を堆積する工程と、前記ゲート絶縁膜２上に多結晶シリコン層４を堆積する工程と、前記多結晶シリコン層４にＧｅを注入する工程と、前記多結晶シリコン層４を熱処理し、前記Ｇｅを前記ゲート絶縁膜２と前記多結晶シリコン層４の界面に拡散させ、前記界面に１原子層乃至２原子層の厚さの多結晶Ｇｅ層或いは多結晶Ｓｉ_1-x Ｇｅ_x （ｘ＞０．５）層からなるキャップ層３を形成する工程とを有することを特徴とする絶縁ゲート型半導体装置の製造方法。
（付記８） 上記ゲート絶縁膜２が、ＨｆＯ₂ 、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＺｒＯ₂ 、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、又は、Ａｌ₂ Ｏ₃ のいずれか一つを含むことを特徴とする付記５乃至７のいずれか１に記載の絶縁ゲート型半導体装置の製造方法。

本発明の活用例としては、ＭＩＳＦＥＴが典型的なものであるが、ＭＩＳ型ダイオードや、半導体基板と多結晶配線等を利用した容量素子にも適用されるものである。

本発明の原理的構成の説明図である。 本発明の実施の形態のＭＩＳＦＥＴの概略的構成図である。 キャップ層界面の分子構造のモデル図である。 本発明の実施の形態における界面における酸素欠損が１００％の場合の局所的状態密度の説明図である。 本発明の実施例１のＭＩＳＦＥＴの途中までの製造工程の説明図である。 本発明の実施例１のＭＩＳＦＥＴの図５以降の途中までの製造工程の説明図である。 本発明の実施例１のＭＩＳＦＥＴの図６以降の製造工程の説明図である。 本発明の実施例２のＭＩＳＦＥＴの製造工程の説明図である。 ５０％の酸素欠損の場合のＨｆＯ₂ 界面の説明図である。 ５０％の酸素欠損の場合のフェルミレベルシフトの説明図である。 １００％の酸素欠損の場合のＨｆＯ₂ 界面の説明図である。 １００％の酸素欠損の場合のフェルミレベルシフトの説明図である。 フェルミレベルのシフトの模式的説明図である。 ＨｆＯ₂ ／多結晶シリコン界面の実効仕事関数と上部電極の仕事関数の界面酸素欠損量依存性の説明図である。

１ 半導体基体
２ ゲート絶縁膜
３ キャップ層
４ ゲート電極
５ ソース・ドレイン領域
１１ ｎ型シリコン基板
１２ 高誘電体膜
１３ キャップ層
１４ ゲート電極
１５ ｐ型ソース・ドレイン領域
１６ ソース・ドレイン電極
２１ ｎ型シリコン基板
２２ 素子分離領域
２３ 高誘電体膜
２４ キャップ層
２５ 多結晶シリコン層
２６ ゲート絶縁膜
２７ ゲート電極
２８ Ｂイオン
２９ ｐ型エクステンション領域
３０ サイドウォール
３１ Ｂイオン
３２ ｐ型ソース・ドレイン領域
３３ Ｃｏシリサイド電極
３４ 層間絶縁膜
３５ プラグ
３６ 高誘電体膜
３７ Ｇｅイオン
３８ キャップ層
３９ ゲート絶縁膜

Claims (5)

1. 半導体基板と、前記半導体基板上に形成されたＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜と、前記ゲート絶縁膜上に形成された１原子層乃至２原子層の厚さの多結晶Ｇｅ層或いは多結晶Ｓｉ_1-x Ｇｅ_x （ｘ＞０．５）層からなるキャップ層と、前記キャップ層上に形成された多結晶シリコンを含むゲート電極とを有することを特徴とする絶縁ゲート型半導体装置。
2. 上記ゲート絶縁膜が、ＨｆＯ₂ 、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＺｒＯ₂ 、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、又は、Ａｌ₂ Ｏ₃ のいずれか一つを含むことを特徴とする請求項１記載の絶縁ゲート型半導体装置。
3. 上記キャップ層を構成するＧｅ原子の一部と、上記ゲート絶縁膜を構成するＨｆ原子、Ａｌ原子、または、Ｚｒ原子の一部が直接結合していることを特徴とする請求項２記載の絶縁ゲート型半導体装置。
4. 半導体基板上にＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜を堆積する工程と、前記ゲート絶縁膜上に１原子層乃至２原子層の厚さの多結晶Ｇｅ層或いは多結晶Ｓｉ_1-x Ｇｅ_x （ｘ＞０．５）層からなるキャップ層を堆積する工程と、前記キャップ層上に多結晶シリコン層を堆積する工程とを有することを特徴とする絶縁ゲート型半導体装置の製造方法。
5. 半導体基板上にＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜を堆積する工程と、前記ゲート絶縁膜上に多結晶シリコン層を堆積する工程と、前記多結晶シリコン層にＧｅを注入する工程と、前記多結晶シリコン層を熱処理し、前記Ｇｅを前記ゲート絶縁膜と前記多結晶シリコン層の界面に拡散させ、前記界面に１原子層乃至２原子層の厚さの多結晶Ｇｅ層或いは多結晶Ｓｉ_1-x Ｇｅ_x （ｘ＞０．５）層からなるキャップ層を形成する工程とを有することを特徴とする絶縁ゲート型半導体装置の製造方法。

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