JP3948472B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3948472B2
JP3948472B2 JP2004325070A JP2004325070A JP3948472B2 JP 3948472 B2 JP3948472 B2 JP 3948472B2 JP 2004325070 A JP2004325070 A JP 2004325070A JP 2004325070 A JP2004325070 A JP 2004325070A JP 3948472 B2 JP3948472 B2 JP 3948472B2
Authority
JP
Japan
Prior art keywords
dummy gate
gate pattern
forming
film
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004325070A
Other languages
English (en)
Other versions
JP2006135235A (ja
Inventor
聡 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2004325070A priority Critical patent/JP3948472B2/ja
Priority to US11/256,597 priority patent/US7285484B2/en
Priority to TW094137215A priority patent/TWI284374B/zh
Priority to DE602005013468T priority patent/DE602005013468D1/de
Priority to KR1020050105210A priority patent/KR100723088B1/ko
Priority to EP05024138A priority patent/EP1655774B1/en
Priority to CNB2005101202143A priority patent/CN100440440C/zh
Publication of JP2006135235A publication Critical patent/JP2006135235A/ja
Application granted granted Critical
Publication of JP3948472B2 publication Critical patent/JP3948472B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3125—Layers comprising organo-silicon compounds layers comprising silazane compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3127—Layers comprising fluoro (hydro)carbon compounds, e.g. polytetrafluoroethylene

Description

本発明は、半導体装置の製造方法に関する。
近年、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の電子機器には、ＬＳＩ等の集積回路が搭載され、電子機器の小型化、高機能化等が図られている。このＬＳＩ等の集積回路は、電界効果トランジスタ（ＭＯＳＦＥＴ）、キャパシタ、抵抗等が半導体基板上に集積及び積層されることにより構成されている。
しかし、近年の電子機器の小型化等により、素子自体の小型化が要求され、ＭＯＳＦＥＴにおいてはゲート酸化膜の薄膜化等の必要性が高まっている。このような状況下においては、ゲート酸化膜の薄膜化により、ゲート電極をマスクとする不純物のドーピングやゲート電極加工時のプラズマダメージ、チャネル領域及びソース・ドレイン領域へのイオン注入など、プロセス中のゲート酸化膜の信頼性劣化（ＴＤＤＢ劣化、リーク電流の増大、耐圧の劣化など）の問題が発生することが予想される。
この問題に対する解決策の一つとして、ダミーゲートパターンを用いたＭＯＳＦＥＴの形成方法が提案されている（例えば、特許文献１参照）。このダミーゲートパターンの形成方法について以下に簡単に説明する。まず、シリコン基板表面に薄くシリコン酸化膜であるダミー絶縁膜を形成する。続けて、このダミー絶縁膜上にダミーゲートパターン用のポリシリコン膜を形成する。次に、フォトリソグラフィー処理、エッチング処理によりポリシリコン膜をダミーゲートパターンの形状に加工する。次に、ダミーゲートパターンをマスクとしてダミー絶縁膜を介して、シリコン基板にイオン注入を行い、チャネル領域及びソース・ドレイン領域を形成する。次に、ダミーゲートパターン及びパッド酸化膜を除去して溝部を形成する。そして、この溝部に、ゲート絶縁膜及びゲート電極を埋め込み形成する。
この方法では、ダミーゲートパターンをマスクとしてイオン注入後、ダミーゲートパターン及びダミー絶縁膜を除去し、その後、新たにゲート絶縁膜及びゲート電極を形成する。これにより、新たに形成したゲート絶縁膜及びゲート電極については、ゲート電極加工時のプラズマダメージや、チャネル領域及びソース・ドレイン領域へのイオン注入の際のダメージなど、ゲート絶縁膜へのダメージを回避することができる。
特開２００４−２４１７５１号公報
しかしながら、上記特許文献１の方法では、ダミーゲートパターンを形成するために、ダミーゲートパターン酸化膜形成→ポリシリコン成膜→ポリシリコン膜パターニング→エッチング処理→ダミーゲートパターン形成という複数の工程を経る。また、上記ダミーゲートパターンの材料として用いられるポリシリコンは、一般的に高価であった。また、このポリシリコンを所定形状にパターニングするためには高温による処理が要求とされ、高いエネルギーが必要とされていた。
さらに、ダミーゲートパターンは、このような多数の工程、高コスト、高エネルギーを必要とするにも係らず、上記特許文献１において、シリコン基板上に形成したダミー絶縁膜及びダミーゲートパターンは、イオン注入後、基板上から除去されてしまう。
従って、最終的に除去してしまうようなパターンである場合には、低コストで形成し、さらには低コストで形成した場合においてもイオン注入工程の高温等の条件に対して耐性を有するようなダミーゲートパターンの形成方法の提案が急務であると考えられる。
本発明は、上記課題に鑑みてなされたものであり、その目的は、ダミーゲートパターン形成工程において、低コストであり、かつ、ダミーゲートパターン形成工程を簡略化した半導体装置の製造方法を提供することにある。
本発明は、上記課題を解決するために、ダミーゲートパターンをマスクとしてイオン注入を行いＭＯＳトランジスタを形成する工程を含む半導体装置の製造方法であって、基板上にマスク材を形成するマスク材形成工程と、前記マスク材を所定形状にパターニングし、前記マスク材に凹部を形成する凹部形成工程と、前記凹部にシロキサン結合を有する化合物又はポリシラザンを含む機能液を配置する配置工程と、前記凹部に配置した前記機能液を乾燥する乾燥工程と、前記乾燥工程により形成された機能膜のアニール（焼成）工程と、前記マスク材を除去して前記機能液の構成材料からなるダミーゲートパターンを形成するパターン形成工程と、を有することを特徴とする。
従来のダミーゲートパターン形成方法は、ダミーゲートパターン酸化膜形成→ポリシリコン成膜→レジストパターニング→エッチング処理→レジスト除去→ダミーゲートパターン形成という複数の工程を経て形成される。
本発明では、従来のダミーゲートパターン形成プロセスとは全く異なる新規な形成工程によりダミーゲートパターンを形成している。具体的には、ダミーゲートパターン酸化膜形成→マスク材パターニング→機能液塗布→機能液乾燥→機能膜焼成→マスク材除去という工程を経てダミーゲートパターンを形成する。従来の方法と比較した場合、本発明では、マスク材をパターニングして凹部を形成し、この凹部に直接機能液を配置してダミーゲートパターンを形成する。従って、従来のように、ダミーゲートパターンを形成する際に、ポリシリコンを成膜する必要がない。またこれに伴い、ポリシリコンを所定形状にパターニングするためのエッチング処理工程も削減できる。よって、従来では、イオン注入後には除去してしまうダミーゲートパターンに対して製造コスト、製造時間を要していたが、本発明によれば、一般的にポリシリコンよりも安価な材料を使用することができ、コスト削減を図ることができる。また、従来と同様の加工精度により所定形状のダミーゲートパターンを形成することができる。さらには、製造工程の簡略化及びこれに伴って製造装置種数が少なくなることで設備を含めた工場設計の単純化を図ることが可能となる。
なお、本明細書において、機能液とは所定の機能をもった液の総称であり、係る機能としては、電気・電子的機能（導電性、絶縁性、圧電性、焦電性、誘電性等）、光学的機能（光選択吸収、反射性、偏光性、光選択透過性、非線形光学性、蛍光あるいはリン光等のルミネッセンス、フォトクロミック性等）、磁気的機能（硬磁性、軟磁性、非磁性、透磁性等）、化学的機能（吸着性、脱着性、触媒性、吸水性、イオン伝導性、酸化還元性、電気化学特性、エレクトロクロミック性等）、機械的機能（耐摩耗性等）、熱的機能（伝熱性、断熱性、赤外線放射性等）、生体的機能（生体適合性、抗血栓性等）等の種々の機能がある。
また本発明の半導体装置の製造方法は、前記機能液はシロキサン結合を有する化合物又はポリシラザンを含んでいることも好ましい。
この構成によれば、シロキサン結合を有する化合物又はポリシラザンを含んだ機能液を用いるため、機能液に熱処理等を施すことにより、ダミーゲートパターンとしてのシリコン酸化膜を形成することができる。また、一般的にダミーゲートパターンをマスクとして基板にイオン注入を行った後、イオンを基板の所定領域（所定の深さ方向、幅方向）に拡散させるため、基板に対して熱処理を施す。このときの温度としては、例えば、１０００℃程度であり、高温状態での処理となる。本発明では、シロキサン結合を有する化合物又はポリシラザンを添加した機能液を使用している。そのため、この機能液は上記高温の熱処理に対しても耐性を有する。よって、イオン拡散のための熱処理に対しても耐性を有し、良好にイオン注入を行うことができる。
また本発明の半導体装置の製造方法は、少なくとも前記マスク材の上面を撥液処理することも好ましい。
マスク材に形成した凹部に機能液を配置する際に、機能液がマスク材上に残ってしまった場合、その後マスク材の除去の段階において、機能液の残渣のためにマスク材が除去できない場合がある。本発明によれば、マスク材上に撥液処理を施しているため、マスク材上に機能液を残すことなく、マスク材の凹部に機能液を配置することができ、歩留まりの低下を回避することができる。
また本発明の半導体装置の製造方法は、前記パターン形成工程後、前記基板上に前記ダミーゲートパターンを覆うようにして前記絶縁層を形成する絶縁層形成工程と、前記絶縁層の一部を除去して前記ダミーゲートパターンを露出させ、前記絶縁層及び前記ダミーゲートパターン上を平坦化する平坦化工程と、前記絶縁層に囲まれた前記ダミーゲートパターンをエッチング処理により除去して、前記絶縁層に凹部を形成する凹部形成工程と、前記凹部の内部にゲート絶縁膜を介してゲート電極を形成する工程とを有し、前記ダミーゲートパターンのエッチング速度は、前記絶縁層のエッチング速度よりも速いことも好ましい。
例えば、ダマシンゲート法、リプレースメント法により、ダミーゲートパターン部分を除去して凹部を形成し、ゲート電極や配線等を形成する場合、ダミーゲートパターンのエッチング速度が、絶縁層のエッチング速度よりも速いため、ダミーゲートパターンのみを選択的に除去するとができる。これにより、絶縁層にゲート電極を形成するための凹部を形成して、この凹部に金属等を配置することにより、ゲート電極を形成することができる。
また本発明の半導体装置の製造方法は、前記絶縁層は炭素添加シリコン酸化物からなり、前記ダミーゲートパターンはシリコン酸化物からなることも好ましい。
この構成によれば、絶縁層は炭素添加シリコン酸化物により形成されている。炭素添加シリコン酸化物は、撥液性であり、エッチング処理の際のエッチング液を弾くため、エッチング液に対して耐性を有する。これにより、エッチング選択比（シリコン酸化物／炭素添加シリコン酸化膜）が大きくなり、シリコン酸化物のみを選択的にエッチング処理により除去することができる。
また本発明において、前記パターン形成工程と前記絶縁層形成工程との間に、前記ダミーゲートパターンをマスクとする第１のイオン注入工程と、前記ダミーゲートパターンの側壁部に側壁絶縁膜を形成する工程と、前記ダミーゲートパターン及び前記側壁絶縁膜をマスクとする第２のイオン注入工程とを有することも好ましい。
以下、本発明の実施形態につき、図面を参照して説明する。
本実施形態では、ＬＤＤ構造を有するＭＯＳＦＥＴを製造するプロセスについて図面を参照して説明する。以下には、まず、シリコン基板に所定濃度の不純物を注入する際に、マスクとして使用するダミーゲートパターンの形成工程について詳細に説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
（ダミーゲートパターンの形成方法）
図１（ａ）〜（ｄ）は、本実施形態のダミーゲートパターン形成工程を示した断面図である。
まず、図１（ａ）に示すように、隣接する素子間を電気的に絶縁する素子分離膜１２を形成する。具体的には、反応性イオンエッチング（ＲＩＥ）法等により、シリコン基板１０に浅い溝部を形成する。そして、この溝部に絶縁膜を埋め込んでいわゆるＳＴＩ（Shallow Trench Isolation）構造の素子分離膜１２を形成する。
次に、図１（ａ）に示すように、シリコン基板１０の全面にＣＶＤ法により、所定の膜厚の第１シリコン酸化膜１４を形成する。
次に、図１（ａ）に示すように、レジスト塗布工程において、第１シリコン酸化膜１４の全面にレジスト１６（マスク材）を塗布する。そして、凹部形成工程において、ダミーゲートパターンに対応する領域に開口部を有するフォトマスクを用いて、レジスト１６に露光処理を施し、所定パターンを転写する。なお、本実施形態においては、ポジ型のレジストを使用しているが、ネガ型のレジストを使用することもできる。次に、この露光パターンに基づいて、現像処理を行う。このようにして、図１（ａ）に示すように、後述するダミーゲートパターンに対応した溝部Ｈ１を形成する。また、このダミーゲートパターンは、ゲート電極の代替として形成し、このダミーゲートパターンをマスクとしてイオン注入を行うものであるから、後述するゲート電極のゲート幅、ゲート長等と等しくなるようにダミーゲートパターンを形成することが好ましい。なお、上記凹部形成工程において、溝部Ｈ１内部、特にシリコン基板１０が露出する底面に、レジスト１６が残渣として残ってしまう場合がある。このような場合には、溝部Ｈ１の底面に対して大気圧プラズマ処理をして、レジスト１６をアッシング処理することも好ましい。
次に、図１（ｂ）に示すように、撥液処理工程において、溝部Ｈ１を含むレジスト１６の全面に対して撥液処理する。具体的には、シリコン基板１０の全面に塗布した溝部Ｈ１を含むレジスト１６の表面に、ＣＦ４、ＳＦ５、ＣＨＦ３等のフッ素含有ガスを処理ガスとしたプラズマ処理を施す。このプラズマ処理により溝部Ｈ１を含むレジスト１６の表面に、図１（ｂ）に示すように撥液膜１８を形成する。なお、本実施形態では、基板表面に撥液処理を施し撥液膜１８を形成しているが、レジスト１６に代えて予め撥液性を有するバンク材を用いることも可能であるし、レジスト１６の表面にのみ撥液処理を施すことも好ましい。また、上記レジスト１６に撥液処理を施す方法として、マイクロコンタクトプリンティング法も採用できる。また、上記処理ガスとしては、テトラフルオロメタン（四フッ化炭素）に限らず、他のフルオロカーボン系のガスを用いることもできる。
さらに、撥液処理としては、例えばフルオロアルキルシラン（ＦＡＳ）を用いることにより、レジスト１６の表面にフルオロアルキル基が位置するように各化合物が配向される自己組織化膜を形成することも好ましい。この場合にもレジスト１６の表面に均一な撥液性が付与される。
ここで、自己組織化膜を形成する化合物としては、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリメトキシシラン、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリクロロシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリエトキシシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリメトキシシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシラン（以下「ＦＡＳ」という）を例示できる。これらの化合物は、単独で使用してもよく、２種以上を組み合わせて使用してもよい。有機分子膜などからなる自己組織化膜は、上記の原料化合物と基板とを同一の密閉容器中に入れておき、室温で２〜３日程度の間放置することにより基板上に形成される。これらは気相からの形成法であるが、液相からも自己組織化膜を形成できる。例えば、原料化合物を含む溶液中に基板を浸積し、洗浄、乾燥することで基板上に自己組織化膜が形成される。
次に、図１（ｃ）に示すように、機能液配置工程において、図１（ｂ）に示す溝部Ｈ１に機能液を配置する。以下に、まず本実施形態において溝部Ｈ１に配置する機能液について詳細に説明する。
本実施形態で用いる機能液としては、例えば、有機溶媒中にシロキサン結合を基本構造とするポリマーで無機系の材料を分散させたものを使用することが好ましい。この場合には、機能液を分散させる有機溶媒として、アルコール等を使用することが好ましい。
また、別の機能液としては、有機溶媒中にポリシラザン（Ｓｉ−Ｎ結合を有する高分子の総称である）を分散させたものを使用することが好ましい。ポリシラザンの一つは、［ＳｉＨ２ＮＨ］ｎ（ｎは正の整数）であり、ポリペルヒドロシラザンと言われる。なお、［ＳｉＨ２ＮＨ］ｎ中のＨがアルキル基（例えばメチル基、エチル基など）で置換されると、有機ポリシラザンとなり、無機ポリシラザンとは区別されることがある。本実施形態では、無機ポリシラザンを使用することが好ましい。この場合には、機能液を分散させる有機溶媒としてキシレン等を使用することが好ましい。機能液にポリシラザンを含有させることにより、後述するアニール（焼成）工程において耐熱性を有することができる。
さらに、機能液として、シリコン酸化膜の前駆体、あるいは、シリコン酸化膜の微粒子を有機溶媒中に分散させたものを使用することも好ましい。
そして、上記機能液を、例えば、スピンコート法により、レジスト１６に形成された溝部Ｈ１に塗布する。このとき、レジスト１６の上面には撥液処理を施している。そのため、レジスト１６上面に塗布された機能液は弾かれ、さらには、遠心力も加わわることから、レジスト１６上面に機能液が残存することはない。一方、溝部Ｈ１には、レジスト１６上面と同様に撥液処理を施しているが、溝部Ｈ１に塗布された機能液は、溝部Ｈ１の側面が障壁となり、溝部Ｈ１から外部に漏れ出すことはない。このようにして、レジスト１６に形成した溝部Ｈ１にのみ機能液を残して配置することができる。なお、機能液を溝部Ｈ１に配置する方法としては、スピンコート法の他に、スリットコート法，ディップコート法，スプレーコート法，印刷法，インクジェット法等の各種方法を採用することが可能である。
次に、図１（ｃ）に示すように、乾燥工程において、溝部Ｈ１に配置された機能液を乾燥する。具体的には、例えばヒーター等の加熱機構を用いて、機能液中の有機溶媒を除去する。これにより、図１（ｃ）に示すように、溝部Ｈ１に、シリコン酸化膜からなる絶縁膜（後述するダミーゲートパターン）を形成する。なお、レジスト１６は、１００℃〜２００℃の温度に対して耐性を有するため、乾燥工程においてレジスト１６が溶解するような問題が発生することはない。
次に、図１（ｃ）に示すように、アニール（焼成）工程において、機能液中の有機溶媒を除去することにより得られた絶縁膜（後述するダミーゲートパターン）をアニール処理する。具体的には、例えば、処理温度を３５０℃〜４５０℃の範囲内に設定し、酸素、窒素、又はＨ２Ｏの雰囲気中の大気圧下において所定時間、上記絶縁膜に熱処理を施す。
次に、図１（ｄ）に示すように、シリコン基板１０上のレジスト１６を除去する。具体的には、ｎ−ＭＯＳ領域に塗布されたレジスト１６を、ＨＦ等のエッチング液を用いてライトエッチング処理により除去する。また、大気圧プラズマ処理を施すことにより、残渣であるレジスト１６をアッシングすることも可能である。
このようにして、図１（ｄ）に示すように、シリコン基板１０上の後述するゲート電極を形成する領域に、シリコン酸化膜（絶縁膜）からなるダミーゲートパターン２０を形成する。
本実施形態では、従来のダミーゲートパターン形成プロセスとは全く異なる新規な形成工程によりダミーゲートパターン２０を形成している。具体的には、ダミーゲート酸化膜１４形成→レジスト１６パターニング→機能液塗布→機能液乾燥→機能膜焼成→レジスト１６除去という工程を経てダミーゲートパターン２０を形成する。従来の方法と比較した場合、本発明では、レジスト１６をパターニングして溝部Ｈ１を形成し、この溝部Ｈ１に直接機能液を配置してダミーゲートパターン２０を形成する。従って、従来のように、ダミーゲートパターン２０を形成する際に、ポリシリコンを使用する必要がない。これに伴い、ポリシリコンを所定形状にパターニングするためのエッチング処理工程も削減できる。よって、従来では、イオン注入後には除去してしまうダミーゲートパターン２０に対して製造コスト、製造時間を要していたが、本発明によれば、一般的にポリシリコンよりも安価な材料を使用するためコスト低減を図ることができる。また、従来と同様の加工精度により所定形状のダミーゲートパターンを形成することができる。さらには、製造工程の簡略化及びこれに伴って製造装置種数が少なくなることで設備を含めた工場設計の単純化を図ることが可能となる。
（ＭＯＳＦＥＴの形成方法）
続けて、上記ダミーゲートパターンを用いてＬＤＤ構造を有するＭＯＳＦＥＴを形成する方法について図２（ａ）〜（ｅ）を参照して説明する。なお、上記図１に示すダミーゲートパターン形成工程と共通の構成要素については同一の符号を付し、詳細な説明は省略する。
まず、図２（ａ）に示すように、ＬＤＤ（Lightly Doped Drain）構造を形成するため、ダミーゲートパターン２０をマスクとして、低濃度の不純物イオン（例えば、リン）を注入し、ｎ型シリコン基板１０にｎ-型拡散領域を形成する。
次に、ダミーゲートパターン２０を覆うようにして、ｎ型シリコン基板１０上の全面にシリコン窒化膜（Ｓｉ３Ｎ４）又はシリコン酸化膜を堆積する。次に、ＲＩＥ（Reactive Ion Etching）法によりエッチング処理を施す。このエッチング処理により、ダミーゲートパターン２０の側壁部にシリコン窒化膜（Ｓｉ３Ｎ４膜）又はシリコン酸化膜を残し、図２（ａ）に示すような、テーパ状の側壁絶縁膜３０を形成する。
次に、ダミーゲートパターン２０及び側壁絶縁膜３０をマスクとして、高濃度の不純物イオン（例えば砒素（Ａｓ+））を注入し、ｎ+型拡散領域３４を形成する。そして、側壁絶縁膜３０の直下には、低濃度不純物領域であるｎ-型拡散領域３６を形成する。これにより、いわゆるＬＤＤ構造を形成する。なお、ここではＬＤＤ構造を採用しているが、ｎ-型拡散領域のみ、あるいはｎ+型拡散領域のみのいわゆるシングル・ソース・ドレイン構造を形成することも好ましい。また、熱処理を施すことにより、不純物の拡散領域の深さ等を調整することも好ましい。
次に、ダミーゲートパターン２０を覆うようにしてｎ型シリコン基板１０上の全面に、ＣＶＤ法により、炭素添加シリコン酸化膜（ＳｉＯＣ）を堆積させる。そして、堆積した炭素添加シリコン酸化膜の全面をＣＭＰ（Chemical Mechanical Polishing）により、ダミーゲートパターン２０が露出するまで研磨して、炭素添加シリコン酸化膜上面を平坦化する。これにより、図２（ｂ）に示すように、ダミーゲートパターン２０の側壁周辺に沿って炭素添加シリコン酸化膜からなる第１層間絶縁膜３２（絶縁層）を形成する。
次に、図２（ｃ）に示すように、第１層間絶縁膜３２に囲まれるように形成されたダミーゲートパターン２０をウエットエッチング処理により選択的に除去して溝部Ｈ２を形成する。
ここで、本実施形態のウエットエッチング処理工程について詳細に説明する。
まず、エッチング液として希フッ酸を用いる。この希フッ酸は、５０％濃度のフッ酸を水に希釈させたものであり、フッ酸と水の割合が１：９９の比率により構成されている。
本実施形態では、第１層間絶縁膜３２は炭素添加シリコン酸化膜により形成され、ダミーゲートパターン２０はシリコン酸化膜により形成されている。従って、炭素添加シリコン酸化膜により形成される第１層間絶縁膜３２は、撥液性を有し、エッチング液を弾くため、上記希フッ酸からなるエッチング液に対して耐性を有する。よって、図２（ｂ）に示す工程において、上記エッチング液を用いてウエットエッチング処理を行った場合、（シリコン酸化膜／炭素添加シリコン酸化膜）の選択比が大きくなるため、ダミーゲートパターン２０のみを選択的にエッチングすることができる。このようにして、図２（ｃ）に示すように、ダミーゲートパターン２０を除去して、第１層間絶縁膜３２にゲート電極用の溝部Ｈ２を形成する。
次に、図２（ｄ）に示すように、溝部Ｈ２を含む第１層間絶縁膜３２上の全面に、ＣＶＤ法により、シリコン酸化膜や高誘電体膜（例えばＴａ２Ｏ５膜）を成膜する。続けて、溝部Ｈ２内部の側面及び底面のみにシリコン酸化膜等が残存するように、フォトリソグラフィー処理により所定形状にパターニングする。このようにして、溝部Ｈ２の側面及び底面にシリコン酸化膜からなるゲート絶縁膜４２を形成する。
なお、ゲート絶縁膜４２が高誘電体膜である場合、シリコン界面との間に界面準位等ができにくいように、界面に薄いシリコン酸化膜、又は、ＴＰ（Rapid Thermal Process ）を用いてＮＨ３ガス雰囲気でシリコン表面に直接窒化した膜等を形成することも好ましい。
続けて、図２（ｄ）に示すように、溝部Ｈ２に埋め込むようにして第１層間絶縁膜３２上の全面に、導電材料、例えばメタル膜（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトライド膜（ＷＮｘ）など、あるいはＷ膜／ＴｉＮ膜のような、これらの膜の積層膜）を堆積する。そして、ＣＭＰにより、第１層間絶縁膜３２上面に形成した導電材料を研磨して、溝部Ｈ２のみに導電材料を残存させる。このようにして、溝部Ｈ２のゲート絶縁膜４２上にゲート電極４４を形成する。もちろん、ＣＶＤ−ＳｉＯ２膜、ＣＶＤ−ＳｉＯＮ膜あるいはＣＶＤ−Ｓｉ３Ｎ４膜を含む積層膜をゲート絶縁膜とした場合には、不純物をドープした多結晶シリコン膜をゲート電極として用いることも好ましい。
次に、図２（ｅ）に示すように、第１層間絶縁膜３２の全面にシリコン酸化膜からなる第２層間絶縁膜３８を成膜する。次に、ソース電極４６，ドレイン電極４８用のコンタクトホール４０を形成する。次に、導電材料であるアルミニウムを第２層間絶縁膜上の全面に成膜する。そして、フォトリソグラフィー処理によりアルミニウム層を所定形状にパターニングして、ソース電極４６，ドレイン電極４８を形成する。このとき、コンタクトホール４０にアルミニウムを充填させソース電極４６とソース領域３４と、ドレイン電極４８とドレイン領域３４とを電気的に接続させる。このようにして、図２（ｅ）に示すように、ＬＤＤ構造を有するＭＯＳＦＥＴ５４を形成する。
本実施形態では、ダマシンゲート法、リプレースメント法により、第１層間絶縁膜３２に囲まれるようにして形成されるダミーゲートパターン２０を除去して溝部Ｈ２を形成し、ゲート電極４４を形成する。本実施形態によれば、ダミーゲートパターン２０のエッチング速度が、第１層間絶縁膜３２のエッチング速度よりも速いため、ダミーゲートパターン２０のみを選択的に除去することができる。これにより、溝部Ｈ２に金属、ポリシリコンを配置することにより、ゲート電極４８を形成することができる。
また、本実施形態では、ダミーゲートパターン２０をシロキサン結合又はポリシラザンを添加した機能液を使用している。そのため、例えば、上記ダミーゲートパターン２０をマスクとしてイオン注入する場合、又はＣＶＤ法により第１層間絶縁膜３２を成膜する場合等の高温の熱処理に対しても耐性を有する。よって、イオン注入工程、ＣＶＤ工程等を良好に行うことができる。
［電子機器］
なお、上述した電界効果トランジスタは、種々の電子機器に搭載させることができる。例えば、携帯電話、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。
例えば、上記撥液処理工程は、レジスト１６に溝部Ｈ１を形成する前に、レジスト１６の全面に行うことも好ましい。また、本実施の形態においては、レジスト１６の全面に撥液処理を施したが、撥液処理を施すことなく溝部Ｈ１に機能液を配置することも可能である。また、溝部Ｈ１を除いたレジスト１６表面のみに撥液処理を施すことも好ましい。
また、ダミーゲートパターン２０及び第１層間絶縁膜３２を構成する材料としては、上記材料に限定されることなく、（第１層間絶縁膜３２／ダミーゲートパターン２０）の選択比が大きくなるような材料であれば、種々の材料を適用することが可能である。
また、上記実施形態において第１層間絶縁膜３２は、炭素添加シリコン酸化膜（ＳｉＯＣ）の１層で形成したが、これに代えて、最初にシリコン酸化膜を形成し、次いで炭素添加シリコン酸化膜を形成して２層構造とすることも好ましい。これにより、少なくとも第１層間絶縁膜３２の表面を撥液性とすることができ、ダミーゲートバターンと選択比が取れ、ダミーゲートパターンのみを選択的に除去することが可能となる。
さらに、本実施実施形態では、ダミーゲートパターン２０をＭＯＳ型トランジスタに適用した場合について説明したが、ＴＦＴ（Thin film transistor）にも適用可能であることはもちろんである。
（ａ）〜（ｄ）はダミーゲートパターンの形成工程を示した断面図である。 （ａ）〜（ｅ）は電界効果トランジスタの形成工程を示した断面図である。
符号の説明
１０…シリコン基板（基板）、 １６…レジスト（マスク材）、 １８…撥液膜、 ２０…ダミーゲートパターン、 ３２…第１層間絶縁膜（絶縁層）、 ４２…ゲート絶縁膜、 ４４…ゲート電極、 Ｈ１…溝部（凹部）、 Ｈ２…溝部（凹部）

Claims (5)

  1. ダミーゲートパターンをマスクとしてイオン注入を行いＭＯＳトランジスタを形成する工程を含む半導体装置の製造方法であって、
    基板上にマスク材を形成するマスク材形成工程と、
    前記マスク材を所定形状にパターニングし、前記マスク材に凹部を形成する凹部形成工程と、
    前記凹部にシロキサン結合を有する化合物又はポリシラザンを含む機能液を配置する配置工程と、
    前記凹部に配置した前記機能液を乾燥する乾燥工程と、
    前記乾燥工程により形成された機能膜のアニール（焼成）工程と、
    前記マスク材を除去して前記機能液の構成材料からなるダミーゲートパターンを形成するパターン形成工程と、を有することを特徴とする半導体装置の製造方法。
  2. 少なくとも前記マスク材の上面を撥液処理することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記パターン形成工程後、前記基板上に前記ダミーゲートパターンを覆うようにして前記絶縁層を形成する絶縁層形成工程と、前記絶縁層の一部を除去して前記ダミーゲートパターンを露出させ、前記絶縁層及び前記ダミーゲートパターン上を平坦化する平坦化工程と、前記絶縁層に囲まれた前記ダミーゲートパターンをエッチング処理により除去して、前記絶縁層に凹部を形成する凹部形成工程と、前記凹部の内部にゲート絶縁膜を介してゲート電極を形成する工程とを有し、
    前記ダミーゲートパターンのエッチング速度は、前記絶縁層のエッチング速度よりも速いことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記絶縁層は炭素添加シリコン酸化物からなり、前記ダミーゲートパターンはシリコン酸化物からなることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記パターン形成工程と前記絶縁層形成工程との間に、
    前記ダミーゲートパターンをマスクとする第１のイオン注入工程と、
    前記ダミーゲートパターンの側壁部に側壁絶縁膜を形成する工程と、
    前記ダミーゲートパターン及び前記側壁絶縁膜をマスクとする第２のイオン注入工程と
    を有することを特徴とする請求項３又は４に記載の半導体装置の製造方法。
JP2004325070A 2004-11-09 2004-11-09 半導体装置の製造方法 Expired - Fee Related JP3948472B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2004325070A JP3948472B2 (ja) 2004-11-09 2004-11-09 半導体装置の製造方法
US11/256,597 US7285484B2 (en) 2004-11-09 2005-10-21 Semiconductor device manufacturing method
TW094137215A TWI284374B (en) 2004-11-09 2005-10-24 Semiconductor device manufacturing method
KR1020050105210A KR100723088B1 (ko) 2004-11-09 2005-11-04 반도체 장치의 제조 방법
DE602005013468T DE602005013468D1 (de) 2004-11-09 2005-11-04 Verfahren zur Herstellung einer MOSFET
EP05024138A EP1655774B1 (en) 2004-11-09 2005-11-04 Method of manufacturing a MOSFET
CNB2005101202143A CN100440440C (zh) 2004-11-09 2005-11-07 半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004325070A JP3948472B2 (ja) 2004-11-09 2004-11-09 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006135235A JP2006135235A (ja) 2006-05-25
JP3948472B2 true JP3948472B2 (ja) 2007-07-25

Family

ID=35911137

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004325070A Expired - Fee Related JP3948472B2 (ja) 2004-11-09 2004-11-09 半導体装置の製造方法

Country Status (7)

Country Link
US (1) US7285484B2 (ja)
EP (1) EP1655774B1 (ja)
JP (1) JP3948472B2 (ja)
KR (1) KR100723088B1 (ja)
CN (1) CN100440440C (ja)
DE (1) DE602005013468D1 (ja)
TW (1) TWI284374B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100561998B1 (ko) * 2003-12-31 2006-03-22 동부아남반도체 주식회사 이미지 센서의 제조방법
JP3948472B2 (ja) * 2004-11-09 2007-07-25 セイコーエプソン株式会社 半導体装置の製造方法
FR2953995B1 (fr) * 2009-11-24 2012-02-10 St Microelectronics Tours Sas Interrupteur de puissance bidirectionnel commandable a la fermeture et a l'ouverture
KR102593707B1 (ko) * 2016-10-05 2023-10-25 삼성전자주식회사 반도체 장치
US10686072B2 (en) * 2016-12-14 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing methods thereof
US10767941B2 (en) * 2018-09-14 2020-09-08 Ford Global Technologies, Llc Method of forming a superhydrophobic layer on a motor vehicle heat exchanger housing and a heat exchanger incorporating such a housing

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5429956A (en) * 1994-09-30 1995-07-04 United Microelectronics Corporation Method for fabricating a field effect transistor with a self-aligned anti-punchthrough implant channel
US5866471A (en) 1995-12-26 1999-02-02 Kabushiki Kaisha Toshiba Method of forming semiconductor thin film and method of fabricating solar cell
JP3309079B2 (ja) 1999-02-02 2002-07-29 東京応化工業株式会社 被膜形成装置及び被膜形成方法
TW513753B (en) 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
JP2001308323A (ja) 2000-04-26 2001-11-02 Hitachi Ltd 半導体装置の製造方法
TW504846B (en) 2000-06-28 2002-10-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW533489B (en) 2000-06-30 2003-05-21 Hitachi Ltd Semiconductor device and production method thereof
JP3669919B2 (ja) 2000-12-04 2005-07-13 シャープ株式会社 半導体装置の製造方法
TW554405B (en) 2000-12-22 2003-09-21 Seiko Epson Corp Pattern generation method and apparatus
SG103846A1 (en) 2001-02-28 2004-05-26 Semiconductor Energy Lab A method of manufacturing a semiconductor device
JP2002289840A (ja) * 2001-03-27 2002-10-04 Nec Corp 半導体装置及びその製造方法
US20030045098A1 (en) 2001-08-31 2003-03-06 Applied Materials, Inc. Method and apparatus for processing a wafer
US6713357B1 (en) 2001-12-20 2004-03-30 Advanced Micro Devices, Inc. Method to reduce parasitic capacitance of MOS transistors
JP4543617B2 (ja) * 2002-04-22 2010-09-15 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法、電気光学装置の製造方法、電子機器の製造方法、アクティブマトリクス基板の製造装置、電気光学装置の製造装置、及び電気機器の製造装置
US6806149B2 (en) * 2002-09-26 2004-10-19 Texas Instruments Incorporated Sidewall processes using alkylsilane precursors for MOS transistor fabrication
JP2004304162A (ja) 2003-03-17 2004-10-28 Seiko Epson Corp コンタクトホール形成方法、薄膜半導体装置の製造方法、電子デバイスの製造方法、電子デバイス
KR100505441B1 (ko) * 2003-04-04 2005-08-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
JP3948472B2 (ja) * 2004-11-09 2007-07-25 セイコーエプソン株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
TW200629425A (en) 2006-08-16
EP1655774A2 (en) 2006-05-10
US20060099784A1 (en) 2006-05-11
DE602005013468D1 (de) 2009-05-07
CN1790622A (zh) 2006-06-21
US7285484B2 (en) 2007-10-23
EP1655774A3 (en) 2006-07-05
EP1655774B1 (en) 2009-03-25
KR100723088B1 (ko) 2007-05-29
CN100440440C (zh) 2008-12-03
TWI284374B (en) 2007-07-21
JP2006135235A (ja) 2006-05-25
KR20060052457A (ko) 2006-05-19

Similar Documents

Publication Publication Date Title
JP4607613B2 (ja) 半導体装置の製造方法
US6933187B2 (en) Method for forming narrow trench structures
US6274471B1 (en) Method for making high-aspect-ratio contacts on integrated circuits using a borderless pre-opened hard-mask technique
TW201442254A (zh) 形成包含金屬絕緣體金屬電容之半導體結構的方法
KR100723088B1 (ko) 반도체 장치의 제조 방법
US9711611B2 (en) Modified self-aligned contact process and semiconductor device
US6265267B1 (en) Fabricating method for a semiconductor device comprising gate oxide layers of various thicknesses
US6939768B2 (en) Method of forming self-aligned contacts
US20230014156A1 (en) Semiconductor interconnect structure with bottom self-aligned via landing
JP2002237602A (ja) 半導体装置及びその製造方法
JP4079830B2 (ja) 半導体装置の製造方法
JP2000349287A (ja) 半導体装置及びその製造方法
JP4101130B2 (ja) 半導体装置の製造方法
JP4609041B2 (ja) 半導体装置の製造方法
JP2000174268A (ja) 電界効果型トランジスタ及びその製造方法
KR100307272B1 (ko) Mos소자제조방법
US20060040481A1 (en) Methods and structures for preventing gate salicidation and for forming source and drain salicidation and for forming semiconductor device
US5795822A (en) Method for manufacturing an aligned opening in an integrated circuit
KR100483204B1 (ko) 반도체 소자의 캐패시터 제조방법
JP2002110790A (ja) 半導体装置及びその製造方法
TW447081B (en) Method for manufacturing node contact holes
JP2001185505A (ja) 半導体装置の製造方法
JPH04209543A (ja) 半導体装置の製造方法
KR19990031569A (ko) 선택적 실리사이드 형성방법
KR20050116259A (ko) 반도체 장치의 콘택홀 형성방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070305

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070327

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070409

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110427

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110427

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120427

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130427

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130427

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140427

Year of fee payment: 7

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees