JP2000174268A - 電界効果型トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極の抵抗を低減したＭＯＳＦＥＴを
再現性よく製造することができると共に、アナログ高周
波性能を向上することができる電界効果型トランジスタ
及びその製造方法を提供する。 【解決手段】 半導体基板２と、前記半導体基板２の表
面に形成されたソース領域３及びドレイン領域４と、前
記半導体基板２のソース領域３及びドレイン領域４の間
の上に形成されるゲート絶縁膜５と、前記ゲート絶縁膜
５の上に形成されるゲート電極６と、前記ゲート電極６
の両側に形成され露光機の目合せ誤差よりも大きな厚さ
を有するゲート側壁絶縁膜７と、前記半導体基板２の上
に形成された層間絶縁膜８と、前記ソース領域３、ドレ
イン領域４及びゲート電極６の上に夫々形成されたコン
タクトプラグ９、１０と、を有し、前記層間絶縁膜８の
エッチング速度と前記ゲート側壁絶縁膜７のエッチング
速度との比が５以上である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲート電極の上に
コンタクトプラグを形成した電界効果型トランジスタ
（以下、ＭＯＳＦＥＴという。）及びその製造方法に関
し、特に、ゲート電極の低抵抗化を図ったＭＯＳＦＥＴ
及びその製造方法に関する。

【０００２】

【従来の技術】近時、ＭＯＳＦＥＴの微細化は、現在で
は０．２５μｍの設計寸法をもったものが実用化されて
おり、更に微細化を進めるべく開発が行われている。こ
の微細化によりＭＯＳＦＥＴの電流が向上し、かつ寄生
容量等の低減ができる。ＭＯＳＦＥＴの性能を向上させ
る上で重要な点は、微細化、寄生容量及び寄生抵抗の低
減である。しかし、寄生抵抗は微細化と共に、増加する
傾向にあり、それをいかにして増加させずに低減するか
がＭＯＳＦＥＴの技術開発にあたり考慮しなければなら
ない点である。

【０００３】ＭＯＳＦＥＴの寄生抵抗としては、ゲート
抵抗、ソース・ドレイン抵抗、配線抵抗等がある。ゲー
ト抵抗及びソース・ドレイン抵抗は、シリサイド層等を
形成して抵抗の低減を図っている。一方、配線について
は配線材料として銅等を利用して配線抵抗の低減が図ら
れつつある。

【０００４】寄生抵抗の中でゲート抵抗は、ゲート電極
が細長いこともあり、抵抗の低減が難しい部分である。
通常のＬＳＩでデジタルに応用する場合には、単に信号
を後段に伝えるだけなので、ＭＯＳＦＥＴの微細化に伴
い、ゲート幅を小さくすることができる。このため、最
近の技術であるシリサイド化を用いれば、ゲート抵抗が
ＬＳＩの性能を制限してしまうようなことにはならな
い。しかし、アナログに応用する場合では、大きな信号
電力を後段伝えるために、ゲート幅を大きくとる必要が
ある。このため、単位面積あたり数Ωとなるシリサイド
化による低抵抗化では、まだ十分に抵抗が小さいわけで
はなく、更に、抵抗値の低減が必要とされている。

【０００５】また、Ｓｉ−ＭＯＳＦＥＴにおいて、ゲー
ト抵抗の低減を通常のシリサイドを使用した場合以上に
抵抗を低減する方法が提案されている。ゲート及びソー
ス、ドレインを形成した後、高分子有機膜等を使用して
基板を平坦化し、表面からエッチングしてゲート電極の
頭を出し、アルミニウム等の金属を表面に形成した後、
エッチングしてゲート電極上に厚い金属を形成する方法
である（特開平２−２０６１７１号公報、Ｐ．Ｒ．ｄｅ
ｌａ Ｈｏｕｓｓａｙｅ他、ＩＥＥＥ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、１９９５年、Ｖ
ＯＬ．１６、Ｐ．２８９−２９２）。

【０００６】次に、従来のＭＯＳＦＥＴの製造方法につ
いて説明する。図４（ａ）乃至（ｄ）は、従来のＭＯＳ
ＦＥＴの製造方法を工程順に示す断面図である。

【０００７】先ず、図４（ａ）に示すように、例えば、
シリコン基板を使用した半導体基板１０１の表面にソー
ス領域１０２及びドレイン領域１０３を形成する。半導
体基板１０１のソース領域１０２及びドレイン領域１０
３の間にゲート絶縁膜１０４を形成し、その上に、ゲー
ト電極１０５を形成する。ゲート電極１０５の両側には
ゲート側壁絶縁膜１０６を形成する。更に、ソース領域
１０２、ゲート１０３及びゲート電極１０５の上には、
シリサイド層１０７を形成する。

【０００８】次に、図４（ｂ）に示すように、層間絶縁
膜１０８を形成し、その上に、有機膜１０９を形成す
る。有機膜１０９は流動性がわずかにあるため表面を平
坦化することができる。

【０００９】次に、図４（ｃ）に示すように、有機膜１
０９の表面からエッチング又は化学的機械的研磨（ＣＭ
Ｐ）法により表面層を削りゲート電極１０５の頭出しを
行う。

【００１０】次に、図４（ｄ）に示すように、層間絶縁
膜１０８にソース領域１０２及びドレイン領域１０３の
位置にコンタクトホール（図示せず）を夫々開口して、
コンタクトプラグ１１０を形成する。そして、層間絶縁
膜１０８の上に配線用金属膜（図示せず）を形成し、フ
ォトリソグラフィー法によりパターニングして、エッチ
ングを行い、コンタクトプラグ１１０の上に夫々配線１
１１を形成する。このとき、ゲート電極１０５の上にも
配線用金属のエッチングと同時に配線１１１が形成され
る。

【００１１】この方法により、ゲート抵抗はゲート電極
１０５上部の金属の抵抗率、膜厚及び幅で決まる。この
ため、それらを必要な値に設定することによりゲート電
極１０５の抵抗を大幅に低抵抗化することができる。

【００１２】

【発明が解決しようとする課題】しかし、従来のＭＯＳ
ＦＥＴの製造方法に示すゲート抵抗の低減方法では、有
機膜１０９を使用して半導体基板１０１を平坦化する際
に、平面度の高い平坦化が難しい。また、有機膜１０９
をエッチングしてゲート電極１０５の頭出しをすること
が難しいという問題がある。

【００１３】粘性のある有機膜１０９を使用したとして
も、半導体基板１０１上のゲート電極１０５の凹凸は有
機膜１０９表面上では量は減るものの、ある程度は反映
されてしまう。更に、ゲート電極１０５の頭出しをする
ためには、有機膜１０９表面からエッチングをしてい
き、ゲート電極１０５の上面がでる適当な時間でエッチ
ングを止めなければならない。しかし、ゲート電極１０
５の頭がでた時点でタイミングよくエッチングを止める
ことは非常に難しい。このため、従来のＭＯＳＦＥＴの
方法では、ＭＯＳＦＥＴの構造を再現性よく製造するに
は、困難を伴うという問題がある。

【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、ゲート電極の側面に形成されるゲート側壁
絶縁膜の側面方向の厚さをコンタクトプラグを形成する
際に使用する露光機の目合せ誤差よりも大きく形成する
ことにより、ゲート電極の抵抗を低減したＭＯＳＦＥＴ
を再現性よく製造することができると共に、アナログ高
周波性能を向上することができる電界効果型トランジス
タ及びその製造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明に係る電界効果型
トランジスタは、半導体基板と、前記半導体基板の表面
に形成されたソース領域及びドレイン領域と、前記半導
体基板のソース領域及びドレイン領域の間の上に形成さ
れるゲート絶縁膜と、前記ゲート絶縁膜の上に形成され
るゲート電極と、前記ゲート電極の両側に形成され露光
機の目合せ誤差よりも大きな厚さを有するゲート側壁絶
縁膜と、前記半導体基板の上に形成された層間絶縁膜
と、前記ソース領域、ドレイン領域及びゲート電極の上
に夫々形成されたコンタクトプラグと、を有し、前記層
間絶縁膜のエッチング速度と前記ゲート側壁絶縁膜のエ
ッチング速度との比が５以上であることを特徴とする。

【００１６】本発明においては、前記コンタクトプラグ
は、前記ゲート電極の上に、離間して複数設けられてい
ることが好ましい。

【００１７】また、本発明においては、前記ゲート側壁
絶縁膜は、有機物であり、前記層間絶縁膜は、シリコン
酸化物、シリコン酸化窒化物及びシリコン酸化弗化物か
らなる群から選択された１種とすることができる。ま
た、前記ゲート側壁絶縁膜は、シリコン酸化物、シリコ
ン酸化窒化物及びシリコン酸化弗化物からなる群から選
択された１種であり、前記層間絶縁膜は、有機物とする
ことができる。この前記有機物は、ポリイミド、ベンゾ
シクロプテン、ポリアリルエーテル、ナフサレン、パリ
レン及び弗化アモルファスカーボンからなる群から選択
された１種であることが好ましい。

【００１８】更に、本発明においては、前記ゲート側壁
絶縁膜は、窒素組成比の多いシリコン酸化窒化物又はシ
リコン窒化物であり、前記層間絶縁膜は、酸素組成比の
多いシリコン酸化窒化物、シリコン酸化物及びシリコン
酸化弗化物からなる群から選択された１種とすることが
できる。また、前記ゲート側壁絶縁膜は、酸素組成比の
多い、シリコン酸化窒化物、シリコン酸化物及びシリコ
ン酸化弗化物からなる群から選択された１種であり、前
記層間絶縁膜は、窒素組成比の多いシリコン酸化窒化物
又はシリコン窒化物とすることができる。

【００１９】本発明に係る電界効果型トランジスタの製
造方法は、半導体基板の上にゲート絶縁膜を形成し、そ
の上にゲート電極を形成する工程と、前記半導体基板の
上に絶縁膜を形成し、フォトリソグラフィー法により、
前記絶縁膜をパターニングし、異方性エッチングによ
り、コンタクトホールの目合せ誤差よりも大きな幅のゲ
ート側壁絶縁膜を前記ゲート電極の両側に形成する工程
と、前記半導体基板の表面にソース領域及びドレイン領
域を形成する工程と、前記半導体基板の上に層間絶縁膜
を形成する工程と、前記層間絶縁膜の前記ゲート電極、
ソース領域及びドレイン領域の上に夫々コンタクトホー
ルを開口する工程と、前記コンタクトホールを埋め込む
ようにしてコンタクトプラグを形成する工程と、を有す
ることを特徴とする。

【００２０】本発明においては、前記コンタクトプラグ
は、前記ゲート電極の上に、離間して複数形成すること
が好ましい。

【００２１】本発明においては、ゲート電極の側面に形
成されるゲート側壁絶縁膜の側面方向の厚さをコンタク
トプラグを形成する際に使用する露光機の目合せ誤差よ
りも大きく形成すると共に、ゲート側壁絶縁膜と層間絶
縁膜とのエッチング速度比を５以上とすることにより、
コンタクトプラグの位置がゲート電極の上から外れるこ
とがなく、エッチングをゲート側壁絶縁膜で止めること
ができるために、ゲート抵抗を低減したＭＯＳＦＥＴを
再現性よく製造することができる。

【００２２】

【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して説明する。図１（ａ）は、本発明の
第１実施例に係るＭＯＳＦＥＴを示す断面図であり、
（ｂ）は、図１（ａ）のＡ−Ａ線断面図である。

【００２３】本実施例に係るＭＯＳＦＥＴ１において、
例えば、シリコン基板からなる半導体基板２の表面に
は、ソース領域３及びドレイン領域４が形成されてい
る。このソース領域３及びドレイン領域４は、夫々、例
えば、不純物として、砒素が添加された砒素ドープ層で
あり、例えば、深さが５０ｎｍの浅いｎ型拡散層３ａ、
４ａと、例えば、深さが１００ｎｍの深いｎ型拡散層３
ｂ、４ｂとから形成されている。半導体基板２のソース
領域３及びドレイン領域４の間の上には、例えば、膜厚
が５ｎｍのゲート絶縁膜５が形成されている。このゲー
ト絶縁膜５の上には、例えば、ゲート長が０．１８μｍ
のｎ型ポリシリコンとコバルトシリサイドとの積層構造
を有するゲート電極６が形成されている。このゲート電
極６の側面には側面方向の厚さがコンタクトホール１２
を開口するために使用する露光機の目合せ誤差よりも大
きく、例えば、厚さが０．０８μｍのポリイミドからな
るゲート側壁絶縁膜７が形成されている。

【００２４】半導体基板２及びゲート電極６の上には、
例えば、厚さが１μｍのシリコン酸化膜からなる層間絶
縁膜８が形成されている。ソース領域３及びドレイン領
域４の上の層間絶縁膜８には、例えば、０．３μｍ平方
のコンタクトホール１２が開口され、電気的接続をとる
ために例えば、タングステンからなるコンタクトプラグ
９がコンタクトホール１２に埋め込むように形成されて
いる。また、ゲート電極６の上の層間絶縁膜８に、コン
タクトホール１２を開口し、例えば、タングステンから
なるコンタクトプラグ１０がコンタクトホール１２に埋
め込むように形成されている。また、層間絶縁膜８のエ
ッチング速度とゲート側壁絶縁膜７のエッチング速度と
の比（以下、層間絶縁膜８のエッチング速度／ゲート側
壁絶縁膜７のエッチング速度をエッチング速度比とい
う。）は、５以上となるような材料の組み合わせがされ
ている。

【００２５】上述のように、使用する露光機の目合せ誤
差よりも大きくゲート側壁絶縁膜７を形成することによ
り、ゲート電極６上のコンタクトプラグ１０はゲート側
壁絶縁膜７から外れることがない。

【００２６】本実施例においては、図１（ｂ）に示すよ
うに、ゲート電極６上のコンタクトプラグ１０はゲート
電極６上の全面に形成されており、コンタクトプラグ１
０を形成位置を決定する露光機の目合せ誤差分だけ位置
がずれている。即ち、このゲート電極６上のコンタクト
プラグ１０は、露光時の目合せ誤差又はゲート電極６と
のサイズの違いからゲート側壁絶縁膜７上まで広がって
いる。しかし、層間絶縁膜８のエッチング速度とゲート
側壁絶縁膜７のエッチング速度比を５以上と大きくして
いるために、層間絶縁膜８へのコンタクトホール１２の
開口をゲート側壁絶縁膜７の上部で止めることができ
る。

【００２７】次に、本実施例に係るＭＯＳＦＥＴの製造
方法について図２に基づいて説明する。図２（ａ）乃至
（ｄ）は、本発明の第１実施例に係るＭＯＳＦＥＴの製
造方法を工程順に示す断面図である。先ず、図２（ａ）
に示すように、例えば、不純物濃度が１×１０¹⁴ｃｍ^-3
程度のｐ型シリコン基板からなる半導体基板２の表面に
素子分離（図示せず）、ウェル（図示せず）を形成した
後に、例えば、膜厚が５ｎｍのゲート絶縁膜５を形成す
る。そして、例えば、ゲート長が０．１８μｍ、高さが
２００ｎｍのポリシリコンからなるゲート電極６を形成
する。このゲート電極６には、成長時又は後の工程で、
不純物として、例えば、砒素をドープするようにする。

【００２８】次に、図２（ｂ）に示すように、ゲート電
極６の両側の側面に露光の際に生じる目合せ誤差よりも
横方向に大きく、例えば、ポリイミドを使用して、厚さ
が０．０８μｍのゲート側壁絶縁膜７を形成する。次
に、ゲート側壁絶縁膜７の両側の半導体基板の表面に、
不純物として、例えば、砒素をドープしたソース領域３
及びドレイン領域４を形成する。

【００２９】次に、図２（ｃ）に示すように、層間絶縁
膜８として、膜厚が１μｍのシリコン酸化膜を半導体基
板２の上全面に形成する。そして、レジスト塗布と露光
と現像によりソース領域、ドレイン領域上のコンタクト
ホール形成部及びゲート電極上以外にレジスト（図示せ
ず）を残す。その後、エッチングガスとして、例えば、
塩素ガスを使用して層間絶縁膜８をエッチングし、ソー
ス領域３、ドレイン領域４及びゲート電極６の上にコン
タクトホール１２を開口する。

【００３０】次に、図２（ｄ）に示すように、層間絶縁
膜８に開口したコンタクトホール１２の開口部に、例え
ば、タングステンを埋め込んで、コンタクトプラグ９、
１０とする。

【００３１】上述のように、目合せ誤差よりゲート側壁
絶縁膜７の厚さが必ず大きくなるような構成にすること
により、目合せ誤差によりコンタクトプラグ１０がゲー
ト電極６からずれた場合であっても、コンタクトプラグ
１０は確実にゲート側壁絶縁膜７からはみ出すことがな
い。従って、ゲート電極６上のコンタクトホール１２は
ゲート側壁絶縁膜７から外れることなく、しかも、ゲー
ト側壁絶縁膜７の方がエッチングされにくいために、ゲ
ート電極６上部の位置でエッチングを止めることができ
る。

【００３２】本実施例においては、ｎ型ＭＯＳＦＥＴに
ついて説明したが、これに特に限定されるものではな
く、本発明においては、不純物の型を変えてｐ型ＭＯＳ
ＦＥＴとすることができる。

【００３３】また、本実施例においては、コンタクトプ
ラグ９、１０に、タングステンを使用したが、本発明
は、特にこれに限定されるものではなく、タングステン
と窒化チタンとの積層構造とすることもできる。

【００３４】また、本実施例においては、ソース領域３
及びドレイン領域４へのコンタクトホール１２形成と同
時にゲート絶縁膜５直上部のゲート電極６上にコンタク
トホール１２を形成するため、ゲート抵抗低減のための
工程数増加又はマスク数の増加がない。

【００３５】次に、本発明の第２実施例について図３に
基づいて説明する。図１及び図２に示す第１実施例と同
一構成物には、同一符号を付してその詳細な説明は省略
する。図３（ａ）は、本発明の第２実施例に係るＭＯＳ
ＦＥＴの断面図であり、（ｂ）は、図３（ａ）のＢ−Ｂ
線断面図である。

【００３６】本実施例は、第１実施例と比較して、ゲー
ト電極６上に形成されているコンタクトプラグ１１が、
図３（ａ）及び（ｂ）に示すように、直方体の形状に形
成されている複数個のコンタクトプラグ１１を互いに離
間して１つのゲート電極６上に複数個配置している点で
異なるだけであって、それ以外は、第１実施例と同一で
ある。

【００３７】次に、本実施例に係るＭＯＳＦＥＴ１の製
造方法について説明する。本実施例のＭＯＳＦＥＴ１の
製造方法は、第１実施例と比較して、ゲート電極６上に
形成されるコンタクトプラグ１１を開口する際に、複数
のコンタクトホール１２を層間絶縁膜８に開口し、これ
ら複数のコンタクトホール１２を埋め込むように、例え
ば、タングステンでコンタクトプラグ１１を形成する点
で異なるだけであって、それ以外は、第１実施例と同一
である。

【００３８】上述のように、複数のコンタクトホール１
２を層間絶縁膜８に開口することにより、ソース領域３
上、ドレイン領域４上及びゲート電極６上のコンタクト
プラグ９、１１用のコンタクトホール１２を同時に形成
する際に、両者のエッチング時間をなるべく同程度にす
ることができる。即ち、コンタクトホール１２はコンタ
クトホール１２の開口が大きいほどエッチング速度が大
きいため早くエッチングされてしまう。そこで、ソース
領域３、ドレイン領域４のコンタクトプラグ９用のコン
タクトホール１２とゲート電極６上のコンタクトプラグ
１１用のコンタクトホール１２の大きさをなるべく近い
値にすることにより、同程度のエッチング時間で済むよ
うにすることができる。このため、ゲート側壁絶縁膜７
がエッチングされる量を第１実施例より少なくすること
ができ、製造の信頼性を更に増すことができる。

【００３９】次に、本発明の第３実施例を表１及び表２
に基づいて説明する。表１は、図１に示すＭＯＳＦＥＴ
構造におけるゲート側壁絶縁膜７の材料及び層間絶縁膜
８の材料の組み合わせを具体的に示したものである。表
２は、ゲート側壁絶縁膜７の材料及び層間絶縁膜８の材
料の組み合わせとエッチング速度比の関係を示したもの
である。

【００４０】表１において、Ａのグループは有機物を示
したものであり、Ｂのグループはシリコンと酸素、窒素
及びフッ素の化合物を示したものである。Ｃのグループ
は窒素組成の多いシリコン酸化窒化物及びシリコン窒化
物を示したものであり、Ｄのグループは酸素組成比の多
いシリコン酸化窒化物、シリコン酸化物及びシリコン酸
化弗化物を示したものである。

【００４１】

【表１】

【００４２】

【表２】

【００４３】表１に示すＡ及びＢ並びにＣ及びＤのグル
ープの組み合わせがエッチング速度比が５以上得られる
ものである。従って、ゲート側壁絶縁膜７の材料及び層
間絶縁膜８の材料の選び方は、夫々Ａグループ中の任意
の１つとＢグループ中の任意の１つの組み合わせか又は
その逆、夫々Ｃグループ中の任意の１つとＤグループ中
の任意の１つの組み合わせか又はその逆とするのがよ
い。

【００４４】表２に示すように、各グループの材料に対
して、エッチング速度が大きくとれるガスが存在する。
それらを適当に選ぶことにより、各方法の材料組み合わ
せに対して、エッチング速度比を大きくとることができ
る。

【００４５】方法１では、Ｂグループの材料のエッチン
グ速度がＡグループの材料のエッチング速度より大きけ
ればよく、例えば、４弗化カーボンをプラズマガスとし
て用いることにより、エッチング速度比は５０以上のも
のが得られる。

【００４６】方法２では、Ａグループの材料のエッチン
グ速度がＢグループの材料のエッチング速度より大きけ
ればよく、例えば、酸素をプラズマガスとして用いるこ
とにより、エッチング速度比は１００以上のものが得ら
れる。

【００４７】方法３については、Ｄグループの材料のエ
ッチング速度がＣグループの材料のエッチング速度より
大きければよく、例えばＣ₄Ｆ₈をプラズマガスとして用
いることにより、エッチング速度比は２０乃至３０程度
のものが得られる。

【００４８】方法４については、Ｃグループの材料のエ
ッチング速度がＤグループの材料のエッチング速度より
大きければよく、例えばＣｌ₂又はＨＢｒをプラズマガ
スとして用いることにより、エッチング速度比は１０程
度のものが得られる。

【００４９】上述のように、ゲート側壁絶縁膜７の材料
を層間絶縁膜８の材料と異なる材料とすることにより、
コンタクトホール１２を開口するために使用する露光機
の目合せ誤差によりコンタクトホール１２の開口位置が
ゲート電極６の真上からずれる場合でも、エッチングが
ゲート電極６の高さ付近で確実に止まるように、ゲート
側壁絶縁膜７のエッチング速度は層間絶縁膜８と比較し
てかなり小さくすることができる。従って、再現性よく
コンタクトホール１２を開口することができ、安定して
ＭＯＳＦＥＴ１を製造することができる。

【００５０】上述のいずれの本実施例においても、ソー
ス領域３及びドレイン領域４は浅いｎ型拡散層３ａ、４
ａと深いｎ型拡散層３ｂ、４ｂとからなる２層構造とし
たが、本発明は、特にこれに限定されるものではなく、
１層構造とすることもできる。

【００５１】

【発明の効果】以上詳述したように本発明においては、
ゲート電極の側面に形成されるゲート側壁絶縁膜の側面
方向の厚さをコンタクトプラグを形成する際に使用する
露光機の目合せ誤差よりも大きく形成すると共に、ゲー
ト側壁絶縁膜と層間絶縁膜とのエッチング速度比を５以
上とすることにより、コンタクトプラグの位置がゲート
電極の上から外れることがなく、エッチングをゲート側
壁絶縁膜で止めることができるために、ゲート抵抗を低
減したＭＯＳＦＥＴを再現性よく製造することができ
る。

【図面の簡単な説明】

【図１】（ａ）は、本発明の第１実施例に係るＭＯＳＦ
ＥＴを示す断面図であり、（ｂ）は、（ａ）のＡ−Ａ線
断面図である。

【図２】（ａ）乃至（ｄ）は、本発明の第１実施例に係
るＭＯＳＦＥＴの製造方法を工程順に示す断面図であ
る。

【図３】（ａ）は、本発明の第２実施例に係るＭＯＳＦ
ＥＴの断面図であり、（ｂ）は、（ａ）のＢ−Ｂ線断面
図である。

【図４】（ａ）乃至（ｄ）は、従来のＭＯＳＦＥＴの製
造方法の製造方法を工程順に示す断面図である。

【符号の説明】

１、１００；ＭＯＳＦＥＴ ２、１０１；半導体基板 ３、１０２；ソース領域 ３ａ、４ａ；浅いｎ型拡散層 ３ｂ、４ｂ；深いｎ型拡散層 ４、１０３；ドレイン領域 ５、１０４；ゲート絶縁膜 ６、１０５；ゲート電極 ７、１０６；ゲート側壁絶縁膜 ８、１０８；層間絶縁膜 ９、１０、１１、１１０；コンタクトプラグ １２；コンタクトホール １０７；シリサイド層 １０９；有機膜 １１１；配線

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB18 BB20 CC01 CC05 DD04 DD65 DD66 FF13 GG09 HH16 5F033 HH19 HH26 JJ19 NN03 5F040 DC01 EC02 EC04 EC07 EC13 EC16 EF02 EH02 EH07 EH08 EK01 FA03 FA04 FB02

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、前記半導体基板の表面に
   形成されたソース領域及びドレイン領域と、前記半導体
   基板のソース領域及びドレイン領域の間の上に形成され
   るゲート絶縁膜と、前記ゲート絶縁膜の上に形成される
   ゲート電極と、前記ゲート電極の両側に形成され露光機
   の目合せ誤差よりも大きな厚さを有するゲート側壁絶縁
   膜と、前記半導体基板の上に形成された層間絶縁膜と、
   前記ソース領域、ドレイン領域及びゲート電極の上に夫
   々形成されたコンタクトプラグと、を有し、前記層間絶
   縁膜のエッチング速度と前記ゲート側壁絶縁膜のエッチ
   ング速度との比が５以上であることを特徴とする電界効
   果型トランジスタ。
2. 【請求項２】 前記コンタクトプラグは、前記ゲート電
   極の上に、離間して複数設けられていることを特徴とす
   る請求項１に記載の電界効果型トランジスタ。
3. 【請求項３】 前記ゲート側壁絶縁膜は、有機物で形成
   されており、前記層間絶縁膜は、シリコン酸化物、シリ
   コン酸化窒化物及びシリコン酸化弗化物からなる群から
   選択された１種であることを特徴とする請求項１又は２
   に記載の電界効果型トランジスタ。
4. 【請求項４】 前記ゲート側壁絶縁膜は、シリコン酸化
   物、シリコン酸化窒化物及びシリコン酸化弗化物からな
   る群から選択された１種であり、前記層間絶縁膜は、有
   機物であることを特徴とする請求項１又は２に記載の電
   界効果型トランジスタ。
5. 【請求項５】 前記有機物は、ポリイミド、ベンゾシク
   ロプテン、ポリアリルエーテル、ナフサレン、パリレン
   及び弗化アモルファスカーボンからなる群から選択され
   た１種であることを特徴とする請求項３又は４に記載の
   電界効果型トランジスタ。
6. 【請求項６】 前記ゲート側壁絶縁膜は、窒素組成比の
   多いシリコン酸化窒化物又はシリコン窒化物であり、前
   記層間絶縁膜は、酸素組成比の多いシリコン酸化窒化
   物、シリコン酸化物及びシリコン酸化弗化物からなる群
   から選択された１種であることを特徴とする請求項１又
   は２に記載の電界効果型トランジスタ。
7. 【請求項７】 前記ゲート側壁絶縁膜は、酸素組成比の
   多い、シリコン酸化窒化物、シリコン酸化物及びシリコ
   ン酸化弗化物からなる群から選択された１種であり、前
   記層間絶縁膜は、窒素組成比の多いシリコン酸化窒化物
   又はシリコン窒化物であることを特徴とする請求項１又
   は２に記載の電界効果型トランジスタ。
8. 【請求項８】 半導体基板の上にゲート絶縁膜を形成
   し、その上にゲート電極を形成する工程と、前記半導体
   基板の上に絶縁膜を形成し、フォトリソグラフィー法に
   より、前記絶縁膜をパターニングし、異方性エッチング
   により、コンタクトホールの目合せ誤差よりも大きな幅
   のゲート側壁絶縁膜を前記ゲート電極の両側に形成する
   工程と、前記半導体基板の表面にソース領域及びドレイ
   ン領域を形成する工程と、前記半導体基板の上に層間絶
   縁膜を形成する工程と、前記層間絶縁膜の前記ゲート電
   極、ソース領域及びドレイン領域の上に夫々コンタクト
   ホールを開口する工程と、前記コンタクトホールを埋め
   込むようにしてコンタクトプラグを形成する工程と、を
   有することを特徴とする電界効果型トランジスタの製造
   方法。
9. 【請求項９】 前記コンタクトプラグは、前記ゲート電
   極の上に、離間して複数形成することを特徴とする電界
   効果型トランジスタの製造方法。