KR20030070652A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상에 패드 산화막과 제1절연막을 순차적으로 형성하는 단계; 상기 제1절연막을 선택적으로 제거하여 게이트 콘택홀을 형성하는 단계; 상기 제1절연막 상면 및 게이트 콘택홀 내표면에 게이트 산화막을 형성한 다음, 상기 게이트 콘택홀을 충분히 매립하도록 상기 게이트 산화막 상면에 도전층을 형성하는 단계; 상기 도전층을 평탄화시켜 게이트를 형성하고, 이와 동시에 상기 제1절연막 상면에 형성된 게이트 산화막을 제거하는 단계; 상기 게이트가 형성된 제1절연막을 선택적으로 제거하여 상기 게이트 양측벽에 스페이서를 형성하는 단계; 및 상기 게이트가 형성된 기판 전면상에 제2절연막을 형성한 후, 상기 제2절연막을 선택적으로 제거하여 수개의 콘택홀을 상기 기판의 활성영역상에 형성하는 단계를 포함하며, 게이트 콘택홀이 연결되는 부분을 활성영역에서 연결하도록 함에 따라 반도체 소자의 고집적화가 가능하고, 임계치수 제어가 가능한 스페이서를 형성할 수 있는 것이다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 게이트 구조를 변경하여 집적도를 높일 수 있는 반도체 소자의 제조방법에 관한 것이다.
종래 기술에 따른 반도체 소자의 제조방법은, 도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 게이트 산화막(12), 폴리실리콘막(13), 패드 산화막(14), 절연막(15)을 순차로 형성한다.
이어서, 도 1b에 도시된 바와 같이, 상기 절연막(15)을 전면 식각하여 상기 폴리실리콘막(13) 측벽에만 잔류하도록 하여 스페이서(15a)를 형성한다. 이러한 스페이서(15a)는 소자의 전기적 안정성을 위한 절연역할 뿐만 아니라 펀치쓰루(punch through)를 방지하는 역할을 제공한다.
그 다음, 상기 기판(11)의 전체 구조 전면상에 층간절연막(20)을 증착하고, 상기 층간절연막(20)을 선택적으로 제거하여 다수개의 콘택홀(18)(19)(21)을 형성한다.
상기와 같은 공정으로 형성된 반도체 소자의 평면은, 도 2에 도시된 바와 같이, 기판의 활성영역(22;Active)상에 소오스/드레인 콘택홀(18)(19)이 형성되고, 비활성 영역(23;Field ox)상에도 역시 게이트 콘택홀(21)이 형성되어 있는 구조로 된다.
이와 같은 종래 기술에 따른 반도체 소자의 제조방법에 있어서는 다음과 가은 문제점이 있다.
종래 기술에 있어서는, 도 2에 도시된 바와 같이, 반도체 기판의활성영역(22)에 형성되는 소오스/드레인 콘택홀(18)(19)은 게이트 양측벽의 스페이서의 존재로 인하여 상호간의 간격이 멀어지게 되고, 또한 반도체 기판의 비활성 영역(23)상에는 게이트 콘택홀(21)이 형성되게 된다. 따라서, 이러한 콘택홀이 형성되어지는 부분에 의하여 반도체 소자의 집적화는 어느 정도의 한계성을 지니게 된다는 문제점이 있다.
이에, 본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 반도체 기판의 활성 영역상에 게이트 콘택홀을 형성하여 소자의 고집적화가 가능한 반도체 소자의 제조방법을 제공함에 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도.
- 도면의 주요부분에 대한 부호의 설명 -
31; 기판33; 패드 산화막
35; 제1절연막35a; 제1절연막 패턴
35b; 스페이서36; 게이트홀
37; 게이트 산화막39; 도전층
39a; 게이트41; 제2절연막
43,45,47; 콘택홀
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 패드 산화막과 제1절연막을 순차적으로 형성하는 단계; 상기 제1절연막을 선택적으로 제거하여 게이트홀을 형성하는 단계; 상기 제1절연막 상면 및 게이트홀 내표면에 게이트 산화막을 형성한 다음, 상기 게이트홀을 충분히 매립하도록 상기 게이트 산화막 상면에 도전층을 형성하는 단계; 상기 도전층을 평탄화시켜 게이트를 형성하고, 이와 동시에 상기 제1절연막 상면에 형성된 게이트 산화막을 제거하는 단계; 상기 게이트가 형성된 제1절연막을 선택적으로 제거하여 상기 게이트 양측벽에 스페이서를 형성하는 단계; 및 상기 게이트가 형성된 기판 전면상에 제2절연막을 형성한 후, 상기 제2절연막을 선택적으로 제거하여 수개의 콘택홀을 상기 기판의 활성영역상에 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이고, 도 4는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도이다.
본 발명에 따른 반도체 소자의 제조방법은, 도 3a에 도시된 바와 같이, 먼저 실리콘과 같은 반도체 원소로 구성된 반도체 기판(31) 상부에 패드 산화막(33)을 약 100 ~ 500Å 정도로 증착한 다음, 상기 패드 산화막(33) 상부에 제1절연막(35)을 약 3,000 ~ 5,000Å 정도로 증착한다.
이어서, 도 3b에 도시된 바와 같이, 공지의 방법인 상감 공정 기술로 상기 기판(31) 표면이 노출되도록 상기 제1절연막(35)과 패드 산화막(33)을 선택적으로 식각하여 상부 입구가 넓은 게이트홀(36)을 형성한다. 그결과, 상기 기판(31)상에는 패드 산화막 패턴(33a)과, 게이트 콘택홀(36)이 형성된 제1절연막 패턴(35a)이 형성된다.
그다음, 도 3c에 도시된 바와 같이, 상기 제1절연막 패턴(35a) 상면을 포함한 상기 게이트홀(36) 내표면에 게이트 산화막(37)을 약 10 ~ 30Å 정도의 두께로 증착한 다음, 상기 게이트 산화막(37)상에 도전층, 예를 들어, 폴리실리콘층(39)을 약 3,000Å 이상의 두께로 증착하여 상기 게이트홀(36)을 충분히 매립하도록 한다.
이어서, 도 3d에 도시된 바와 같이, 상기 제1절연막 패턴(35a) 상면이 노출되도록 상기 폴리실리콘층(39)을 에치 백(etch back) 또는 화학적 기계적 연막(CMP) 공정으로 평탄화시켜 게이트(39a)를 형성시킨다. 이와 동시에 상기 제1절연막 패턴(35a) 상면에 형성된 게이트 산화막(37)도 제거한다.
그다음, 도 3e에 도시된 바와 같이, 상기 제1절연막 패턴(35a)을 선택적으로 제거하여 상기 게이트(39a) 양측벽에 스페이서(35b)를 형성한다. 한편, 상기 스페이서(35b) 형성시 감광막 패턴(미도시)을 원하는 타겟으로 임계치수 제어를 함으로써 식각공정을 통한 소자 특성에 맞는 LDD(lightly doped drain) 조절이 가능하다.
이어서, 상기 게이트(39a)와 게이트 스페이서(35b)가 형성된 기판(31) 전면상에 제2절연막(41)을 충분한 높이로 증착한 후 이를 선택적으로 제거하여 수개의 콘택홀(43)(45)(47)을 형성한다.
이때, 상기 게이트(39a) 양측면에 형성되는 콘택홀(43)(45)은 물론 게이트 콘택홀(47)도, 도 4에 도시된 바와 같이, 활성영역상에 형성되게 된다. 또한, 상감 공정 기술을 이용한 게이트 형성은 활성영역상에 안정적인 콘택홀 형성을 위한 넓은 면적을 확보할 수 있을 뿐만 아니라 임계치수 조절이 가능한 스페이서를 형성할 수 있게 된다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는, 게이트와 연결되는 콘택홀을 활성영역에서 연결하도록 함에 따라 반도체 소자의 고집적화가 가능하고, 임계치수 제어가 가능한 스페이서를 형성할 수 있다.
또한, 본 발명은 메모리 반도체 뿐만 아니라 비메모리 반도체 소자에까지 응용할 수 있다.

Claims (4)

  1. 반도체 기판 상에 패드 산화막과 제1절연막을 순차적으로 형성하는 단계;
    상기 제1절연막을 선택적으로 제거하여 게이트홀을 형성하는 단계;
    상기 제1절연막 상면 및 게이트홀 내표면에 게이트 산화막을 형성한 다음, 상기 게이트홀을 충분히 매립하도록 상기 게이트 산화막 상면에 도전층을 형성하는 단계;
    상기 도전층을 평탄화시켜 게이트를 형성하고, 이와 동시에 상기 제1절연막 상면에 형성된 게이트 산화막을 제거하는 단계;
    상기 게이트가 형성된 제1절연막을 선택적으로 제거하여 상기 게이트 양측벽에 스페이서를 형성하는 단계; 및
    상기 게이트를 포함한 기판 전체 구조상에 제2절연막을 형성한 후, 상기 제2절연막을 선택적으로 제거하여 수개의 콘택홀을 상기 기판의 활성영역상에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 게이트홀을 형성하는 단계는, 상기 제1절연막을 선택적으로 제거하여 상부 입구가 넓은 게이트홀을 형성하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 패드 산화막은 100 ~ 500Å 두께로 형성하고, 상기 제1절연막은 3,000 ~ 5,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 게이트 산화막은 10 ~ 30Å 두께로 형성하고, 상기 도전층은 3,000Å 이상의 높이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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