KR100491058B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR100491058B1
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사야마히로까즈
마에다시게노부
이와마쯔도시아끼
오따가즈노부
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미쓰비시덴키 가부시키가이샤
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Abstract

기생 바이폴라 트랜지스터의 게인을 저감함으로써, 오동작이나 동작 특성의 변동이 적은 반도체 장치 및 그 제조 방법을 얻는다.
실리콘층(3)의 상면 상에는 실리콘 산화막(6)이 부분적으로 형성되어 있다. 실리콘 산화막(6) 상에는 폴리실리콘으로 이루어지는 게이트 전극(7)이 부분적으로 형성되어 있다. 게이트 전극(7)의 하측에 존재하는 부분의 실리콘 산화막(6)은 게이트 절연막으로 기능한다. 게이트 전극(7)의 측면에는 실리콘 산화막(8)을 사이에 두고, 실리콘 질화막(9)이 형성되어 있다. 실리콘 산화막(8) 및 실리콘 질화막(9)은 실리콘 산화막(6) 상에 형성되어 있다. 게이트 길이 방향에 관한 실리콘 산화막(8)의 폭 W1은 실리콘 산화막(6)의 막 두께 T1 보다 크다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 SOI (Silicon On Insulator) 기판을 이용한 MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 및 그 제조 방법에 관한 것이다.
동작 속도가 고속이고 또한 소비 전력이 적은 디바이스로서, SOI 기판을 이용한 반도체 기판(SOI 디바이스)이 주목받고 있다. SOI 기판은 반도체 기판, 절연층, 및 반도체층이 이 순서대로 적층된 구조를 갖는 기판이다. 수 ㎛ 정도로 박막화된 반도체층을 갖는 SOI 디바이스 (「박막 SOI 디바이스」로 부르고 있음)는 최근 특히 주목받고 있으며, 휴대 기기용 LSI 등에의 응용이 기대되고 있다.
도 44는 종래의 반도체 장치의 구조를 나타내는 단면도이다. SOI 기판(104)은 실리콘 기판(101), BOX (Buried Oxide) 층(102), 및 실리콘층(103)이 이 순서대로 적층된 구조를 갖고 있다. 실리콘층(103) 내에는 실리콘 산화막으로 이루어지는 소자 분리 절연막(105)이 부분적으로 형성되어 있다. 소자 분리 절연막(105)은 실리콘층(103)의 상면으로부터 BOX 층(102)의 상면에 까지 도달하여 형성되어 있다. 이와 같은 형태의 소자 분리 절연막은 「완전 분리형의 소자 분리 절연막」으로 부르고 있다.
소자 분리 절연막(105)에 의해 규정되는 소자 형성 영역 내에는, MOSFET가 형성되어 있다. 구체적으로는 이하와 같다. 실리콘층(103)의 상면 상에는 실리콘 산화막(106)이 부분적으로 형성되어 있다. 실리콘 산화막(106) 상에는 폴리실리콘으로 이루어지는 게이트 전극(107)이 부분적으로 형성되어 있다. 게이트 전극(107)의 하측에 존재하는 부분의 실리콘 산화막(106)은 게이트 절연막으로 기능한다. 게이트 전극(107)의 측면에는 실리콘 산화막(108)을 사이에 두고, 실리콘 산화막(109)이 형성되어 있다. 실리콘 산화막(108)은 게이트 전극(107)의 측면과 실리콘 질화막(109)의 측면 사이만이 아니라, 실리콘 산화막(106)의 상면과 실리콘 질화막(109)의 저면 사이에도 형성되어 있다.
실리콘층(103) 내에는 쌍을 이루는 소스·드레인 영역(110)이 형성되어 있다. 쌍을 이루는 소스·드레인 영역(110) 끼리에 끼워지는 영역은 보디 영역(112)으로 규정된다. 소스·드레인 영역(110)은 게이트 전극(107)의 하측에 까지 연장되는 연장부(111)를 실리콘층(103)의 상면 내에 가지고 있다.
도 45는 종래의 다른 반도체 장치의 구조를 나타내는 단면도이다. 도 44에 나타낸 완전 분리형의 소자 분리 절연막(105) 대신에 실리콘 산화막으로 이루어지는 소자 분리 절연막(130)이 형성되어 있다. 소자 분리 절연막(130)의 저면은 BOX 층(102)의 상면에 도달하지 않는다. 이와 같은 형태의 소자 분리 절연막은 「부분 분리형의 소자 분리 절연층」으로 부르고 있다. 도 45에 나타낸 반도체 장치의 그 외 구조는 도 44에 나타낸 구조와 동일하다.
도 46은 도 45에 나타낸 반도체 장치의 상면 구조를 모식적으로 나타낸 상면도이다. 부분 분리형의 소자 분리 절연막(130)을 채용함으로써, 보디 컨택트 영역(150)으로부터 소자 분리 절연막(130)의 저면과 BOX 층(102)의 상면 사이의 실리콘층(103)을 거쳐, 보디 영역(112)의 전위를 고정할 수 있다. 그 결과, 킥 현상이 발생하고, 동작 주파수에 의존하여 지연 시간이 변동하는 등, 소위 기판 플로 팅 효과를 억제하는 것이 가능하게 된다.
도 44, 45를 참조하여, 게이트 길이 방향 (지면의 좌우 방향)에 관한 실리콘 산화막(108)의 폭 W101는 실리콘 산화막(106)의 막 두께와 실리콘 산화막(108)의 막 두께의 합계의 막 두께 T101 보다 작다. 단, 게이트 절연막으로 기능하는 부분 이외의 실리콘 산화막(106) (즉, 도 44에서 실리콘 산화막(108)의 저면과 실리콘층(103)의 상면 사이에 존재하는 부분의 실리콘 산화막(106))이 게이트 에칭시에 제거되고 있는 경우도 있고, 이 경우는 W101는 T101와 동일하다. 즉, 종래의 반도체 장치에서는, W101은 T101 이하이다.
그러나, 이와 같은 종래의 반도체 장치에 의하면, 실리콘 산화막(108)의 폭 W101이 비교적 좁기 때문에, 쌍을 이루는 소스·드레인 영역(110) 끼리의 사이의 간격 (구체적으로는, 쌍을 이루는 연장부(111) 끼리의 간격) L101도 비교적 좁아진다.
그런데, 도 44, 도 45에 나타낸 반도체 장치에서는, 소스·드레인 영역(110)을 에미터 및 콜렉터로 하고, 보디 영역(112)을 소스로 하는 기생 바이폴라 트랜지스터가 존재한다. 쌍을 이루는 소스·드레인 영역(110) 끼리의 간격 L101이 좁다고 하는 것은, 기생 바이폴라 트랜지스터의 베이스 폭이 좁다고 하는 것이므로, 기생 바이폴라 트랜지스터의 게인이 커진다. 그 결과 종래의 반도체 장치에서는, 기생 바이폴라 트랜지스터의 고 게인에 기인하여, MOSFET에 오동작이 생기고 동작 특성이 변동할 우려가 있다고 하는 문제가 있다.
본 발명은 이러한 문제를 해결하기 위해 이루어진 것으로, 기생 바이폴라 트랜지스터의 게인을 저감함으로써, 오동작이나 동작 특성의 변동이 적은 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 하는 것이다.
본 발명의 반도체 장치는, 반도체 기판, 절연층, 및 반도체층이 이 순서대로 적층된 구조를 갖는 SOI 기판과,
반도체층의 주면 상에 형성된 제1 절연층과,
제1 절연층 상에 형성된 게이트 전극과,
게이트 전극의 측면에 접하는 내측면과, 게이트 전극의 측면에 접하지 않는 외측면을 각각 갖고,
게이트 전극을 사이에 두고 쌍을 이루는 제2 절연막과,
제1 절연막을 거쳐 반도체층의 주면 상에 형성되며, 제2 절연막의 외측면에 접하는 내측면과,
제2 절연막의 외측면에 접하지 않는 외측면을 각각 갖고,
게이트 전극 및 제2 절연막을 사이에 두고 쌍을 이루는 제3 절연막과,
게이트 전극의 하측에서 반도체층 내에 형성된 보디 영역과,
반도체층 내에 형성되며 보디 영역을 사이에 두고 쌍을 이루는 소스·드레인 영역을 구비하고, 소스·드레인 영역은 반도체층의 주면 내에서 제2 절연막의 외측면의 하측으로부터 보디 영역을 향해 연장하여 형성된 연장부를 각각 갖고,
게이트 길이 방향에 관한 제2 절연막의 폭은 제3 절연막의 하지로 이루어져 있는 부분의 제1 절연막의 막 두께 보다 큰 것을 특징으로 하는 것이다.
또, 본 발명의 반도체 장치는, 제2 절연막의 폭은 게이트 길의 치수의 2/7∼1인 것을 특징으로 한다.
또, 본 발명의 반도체 장치는, 반도체층의 주면 내에는 라이프타임 킬러가 형성되어 있는 것을 특징으로 한다.
또, 본 발명의 반도체 장치는, 제3 절연막이 형성되어 있는 부분의 반도체층의 주면은 제2 절연막이 형성되어 있는 부분의 반도체층의 주면 보다도 절연층의 방향으로 잠겨 있는 것을 특징으로 한다.
또, 본 발명의 반도체 장치는, 제3 절연막의 외측면 보다 외측에 위치하는 부분의 반도체층의 주면은 제3 절연막이 형성되어 있는 부분의 반도체층의 주면 보다도, 절연층의 방향으로 잠겨 있는 것을 특징으로 한다.
또, 본 발명의 반도체 장치는, 소스·드레인 영역 상에 형성된 금속-반도체 화합물층을 더 구비한 것을 특징으로 한다.
또, 본 발명의 반도체 장치는, 제3 절연막은 실리콘 질화막이고, 제3 절연막은 제1 절연막을 거치지 않고, 반도체층의 주면 상에 직접 형성되어 있는 것을 특징으로 한다.
또, 본 발명의 반도체 장치는, 반도체 장치는 MOSFET이고, 반도체층 내에는 MOSFET로서 NMOSFET 및 PMOSFET가 형성되어 있고, NMOSFET가 구비한 제2 절연막의 폭은 PMOSFET가 구비한 제2 절연막의 폭 보다 넓은 것을 특징으로 한다.
또, 본 발명의 반도체 장치는, 반도체 장치는 MOSFET이고, 반도체층 내에는 MOSFET로서 NMOSFET 및 PMOSFET가 형성되어 있고, PMOSFET가 구비한 제2 절연막의 폭은 NMOSFET가 구비한 제2 절연막의 폭 보다 넓은 것을 특징으로 한다.
또, 본 발명의 반도체 장치는 디지털 회로가 형성된 제1 영역과,
아날로그 회로 또는 RF 회로가 형성된 제2 영역을 구비한 기판과,
제1 영역에 형성되어 디지털 회로를 구성하는 제1 반도체 소자와,
제2 영역에 형성되어 아날로그 회로 또는 RF 회로를 구성하는 제2 반도체 소자를 구비하고,
제1 반도체 소자는 제1 게이트 절연막을 사이에 두고 기판의 주면 상에 형성된 제1 게이트 전극과,
제1 게이트 전극의 하측에서 기판 내에 형성된 제1 보디 영역과, 기판 내에 형성되어 제1 보디 영역을 사이에 두고 쌍을 이루는 제1 소스·드레인 영역을 갖고,
제2 반도체 소자는 제2 게이트 절연막을 사이에 두고 기판의 주면 상에 형성된 제2 게이트 전극과,
제2 게이트 전극의 하측에서 기판 내에 형성된 제2 보디 영역과, 기판 내에 형성되어 제2 보디 영역을 사이에 두고 쌍을 이루는 제2 소스·드레인 영역을 갖고,
제1 소스·드레인 영역은 기판의 주면 내에서 제1 게이트 전극의 하측으로 연장하여 형성된 쌍을 이루는 제1 연장부를 갖고,
제2 소스·드레인 영역은 기판의 주면 내에서 제2 게이트 전극의 하측으로 연장하여 형성된, 쌍을 이루는 제2 연장부를 갖고, 평면상으로 본 제1 게이트 전극과 제1 연장부가 서로 중첩하는 정도는 평면 상에서 본 제2 게이트 전극과 제2 연장부가 서로 중첩하는 정도 보다 넓은 것을 특징으로 한다.
또, 본 발명의 반도체 장치는, 제1 반도체 소자는 제1 게이트 전극의 측면에 형성된 제1 측벽을 더 갖고, 제2 반도체 소자는 제2 게이트 전극의 측면에 형성된 제1 절연막과, 제1 절연막을 사이에 두고 제2 게이트 전극의 측면에 형성된 제2 측벽을 더 갖는 것을 특징으로 한다.
또, 본 발명의 반도체 장치는, 제1 반도체 소자는 제1 게이트 전극의 측면에 접하여, 제1 게이트 전극과 제1 측벽 사이에 형성된 제2 절연막을 더 갖고, 제1 절연막은 제2 게이트 전극의 측면에 접하여 형성되고, 제2 절연막과 막 두께가 동일한 제3 절연막과, 제3 절연막과 제2 측벽 사이에 형성된 제4 절연막을 갖는 것을 특징으로 한다.
또, 본 발명의 반도체 장치는 기판과 (a) 게이트 절연막을 사이에 두고 기판의 주면 상에 형성되고, 소정 방향을 따라 연장하는 게이트 전극, (b) 게이트 전극의 측면에 형성된 제1 측벽, (c) 게이트 전극의 하측에서 기판 내에 형성된 보디 영역, 및 (d) 기판 내에 형성되어,
보디 영역을 사이에 두고 쌍을 이루는 소스·드레인 영역을 갖는 반도체 소자와, 반도체 소자를 피복하여 기판 상에 형성된 층간 절연막과, 게이트 전극의 상면에 접촉하면서 소정 방향으로 연장하여 층간 절연막 내에 형성되고, 게이트 전극의 게이트 길이 방향에 관한 치수가 게이트 전극의 게이트 길이 보다 큰 게이트 배선을 구비한 것이다.
또, 본 발명의 반도체 장치는, 제1 측벽을 사이에 두고 게이트 전극의 측면에 형성된 제2 측벽을 더 구비한 것을 특징으로 한다.
또, 본 발명의 반도체 장치는, 게이트 길이 방향에 관한 제2 측벽의 치수는 게이트 길이 방향에 관한 제1 측벽의 치수보다 큰 것을 특징으로 한다.
또, 본 발명의 반도체 장치는, 소스·드레인 영역에 걸쳐 층간 절연막 내에 형성된 컨택트 플러그을 더 구비하고, 게이트 길이 방향에 관한 게이트 배선의 치수는 게이트 길이 방향에 관한 컨택트 플러그의 치수 보다 작은 것을 특징으로 한다.
또, 본 발명의 반도체 장치는, (a) 반도체 기판, 절연층, 및 반도체층이 이 순서대로 적층된 구조를 갖는 SOI 기판을 준비하는 공정과, (b) 반도체층의 주면 상에 제1 절연막을 형성하는 공정과, (c) 제1 절연막 상에 게이트 전극을 형성하는 공정과, (d) 게이트 전극의 측면에 접하는 내측면과, 게이트 전극의 측면에 접하지 않는 외측면을 각각 갖고, 게이트 전극을 사이에 두고 쌍을 이루고, 게이트 길이 방향에 관한 폭이 제1 절연막의 막 두께보다 큰 제2 절연막을 형성하는 공정과, (e) 공정 (d) 보다 후에 실행되고, 반도체층의 주면 내에 불순물을 도입함으로써, 연장부를 형성하는 공정과, (f) 제2 절연막의 외측면에 접하는 내측면과, 제2 절연막의 외측면에 접하지 않는 외측면을 각각 갖고, 게이트 전극 및 제2 절연막을 사이에 두고 쌍을 이루는 제3 절연막을 형성하는 공정과, (g) 공정 (f) 보다 후에 실행되며, 반도체층 내에 불순물을 도입함으로써, 소스·드레인 영역을 형성하는 공정을 구비하는 것이다.
또, 본 발명의 반도체 장치의 제조 방법은, 공정 (d)에서 폭이 게이트 길이의 치수의 2/7∼1인 제2 절연막이 형성되는 것을 특징으로 한다.
또, 본 발명의 반도체 장치의 제조 방법은, (h) 반도체층의 주면 내에 라이프타임 킬러를 형성하는 공정을 더 구비하는 것을 특징으로 한다.
또, 본 발명의 반도체 장치의 제조 방법은, 공정 (h)는 제3 절연막이 형성되는 부분의 반도체층의 주면을 에칭하는 공정을 갖는 것을 특징으로 한다.
또, 본 발명의 반도체 장치의 제조 방법은, 공정 (h)는 제3 절연막의 외측면 보다 외측에 위치하는 부분의 반도체층의 주면을 에칭하는 공정을 갖는 것을 특징으로 한다.
또, 본 발명의 반도체 장치의 제조 방법은, 공정 (h)는 소스·드레인 영역 상에 금속-반도체 화합물을 형성하는 공정을 갖는 것을 특징으로 한다.
또, 본 발명의 반도체 장치의 제조 방법은, 제3 절연막은 실리콘 질화막이고, 공정 (h)는 제3 절연막을 반도체층의 주면 상에 직접 형성하는 공정을 갖는 것을 특징으로 한다.
또, 본 발명의 반도체 장치의 제조 방법은, 반도체 장치는 MOSFET이고, 반도체층 내에 MOSFET로서 NMOSFET 및 PMOSFET가 형성되고, 공정 (d)는 (d-1) PMOSFET의 형성 예정 영역에서 제1 폭의 제2 절연막을 형성하는 공정과, (d-2) NMOSFET의 형성 예정 영역에서 제1 폭 보다 넓은 제2 폭의 제2 절연막을 형성하는 공정을 갖는 것을 특징으로 한다.
또, 본 발명의 반도체 장치의 제조 방법은, 반도체 장치는 MOSFET이고, 반도체층 내에 MOSFET로서 NMOSFET 및 PMOSFET가 형성되고, 공정 (d)는 (d-1) NMOSFET의 형성 예정 영역에서 제1 폭의 제2 절연막을 형성하는 공정과, (d-2) PMOSFET의 형성 예정 영역에서 제1 폭 보다 넓은 제2 폭의 제2 절연막을 형성하는 공정을 갖는 것을 특징으로 한다.
또, 본 발명의 반도체 장치의 제조 방법은, (a) 디지털 회로가 형성되는 제1 영역과, 아날로그 회로 또는 RF 회로가 형성되는 제2 영역을 갖는 기판을 준비하는 공정과, (b) 제1 영역에서의 기판의 주면 상에 제1 게이트 절연막을 사이에 두고 제1 게이트 전극을 형성함과 동시에, 제2 영역에서의 기판의 주면 상에 제2 게이트 절연막을 사이에 두고 제2 게이트 전극을 형성하는 공정과, (c) 제2 게이트 전극의 측면에 제1 절연막을 형성하는 공정과, (d) 제1 게이트 전극의 측면에 제1 측벽을 형성함과 동시에, 제1 절연막을 사이에 두고 제2 게이트 전극의 측면에 제2 측벽을 형성하는 공정과, (e) 공정 (d) 보다 전에 실행되며, 제1 영역에서의 기판의 주면 내에 불순물을 도입함으로써, 제1 게이트 전극의 하측에 연장하여 쌍을 이루는 제1 연장부를 형성하는 공정과, (f) 공정 (c) 보다 후, 공정 (d) 보다 전에 실행되며, 제2 영역에서의 기판의 주면 내에 불순물을 도입함으로써, 제2 게이트 전극의 하측에 연장하여 쌍을 이루는 제2 연장부를 형성하는 공정을 구비하는 것이다.
또, 본 발명의 반도체 장치의 제조 방법은, (g) 공정 (e) 보다 전에 실행되며, 제1 게이트 전극의 측면에 접하는 제2 절연막을 형성하는 공정을 더 구비하고, 공정 (c)는 (c-1) 공정 (g)와 동일한 공정에 의해 실행되어, 제2 게이트 전극의 측면에 접하는 제3 절연막을 형성하는 공정과, (c-2) 제3 절연막을 사이에 두고 제2 게이트 전극의 측면에 제4 절연막을 형성하는 공정을 갖는 것을 특징으로 한다.
또, 본 발명의 반도체 장치의 제조 방법은, (a) 기판을 준비하는 공정과, (b) 게이트 절연막을 사이에 두고 소정 방향을 따라 연장하는 게이트 전극을, 기판의 주면 상에 형성하는 공정과, (c) 게이트 전극의 측면에 제1 측벽을 형성하는 공정과, (d) 게이트 전극 및 제1 측벽을 피복하여 기판 상에 층간절연막을 형성하는 공정과, (e) 게이트 전극의 게이트 길이 방향에 관한 치수가 게이트 전극의 게이트 길이 보다 크고, 게이트 전극의 상면에 접촉하면서 소정 방향으로 연장하는 게이트 배선을, 층간절연막 내에 형성하는 공정을 구비하는 것이다.
또, 본 발명의 반도체 장치의 제조 방법은, (f) 공정 (d) 보다 전에 실행되며, 제1 측벽을 사이에 두고 게이트 전극의 측면에 제2 측벽을 형성하는 공정을 더 구비하는 것을 특징으로 한다.
또, 본 발명의 반도체 장치의 제조 방법은, 공정 (f)에서 게이트 길이 방향에 관한 치수가 게이트 길이 방향에 관한 제1 측벽의 치수 보다 큰 제2 측벽이 형성된 것을 특징으로 한다.
또, 본 발명의 반도체 장치의 제조 방법은, (s) 게이트 전극의 하측에서의 보디 영역을 사이에 두고 쌍을 이루는 소스·드레인 영역을 기판 내에 형성하는 공정과, (t) 공정 (e)와 동일한 공정에 의해 실행되며, 소스·드레인 영역에 걸쳐 게이트 길이 방향에 관한 치수가 게이트 길이 방향에 관한 게이트 배선의 치수보다 큰 컨택트 플러그을 층간 절연막 내에 형성하는 공정을 더 구비하는 것을 특징으로 한다.
<실시 형태 1>
도 1은 본 발명의 실시 형태 1에 관한 반도체 장치의 제조를 나타내는 단면도이다. SOI 기판(4)은 실리콘 기판(1), BOX층(2), 및 단결정 실리콘(3)이 이 순서대로 적층된 구조를 갖고 있다. 단, 단결정의 실리콘층(3)이 아니라, 다결정 또는 비결정의 실리콘층이 형성되어 있어도 좋다. 실리콘층(3) 내에는 실리콘 산화막으로 이루어지는 완전 분리형의 소자 분리 절연막(5)이 부분적으로 형성되어 있다. 소자 분리 절연막(5)은 실리콘층(3)의 상면에서 BOX층(2)의 상면에 까지 도달하여 형성되어 있다.
소자 분리 절연막(5)에 의해 규정되는 소자 형성 영역 내에는, MOSFET가 형성되어 있다. 구체적으로는 이하와 같다. 실리콘층(3)의 상면 상에는 실리콘 산화막(6)이 부분적으로 형성되어 있다. 실리콘 산화막(6) 상에는 폴리실리콘으로 이루어지는 게이트 전극(7)이 부분적으로 형성되어 있다. 게이트 전극(7)의 하측에 존재하는 부분의 실리콘 산화막(6)은 게이트 절연막으로 기능한다. 게이트 전극(7)의 측면에는 실리콘 산화막(8)을 사이에 두고 실리콘 질화막(9)이 형성되어 있다. 실리콘 산화막(8) 및 실리콘 질화막(9)은 실리콘 산화막(6) 상에 형성되어 있다. 게이트 길이 방향 (지면의 좌우 방향)에 관한 실리콘 산화막(8)의 폭 W1은 실리콘 산화막(6)의 막 두께 T1 보다 크다.
실리콘 산화막(8)에 관해, 본 명세서에서는, 게이트 전극(7)의 측면에 접촉하는 측의 측면을 「내측면」, 게이트 전극(7)의 측면에 접촉하지 않는 측의 측면을 「외측면」이라고 정의한다. 또, 실리콘 질화막(9)에 관해, 본 명세서에서는, 실리콘 산화막(8)의 외측면에 접촉하는 측의 측면을 「내측면」, 실리콘 산화막(8)의 외측면에 접촉하지 않는 측의 측면을 「외측면」이라고 정의한다.
실리콘층(3) 내에는 쌍을 이루는 소스·드레인 영역(10)이 형성되어 있다. 쌍을 이루는 소스·드레인 영역(10) 끼리에 끼워지는 영역은 보디 영역(12)으로 규정된다. 소스·드레인 영역(10)은 실리콘 산화막(8)의 외측면의 하측으로부터 보디 영역(12)을 향해 연장되어 형성된 연장부 (불순물 농도가 비교적 작은 경우는 「LDD」로도 칭함; 11)을 실리콘층(3)의 상면 내에 갖고 있다.
도 2는 본 실시 형태 1에 관한 NMOSFET 및 PMOSFET가 동일한 SOI 기판(4) 상에 형성된 형태를 나타내는 단면도이다. 도 2에서, 좌단의 소자 분리 절연막(5)과 중앙의 소자 분리 절연막(5)에 의해 규정되는 소자 형성 영역에는 NMOSFET가 형성되어 있고, 우단의 소자 분리 절연막(5)과 중앙의 소자 분리 절연막(5)에 의해 규정되는 소자 형성 영역에는 PMOSFET가 형성되어 있다. NMOSFET 및 PMOSFET는 각각 도 1에 나타낸 구조와 동일한 구조를 갖고 있다.
도 3∼12는 도 2에 나타낸 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 도 3을 참조하여, 먼저 SOI 기판(4)을 준비한 후, 실리콘층(3) 내에 소자 분리 절연막(5)을 형성한다. 다음에, CVD법 또는 열산화법에 의해, 실리콘 산화막(13)을 실리콘층(3)의 상면상 및 소자 분리 절연막(5)의 상면 상에 전면적으로 형성한다. 단, 실리콘 산화막(13) 대신에 실리콘 산질화막, Al2O3 등의 금속 산화막, Ta2O5나 BST 등의 강유전체막을 형성해도 좋다. 다음에, LPCVD법에 의해, 막 두께가 100∼400㎚ 정도의 폴리실리콘막(14)을 실리콘 산화막(13)의 상면 상에 전면적으로 형성한다. 단, 폴리실리콘막(14) 내에는 P나 B 등의 불순물이 도입되어 있어도 좋다. 또, 폴리실리콘막(14) 대신에, W, Ta, Al 등의 금속막을 형성해도 좋다. 다음에, 사진제판법에 의해 포토레지스트(15a, 15b)를 폴리실리콘막(14)의 상면 상에 부분적으로 형성한다. 포토레지스트(15a, 15b)는 게이트 전극(7a, 7b)의 형성 예정 영역의 상측에 형성되어 있다.
도 4를 참조하여, 다음에 포토레지스트(15a, 15b)를 에칭 마스크를 이용하여, SOI 기판(4)의 두께 방향으로 에칭 레이트가 높은, RIE (Reactive Ion Etching) 또는 ECR (Electron Cyclotron Resonance) 등의 이방성 드라이 에칭법에 의해 폴리실리콘막(14)을 에칭한다. 이에 의해, 포토레지스트(15a, 15b)의 하측에 위치하는 부분의 폴리실리콘막(14)이 에칭되지 않고 남아, 게이트 전극(7a, 7b)이 형성된다. 이 이방성 드라이 에칭에 의해, 실리콘 산화막(13)의 상면도 약간 에칭된다. 그 후, 포토레지스트(15a, 15b)를 제거한다. 단, 폴리실리콘막(14)의 상면 상에 절연막을 형성하고, 사진 제판법 및 에칭법에 의해 이 절연막을 패터닝한 후, 패터닝된 상기 절연막을 하드 마스크를 이용하여 폴리실리콘막(14)을 이방성 에칭함으로써, 게이트 전극(7a, 7b)을 형성해도 좋다.
도 5를 참조하여, 다음에, CVD 또는 열산화법에 의해, 실리콘 산화막(16)을 전면적으로 형성한다. 단, 실리콘 산화막(16) 대신에, HTO막, LTO막, TEOS막, 플라즈마 산화막을 형성해도 좋다.
도 6을 참조하여, 다음에 SOI 기판(4)의 깊이 방향으로 에칭 레이트가 높은 이방성 드라이 에칭법에 의해, 실리콘 산화막(16)을 에칭한다. 이에 의해, 게이트 전극(7a, 7b)의 측면에 실리콘 산화막(8a, 8b)이 형성된다. 이 때, 실리콘 산화막(13)의 상면 및 게이트 전극(7a, 7b)의 상면이 노출하기 전에 에칭을 정지함으로써, 실리콘 산화막(13)의 상면상 및 게이트 전극(7a, 7b)의 상면 상에, 실리콘 산화막(16)을 얇게 남겨도 좋다.
도 7을 참조하여, 다음에, 사진제판법에 의해, PMOSFET의 형성 예정 영역 상에 포토레지스트(17)를 형성한다. 다음에, 포토레지스트(17)를 주입 마스크로 이용하여, B, BF2, In 등의 p형 불순물을 1×1012∼1014㎝-2의 조건하에서 이온 주입하는 것에 의해, NMOSFET의 형성 예정 영역에서의 실리콘층(3)에, 포켓 영역(도시하지 않음)을 형성한다. 포켓 영역은 디바이스의 미세화에 기인하는 단채널 효과를 억제하기 위해 형성된다. 다음에, As, P, Sb 등의 n형 이온(18)을 1×1013∼1015㎝ -2의 조건하에서 이온 주입함으로써, NMOSFET의 형성 예정 영역에서의 실리콘층(3) 내에 연장부(11a)를 형성한다. 이 때, 포토레지스트(17), 게이트 전극(7a), 실리콘 산화막(8a), 및 소자 분리 절연막(5)이 주입 마스크로 작용한다. 그 결과, 연장부(11a)는 게이트 전극(7a), 실리콘 산화막(8a), 및 소자 분리 절연막(5)이 형성되어 있지 않은 부분의 실리콘층(3)의 상면 내에 형성되지만, 그 단부 (게이트 전극(7a) 측의 단부)는 실리콘 산화막(8a)의 외측면 보다 내측에 존재한다.
또, 도 6에 나타낸 구조를 얻은 후, 포토레지스트(17)를 형성하기 전에, 소정의 막 두께의 실리콘 산화막을 CVD법에 의해 전면에 형성하여 둠으로써, 실리콘층(3) 내에서 포켓 영역 및 연장부(11a)가 형성되는 개소를 조정할 수도 있다. 또, 스스 ·드레인의 접합 깊이나 게이트 절연막의 막 두께 등을 조정함으로써 단채널 효과를 억제하는 경우는 포켓 영역은 형성할 필요는 없다.
도 8을 참조하여, 다음에 포토레지스트(17)를 제거한 후, 사진 제판법에 의해 NMOSFET의 형성 예정 영역 상에 포토레지스트(19)를 형성한다. 다음에, 포토레지스트(19)를 주입 마스크로 이용하여, As, P, Sb 등의 n형 불순물을 1×1012∼1014㎝-2의 조건하에서 이온 주입함으로써, PMOSFET의 형성 예정 영역에서의 실리콘층(3) 내에, 포켓 영역 (도시하지 않음)을 형성한다. 다음에, B, BF2, In 등의 p형의 이온(20)을 1×1012∼1014㎝-2의 조건 하에서 이온 주입함으로써, PMOSFET의 형성 예정 영역에서의 실리콘층(3) 내에 연장부(11b)를 형성한다. 이 때, 포토레지스트(19), 게이트 전극(7b), 실리콘 산화막(8b), 및 소자 분리 절연막(5)이 주입 마스크로 작용한다. 그 결과, 연장부(11b)는 게이트 전극(7b), 실리콘 산화막(8b), 및 소자 분리 절연막(5)이 형성되어 있지 않은 부분의 실리콘층(3)의 상면 내에 형성되지만, 그 단부 (게이트 전극(7b) 측의 단부)는 실리콘 산화막(8b)의 외측면 보다 내측에 존재한다. 또, 상기와 동일하게, 실리콘층(3) 내에서 포켓 영역 및 연장부(11b)가 형성되는 개소를 조정할 수도 있다. 또, 상기와 동일하게, 포켓 영역의 형성은 생략할 수도 있다.
도 9를 참조하여, 다음에 포토레지스트(19)를 제거한 후, CVD법에 의해, 실리콘 질화막(21)을 전면적으로 형성한다. 도 10을 참조하여, 다음에, SOI 기판(4)의 깊이 방향으로 에칭 레이트가 높은 이방성 드라이 에칭법에 의해, 실리콘층(3)의 상면이 노출할 때까지, 실리콘 질화막(21) 및 실리콘 산화막(13)을 이 순서대로 에칭한다. 이에 의해, 실리콘 산화막(8a, 8b)의 외측면에 측벽 절연막으로서의 실리콘 질화막(9a, 9b)이 형성된다. 실리콘 질화막(9a, 9b)은 실리콘 산화막(6a, 6b) 상에 형성되어 있다.
도 11을 참조하여, 다음에, 사진 제판법에 의해, PMOSFET의 형성 예정 영역 상에 포토레지스트(22)를 형성한다. 다음에, 포토레지스트(22)를 주입 마스크로 이용하여, As, P, Sb 등의 n형 이온(23)을 1×1014∼1016㎝-2의 조건 하에서 이온 주입함으로써, NMOSFET의 형성 예정 영역에서의 실리콘층(3) 내에 소스·드레인 영역(10a)을 형성한다. 연장부(11a)는 소스·드레인 영역(10a)의 일부가 된다.
도 12를 참조하여, 다음에 포토레지스트(22)를 제거한 후, 사진 제판법에 의해, NMOSFET의 형성 예정 영역 상에 포토레지스트(24)를 형성한다. 다음에, 포토레지스트(24)를 주입 마스크로 이용하여, B, BF2, In 등의 p형 이온(25)을 1×1014∼1016㎝-2의 조건하에서 이온 주입함으로써, PMOSFET의 형성 예정 영역 상에서의 실리콘층(3) 내에, 소스·드레인 영역(10b)을 형성한다. 연장부(11b)는 소스·드레인 영역(10b)의 일부가 된다.
마지막으로, 포토레지스트(24)를 제거한 후, 실리콘층(3) 내에 도입된 불순물을 활성화하기 위해서, 800∼1150℃ 정도에서 어닐링을 행한다. 그리고, 소스·드레인 영역(10a, 10b) 및 게이트 전극(7a, 7b)의 상면에 금속 실리사이드를 형성하는 공정이나, 배선 공정을 거쳐 반도체 장치가 완성된다.
이와 같이, 본 실시 형태 1에 관한 반도체 장치의 제조 방법에 의하면, 도 6에 나타낸 공정에서, 비교적 폭이 넓은 실리콘 산화막(8a, 8b)를 게이트 전극(7a, 7b)의 측면에 형성한 후, 도 7, 8에 나타낸 공정에서 연장부(11a, 11b)를 형성한다. 따라서, 도 1에 나타낸 바와 같이, 쌍을 이루는 소스·드레인 영역(10) 끼리의 간격 (구체적으로는 쌍을 이루는 연장부(11) 끼리의 간격) L1을 종래의 반도체 장치에서의 간격 L101 (도 44 참조) 보다도 넓게 할 수 있다.
그 결과, 기생 바이폴라 트랜지스터의 베이스 폭이 넓기 때문에, 기생 바이폴라 트랜지스터의 게인이 적어져, MOSFET의 오동작이나 동작 특성의 변동을 억제할 수 있다.
또, 게이트 전극(7)과 연장부(11)의 평면 상에서 본 중첩 정도가 작아지기 때문에, 게이트 오버랩 용량이 억제되고, 동작의 고속화 및 소비 전력의 저감을 도모할 수 있다. 게다가, 본 실시 형태 1에 관한 반도체 장치에서는, 통상의 벌크 기판이 아니라 SOI 기판(4)이 이용되고 있다. 도 1에 나타낸 바와 같이, SOI 기판(4)를 이용한 반도체 장치에서는, 소스·드레인 영역(10)의 저면이 BOX층(2)에 접하고 있기 때문에, 소스·드레인에서의 접합 용량이 작다. 이 때문에, SOI 기판(4)을 이용한 반도체 장치에서는, 벌크 기판을 이용한 반도체 장치 보다 총 기생 용량이 작다. 따라서, 동일한 전류 구동 능력을 얻고자 하는 경우, 본 실시 형태 1에 관한 반도체 장치의 제조 방법에 의하면, 벌크 기판을 이용하여 반도체 장치를 제조하는 경우와 비교하면, 보다 폭이 넓은 실리콘 산화막(8)을 게이트 전극(7)의 측면에 접하여 형성하는 것이 가능하다. 그 결과, 디바이스의 미세화에 의해 게이트 전극(7)의 게이트 길이가 짧아지는 경우에도, 애싱 처리나 RCA 세정 처리에 의해 게이트 전극(7)이 뒤집어지는 것을 효과적으로 방지할 수 있다.
또, 종래 기술에 관한 도 44, 45를 참조하여, 실리콘 산화막(108)의 막 두께를 단순히 두껍게 해도 간격 L101을 넓게 할 수 있지만, 이 경우는 연장부(111)를 형성하기 위한 이온 주입 공정에서, 주입 에너지를 높게 할 필요가 있다. 따라서, 이온의 날림 정도가 커지기 때문에, 실리콘층(103)의 상면 내에 연장부(111)를 얕게 형성하는 것이 곤란하게 되어, 단채널 효과가 발생한다. 이에 대해, 본 실시 형태 1에 관한 반도체 장치의 제조 방법에 의하면, 실리콘층(3)의 상면 내에 연장부(11)를 얕게 형성할 수 있기 때문에, 단채널 효과를 억제할 수도 있다.
<실시 형태 2>
도 13은 본 발명의 실시 형태 2에 관한 반도체 장치의 구조를 나타내는 단면도이다. 도 1에 나타낸 완전 분리형의 소자 분리 절연막(5) 대신에, 부분 분리형 소자 분리 절연막(30)이 형성되어 있다.
본 실시 형태 2에 관한 반도체 장치의 그 외 구조는 도 1에 나타낸 상기 실시 형태 1에 관한 반도체 장치의 구조와 동일하다. 또, 본 실시 형태 2에 관한 반도체 장치는, 도 3에 나타낸 공정에서 소자 분리 절연막(5) 대신에 소자 분리 절연막(30)을 형성함으로써, 도 3∼12에 나타낸 공정을 거쳐 형성할 수 있다.
부분 분리형의 소자 분리 절연막(30)을 채용함으로써, 보디 컨택트 영역 (도시하지 않음)으로부터, 소자 분리 절연막(30)의 저면과 BOX층(2)의 상면 간의 실리콘층(3)을 거쳐, 보디 영역(12)의 전위를 고정할 수 있다. 그 결과, 킥 현상이 발생하고, 동작 주파수에 의존하여 지연 시간이 변동하는 등, 소위 기판 플로팅 효과를 억제하는 것이 가능하게 된다.
본 실시 형태 2에 관한 반도체 장치에 의하면, 상기 실시 형태 1에 관한 반도체 장치 및 그 제조 방법에 의해 얻어지는 효과에 부가하여, 이하의 효과가 얻어진다. 즉, 간격 L1이 넓어지는 결과, 도 13의 지면의 수직 방향에 관한 보디 저항도 작아진다. 이 때문에, 보디 컨택트 영역으로부터의 거리에 따라 MOSFET의 임계치 전압이 달라진다고 하는 문제를 억제할 수가 있다.
도 14는 본 실시 형태 2에 관한 반도체 장치의 제1 변형예를 나타내는 상면도이다. 도 14에 나타낸 반도체 장치에서는, 부분 분리형의 소자 분리 절연막(30)이 아니라, 완전 분리형의 소자 분리 절연막(5)이 채용되고 있다.
게이트 전극(7)에는 양 단부가 넓어진 H자형 게이트가 채용되고 있다. 보디 영역(12)의 전위를 고정하기 위해서, 보디 영역(12)에 직접 접하는 보디 컨택트 영역(31)이 게이트 전극(7)의 양 단부에 각각 형성되어 있다.
도 15는 본 실시 형태 2에 관한 반도체 장치의 제2 변형예를 나타내는 상면도이다. 도 15에 나타낸 반도체 장치에서는, 부분 분리형의 소자 분리 절연막(30)이 아니라, 완전 분리형의 소자 분리 절연막(5)이 채용되고 있다.
게이트 전극(7)에는 한쪽의 단부가 넓은 T자형 게이트가 채용되고 있다. 보디 영역(12)의 전위를 고정하기 위해서, 보디 영역(12)에 직접 접하는 보디 컨택트 영역(31)이 게이트 전극(7)의 상기 한 쪽의 단부에 형성되어 있다.
도 14, 15에 나타낸 반도체 장치에서도, 도 13에 나타낸 단면 구조를 채용함으로써 보디 저항을 저감할 수 있고, 보디 컨택트 영역(31)으로부터의 거리에 따라 MOSFET의 임계치 전압이 달라진다고 하는 문제를 억제할 수 있다.
<실시 형태 3>
본 실시 형태 3에서는, 게이트 전극(7)의 게이트 길이와, 게이트 길이 방향에 관한 실리콘 산화막(8)의 폭 W1의 관계에 대해 설명한다.
도 16은 트랜지스터의 등가 회로를 간략화하여 나타낸 회로도이다. 도 16에서, Rg는 게이트 저항, Ri는 채널 저항, Rs는 소스 저항, gm은 상호 컨덕턴스, gds는 드레인 소스 간의 컨덕턴스, Cgs는 게이트 소스간의 용량, Cgd는 게이트 드레인간의 용량이다. 일반적으로 트랜지스터의 성능을 나타내는 지표로, 차단 주파수 ft 및 최대 발진 주파수 fmax가 있다. 도 16을 참조하여, 차단 주파수 ft 및 최대 발진 주파수 fmax는 각각 이하 수학식 1, 수학식 2로 나타낸다.
실리콘 산화막(8)의 폭 W1을 크게 하면, 실효 채널 길이가 길어지기 때문에, 상호 컨덕턴스 gm은 저하한다. 따라서, 수학식 1로부터, 실리콘 산화막(8)의 폭 W1을 크게 하면, 차단 주파수 ft는 저하한다. 그리고, 차단 주파수 ft가 저하하면, 수학식 2로부터 최대 발진 주파수 fmax도 저하한다.
그러나, 실리콘 산화막(8)의 폭 W1을 크게 하면, 게이트 드레인 간의 오버랩 용량 (상기 Cgd에 상당함)이 저하함과 동시에, 단채널 효과가 억제되기 때문에 드레인 소스 간의 컨덕턴스 gds도 저하한다. 이와 같이, 차단 주파수 ft와, 게이트 드레인 간의 오버랩 용량 Cgd 및 드레인 소스 간의 컨덕턴스 gds는 서로 트레이드오프의 관계에 있다. 이 때문에, 최대 발진 주파수 fmax의 향상을 도모하는 데에는, 실리콘 산화막(8)의 폭 W1에 관해 최적치가 존재한다.
도 17은 게이트 길이가 Lg=70㎚의 트랜지스터를 대상으로 하여, 실리콘 산화막(8)의 폭 W1과, 차단 주파수 ft 및 최대 발진 주파수 fmax의 관계를 측정한 결과를 나타내는 그래프이다. 애싱 처리나 RCA 세정 처리에 의해 게이트 전극(7)이 뒤집어지는 것을 방지하기 위해서는, 실리콘 산화막(8)의 폭 W1은 넓은 쪽이 바람직하다.
그러나, 도 17에 나타낸 바와 같이, 실리콘 산화막(8)의 폭 W1이 너무 넓으면, 최대 발진 주파수 fmax가 저하하여 버린다. 그리고, 게이트 전극(7)을 안정하게 형성하는 관점과, 최대 발진 주파수 fmax의 저하를 억제하는 관점을 감안하여, 실리콘 산화막(8)의 폭 W1을 20㎚ 정도로 설정하는 것이 바람직하다. 이 경우, 게이트 길이 Lg와 실리콘 산화막(8)의 폭 W1의 비는 1 대 2/7이 된다.
다음에, 게이트 전극(7)이 미세화되는 경우를 생각한다. 스케일링측에 따르면, 미세화가 진행하여 게이트 길이 Lg가 짧아지게 되면, 이에 수반하여 실리콘 산화막(8)의 폭 W1도 좁아지게 된다. 그러나, 실리콘 기판(1)을 형성하기 위한 이온 주입에서의 주입 에너지는 현재에도 sub-keV이고, 그 이상 주입 에너지를 내리는 것은 곤란하다. 또, 열처리에 관해서도, RTA (Rapid Thermal Annealing) 기술이 현재 사용되고 있어, 그 이상 열처리 시간을 짧게 하는 것도 곤란하다. 이와 같은 이유에 의해, 게이트 전극(7)이 미세화된다고 해도, 스케일링측에 따라 소스·드레인 영역(10)을 얕게 형성하는 것은 곤란하기 때문에, 소스·드레인의 프로파일은 그만큼 변하지 않는다고 생각된다. 또, 스케일링측에 따라 실리콘 산화막(8)의 폭 W1을 좁게 하면, 게이트 오버랩 용량이 커지게 되어, 트랜지스터의 동작 속도가 지연된다. 이상의 이유로부터, 디바이스의 미세화가 진행하여도, 실리콘 산화막(8)의 폭 W1의 최적치는 20㎚ 그대로라고 생각된다. 따라서, MOS 트랜지스터가 동작할 수 있는 최단의 게이트 길이 (Lg=20㎚) 까지 미세화된 경우에도, 실리콘 산화막(8)의 폭 W1의 최적치는 20㎚ 정도이고, 이 경우는 게이트 길이 Lg와 실리콘 산화막(8)의 폭 W1의 비는 1 대 1이 된다.
이와 같이 본 실시 형태 3에 관한 반도체 장치에 의하면, 실리콘 산화막(8)의 폭 W1을 게이트 전극(7)의 게이트 길이 Lg의 치수의 2/7∼1로 규정했기 때문에, 게이트 전극(7)을 안정하여 형성할 수 있음과 동시에, 최대 발진 주파수 fmax의 저하를 억제할 수 있다.
<실시 형태 4>
도 18∼22는 본 실시 형태 4에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 도 18을 참조하여, 먼저 상기 실시 형태 1과 동일하게 게이트 전극(7)을 형성한 후, CVD법에 의해 실리콘 산화막(16)을 전면적으로 형성한다.
도 19를 참조하여, 다음에, SOI 기판(4)의 깊이 방향으로 에칭 레이트가 높은 이방성 드라이 에칭법에 의해, 실리콘 산화막(16)을 에칭한다. 이에 의해, 게이트 전극(7)의 측면에 실리콘 산화막(8)이 형성된다. 이 때, 실리콘 산화막(16)의 에칭에 의해 노출한 부분의 실리콘층(3)의 상면을 실리콘 산화막(8)을 형성하기 위한 이방성 드라이 에칭에서의 오버에칭에 의해, 계속하여 에칭한다. 이에 의해, 에칭에 의한 데미지에 의해 실리콘층(3)의 상면 내에 결함이 발생한다.
도 20을 참조하여, 다음에, 이온 주입법에 의해 실리콘층(3)의 상면 내에 연장부(11)를 형성한다. 도 21을 참조하여, 다음에, CVD법에 의해 실리콘 산화막 및 실리콘 질화막을 그 순서대로 전면적으로 형성한다.
다음에, SOI 기판(4)의 깊이 방향으로 에칭 레이트가 높은 이방성 드라이 에칭법에 의해, 실리콘층(3)의 상면이 노출할 때까지, 이들의 실리콘 산화막 및 실리콘 질화막을 에칭한다. 이에 의해, 실리콘 산화막(8)의 외측면에 실리콘 산화막(40) 및 실리콘 질화막(9)이 형성된다. 도 22를 참조하여, 다음에 이온 주입법에 의해, 실리콘층(3) 내에 소스·드레인 영역(10)을 형성한다.
이와 같이, 본 실시 형태 4에 관한 반도체 장치의 제조 방법에 의하면, 실리콘 산화막(8)을 형성하기 위한 에칭시, 실리콘층(3)의 상면을 함께 에칭함으로써, 실리콘층(3)의 상면 내에 결함을 형성한다. 그 결과, 이 결함이 기생 바이폴라 트랜지스터에 대한 라이프타임 킬러로 작용하기 때문에, 기생 바이폴라 트랜지스터의 게인을 저하할 수 있다. 본 실시 형태 4에 관한 발명은 상기 실시 형태 1∼3에 관한 어느 발명에 대해서도 적용할 수가 있다.
도 23은 본 실시 형태 4에 관한 반도체 장치의 제조 방법의 제1 변형예를 나타내는 단면도이다. 도 21에서는, 실리콘 질화막(9)은 실리콘 산화막(40)을 거쳐 실리콘층(3)의 상면 상에 형성된다. 이에 대해 본 실시 형태 4의 제1 변형예에서는, 실리콘 질화막(9)을 실리콘층(3)의 상면 상에 직접 형성한다. 본 실시 형태 4의 제1 변형예에 관한 발명은 상기 실시 형태 1∼4에 관한 어느 발명에 대해서도 적용할 수 있다.
본 실시 형태 4의 제 변형예에 의하면, 실리콘 질화막(9)의 저면과 실리콘층(3)의 상면의 계면에 발생하는 스트레스에 의해, 실리콘층(3)의 상면 내에 보다 많은 라이프타임 킬러를 발생시킬 수 있다. 그 결과, 기생 바이폴라 트랜지스터의 게인을 더욱 저하할 수 있다. 이에 의해, 특히 SOI 디바이스에서 문제가 되고 있는 기판 플로팅 효과를 억제할 수 있다. 기판 플로팅 효과가 억제됨으로써, 트랜젝트 효과, 킥 효과, 및 핫캐리어 효과가 억제된다고 하는 이점이나, 전류 구동 능력이 향상된다고 하는 이점을 얻는 것이 가능하게 된다.
도 24는 본 실시 형태 4에 관한 반도체 장치의 제조 방법의 제2 변형예를 나타내는 단면도이다. 도 22, 23에서는, 실리콘 질화막(9)을 형성하기 위한 이방성 드라이 에칭은 실리콘층(3)의 상면이 노출한 시점에서 정지된다. 이에 대해 본 실시 형태 4의 제2 변형예에서는, 실리콘 질화막(9)을 형성하기 위한 이방성 드라이 에칭에서의 오버에칭에 의해, 실리콘층(3)의 상면을 함께 에칭한다. 본 실시 형태 4의 제2 변형예에 관한 발명은 상기 실시 형태 1∼4에 관한 발명, 및 상기 실시 형태 4의 제1 변형예에 관한 발명 중 어느 것에 대해서도 적용할 수 있다.
본 실시 형태 4의 제2 변형예에 의하면, 실리콘 질화막(9)을 형성할 때에 실리콘층(3)의 상면을 함께 에칭함으로써, 실리콘층(3)의 상면 내에 보다 많은 라이프타임 킬러를 발생시킬 수 있다. 그 결과, 기생 바이폴라 트랜지스터의 게인을 더욱 저하시킬 수 있다.
도 25는 본 실시 형태 4에 관한 반도체 장치의 제조 방법의 제3 변형예를 나타내는 단면도이다. 본 실시 형태 4의 제3 변형예는 실리콘층(3) 내에 소스·드레인 영역(10)을 형성한 후, 소스·드레인 영역(10)의 상면을 실리사이드화함으로써 금속 실리사이드층(45)를 형성한다. 이 때, 게이트 전극(7)의 상면도 실리사이드화되어, 금속 실리사이드층(46)이 형성된다. 본 실시 형태 4의 제3 변형예에 관한 발명은 상기 실시 형태 1∼4에 관한 발명, 및 상기 실시 형태 4의 제1 및 제2의 변형예 관한 발명 중 어느 것에 대해서도 적용할 수 있다.
본 실시 형태 4의 제3 변형예에 의하면, 소스·드레인 영역(10)의 상면을 실리사이드화함으로써, 실리콘층(3)의 상면 내에 보다 많은 라이프타임 킬러를 발생시킬 수 있다. 그 결과, 기생 바이폴라 트랜지스터의 게인을 더욱 저하시킬 수 있다.
상기 실시 형태 4의 제1∼제3 변형예에서는 기생 바이폴라 트랜지스터의 게인을 저하시키기 위해서, 실리콘층(3)의 상면 내에 많은 라이프타임 킬러를 발생시키는 것을 목적으로 한다. 그러나, 라이프타임 킬러를 증가시키는 것은 한 쪽에서 접합 리크를 증가시킨다고 하는 결점을 갖고 있다. 이 때문에, 기판 플로팅 효과의 억제에 의한 동작의 고속화라고 하는 이점, 및 접합 리크의 증대에 의한 소비 전력의 증대라고 하는 결점의 양쪽을 고려하여, 최적인 구조를 선택할 필요가 있다.
<실시 형태 5>
도 2에 나타낸 상기 실시 형태 1에 관한 반도체 장치에서는, NMOSFET가 갖는 실리콘 산화막(8a)의 폭과, PMOSFET가 갖는 실리콘 산화막(8b)의 폭이 서로 동일하다. 본 실시 형태 5에서는, 목적에 따라 이들의 폭이 다른 반도체 장치에 대해 설명한다.
도 26은 본 발명의 실시 형태 5에 관한 반도체 장치의 구조를 나타내는 단면도이다. 도 2에 나타낸 실리콘 산화막(8b) 대신에, 실리콘 산화막(8a)의 폭 W1 보다 좁은 폭 W3의 실리콘 산화막(8bb)이 형성되어 있다. 그 결과, 쌍을 이루는 소스·드레인 영역(10b) 끼리의 간격 L3은 쌍을 이루는 소스·드레인 영역(10a) 끼리의 간격 L1 보다 좁게 되어 있다. 폭이 좁은 실리콘 산화막(8bb)은 예를 들면 도 8에 나타낸 공정에서 실리콘 산화막(8b)을 웨트 에칭함으로써 얻을 수 있다.
도 27은 본 실시 형태 5에 관한 다른 반도체 장치의 구조를 나타내는 단면도이다. 도 2에 나타낸 실리콘 산화막(8a) 대신에, 실리콘 산화막(8b)의 폭 W1 보다 좁은 폭 W4의 실리콘 산화막(8aa)이 형성되어 있다. 그 결과, 쌍을 이루는 소스·드레인 영역(10a) 끼리의 간격 L1 보다 좁게 되어 있다. 폭이 좁은 실리콘 산화막(8aa)은 예를 들면 도 7에 나타낸 공정에서 실리콘 산화막(8a)을 웨트 에칭함으로써 얻을 수 있다.
기판 플로팅 효과의 문제는 PMOSFET 보다 NMOSFET에서 일어나기 쉽다. 드레인 근방에서의 임팩트 이온화에 의해 발생한 정공에 의해, 기생 바이폴라 트랜지스터가 동작하기 쉽기 때문이다. 따라서, 도 26에 나타낸 반도체 장치와 같이, PMOSFET가 갖는 실리콘 산화막(8bb) 보다 NMOSFET가 갖는 실리콘 산화막(8a)의 폭을 넓힘으로써, NMOSFET에서의 기판 플로팅 효과의 문제를 억제할 수 있으며, 동작의 고속화나 전류 구동 능력의 향상을 도모할 수 있다.
또, 단채널 효과는 NMOSFET 보다 PMOSFET에서 발생하기 쉽다. 따라서, 도 27에 나타낸 반도체 장치와 같이, NMOSFET가 갖는 실리콘 산화막(8aa) 보다, PMOSFET가 갖는 실리콘 산화막(8b)의 폭을 넓힘으로써, PMOSFET에서의 단채널 효과의 발생을 억제할 수 있다. 그 결과, PMOSFET의 롤오프 특성이 개선되고, 오프 전류의 증가가 억제되기 때문에, 소비 전력의 저감을 도모할 수 있다.
<실시 형태 6>
도 17에서는, 오프세트용 절연막으로서의 실리콘 산화막(8)의 폭 W1와, 차단 주파수 ft 및 최대 발진 주파수 fmax의 관계를 나타냈지만, 이들의 차단 주파수 ft 및 최대 발진 주파수 fmax는 아날로그 회로나 고주파 (Radio frequency) 회로의 성능을 나타내는 지표로서 이용된다. 단 이하에서는, 대표적으로 아날로그 회로에 대해 설명한다. 아날로그 회로의 예로서는, PLL (Phase-locked loop) 회로나 센스 앰프 등을 들 수 있다. 이에 대해, 디지털 회로의 성능을 나타내는 지표로서는, 인버터의 지연 시간 tpd가 잘 이용된다. 지연 시간 tpd는 이하의 수학식 3으로 나타낸다.
여기에서, C는 총용량이고, VDD는 전류 전압이고, I는 전류 구동 능력이다.
도 28은 게이트 길이가 Lg=70㎚인 트랜지스터를 대상으로 하여, 오프세트용 절연막의 폭 W1과, 지연 시간 tpd의 관계를 측정한 결과를 나타내는 그래프이다. 오프세트용 절연막의 폭 W1이 좁을수록, 지연 시간 tpd가 작아진다는 것이 분명하다.
수학식 3을 참조하여, 오프세트용 절연막의 폭을 좁게 하면, 게이트 오버랩 용량이 증대하여 총용량 C도 증대하기 때문에, 지연 시간 tpd는 커지게 된다. 그러나, 오프세트용 절연막의 폭을 좁게 하면, 실효 채널 길이가 짧아져 전류 구동 능력 I가 커진다. 그리고, 이 영향은 총용량 C의 증대에 의한 영향 보다 크게 작용한다. 그 결과, 도 28에 나타낸 바와 같이, 오프세트용 절연막의 폭 W1이 좁아질수록, 지연 시간 tpd는 작아지게 되는 것이다.
이상으로부터, 디지털 회로에서는, 오프세트용 절연막의 폭이 좁아질수록, 지연 시간 tpd가 작아지게 되어 회로의 성능은 향상한다. 즉, 아날로그 회로 (또는 고주파 회로)를 구성하는 트랜지스터와, 디지털 회로를 구성하는 트랜지스터에서는, 오프세트용 절연막의 폭의 최적치가 다르다. 그래서, 본 실시 형태 6에서는 동일 기판 상에 아날로그 회로 (또는 고주파 회로)와 디지털 회로가 혼재하여 형성된 반도체 장치에서, 아날로그 회로 (또는 고주파 회로)를 구성하는 트랜지스터의 오프세트용 절연막의 폭과, 디지털 회로를 구성하는 트랜지스터의 오프세트용 절연막의 폭을 서로 다르게 한 반도체 장치에 대해 설명한다. 본 실시 형태 6에 관한 구조는 상기 실시 형태 1∼5의 어느 반도체 장치에 대해서도 적용 가능하다.
도 29는 본 실시 형태 6에 관한 반도체 장치의 구조를 나타내는 단면도이다. SOI 기판(4)은 디지털 회로가 형성된 디지털 회로 형성 영역과, 아날로그 회로가 형성된 아날로그 회로 형성 영역을 갖고 있다. 디지털 회로 형성 영역과 아날로그 회로 형성 영역은 저면의 일부에 완전 분리부(51)가 형성된 소자 분리 절연막(50)에 의해 서로 전기적으로 분리되어 있다.
먼저 디지털 회로 형성 영역에 관해, 소자 분리 절연막(30, 50)에 의해 규정되는 소자 형성 영역에는, 디지털 회로를 구성하는 MOSFET가 형성되어 있다. 이 MOSFET는 실리콘 산화막으로 이루어지는 게이트 산화막(52)을 사이에 두고 실리콘층(3)의 상면 상에 형성된, 폴리실리콘으로 이루어진 게이트 전극(53)과, 게이트 전극(53)의 하측에서 실리콘층(3) 내에 형성된 보디 영역(58)과, 실리콘층(3) 내에 형성되어, 보디 영역(58)을 사이에 두고 쌍을 이루는 소스·드레인 영역(60)을 구비하고 있다. 소스·드레인 영역(60)은 실리콘층(3)의 상면 내에서, 게이트 전극(53)의 하측으로 연장하여 형성된, 쌍을 이루는 연장부(59)를 갖고 있다.
또, 오프세트용 절연막으로서의 실리콘 산화막(54)이 게이트 전극(53)의 측면에 접하여 형성되어 있다. 실리콘 산화막(54)의 외측에는 실리콘 산화막(55)이 형성되어 있고, 실리콘 산화막(55)의 외측에는 실리콘 산화막(56) 및 실리콘 질화막(57)으로 이루어지는 측벽이 형성되어 있다.
다음에 아날로그 회로 형성 영역에 관해, 소자 분리 절연막(30, 50)에 의해 규정되는 소자 형성 영역에는, 아날로그 회로를 구성하는 MOSFET가 형성되어 있다. 이 MOSFET는 실리콘 산화막으로 이루어지는 게이트 산화막(62)을 사이에 두고 실리콘층(3)의 상면 상에 형성된, 폴리실리콘으로 이루어지는 게이트 전극(63)과, 게이트 전극(63)의 하측에서 실리콘층(3) 내에 형성된 보디 영역(68)과, 실리콘층(3) 내에 형성되어, 보디 영역(68)을 사이에 두고 쌍을 이루는 소스·드레인 영역(70)을 구비하고 있다. 소스·드레인 영역(70)은 실리콘층(3)의 상면 내에서, 게이트 전극(63)의 하측으로 연장하여 형성된 쌍을 이루는 연장부(69)를 갖고 있다. 게이트 전극(63)의 게이트 길이는 게이트 전극(53)의 게이트 길이와 동일하다.
또, 제1 오프세트용 절연막으로서의 실리콘 산화막(64)이 게이트 전극(63)의 측면에 접하여 형성되어 있다. 실리콘 산화막(64)의 외측에는 제2 오프세트용 절연막으로서의 실리콘 산화막(65)이 형성되어 있다. 실리콘 산화막(64)의 막 두께는 실리콘 산화막(54)의 막 두께와 동일하고, 실리콘 산화막(65)의 막 두께는 실리콘 산화막(55)의 막두께와 동일하다. 실리콘 산화막(65)의 외측에는, 실리콘 산화막(66) 및 실리콘 질화막(67)으로 이루어지는 측벽이 형성되어 있다.
평면 상에서 본 (즉, 게이트 전극의 상측에서 조감한 경우) 게이트 전극(53)과 연장부(59)가 서로 중첩하는 정도 (치수 K1)는 평면 상에서 본 게이트 전극(63)과 연장부(69)가 서로 중첩하는 정도 (치수 K2) 보다 넓다. 그 결과, 디지털 회로 형성 영역에 형성되어 있는 MOSFET의 실효 채널 길이는 아날로그 회로 형성 영역에 형성되어 있는 MOSFET의 실효 채널 길이 보다 짧게 되어 있다.
도 30∼35는 본 실시 형태 6에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 도 30를 참조하여, 먼저, SOI 기판(4)를 준비한 후, 실리콘층(3) 내에 소자 분리 절연막(30, 50)을 형성한다.
도 31을 참조하여, 다음에, CVD법 또는 열산화법에 의해, 실리콘 산화막을 실리콘층(3)의 상면상 및 소자 분리 절연막(30, 50)의 상면 상에 전면적으로 형성한다. 단, 실리콘 산화막 대신에, 실리콘 산질화막, Al2O3 등의 금속산화막, Ta2O5나 BST 등의 강유전체막을 형성해도 좋다. 다음에, LPCVD법에 의해, 막 두께가 100∼400㎚ 정도인 폴리실리콘막을, 실리콘 산화막의 상면 상에 전면적으로 형성한다. 단, 폴리실리콘막 내에는 P나 B 등의 불순물이 도입되고 있어도 좋다. 또, 폴리실리콘막 대신에 W, Ta, Al 등의 금속막을 형성해도 좋다. 다음에, 사진제판법 및 이방성 드라이 에칭법에 의해 폴리실리콘막 및 실리콘 산화막을 패터닝함으로써, 게이트 전극(53, 63) 및 게이트 산화막(52, 62)이 형성된다.
다음에, 수 ㎚∼수십㎚ 정도의 막 두께의 실리콘 산화막을 전면에 형성한 후, SOI 기판(4)의 두께 방향으로 에칭 레이트가 높은 이방성 드라이 에칭법에 의해 이 실리콘 산화막을 에칭한다. 이에 의해, 게이트 전극(53)의 측면에 접하여 실리콘 산화막(54)이 형성됨과 동시에, 게이트 전극(63)의 측면에 접하여 실리콘 산화막(64)이 형성된다. 실리콘 산화막(54)은 후의 공정에서 연장부(59)를 형성하기 위한 오프세트용 절연막으로 기능한다. 또, 실리콘 산화막(64)은 후의 공정에서 연장부(69)를 형성하기 위한 제1 오프세트용 절연막으로 기능한다.
도 32를 참조하여, 다음에, 사진 제판법에 의해 아날로그 회로 형성 영역에서의 실리콘층(3) 상에 게이트 전극(63) 및 실리콘 산화막(64)을 피복하여 포토레지스트(71)를 형성한다. 다음에, As, P, Sb 등의 불순물 (NMOS를 형성하는 경우)을 이온 주입함으로써, 디지털 회로 형성 영역에서의 실리콘층(3)의 상면 내에, 연장부(59)를 형성한다.
도 33을 참조하여, 다음에 포토레지스트(71)를 제거한 후, 수㎚∼수십㎚ 정도의 막 두께의 실리콘 산화막을 전면에 형성한다. 그 후, SOI 기판(4)의 두께 방향으로 에칭 레이트가 높은 이방성 드라이 에칭법에 의해 이 실리콘 산화막을 에칭한다. 이에 의해, 실리콘 산화막(54)의 외측에 실리콘 산화막(55)이 형성됨과 동시에, 실리콘 산화막(64)의 외측에 실리콘 산화막(65)이 형성된다. 실리콘 산화막(65)는 후의 공정에서 연장부(69)를 형성하기 위한 제2 오프세트용 절연막으로 기능한다.
도 34를 참조하여, 다음에 사진제판법에 의해, 디지털 회로 형성 영역에서의 실리콘층(3) 상에 게이트 전극(53) 및 실리콘 산화막(54, 55)을 피복하여 포토레지스트(72)를 형성한다. 다음에, As, P, Sb 등의 불순물 (NMOS를 형성하는 경우)을 이온 주입함으로써, 아날로그 회로 형성 영역에서의 실리콘층(3)의 상면 내에, 연장부(69)를 형성한다.
도 35를 참조하여, 다음에 포토레지스트(72)를 제거한 후, 실리콘 산화막 및 실리콘 질화막을 이 순서대로 전면에 형성한다. 다음에, 이방성 드라이 에칭법에 의해, 실리콘층(3)의 상면이 노출할 때까지 이들 실리콘 산화막 및 실리콘 질화막을 제거한다. 이에 의해, 실리콘 산화막(55)의 외측에 실리콘 산화막(56) 및 실리콘 질화막(57)으로 이루어지는 측벽이 형성됨과 동시에, 실리콘 산화막(65)의 외측에 실리콘 산화막(66) 및 실리콘 질화막(67)으로 이루어지는 측벽이 형성된다. 이들 측벽은 후의 공정에서 소스·드레인 영역(60, 70)을 형성하기 위한 주입 마스크로서 기능한다.
그 후, 이온 주입법에 의해 As, P, Sb 등의 불순물 (NMOS를 형성하는 경우)를 실리콘층(3) 내에 도입함으로써, 소스·드레인 영역(60, 70)을 형성한다. 이상의 공정에 의해, 도 29에 나타낸 구조가 얻어진다.
이와 같이 본 실시 형태 6에 관한 반도체 장치의 제조 방법에 의하면, 디지털 회로 형성 영역에서는, 실리콘 산화막(54)을 오프세트용 절연막으로 이용하여, 연장부(59)를 형성하기 위한 이온 주입이 행해진다. 한편, 아날로그 회로 형성 영역에서는, 실리콘 산화막(64, 65)를 오프세트용 절연막으로 이용하여, 연장부(69)를 형성하기 위한 이온 주입이 행해진다. 그 결과, 본 실시 형태 6에 관한 반도체 장치에 의하면, 평면 상에서 본 게이트 전극(53)과 연장부(59)가 서로 중첩하는 정도 (치수 K1)는 평면 상에서 본 게이트 전극(63)과 연장부(69)가 서로 중첩하는 정도 (치수 K2) 보다 넓다. 따라서, 아날로그 회로 (또는 고주파 회로)를 구성하는 트랜지스터에 관해, 오프세트용 절연막의 폭의 최적치를 확보한 채, 디지털 회로를 구성하는 트랜지스터에 관하여, 실효 채널 길이를 짧게 할 수 있으며, 지연 시간 tpd의 단축화에 의한 성능의 향상을 도모할 수 있다.
또, 디지털 회로를 구성하는 트랜지스터에 관해, 실효 채널 길이가 짧아지면 단채널 효과가 발생하기 쉬워지지만, 디지털 회로에서는 아날로그 회로보다 단채널 효과에 의한 영향은 문제가 되지 않는다.
또, 이상의 설명에서는, NMOS 트랜지스터를 형성하는 경우를 예로 들어 본 실시 형태 6에 관한 발명에 대해 설명했지만, 본 실시 형태 6에 관한 발명은 PMOS 트랜지스터나 CMOS 트랜지스터를 형성하는 경우에도 적용 가능하다. 후술의 실시 형태 7에 대해서도 동일하다.
<실시 형태 7>
상기 수학식 2로부터 게이트 저항 Rg를 내림으로써 최대 발진 주파수 fmax를 증대할 수 있는 것이 분명하다. 본 실시 형태 7에서는, 게이트 저항을 저감할 수 있는 게이트 구조에 대해 설명한다. 본 실시 형태 7에 관한 게이트 구조는 상기 실시 형태 1∼6의 어느 반도체 장치에 대해서도 적용 가능하다.
도 36은 본 발명의 실시 형태 7에 관한 반도체 장치의 구조를 모식적으로 나타내는 상면도이다. 게이트 전극(75)을 사이에 두고, 한 쌍의 소스·드레인 영역(76)이 형성되어 있다. 또, 소스·드레인 영역(76)에 접촉하는 복수의 컨택트 플러그(77)이 형성되어 있다.
도 37은 도 36에 나타낸 선분 A1-A1을 따른 위치에 관한 단면 구조를 나타내는 단면도이고, 도 38은 도 36에 나타낸 선분 A2-A2를 따른 위치에 관한 단면 구조를 나타내는 단면도이다. 도 37을 참조하여, 실리콘층(3)의 상면 상에는 실리콘 산화막으로 이루어지는 게이트 산화막(78)을 거쳐 폴리실리콘막(79)이 형성되어 있다. 또, 폴리실리콘막(79) 상에는 금속 실리사이드층(80)이 형성되어 있고, 폴리실리콘막(79)과 금속 실리사이드층(80)에 의해 게이트전극(75)이 구성되어 있다. 게이트 전극(75)의 측면에는 실리콘 산화막(81) 및 실리콘 질화막(82)으로 이루어지는 측벽(83)이 형성되어 있다. 게이트 전극(75)과는 반대측의 측벽(83)의 측면에는, 실리콘 산화막(84) 및 실리콘 질화막(85)으로 이루어지는 측벽(86)이 형성되어 있다.
게이트 전극(75)의 하측에서의 실리콘층(3) 내에는 보디 영역(88)이 형성되어 있다. 또, 실리콘층(3) 내에는 보디 영역(88)을 사이에 두고 쌍을 이루는 소스·드레인 영역(76)이 형성되어 있다. 소스·드레인 영역(76)은 실리콘층(3)의 상면 내에서, 게이트 전극(75)의 하측으로 연장하여 형성된 쌍을 이루는 연장부(87)를 갖고 있다. 측벽(83, 86)이 형성되어 있지 않은 부분의 소스·드레인 영역(76)의 상면 상에는 금속 측벽(89)이 형성되어 있다.
또, 실리콘 산화막으로 이루어지는 층간 절연막(90)이 MOSFET를 피복하여 실리콘층(3) 상에 형성되어 있다. 층간 절연막(9) 내에는 층간 절연막(90)의 상면으로부터 금속 실리사이드층(89)의 상면에 도달하여, 금속으로 이루어지는 컨택트 플러그(77)이 형성되어 있다. 층간 절연막(90)의 상면 상에는, 알루미늄이나 동 등의 금속으로 이루어지는 금속 배선(91)이 컨택트 플러그(77)에 접촉하여 형성되어 있다. 또, 층간 절연막(90) 내에는 층간 절연막(90)의 상면으로부터 금속 실리사이드층(80) 및 측벽(83)의 상면에 도달하여, 금속으로 이루어지는 게이트 배선(92)이 형성되어 있다. 게이트 길이 방향에 관한 게이트 배선(92)의 치수는 게이트 전극(75)의 게이트 길이 보다 크다.
도 38을 참조하여, 게이트 배선(92)은 게이트 전극(75)의 상면에 접촉한 채, 게이트 전극(75)이 연장하는 방향으로 연장하여 형성되어 있다.
도 39∼도 43은 본 실시 형태 7에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 도 39를 참조하여, 먼저 SOI 기판(4)를 준비한 후, 실리콘층(3) 내에 소자 분리 절연막(30)을 형성한다. 다음에, 상기 각 실시 형태에서 설명한 방법에 의해, 게이트 산화막(78) 및 폴리실리콘막(79)을 실리콘층(3)의 상면 상에 형성한다. 다음에, 이온 주입법에 의해, As, P, Sb 등의 불순물 (NMOS를 형성하는 경우)을 실리콘층(3)의 상면 내에 도입함으로써, 연장부(87)를 형성한다. 이 때, 상기 실시 형태 1∼6에 관한 발명의 개념을 적용하여, 이온 주입을 행하기 전에, 오프세트용 절연막을 폴리실리콘막(79)의 측면에 형성하여 둠으로써, 실효 채널 길이를 넓혀도 좋다.
도 40을 참조하여, 다음에, CVD법에 의해 실리콘 산화막 및 실리콘 질화막을 그 순서대로 전면에 형성한다. 다음에, SOI 기판(4)의 깊이 방향으로 에칭 레이트가 높은 이방성 드라이 에칭법에 의해, 실리콘층(3)의 상면이 노출할 때까지 이들의 막을 에칭한다. 이에 의해, 폴리실리콘막(79)의 측면에 실리콘 산화막(81) 및 실리콘 질화막(82)이 남아, 측벽(83)이 형성된다. 다음에, 이온 주입법에 의해 As, P, Sb 등의 불순물 (NMOS를 형성하는 경우)을 실리콘층(3) 내에 도입함으로써, 소스·드레인 영역(76)을 형성한다. 측벽(83)은 소스·드레인 영역(76)을 형성하기 위한 이온 주입 공정에서, 주입 마스크로서 기능한다.
도 41을 참조하여, 다음에 CVD법에 의해, 실리콘 산화막 및 실리콘 질화막을 이 순서대로 전면에 형성한다. 다음에, SOI 기판(4)의 깊이 방향으로 에칭 레이트가 높은 이방성 드라이 에칭법에 의해 실리콘층(3)의 상면이 노출할 때까지 이들의 막을 에칭한다. 이에 의해, 측벽(83)의 측면에 실리콘 산화막(84) 및 실리콘 질화막(85)이 남아, 측벽(86)이 형성된다. 이 때, 실리콘 질화막의 막 두께나 에칭 조건 등을 조정함으로써, 게이트 길이 방향에 관한 측벽(86)의 치수를 게이트 길이 방향에 관한 측벽(83)의 치수와 다르게 할 수도 있다.
도 42를 참조하여, 다음에 코발트 등의 금속막을 전면에 형성한 후에 열처리를 행한다. 이에 의해, 서로 접촉하고 있는 부분의 실리콘과 금속이 반응하여, 금속 실리사이드층(80, 89)이 형성된다. 금속 실리사이드(80)는 폴리실리콘막(79) 상에 형성되고, 이에 의해 게이트 전극(75)이 형성된다. 또, 금속 실리사이드층(89)는 소스·드레인 영역(76) 상에 형성된다. 그 후, 미반응의 금속막을 제거한다.
도 43을 참조하여, 다음에 CVD법에 의해 전면에 실리콘 산화막을 퇴적함으로써, 층간 절연막(90)을 형성한다. 다음에 사진제판법에 의해, 층간 절연막(90)의 상면 상에 소정의 개구 패턴을 갖는 포토레지스트(도시하지 않음)를 형성한다. 다음에, 그 포토레지스트를 에칭 마스크로 이용하여, SOI 기판(4)의 두께 방향으로 에칭 레이트가 높은 이방성 드라이 에칭법에 의해, 층간 절연막(90)을 제거한다. 이 때, 실리콘 산화막은 에칭되기 쉽고, 실리콘 질화막은 에칭되기 어려운 조건에서 에칭을 행함으로써, 측벽(83)의 상면이 에칭되는 것을 방지할 수 있다. 이에 의해, 금속 실리사이드층(89) 상에 컨택트홀(93)이 형성됨과 동시에, 게이트 전극(75) 상에 배선홈(94)이 형성된다.
이 때, 게이트 길이 방향에 관한 컨택트홀(93)의 치수 M1가 게이트 길이 방향에 관한 배선홈(94)의 치수 M2 보다 커지도록, 포토레지스트의 개구 패턴을 성형하는 것이 바람직하다.
그 이유는 이하와 같다. 즉, 배선홈(94)은 게이트 전극(75)을 따라 연장되어 있기 때문에, 각 컨택트홀(93)의 개구면적은 배선홈(94)의 개구 면적 보다 작다. 그 때문에, 배선홈(94)의 에칭에 비해 컨택트홀(93)의 에칭은 진행하기 어렵다. 따라서, 치수 M2 보다 치수 M1을 크게 함으로써, 에칭 속도의 차를 저감할 수 있다.
다음에, 컨택트홀(93) 내 및 배선홈(94) 내를 충전할 수 있는 막 두께로 전면에 금속막(Al, W, Cu 등)을 형성하고, 층간 절연막(90)의 상면이 노출할 때까지 금속막을 에칭한다. 여기에서, 금속막의 밀착성을 향상하기 위해, 금속막을 성막하기 전에 배리어 메탈층을 형성해도 좋다. 배리어 메탈층의 재질은 티탄 (Ti), 티탄 나이트라이드 (TiN), Ti와 TiN의 복합막 등이다. 그 후, 금속 배선(91)을 형성함으로써, 도 37에 나타낸 구조가 얻어진다.
이와 같이 본 실시 형태 7에 관한 반도체 장치에 의하면, 게이트 전극(75)의 상면에 접촉한 채 게이트 전극(75)이 연장하는 방향으로 연장하고, 게다가 게이트길이 방향에 관한 치수가 게이트 전극(75)의 게이트 길이 보다 큰 게이트 배선(92)이 층간 절연막(90) 내에 형성되어 있다. 따라서, 상기 수학식 2에서의 게이트 저항 Rg가 저감되어, 최대 발진 주파수 fmax를 증대할 수 있다.
또, 본 실시 형태 7에 관한 반도체 장치의 제조 방법에 의하면, 측벽(83)의 외측에 측벽(86)이 형성되어 있다. 따라서, 포토마스크의 얼라인먼트 벗어남 등에 의해 배선홈(94)의 형성 개소가 벗어난 경우에서도, 게이트 배선(92)과 금속 실리사이드층(89)이 서로 접촉하는 것을 회피할 수 있다. 즉, 측벽(86)을 형성함으로써, 얼라인먼트 벗어남의 마진을 향상할 수 있다. 게이트 길이 방향에 관한 측벽(86)의 치수가 크면 이 효과도 커진다.
단, 게이트 길이 방향에 관한 측벽(86)의 치수가 너무 커지면, 게이트 길이 방향에 관한 금속 실리사이드층(89)의 치수가 작아지게 되어, 소스·드레인의 직렬 저항이 증대하여 버린다. 따라서, 얼라인먼트 벗어남의 마진을 향상시킬 수 있다고 하는 이점과, 소스·드레인의 직렬 저항이 증대한다고 하는 단점을 비교 고려하여, 게이트 길이 방향에 관한 측벽(86)의 치수를 최적화할 필요가 있다.
또, 측벽(83)과 측벽(86)을 개별로 형성하는 것이 아니라, 단순히 측벽(83)의 폭을 넓히는 것에 의해서도, 얼라인먼트 벗어남의 마진을 향상시킬 수 있다고 하는 효과는 얻어진다. 그러나 이 경우는 쌍을 이루는 소스·드레인 영역(76) 끼리의 간격이 넓어져, 연장부(87)의 길이가 길어지기 때문에, 그 부분에서의 직렬 저항이 증대하여 전류 구동 능력이 저하한다. 이에 비해 본 실시 형태 7에 관한 반도체 장치의 제조 방법과 같이, 측벽(83)을 형성한 후에 소스·드레인 영역(76)을 형성하고, 그 후에 측벽(86)을 형성하면, 연장부(87)의 길이를 짧게 할 수 있어, 전류 구동 능력의 저하를 방지할 수 있다.
본 발명에 의하면, 제2 절연막의 폭이 비교적 넓기 때문에, 제2 절연막을 주입 마스크에 이용한 이온 주입에 의해 형성되는, 쌍을 이루는 연장부 끼리의 간격도 비교적 넓어진다.
그 결과, 기생 바이폴라 트랜지스터의 베이스폭이 넓어지기 때문에, 기생 바이폴라 트랜지스터의 게인이 작아지게 되어, MOSFE의 오동작이나 동작 특성의 변동을 억제할 수 있다. 또, 게이트 전극과 연장부의 평면 상에서 본 중첩 정도가 작아지기 때문에, 게이트 오버랩 용량이 억제되어, 동작의 고속화 및 소비 전력의 저감을 도모할 수도 있다.
또, 본 발명에 의하면, 게이트 전극을 안정되게 형성할 수 있음과 동시에, 최대 발진 주파수의 저하를 억제할 수 있다.
또, 본 발명에 의하면, 기생 바이폴라 트랜지스터에 대한 라이프타임 킬러가 반도체층의 주면 내에 형성되어 있기 때문에, 기생 바이폴라 트랜지스터의 게인을 저하할 수 있다.
또, 본 발명에 의하면, 제2 절연막을 형성하기 위한 에칭 공정에서, 반도체층의 주면을 함께 에칭함으로써, 반도체층의 주면 내에 라이프타임 킬러를 형성할 수 있다.
또, 본 발명에 의하면, 제3 절연막을 형성하기 위한 에칭 공정에서 반도체층의 주면을 함께 에칭함으로써, 반도체층의 주면 내에 라이프타임 킬러를 형성할 수 있다.
또, 본 발명에 의하면, 소스·드레인 영역 상에 금속-반도체 화합물을 형성함으로써, 반도체층의 주면 내에 라이프타임 킬러를 형성할 수 있다.
또, 본 발명에 의하면, 실리콘 질화막과 반도체층의 계면에 발생하는 스트레스에 의해, 반도체층의 주면 내에 라이프타임 킬러를 형성할 수 있다.
또, 본 발명에 의하면, NMOSFET에서의 기판 플로팅 효과의 문제를 억제할 수 있어, 동작의 고속화나 전류 구동 능력의 향상을 도모할 수 있다.
또, 본 발명에 의하면, PMOSFET에서의 단채널 효과의 발생을 억제할 수 있다. 그 결과, PMOSFET의 롤오프 특성이 개선되어, 오프 전류의 증가가 억제되기 때문에, 소비 전력의 저감을 도모할 수 있다.
또, 본 발명에 의하면, 디지털 회로를 구성하는 제1 반도체 소자에 관하여, 실효 채널 길이를 짧게 할 수 있어, 지연 시간의 단축화에 의한 성능의 향상을 도모할 수 있다.
또, 본 발명에 의하면, 오프세트용 절연막으로서의 제1 절연막을 형성한 후에, 이온 주입을 행하여 제2 연장부를 형성함으로써, 아날로그 회로 또는 고주파 회로를 구성하는 제2 반도체 소자에 관하여, 게이트 오버랩 용량을 억제할 수 있다.
또, 본 발명에 의하면, 오프세트용 절연막으로서의 제2 절연막을 형성한 후에, 이온 주입을 행하여 제1 연장부를 형성함으로써, 디지털 회로를 구성하는 제1 반도체 소자에 관하여, 게이트 오버랩 용량을 억제할 수 있다.
또, 본 발명에 의하면, 게이트 저항이 저감되어, 반도체 소자의 최대 발진 주파수를 증대할 수 있다.
또, 본 발명에 의하면, 제2 측벽을 형성함으로써, 반도체 장치의 제조 공정에서 얼라인먼트 벗어남의 마진을 향상할 수 있다.
또, 본 발명에 의하면, 반도체 장치의 제조 공정에서 얼라인먼트 벗어남의 마진을 더욱 향상할 수 있다.
또, 본 발명에 의하면, 반도체 장치의 제조 공정에서 컨택트 플러그용의 컨택트홀과, 게이트 배선용 배선홈을 동일한 에칭 공정으로 형성할 때에, 에칭 속도의 차를 저감할 수 있다.
또, 본 발명에 의하면, 제2 절연막의 폭이 비교적 넓기 때문에, 공정 (e)에서 형성되는 쌍을 이루는 연장부 끼리의 간격도 비교적 넓어진다. 그 결과, 기생 바이폴라 트랜지스터의 베이스폭이 넓어지기 때문에, 기생 바이폴라 트랜지스터의 게인이 작아지게 되고, MOSFET의 오동작이나 동작 특성의 변동을 억제할 수 있다. 또, 게이트 전극과 연장부의 평면 상에서 본 중첩 정도가 작어지기 때문에, 게이트 오버랩 용량이 억제되어, 동작의 고속화 및 소비 전력의 저감을 도모할 수도 있다.
또, 본 발명에 의하면, 게이트 전극을 안정되게 형성할 수 있음과 동시에, 최대 발진 주파수의 저하를 억제할 수 있다.
또, 본 발명에 의하면, 기생 바이폴라 트랜지스터에 대한 라이프타임 킬러가 반도체층의 주면 내에 형성되어 있기 때문에, 기생 바이폴라 트랜지스터의 게인을 저하할 수 있다.
또, 본 발명에 의하면, 제3 절연막이 형성되는 부분의 반도체층의 주면을 에칭함으로써, 반도체층의 주면 내에 라이프타임 킬러를 형성할 수 있다.
또, 본 발명에 의하면, 제3 절연막의 외측면 보다 외측에 위치하는 부분의 반도체층의 주면을 에칭함으로써, 반도체층의 주면 내에 라이프타임 킬러를 형성할 수 있다.
또, 본 발명에 의하면, 소스·드레인 영역 상에 금속-반도체 화합물층을 형성함으로써, 반도체층의 주면 내에 라이프타임 킬러를 형성할 수 있다.
또, 본 발명에 의하면, 실리콘 질화물과 반도체층의 계면에 발생하는 스트레스에 의해, 반도체층의 주면 내에 라이프타임 킬러를 형성할 수 있다.
또, 본 발명에 의하면, NMOSFET에서의 기판 플로팅 효과의 문제를 억제할 수 있어, 동작의 고속화나 전류 구동 능력의 향상을 도모할 수 있다.
또, 본 발명에 의하면, PMOSFET에서의 단채널 효과의 발생을 억제할 수 있다. 그 결과, PMOSFET의 롤오프 특성이 개선되어, 오프 전류의 증가가 억제되기 때문에, 소비 전력의 저감을 도모할 수 있다.
또, 본 발명에 의하면, 디지털 회로를 구성하는 반도체 소자의 실효 채널 길이를 짧게 할 수 있어, 지연 시간의 단축화에 의한 성능의 향상을 도모할 수 있다. 또, 공정 (c)에서 오프세트용 절연막으로서의 제1 절연막을 형성한 후, 공정 (f)에서 제2 연장부를 형성함으로써, 아날로그 회로 또는 고주파 회로를 구성하는 반도체 소자에 관해 게이트 오버랩 용량을 억제할 수 있다.
또, 본 발명에 의하면, 공정 (g)에서 오프세트용 절연막으로서의 제2 절연막을 형성한 후에, 공정 (e)에서 제1 연장부를 형성함으로써, 디지털 회로를 구성하는 반도체 소자에 관해, 게이트 오버랩 용량을 억제할 수 있다.
또, 본 발명에 의하면, 게이트 저항이 저감되기 때문에, 최대 발진 주파수가 향상된 반도체 장치를 얻을 수 있다.
또, 본 발명에 의하면, 제2 측벽을 형성함으로써, 게이트 배선용 배선홈을 형성하는 공정에서, 얼라인먼트 벗어남의 마진을 향상할 수 있다.
또, 본 발명에 의하면, 얼라인먼트 벗어남의 마진을 더욱 향상할 수 있다.
또, 본 발명에 의하면, 컨택트 플러그용의 컨택트홀과, 게이트 배선용 배선홈을 동일 에칭 공정에서 형성할 때, 에칭 속도의 차를 저감할 수 있다.
도 1은 본 발명의 실시 형태 1에 관한 반도체 장치의 구조를 나타내는 단면도.
도 2는 본 발명의 실시 형태 1에 관한 NMOSFET 및 PMOSFET가 동일 SOI 기판 상에 형성된 형태를 나타내는 단면도.
도 3은 본 발명의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 4는 본 발명의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 5는 본 발명의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 6은 본 발명의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 7은 본 발명의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 8은 본 발명의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 9는 본 발명의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 10은 본 발명의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 11은 본 발명의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 12는 본 발명의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 13은 본 발명의 실시 형태 2에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 14는 본 발명의 실시 형태 2에 관한 반도체 장치의 제1 변형예를 나타내는 단면도.
도 15는 본 발명의 실시 형태 2에 관한 반도체 장치의 제2 변형예를 나타내는 단면도.
도 16은 본 발명의 실시 형태 3에 관하여, 트랜지스터의 등가 회로를 간략화하여 나타내는 회로도.
도 17은 게이트 길이가 70㎚인 트랜지스터를 대상으로 하여, 실리콘 산화막의 폭과, 차단 주파수 및 최대 발진 주파수의 관계를 측정한 결과를 나타내는 그래프.
도 18은 본 발명의 실시 형태 4에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 19는 본 발명의 실시 형태 4에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 20은 본 발명의 실시 형태 4에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 21은 본 발명의 실시 형태 4에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 22는 본 발명의 실시 형태 4에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 23은 본 발명의 실시 형태 4에 관한 반도체 장치의 제조 방법의 제1 변형예를 나타내는 단면도.
도 24는 본 발명의 실시 형태 4에 관한 반도체 장치의 제조 방법의 제2 변형예를 나타내는 단면도.
도 25는 본 발명의 실시 형태 4에 관한 반도체 장치의 제조 방법의 제3 변형예를 나타내는 단면도.
도 26은 본 발명의 실시 형태 5에 관한 반도체 장치의 구조를 나타내는 단면도.
도 27은 본 발명의 실시 형태 5에 관한 반도체 장치의 구조를 나타내는 단면도.
도 28은 게이트 길이가 70㎚인 트랜지스터를 대상으로 하여, 오프세트용 절연막의 폭과 지연 시간의 관계를 측정한 결과를 나타내는 그래프.
도 29는 본 발명의 실시 형태 6에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 30은 본 발명의 실시 형태 6에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 31은 본 발명의 실시 형태 6에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 32는 본 발명의 실시 형태 6에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 33은 본 발명의 실시 형태 6에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 34는 본 발명의 실시 형태 6에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 35는 본 발명의 실시 형태 6에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 36은 본 발명의 실시 형태 7에 관한 반도체 장치의 구조를 모식적으로 나타내는 단면도.
도 37은 도 36에 나타낸 선분 A1-A1을 따른 위치에 관한 단면 구조를 나타내는 단면도.
도 38은 도 36에 나타낸 선분 A2-A2를 따른 위치에 관한 단면 구조를 나타내는 단면도.
도 39는 본 발명의 실시 형태 7에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 40은 본 발명의 실시 형태 7에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 41은 본 발명의 실시 형태 7에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 42는 본 발명의 실시 형태 7에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 43은 본 발명의 실시 형태 7에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 44는 종래의 반도체 장치의 구조를 나타내는 단면도.
도 45는 종래의 다른 반도체 장치의 구조를 나타내는 단면도.
도 46은 도 45에 나타낸 반도체 장치의 상면 구조를 모식적으로 나타내는 상면도.
<도면의 주요 부분에 대한 간단한 설명>
1 : 실리콘 기판
2 : BOX층
3 : 실리콘층
4 : SOI 기판
6, 8, 54, 55, 64, 65 : 실리콘 산화막
7, 53, 63, 75 : 게이트 전극
9 : 실리콘 질화막
10 : 소스·드레인 영역
11, 59, 69 : 연장부
12 : 보디 영역
30 : 소자 분리 절연막
72 : 포토 레지스트
77 : 컨택트 플러그
78 : 게이트 산화막
79 : 폴리 실리콘막
83, 86 : 측벽
87 : 연장부
88 : 보디 영역
89 : 금속 실리사이드층
90 : 층간 절연막
91 : 금속 배선
92 : 게이트 배선

Claims (3)

  1. 반도체 기판, 절연층, 및 반도체층이 이 순서대로 적층된 구조를 갖는 SOI 기판과,
    상기 반도체층의 주면 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 게이트 전극과,
    상기 게이트 전극의 측면에 접하는 내측면과, 상기 게이트 전극의 상기 측면에 접하지 않는 외측면을 각각 가지고, 상기 게이트 전극을 사이에 두고 쌍을 이루는 제2 절연막과,
    상기 제1 절연막을 거쳐 상기 반도체층의 상기 주면 상에 형성되며, 상기 제2 절연막의 상기 외측면에 접하는 내측면과, 상기 제2 절연막의 상기 외측면에 접하지 않는 외측면을 각각 가지고, 상기 게이트 전극 및 상기 제2 절연막을 사이에 두고 쌍을 이루는 제3 절연막과,
    상기 게이트 전극의 하측에서 상기 반도체층 내에 형성된 보디 영역과,
    상기 반도체층 내에 형성되며, 상기 보디 영역을 사이에 두고 쌍을 이루는 소스·드레인 영역
    을 구비하고,
    상기 소스·드레인 영역은 상기 반도체층의 상기 주면 내에서 상기 제2 절연막의 상기 외측면의 하측으로부터 상기 보디 영역을 향해 연장하여 형성된 연장부를 각각 구비하고,
    게이트 길이 방향에 관한 상기 제2 절연막의 폭은 상기 제3 절연막의 하지가 되어 있는 부분의 상기 제1 절연막의 막 두께 보다 큰 것을 특징으로 하는 반도체 장치.
  2. 디지털 회로가 형성된 제1 영역과, 아날로그 회로 또는 RF (Radio Frequency) 회로가 형성된 제2 영역을 갖는 기판과,
    상기 제1 영역에 형성되며, 상기 디지털 회로를 구성하는 제1 반도체 소자와,
    상기 제2 영역에 형성되며, 상기 아날로그 회로 또는 RF 회로를 구성하는 제2 반도체 소자
    를 구비하고,
    상기 제1 반도체 소자는,
    제1 게이트 절연막을 사이에 두고 상기 기판의 주면 상에 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극의 하측에서 상기 기판 내에 형성된 제1 보디 영역과,
    상기 기판 내에 형성되며, 상기 제1 보디 영역을 사이에 두고 쌍을 이루는 제1 소스·드레인 영역
    을 구비하고,
    상기 제2 반도체 소자는,
    제2 게이트 절연막을 사이에 두고 상기 기판의 주면 상에 형성된 제2 게이트 전극과,
    상기 제2 게이트 전극의 하측에서 상기 기판 내에 형성된 제2 보디 영역과,
    상기 기판 내에 형성되며, 상기 제2 보디 영역을 사이에 두고 쌍을 이루는 제2 소스·드레인 영역
    을 구비하고,
    상기 제1 소스·드레인 영역은 상기 기판의 상기 주면 내에서 상기 제1 게이트 전극의 하측으로 연장하여 형성된, 쌍을 이루는 제1 연장부를 갖고,
    상기 제2 소스·드레인 영역은 상기 기판의 상기 주면 내에서 상기 제2 게이트 전극의 하측으로 연장하여 형성된, 쌍을 이루는 제2 연장부를 갖고,
    평면 상에서 본 상기 제1 게이트 전극과 상기 제1 연장부를 서로 중첩하는 정도는 평면 상에서 본 상기 제2 게이트 전극과 상기 제2 연장부를 서로 중첩하는 정도보다 넓은 것을 특징으로 하는 반도체 장치.
  3. 기판과,
    (a) 게이트 절연막을 사이에 두고 상기 기판의 주면 상에 형성되며, 소정 방향을 따라 연장하는 게이트 전극, (b) 상기 게이트 전극의 측면에 형성된 제1 측벽, (c) 상기 게이트 전극의 하측에서 상기 기판 내에 형성된 보디 영역, (d) 상기 기판 내에 형성되며 상기 보디 영역을 사이에 두고 쌍을 이루는 소스·드레인 영역, 및 (e) 상기 제1 측벽을 사이에 두고 상기 게이트 전극의 상기 측면에 형성되는 제2 측벽을 갖는 반도체 소자와,
    상기 반도체 소자를 피복하여 상기 기판 상에 형성된 층간 절연막과,
    상기 게이트 전극의 상면에 접촉하면서 상기 소정 방향으로 연장하여 상기 층간 절연막 내에 형성되며, 상기 게이트 전극의 게이트 길이 방향에 관한 치수가 상기 게이트 전극의 상기 게이트 길이 보다 큰 게이트 배선
    을 구비하는 반도체 장치.
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