FR2831713A1 - Dispositif a semi-conducteur et procede de fabrication - Google Patents

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Abstract

Dispositif à semiconducteur, caractérisé en ce qu'il comprend : un substrat (4); un élément à semiconducteur incluant (a) une électrode de grille (79) formée sur une surface principale du substrat (4), avec une pellicule d'isolation de grille (78) interposée entre elles, et s'étendant dans une direction prédéterminée, (b) une première paroi latérale (83) formée sur chaque surface latérale de l'électrode de grille (79), (c) une région de corps (88) formée dans le substrat (4) sous l'électrode de grille (79), et (d) une paire de régions de source/drain (76) formées dans le substrat (4), avec la région de corps (48) disposée entre la paire de régions de source/ drain (76); une pellicule d'isolation inter-couche (90) formée sur le substrat (4) pour recouvrir l'élément à semiconducteur; et une ligne d'interconnexion de grille (92) en contact avec la surface supérieure de l'électrode de grille (79) et s'étendant dans la direction prédéterminée, cette ligne d'interconnexion de grille (92) étant formée dans la pellicule d'isolation Inter-couche (90); et en ce qu'une dimension de la ligne d'interconnexion de grille (92) dans une direction de la longueur de grille de l'électrode de grille (79) est supérieure à la longueur de grille de l'électrode de grille (79).

Description

<Desc/Clms Page number 1>
DISPOSITIF A SEMICONDUCTEUR ET PROCEDE DE FABRICATION
La présente invention concerne un dispositif à semiconducteur et un procédé de fabrication de celui-ci. L'invention concerne plus particulièrement un transistor à effet de champ du type Métal-OxydeSemiconducteur (MOS) employant un substrat du type Silicium sur Isolant (ou SOI pour "Silicon-On-Insulator"), et un procédé de fabrication de celui-ci.
On a envisagé un dispositif à semiconducteur (dispositif SOI) employant un substrat SOI, à titre de dispositif à faible consommation d'énergie et à vitesse de fonctionnement élevée. Le substrat SOI a une structure multicouche incluant un substrat semiconducteur, une couche d'isolation et une couche de semiconducteur qui sont superposées dans l'ordre indiqué. Un dispositif SOI (dispositif SOI à couches minces) ayant une couche de semiconducteur amincie jusqu'à quelques micromètres a fait l'objet récemment d'une attention particulière, et on a prévu de l'appliquer à des circuits intégrés complexes (ou LSI) pour des équipements portables.
La figure 44 est une coupe montrant une structure d'un dispositif à semiconducteur de l'art antérieur. Un substrat SOI 104 a une structure multicouche dans laquelle un substrat en silicium 101, une couche d'oxyde enterré (ou BOX pour "Buried OXide") 102 et une couche de silicium 103 sont superposées dans l'ordre indiqué. Une pellicule d'isolation de séparation 105 consistant en oxyde de silicium est partiellement formée dans la couche de silicium 103. La pellicule d'isolation de séparation 105 s'étend à partir de la surface supérieure de la couche de silicium 103 jusqu'à la surface supérieure de la couche BOX 102. La pellicule d'isolation de séparation ayant une telle configuration est appelée une "pellicule d'isolation de séparation complète".
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Un transistor à effet de champ MOS est formé dans une région de dispositif définie par la pellicule d'isolation de séparation 105, d'une manière qu'on décrira ci-dessous de façon spécifique. Une pellicule d'oxyde de silicium 106 est formée partiellement sur la surface supérieure de la couche de silicium 103. Une électrode de grille 107 consistant en silicium polycristallin est formée partiellement sur la pellicule d'oxyde de silicium 106. Une partie de la pellicule d'oxyde de silicium 106 qui s'étend au-dessous de l'électrode de grille 107 remplit la fonction d'une pellicule d'isolation de grille. Une pellicule de nitrure de silicium 109 est formée sur chaque surface latérale de l'électrode de grille 107, avec une pellicule d'oxyde de silicium 108 interposée entre elles. Les pellicules d'oxyde de silicium 108 sont formées non seulement entre les surfaces latérales de l'électrode de grille 107 et les surfaces latérales des pellicules de nitrure de silicium 109, mais également entre la surface supérieure de la pellicule d'oxyde de silicium 106 et la surface inférieure des pellicules de nitrure de silicium 109.
Une paire de régions de source/drain 110 sont formées dans la couche de silicium 103. Une région entre la paire de régions de source/ drain 110 est définie comme une région de corps 112. Chacune des régions de source/drain 110 a un prolongement 111 s'étendant jusqu'au dessous de l'électrode de grille 107 dans la surface supérieure de la couche de silicium 103.
La figure 45 est une coupe montrant une structure d'un autre dispositif à semiconducteur de l'art antérieur. Le dispositif à semiconducteur représenté sur la figure 45 a une pellicule d'isolation de séparation 130 consistant en oxyde de silicium, à la place de la pellicule d'isolation de séparation complète 105 représentée sur la figure 44. La surface inférieure de la pellicule d'isolation de séparation 130 n'atteint pas la surface supérieure de la couche BOX 102. La pellicule d'isolation de séparation ayant une telle configuration est appelée une "pellicule d'isolation de séparation partielle". La structure restante du dispositif à semiconducteur représenté sur la figure 45 est similaire à la structure correspondante du dispositif à semiconducteur représenté sur la figure 44.
La figure 46 est une vue en plan schématique, de dessus, d'une structure de surface supérieure du dispositif à semiconducteur représenté
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sur la figure 45. L'utilisation de la pellicule d'isolation de séparation partielle 130 permet à la région de corps 112 d'être reliée à un potentiel fixe par l'intermédiaire d'une partie de la couche de silicium 103 qui s'étend entre la surface inférieure de la pellicule d'isolation de séparation 130 et la surface supérieure de la couche BOX 102, à partir d'une région de contact de corps 150. Ceci atténue ce qu'on appelle un effet de corps flottant, tel que l'apparition d'un effet de non-linéarité et des variations de temps de retard sous la dépendance d'une fréquence de fonctionnement.
En se référant à nouveau aux figures 44 et 45, on note que la largeur W101 de la pellicule d'oxyde de silicium 108 dans une direction de la longueur de grille (ou dans la direction latérale dans la représentation faite dans les dessins) est inférieure à l'épaisseur totale T101 de la pellicule d'oxyde de silicium 106 et de la pellicule d'oxyde de silicium 108.
Cependant, dans certains cas, une partie de la pellicule d'oxyde de silicium 106 autre que celle remplissant la fonction de la pellicule d'isolation de grille (c'est-à-dire une partie de la pellicule d'oxyde de silicium 106 qui s'étend entre la surface inférieure de la pellicule d'oxyde de silicium 108 et la surface supérieure de la couche de silicium 103, sur la représentation de la figure 44), est enlevée pendant un processus de gravure de grille, auquel cas la largeur W101 est égale à l'épaisseur totale T101.
Ainsi, la largeur W101 n'est pas supérieure à l'épaisseur totale T101 dans les dispositifs à semiconducteur de l'art antérieur.
Malheureusement, dans de tels dispositifs à semiconducteur de l'art antérieur, la relativement faible largeur W101 de la pellicule d'oxyde de silicium 108 conduit à une distance L101 relativement courte entre la paire de régions de source/drain 110 (plus précisément, entre la paire de prolongements 111).
Dans les dispositifs à semiconducteur représentés sur les figu- res 44 et 45, il y a un transistor bipolaire parasite entre les régions de source/drain 110 fonctionnant comme un émetteur et un collecteur, et la région de corps 112 fonctionnant comme une base. La courte distance
L101 entre la paire de régions de source/drain 110 signifie une faible lar- geur de base pour le transistor bipolaire parasite, ce qui conduit à un gain élevé du transistor bipolaire parasite. Il en résulte que les dispositifs à semiconducteur de l'art antérieur présentent un problème consistant en ce
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qu'il y a un danger que le gain élevé du transistor bipolaire parasite occasionne un fonctionnement défectueux et une variation des caractéristiques de fonctionnement du transistor à effet de champ MOS.
Un but de la présente invention est de procurer un dispositif à semiconducteur qui parvienne à réduire des défauts de fonctionnement et des variations de caractéristiques de fonctionnement, en réduisant le gain d'un transistor bipolaire parasite, et un procédé de fabrication de ce dispositif.
Selon un premier aspect de la présente invention, le dispositif à semiconducteur comprend un substrat SOI, une première pellicule d'isolation, une électrode de grille, une paire de secondes pellicules d'isolation, une paire de troisièmes pellicules d'isolation, une région de corps et une paire de régions de source/drain. Le substrat SOI a une structure multicouche incluant un substrat semiconducteur, une couche d'isolation et une couche de semiconducteur superposées dans l'ordre indiqué. La première pellicule d'isolation est formée sur une surface principale de la couche de semiconducteur. L'électrode de grille est formée sur la première pellicule d'isolation. Les pellicules de la paire de secondes pellicules d'isolation ont des surfaces latérales intérieures respectives en contact avec des surfaces latérales de l'électrode de grille, et des surfaces latérales extérieures respectives hors de contact avec les surfaces latérales de l'électrode de grille, avec l'électrode de grille disposée entre la paire de secondes pellicules d'isolation. Les pellicules de la paire de troisièmes pellicules d'isolation sont formées sur la surface principale de la couche de semiconducteur, avec la première pellicule d'isolation entre elles. Les pellicules de la paire de troisièmes pellicules d'isolation ont des surfaces latérales intérieures respectives en contact avec les surfaces latérales extérieures des secondes pellicules d'isolation et des surfaces latérales extérieures respectives hors de contact avec les surfaces latérales extérieures des secondes pellicules d'isolation, avec l'électrode de grille et les secondes pellicules d'isolation disposées entre la paire de troisièmes pellicules d'isolation. La région de corps est formée dans la couche de semiconducteur au-dessous de l'électrode de grille. Les régions de la paire de régions de source/drain sont formées dans la couche de semiconducteur, avec la région de corps disposée entre la paire de régions de source/drain.
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Les régions de source/drain ont des prolongements respectifs s'étendant à partir d'au-dessous des surfaces latérales extérieures des secondes pellicules d'isolation, vers la région de corps dans la surface principale de la couche de semiconducteur. La largeur des secondes pellicules d'isolation dans une direction de la longueur de grille est supérieure à l'épaisseur d'une partie de la première pellicule d'isolation se trouvant audessous des troisièmes pellicules d'isolation.
Dans le dispositif à semiconducteur conforme à la présente invention, la relativement grande largeur des secondes pellicules d'isolation conduit à une relativement longue distance entre la paire de prolongements formés par implantation ionique en utilisant les secondes pellicules d'isolation à titre de masque d'implantation. Par conséquent, la largeur de base accrue d'un transistor bipolaire parasite réduit le gain du transistor bipolaire parasite, ce qui atténue des défauts de fonctionnement et des variations de caractéristiques de fonctionnement du transistor à effet de champ MOS. De plus, une valeur réduite de chevauchement entre l'électrode de grille et les prolongements, lorsqu'on les observe en plan, réduit une capacité de chevauchement de grille pour parvenir à l'augmentation de la vitesse de fonctionnement et à la réduction de la consommation de puissance.
Dans le dispositif à semiconducteur, la largeur des secondes pellicules d'isolation est de préférence dans la plage de 2/7 à 1 fois la longueur de grille.
Le dispositif à semiconducteur parvient à la formation stable de l'électrode de grille et atténue la réduction de la fréquence d'oscillation maximale.
Dans le dispositif à semiconducteur, un réducteur de durée de vie est de préférence formé dans la surface principale de la couche de semiconducteur.
Le dispositif à semiconducteur dans lequel le réducteur de durée de vie pour le transistor bipolaire parasite est formé dans la surface principale de la couche de semiconducteur, réduit le gain du transistor bipolaire parasite.
Dans le dispositif à semiconducteur, une partie de la surface principale de la couche de semiconducteur sur laquelle les troisièmes pel-
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licules d'isolation sont formées, est de préférence abaissée vers la couche d'isolation au-dessous d'une partie principale de la couche de semiconducteur sur laquelle les secondes pellicules d'isolation sont formées.
Dans le dispositif à semiconducteur, le fait d'attaquer la surface supérieure de la couche de semiconducteur, ainsi que l'étape d'attaque pour la formation des secondes pellicules d'isolation, créent le réducteur de durée de vie dans la surface principale de la couche de semiconducteur.
Dans le dispositif à semiconducteur, une partie de la surface principale de la couche de semiconducteur placée à l'extérieur des surfaces latérales extérieures des troisièmes pellicules d'isolation, est de préférence abaissée vers la couche d'isolation au-dessous d'une partie de la surface principale de la couche de semiconducteur sur laquelle les troisièmes pellicules d'isolation sont formées.
Dans le dispositif à semiconducteur, le fait d'attaquer la surface supérieure de la couche de semiconducteur, ainsi que l'étape d'attaque pour la formation des troisièmes pellicules d'isolation, créent le réducteur de durée de vie dans la surface principale de la couche de semiconducteur.
Le dispositif à semiconducteur comporte en outre de préférence une couche de composé métal-semiconducteur formée sur les régions de source/drain.
Dans le dispositif à semiconducteur, la formation de la couche de composé métal-semiconducteur sur les régions de source/drain crée le réducteur de durée de vie dans la surface principale de la couche de semiconducteur.
Dans le dispositif à semiconducteur, les troisièmes pellicules d'isolation consistent de préférence en nitrure de silicium. Les troisièmes pellicules d'isolation sont formées directement sur la surface principale de la couche de semiconducteur, sans la première pellicule d'isolation entre elles.
Dans le dispositif à semiconducteur, des contraintes occasionnées à une interface entre la pellicule de nitrure de silicium et la couche de semiconducteur créent le réducteur de durée de vie dans la surface principale de la couche de semiconducteur.
Le dispositif à semiconducteur est de préférence un transistor à effet de champ MOS. Le transistor à effet de champ MOS comprend un
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transistor à effet de champ MOS de type N (NMOS) et un transistor à effet de champ MOS de type P (PMOS) formés tous deux dans la couche de semiconducteur. La largeur des secondes pellicules d'isolation incluses dans le transistor à effet de champ NMOS est supérieure à la largeur des secondes pellicules d'isolation incluses dans le transistor à effet de champ PMOS.
Le dispositif à semiconducteur atténue un problème d'effet de corps flottant dans le transistor à effet de champ NMOS, pour parvenir à l'augmentation de la vitesse de fonctionnement et à une amélioration de la capacité d'attaque en courant.
Le dispositif à semiconducteur est de préférence un transistor à effet de champ MOS. Le transistor à effet de champ MOS comprend un transistor à effet de champ NMOS et un transistor à effet de champ PMOS formés tous deux dans la couche de semiconducteur. Les largeurs des secondes pellicules d'isolation incluses dans le transistor à effet de champ PMOS est supérieure à la largeur des secondes pellicules d'isolation incluses dans le transistor à effet de champ NMOS.
Le dispositif à semiconducteur atténue l'apparition d'un effet de canal court dans le transistor à effet de champ PMOS. Ceci améliore la caractéristique de pente de coupure du transistor à effet de champ PMOS, pour atténuer l'augmentation du courant à l'état bloqué, ce qui permet de réduire la consommation de puissance.
Selon un second aspect de la présente invention, le dispositif à semiconducteur comprend un substrat, un premier élément à semiconducteur et un second élément à semiconducteur. Le substrat a une première région avec un circuit numérique formé à l'intérieur, et une seconde région avec un circuit analogique ou RF (radiofréquence) formé à l'intérieur.
Le premier élément à semiconducteur est formé dans la première région et constitue le circuit numérique. Le second élément à semiconducteur est formé dans la seconde région et constitue le circuit analogique ou RF. Le premier élément à semiconducteur comprend une première électrode de grille formée sur une surface principale du substrat, avec une première pellicule d'isolation de grille entre elles, une première région de corps formée dans le substrat sous la première électrode de grille, et une paire de premières régions de source/drain formées dans le substrat, avec la
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première région de corps disposée entre la paire de premières régions de source/drain. Le second élément à semiconducteur comprend une seconde électrode de grille formée sur la surface principale du substrat, avec une seconde pellicule d'isolation de grille entre elles, une seconde région de corps formée dans le substrat sous la seconde électrode de grille, et une paire de secondes régions de source/drain formées dans le substrat, avec la seconde région de corps disposée entre la paire de secondes régions de source/drain. Les régions de la paire de premières régions de source/drain ont une paire de premiers prolongements, respectivement, s'étendant vers un emplacement situé au-dessous de la première électrode de grille dans la surface principale de la couche de semiconducteur. Les régions de la paire de secondes régions de source/drain ont une paire de seconds prolongements, respectivement, s'étendant vers un emplacement situé au-dessous de la seconde électrode de grille dans la surface principale de la couche de semiconducteur. L'étendue de chevauchement entre la première électrode de grille et les premiers prolongements, en vue en plan, est plus grande que l'étendue de chevauchement entre la seconde électrode de grille et les seconds prolongements.
Le dispositif à semiconducteur réduit une longueur de canal effective pour raccourcir le temps de retard, améliorant ainsi les performances pour le premier élément à semiconducteur constituant le circuit numérique.
De préférence, dans le dispositif à semiconducteur, le premier élément à semiconducteur comprend en outre une première paroi latérale formée sur une surface latérale de la première électrode de grille. Le second élément à semiconducteur comprend en outre une première pellicule d'isolation formée sur une paroi latérale de la seconde électrode de grille, et une seconde paroi latérale formée sur la surface latérale de la seconde électrode de grille, avec la première pellicule d'isolation entre elles.
Dans le dispositif à semiconducteur, le fait d'effectuer une implantation ionique pour former les seconds prolongements après que la première pellicule d'isolation remplissant la fonction d'une pellicule d'isolation de décalage a été formée, réduit une capacité de chevauchement de grille pour le second élément à semiconducteur constituant le circuit analogique ou RF.
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De préférence, dans le dispositif à semiconducteur, le premier élément à semiconducteur comprend en outre une seconde pellicule d'isolation formée entre la première électrode de grille et la première paroi latérale, la seconde pellicule d'isolation étant en contact avec la surface latérale de la première électrode de grille. La première pellicule d'isolation comprend une troisième pellicule d'isolation formée en contact avec la surface latérale de la seconde électrode de grille, la troisième pellicule d'isolation ayant une épaisseur égale à celle de la seconde pellicule d'isolation, et une quatrième pellicule d'isolation formée entre la troisième pellicule d'isolation et la seconde paroi latérale.
Dans le dispositif à semiconducteur, l'accomplissement d'une implantation ionique pour former les premiers prolongements après que la seconde pellicule d'isolation remplissant la fonction d'une pellicule d'isolation de décalage a été formée, réduit une capacité de chevauchement de grille pour le premier élément à semiconducteur constituant le circuit numérique.
Selon un troisième aspect de la présente invention, le dispositif à semiconducteur comprend un substrat, un élément à semiconducteur, une pellicule d'isolation inter-couche et une ligne d'interconnexion de grille. L'élément à semiconducteur comprend (a) une électrode de grille formée sur une surface principale du substrat, avec une pellicule d'isolation de grille entre elles, et s'étendant dans une direction prédéterminée, (b) une première paroi latérale formée sur une surface latérale de l'électrode de grille, (c) une région de corps formée dans le substrat sous l'électrode de grille, et (d) une paire de régions de source/drain formées dans le substrat, avec la région de corps disposée entre les régions de la paire de régions de source/drain. La pellicule d'isolation inter-couche est formée sur le substrat de façon à recouvrir l'élément à semiconducteur.
La ligne d'interconnexion de grille est en contact avec une surface supérieure de l'électrode de grille et s'étend dans une direction prédéterminée, la ligne d'interconnexion de grille étant formée dans la pellicule d'isolation inter-couche. Une dimension de la ligne d'interconnexion de grille dans une direction de longueur de grille de l'électrode de grille est supérieure à la longueur de grille de l'électrode de grille.
Le dispositif à semiconducteur diminue une résistance de grille
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pour augmenter la fréquence d'oscillation maximale de l'élément à semiconducteur.
Le dispositif à semiconducteur comprend en outre de préférence une seconde paroi latérale formée sur la surface latérale de l'électrode de grille, avec la première paroi latérale entre elles.
Dans le dispositif à semiconducteur, la formation de la seconde paroi latérale améliore une marge d'erreur d'alignement dans des étapes de fabrication du dispositif à semiconducteur.
Dans le dispositif à semiconducteur, une dimension de la seconde paroi latérale dans la direction de la longueur de grille est de préférence supérieure à une dimension de la première paroi latérale dans la direction de la longueur de grille.
Le dispositif à semiconducteur améliore en outre la marge d'erreur d'alignement dans les étapes de fabrication du dispositif à semiconducteur.
De préférence, le dispositif à semiconducteur comprend en outre un plot de contact connecté aux régions de source/drain et formé dans la pellicule d'isolation inter-couche. La dimension de la ligne d'interconnexion de grille dans la direction de la longueur de grille est inférieure à une dimension du plot de contact dans la direction de la longueur de grille.
Le dispositif à semiconducteur réduit une différence de vitesse d'attaque au moment de la formation d'un trou de contact pour le plot de contact et d'une tranchée d'interconnexion pour la ligne d'interconnexion de grille, dans la même étape d'attaque dans le processus de fabrication du dispositif à semiconducteur.
Conformément à un quatrième aspect de la présente invention, le procédé de fabrication d'un dispositif à semiconducteur comprend les étapes (a) à (g) suivantes. L'étape (a) consiste à préparer un substrat SOI ayant une structure multicouche incluant un substrat semiconducteur, une couche d'isolation et une couche de semiconducteur superposés dans l'ordre indiqué. L'étape (b) consiste à former une première pellicule d'isolation sur une surface principale de la couche de semiconducteur. L'étape (c) consiste à former une électrode de grille sur la première pellicule d'isolation. L'étape (d) consiste à former une paire de secondes pellicules
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d'isolation ayant des surfaces latérales intérieures respectives en contact avec des surfaces latérales de l'électrode de grille, et des surfaces latérales extérieures respectives hors de contact avec les surfaces latérales de l'électrode de grille, avec l'électrode de grille disposée entre la paire de secondes pellicules d'isolation, la largeur des secondes pellicules d'isolation dans une direction de la longueur de grille étant supérieure à l'épaisseur de la première pellicule d'isolation. L'étape (e) consiste à introduire une impureté dans la surface principale de la couche de semiconducteur et à former une paire de prolongements, l'étape (e) étant accomplie après l'étape (d). L'étape (f) consiste à former une paire de troisièmes pellicules d'isolation ayant des surfaces latérales intérieures respectives en contact avec les surfaces latérales extérieures des secondes pellicules d'isolation, et des surfaces latérales extérieures respectives hors de contact avec les surfaces latérales extérieures des secondes pellicules d'isolation, avec l'électrode de grille et les secondes pellicules d'isolation disposées entre la paire de troisièmes pellicules d'isolation. L'étape (g) consiste à introduire une impureté dans la couche de semiconducteur pour former une paire de régions de source/drain, l'étape (g) étant accomplie après l'étape (f).
Dans le procédé conforme à la présente invention, la relativement grande largeur des secondes pellicules d'isolation conduit à une relativement longue distance entre la paire de prolongements formés à l'étape (e). Par conséquent, la largeur de base accrue d'un transistor bipolaire parasite réduit le gain du transistor bipolaire parasite, en atté- nuant ainsi des défauts de fonctionnement et des variations de caractéristiques de fonctionnement du transistor à effet de champ MOS. De plus, une distance de chevauchement réduite entre l'électrode de grille et les prolongements, en vue en plan, réduit une capacité de chevauchement de grille pour procurer l'augmentation de la vitesse de fonctionnement et la réduction de la consommation de puissance.
Dans le procédé, la largeur des secondes pellicules d'isolation formées à l'étape (d) est de préférence dans la plage de 2/7 à 1 fois la longueur de grille.
Le procédé parvient à former l'électrode de grille de manière stable et atténue la réduction de la fréquence d'oscillation maximale.
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Le procédé comprend en outre de préférence l'étape (h) consistant à former un réducteur de durée de vie dans la surface principale de la couche de semiconducteur.
Le procédé dans lequel le réducteur de durée de vie pour le transistor bipolaire parasite est formé dans la surface principale de la couche de semiconducteur, réduit le gain du transistor bipolaire parasite.
Dans le procédé, l'étape (h) comprend de préférence l'étape consistant à attaquer une partie de la surface principale de la couche de semiconducteur sur laquelle les troisièmes pellicules d'isolation sont formées.
Dans le procédé, l'attaque de la partie de la surface principale de la couche de semiconducteur sur laquelle les troisièmes pellicules d'isolation sont formées crée le réducteur de durée de vie dans la surface principale de la couche de semiconducteur.
Dans le procédé, l'étape (h) comprend de préférence l'étape consistant à attaquer une partie de la surface principale de la couche de semiconducteur placée à l'extérieur des surfaces latérales extérieures des troisièmes pellicules d'isolation.
Dans le procédé, l'attaque de la partie de la surface principale de la couche de semiconducteur placée à l'extérieur des surfaces latérales extérieures des troisièmes pellicules d'isolation crée le réducteur de durée de vie dans la surface principale de la couche de semiconducteur.
Dans le procédé, l'étape (h) comprend de préférence l'étape consistant à former une couche de composé métal-semiconducteur sur les régions de source/drain.
Dans le procédé, la formation de la couche de composé métalsemiconducteur sur les régions de source/drain crée le réducteur de durée de vie dans la surface principale de la couche de semiconducteur.
De préférence, dans le procédé, les troisièmes pellicules d'isolation sont en nitrure de silicium et l'étape (h) comprend l'étape de formation des troisièmes pellicules d'isolation directement sur la surface principale de la couche de semiconducteur.
Dans le procédé, des contraintes occasionnées à une interface entre la pellicule de nitrure de silicium et la couche de semiconducteur créent le réducteur de durée de vie dans la surface principale de la cou-
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che de semiconducteur.
De préférence, dans le procédé, le dispositif à semiconducteur est un transistor à effet de champ MOS. Le transistor à effet de champ MOS comprend un transistor à effet de champ MOS de type N ou NMOS, et un transistor à effet de champ MOS de type P, ou PMOS, tous deux formés dans la couche de semiconducteur. L'étape (d) comprend les étapes suivantes : (d-1) on forme les secondes pellicules d'isolation ayant une première largeur dans une région dans laquelle le transistor à effet de champ PMOS doit être formé ; et (d-2) on forme les secondes pellicules d'isolation ayant une seconde largeur supérieure à la première largeur dans une région dans laquelle le transistor à effet de champ NMOS doit être formé.
Le procédé atténue un problème d'effet de corps flottant dans le transistor à effet de champ NMOS, pour parvenir à l'augmentation de la vitesse de fonctionnement et à une amélioration de la capacité d'attaque en courant.
De préférence, dans le procédé, le dispositif à semiconducteur est un transistor à effet de champ MOS. Le transistor à effet de champ MOS comprend un transistor à effet de champ NMOS et un transistor à effet de champ PMOS, tous deux formés dans la couche de semiconducteur. L'étape (d) comprend les étapes suivantes : (d-1) on forme les secondes pellicules d'isolation ayant une première largeur dans une région dans laquelle le transistor à effet de champ NMOS doit être formé ; (d-2) on forme les secondes pellicules d'isolation ayant une seconde largeur supérieure à la première largeur dans une région dans laquelle le transistor à effet de champ PMOS doit être formé.
Le procédé atténue l'apparition d'un effet de canal court dans le transistor à effet de champ PMOS. Ceci améliore la caractéristique de pente de coupure du transistor à effet de champ PMOS, pour atténuer l'augmentation du courant à l'état bloqué, procurant ainsi la réduction de la consommation de puissance.
Selon un cinquième aspect de la présente invention, le procédé de fabrication d'un dispositif à semiconducteur comprend les étapes (a) à (f) suivantes. L'étape (a) consiste à préparer un substrat ayant une première région dans laquelle un circuit numérique doit être formé, et une
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seconde région dans laquelle un circuit analogique ou RF doit être formé.
L'étape (b) consiste à former une première électrode de grille sur une surface principale du substrat dans la première région, avec une première pellicule d'isolation de grille entre elles, et une seconde électrode de grille sur la surface principale du substrat dans la seconde région, avec une seconde pellicule d'isolation de grille entre elles. L'étape (c) consiste à former une première pellicule d'isolation sur une surface latérale de la seconde électrode de grille. L'étape (d) consiste à former une première paroi latérale sur une surface latérale de la première électrode de grille, et une seconde paroi latérale sur la surface latérale de la seconde électrode de grille, avec la première pellicule d'isolation entre elles. L'étape (e) consiste à introduire une impureté dans la surface principale du substrat, dans la première région, pour former une paire de premiers prolongements s'étendant vers un emplacement situé au-dessous de la première électrode de grille, l'étape (e) étant accomplie avant l'étape (d). L'étape (f) consiste à introduire une impureté dans la surface principale du substrat dans la seconde région, pour former une paire de seconds prolongements s'étendant vers un emplacement situé sous la seconde électrode de grille, l'étape (f) étant accomplie après l'étape (c) et avant l'étape (d).
Le procédé réduit la longueur de canal effective d'un élément à semiconducteur constituant le circuit numérique, pour raccourcir le retard, en améliorant ainsi les performances. De plus, la formation des seconds prolongements à l'étape (f) après que la première pellicule d'isolation remplissant la fonction d'une pellicule d'isolation de décalage a été formée à l'étape (c), réduit une capacité de chevauchement de grille pour un élément à semiconducteur constituant le circuit analogique ou RF.
De préférence, le procédé comprend en outre l'étape (g) consistant à former une seconde pellicule d'isolation en contact avec la surface latérale de la première électrode de grille, l'étape (g) étant accomplie avant l'étape (e). L'étape (c) comprend les étapes (c-1) consistant à former une troisième pellicule d'isolation en contact avec la surface latérale de la seconde électrode de grille, l'étape (c-1) étant accomplie dans la même étape que l'étape (g), et l'étape (c-2) consistant à former une quatrième pellicule d'isolation sur la surface latérale de la seconde électrode de grille, avec la troisième pellicule d'isolation entre elles.
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Dans le procédé, la formation des premiers prolongements à l'étape (e) après que la seconde pellicule d'isolation remplissant la fonction d'une pellicule d'isolation de décalage a été formée à l'étape (g), réduit une capacité de chevauchement de grille pour l'élément à semiconducteur constituant le circuit numérique.
Conformément à un sixième aspect de la présente invention, le procédé de fabrication d'un dispositif à semiconducteur comprend les étapes (a) à (e) suivantes. L'étape (a) consiste à préparer un substrat.
L'étape (b) consiste à former une électrode de grille s'étendant dans une direction prédéterminée sur une surface principale du substrat, avec une pellicule d'isolation de grille entre elles. L'étape (c) consiste à former une première paroi latérale sur une surface latérale de l'électrode de grille.
L'étape (d) consiste à former une pellicule d'isolation inter-couche sur le substrat pour recouvrir l'électrode de grille et la première paroi latérale.
L'étape (e) consiste à former une ligne d'interconnexion de grille dans la pellicule d'isolation inter-couche, la ligne d'interconnexion de grille étant en contact avec une surface supérieure de l'électrode de grille et s'étendant dans la direction prédéterminée, une dimension de la ligne d'interconnexion de grille dans une direction de longueur de grille de l'électrode de grille étant supérieure à la longueur de grille de l'électrode de grille.
Le procédé procure un dispositif à semiconducteur qui diminue une résistance de grille, pour augmenter la fréquence d'oscillation maximale.
De préférence, le procédé comprend en outre en outre l'étape (f) consistant à former une seconde paroi latérale sur la surface latérale de l'électrode de grille, avec la première paroi latérale entre elles, l'étape (f) étant accomplie avant l'étape (d).
Dans le procédé, la formation de la seconde paroi latérale amé- liore une marge d'erreur d'alignement dans l'étape de formation d'une tranchée d'interconnexion pour la ligne d'interconnexion de grille.
De préférence, dans le procédé, une dimension de la seconde paroi latérale formée à l'étape (f) dans la direction de la longueur de grille est supérieure à une dimension de la première paroi latérale dans la di- rection de la longueur de grille.
Le procédé améliore en outre la marge d'erreur d'alignement.
De préférence, le procédé comprend en outre les étapes suivan-
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tes : (s) on forme une paire de régions de source/drain dans le substrat, avec une région de corps sous l'électrode de grille disposée entre les régions de la paire de régions de source/drain; et (t) on forme un plot de contact dans la pellicule d'isolation inter-couche, le plot de contact étant connecté aux régions de source/drain, l'étape (t) étant accomplie dans la même étape que l'étape (e), et une dimension du plot de contact dans la direction de la longueur de grille étant supérieure à la dimension de la ligne d'interconnexion de grille dans la direction de la longueur de grille.
Le procédé réduit une différence de vitesse d'attaque au moment de la formation d'un trou de contact pour le plot de contact et d'une tranchée d'interconnexion pour la ligne d'interconnexion de grille, dans la même étape d'attaque.
D'autres caractéristiques et avantages de la présente invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels :
La figure 1 est une coupe montrant une structure d'un dispositif à semiconducteur conforme à un premier mode de réalisation préféré de la présente invention;
La figure 2 est une coupe montrant un transistor à effet de champ NMOS et un transistor à effet de champ PMOS conformes au premier mode de réalisation préféré, formés sur le même substrat SOI;
Les figures 3 à 12 sont des coupes montrant, étape par étape, un procédé de fabrication du dispositif à semiconducteur conforme au premier mode de réalisation préféré;
La figure 13 est une coupe montrant une structure d'un dispositif à semiconducteur conforme à un second mode de réalisation préféré de la présente invention;
La figure 14 est une vue en plan de dessus montrant une première modification du dispositif à semiconducteur conforme au second mode de réalisation préféré;
La figure 15 est une vue en plan de dessus montrant une première modification du dispositif à semiconducteur conforme au second mode de réalisation préféré;
La figure 16 est un schéma de circuit montrant un circuit équiva-
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lent d'un transistor sous une forme simplifiée, conforme à un troisième mode de réalisation préféré de la présente invention;
La figure 17 est une représentation graphique d'une fréquence de coupure et d'une fréquence d'oscillation maximale en fonction d'une largeur de pellicule d'oxyde de silicium, d'après des résultats de mesures effectuées sur un transistor ayant une longueur de grille de 70 nm;
Les figures 18 à 22 sont des coupes montrant, étape par étape, un procédé de fabrication d'un dispositif à semiconducteur conforme à un quatrième mode de réalisation préféré de la présente invention;
La figure 23 est une coupe montrant une première modification du procédé de fabrication du dispositif à semiconducteur conforme au quatrième mode de réalisation préféré;
La figure 24 est une coupe montrant une seconde modification du procédé de fabrication du dispositif à semiconducteur conforme au quatrième mode de réalisation préféré ;
La figure 25 est une coupe montrant une troisième modification du procédé de fabrication du dispositif à semiconducteur conforme au quatrième mode de réalisation préféré ;
La figure 26 est une coupe montrant une structure d'un dispositif à semiconducteur conforme à un cinquième mode de réalisation préféré de la présente invention;
La figure 27 est une coupe montrant une structure d'un autre dispositif à semiconducteur conforme au cinquième mode de réalisation préféré de la présente invention;
La figure 28 est une représentation graphique d'un temps de retard en fonction d'une largeur de pellicule d'isolation de décalage, d'après un résultat de mesures effectuées sur un transistor ayant une longueur de grille de 70 nm;
La figure 29 est une coupe montrant une structure d'un dispositif à semiconducteur conforme à un sixième mode de réalisation préféré de la présente invention;
Les figures 30 à 35 sont des coupes montrant, étape par étape, un procédé de fabrication du dispositif à semiconducteur conforme au sixième mode de réalisation préféré ;
La figure 36 est une vue en plan schématique, de dessus, mon-
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trant une structure d'un dispositif à semiconducteur conforme à un septième mode de réalisation préféré de la présente invention;
La figure 37 est une coupe de la structure selon la ligne A1-A1 de la figure 36;
La figure 38 est une coupe de la structure selon la ligne A2-A2 de la figure 36;
Les figures 39 à 43 sont des coupes montrant, étape par étape, un procédé de fabrication du dispositif à semiconducteur conforme au septième mode de réalisation préféré ;
La figure 44 est une coupe montrant une structure d'un dispositif à semiconducteur de l'art antérieur;
La figure 45 est une coupe montrant une structure d'un autre dispositif à semiconducteur de l'art antérieur ; et
La figure 46 est une vue en plan schématique, de dessus, montrant une structure de surface supérieure du dispositif à semiconducteur représenté sur la figure 45.
Premier mode de réalisation préféré
La figure 1 est une coupe montrant une structure d'un dispositif à semiconducteur conforme à un premier mode de réalisation préféré de la présente invention. Un substrat SOI 4 a une structure multicouche dans laquelle un substrat en silicium 1, une couche BOX 2 et une couche de silicium monocristallin 3 sont superposées dans l'ordre indiqué. La couche de silicium monocristallin 3 peut être remplacée par une couche de silicium polycristallin ou amorphe. Une pellicule d'isolation de séparation complète, 5, consistant en oxyde de silicium, est formée partiellement dans la couche de silicium 3. La pellicule d'isolation de séparation s'étend à partir de la surface supérieure de la couche de silicium 3 jusqu'à la surface supérieure de la couche BOX 2.
Un transistor à effet de champ MOS est formé dans une région de dispositif définie par la pellicule d'isolation de séparation 5, d'une manière décrite spécifiquement ci-dessous. Une pellicule d'oxyde de silicium 6 est formée partiellement sur la surface supérieure de la couche de silicium 3. Une électrode de grille 7 consistant en silicium polycristallin est formée partiellement sur la pellicule d'oxyde de silicium 6. Une partie de la pellicule d'oxyde de silicium 6 qui s'étend au-dessous de l'électrode de
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grille 7 remplit la fonction d'une pellicule d'isolation de grille. Une pellicule de nitrure de silicium 9 est formée sur chaque surface latérale de l'électrode de grille 7, avec une pellicule d'oxyde de silicium 8 intercalée entre elles. La pellicule d'oxyde de silicium 8 et la pellicule de nitrure de silicium 9 sont formées sur la pellicule d'oxyde de silicium 6. La largeur W1 de la pellicule d'oxyde de silicium 8 dans une direction de la longueur de grille (ou dans la direction latérale lorsqu'on regarde de le dessin) est plus grande que l'épaisseur T1 de la pellicule d'oxyde de silicium 6.
Des surfaces latérales des pellicules d'oxyde de silicium 8 qui sont en contact avec les surfaces latérales de l'électrode de grille 7 sont appelées ci-après "surfaces latérales intérieures", et leurs surfaces latérales qui sont hors de contact avec les surfaces latérales des électrodes de grille 7 sont appelées "surfaces latérales extérieures". Les surfaces latérales des pellicules de nitrure de silicium 9 qui sont en contact avec les surfaces latérales extérieures des pellicules d'oxyde de silicium 8 sont appelées ici "surfaces latérales intérieures", et leurs surfaces latérales qui sont hors de contact avec les surfaces latérales extérieures des pellicules d'oxyde de silicium 8 sont appelées "surfaces latérales extérieures de régions de source/drain 10 sont formées dans la couche de silicium 3. Une région située entre la paire de régions de source/drain 10 est définie comme une région de corps 12. Chacune des régions de source/drain 10 a un prolongement (ou drain faiblement dopé (LDD) lorsque sa concentration en impureté est relativement faible) 11 s'étendant à partir d'un emplacement situé au-dessous de la surface latérale extérieure de l'une correspondante des pellicules d'oxyde de silicium 8, vers la région de corps 12, dans la surface supérieure de la couche de silicium 3.
La figure 2 est une coupe montrant un transistor à effet de champ NMOS et un transistor à effet de champ PMOS conformes au premier mode de réalisation préféré, formés sur le même substrat SOI 4.
Le transistor à effet de champ NMOS est formé dans une région de dispositif définie par la pellicule d'isolation de séparation 5 gauche et la pellicule d'isolation de séparation 5 du milieu, sur la représentation de la figure 2, et le transistor à effet de champ PMOS est formé dans une région de dispositif définie par la pellicule d'isolation de séparation 5 droite et la
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pellicule d'isolation de séparation 5 du milieu. Le transistor à effet de champ NMOS et le transistor à effet de champ PMOS ont chacun une structure identique à celle représentée sur la figure 1.
Les figures 3 à 12 sont des coupes montrant, étape par étape, un procédé de fabrication du dispositif à semiconducteur représenté sur la figure 2. En se référant tout d'abord à la figure 3, on note qu'on prépare le substrat SOI 4, et ensuite on forme la pellicule d'isolation de séparation 5 dans la couche de silicium 3. Ensuite, on forme entièrement une pellicule d'oxyde de silicium 13 sur la surface supérieure de la couche de silicium 3 et la surface supérieure de la pellicule d'isolation de séparation 5, par un procédé de dépôt chimique en phase vapeur (ou CVD) ou un procédé d'oxydation thermique. On peut former à la place de la pellicule d'oxyde de silicium 13 une pellicule d'oxynitrure de silicium, une pellicule d'oxyde métallique tel que A1203 ou une pellicule ferroélectrique telle que Ta205 et BST. Ensuite, on forme entièrement sur la surface supérieure de la pellicule d'oxyde de silicium 13 une pellicule de silicium polycristallin 14 ayant une épaisseur d'environ 100 nm à environ 400 nm, par un procédé de dépôt chimique en phase vapeur à basse pression (ou LPCVD). La pellicule de silicium polycristallin 14 peut être dopée avec une impureté telle que P et B. On peut former une pellicule d'un métal tel que W, Ta et AI à la place de la pellicule de silicium polycristallin 14. Ensuite, on forme partiellement sur la surface supérieure de la pellicule de silicium polycristallin 14 des couches de résine photosensible 15a et 15b, par un procédé photolithographique. On forme les couches de résine photosensible 15a et 15b sur des régions dans lesquelles des électrodes de grille respectives 7a et 7b doivent être formées.
En se référant à la figure 4, on note qu'en utilisant les couches de résine photosensible 15a et 15b à titre de masque d'attaque, on met en oeuvre un procédé d'attaque anisotrope par voie sèche, tel que l'attaque ionique réactive (ou RIE pour "Reactive Ion Etching") ou l'attaque par résonance cyclotron d'électrons (ou ECR pour "Electron Cyclotron Resonance"), qui présente une vitesse d'attaque plus élevée dans une direction de la profondeur du substrat SOI 4, pour attaquer la pellicule de silicium polycristallin 14. Ceci laisse des parties non attaquées de la pellicule de silicium polycristallin 14 qui s'étendent sous les couches de résine
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photosensible 15a et 15b, pour former les électrodes de grille 7a et 7b.
Ce procédé d'attaque anisotrope par voie sèche attaque légèrement la surface supérieure de la pellicule d'oxyde de silicium 13. Ensuite, on enlève les couches de résine photosensible 15a et 15b. On peut former les électrodes de grille 7a et 7b par une autre technique consistant à former une pellicule d'isolation sur la surface supérieure de la pellicule de silicium polycristallin 14, à définir le motif de la pellicule d'isolation par un procédé photolithographique et un procédé d'attaque, et à attaquer de façon anisotrope la pellicule de silicium polycristallin 14 en utilisant comme un masque dur la pellicule d'isolation dans laquelle on a défini un motif.
Ensuite, en se référant à la figure 5, on forme une pellicule d'oxyde de silicium 16 sur la totalité de la surface supérieure de la structure résultante, par un procédé de CVD ou un procédé d'oxydation thermique. A la place de la pellicule d'oxyde de silicium 16, on peut former une pellicule de HTO, une pellicule de LTO, une pellicule de TOS ou une pellicule d'oxyde formée par plasma.
En se référant à la figure 6, on note qu'on attaque la pellicule d'oxyde de silicium 16 par un procédé d'attaque anisotrope par voie sèche qui présente une vitesse d'attaque plus élevée dans la direction de la profondeur du substrat SOI 4. Ceci forme des pellicule d'oxyde de silicium 8a et 8b sur les surfaces latérales des électrodes de grille 7a et 7b. Dans ce processus, on peut arrêter l'attaque avant que la surface supérieure de la pellicule d'oxyde de silicium 13 et les surfaces supérieures des électrodes de grille 7a et 7b soient mises à nu, de façon que la pellicule d'oxyde de silicium 16 soit laissée avec une faible épaisseur sur la surface supérieure de la pellicule d'oxyde de silicium 13 et les surfaces supérieures des électrodes de grille 7a et 7b.
Ensuite, en référence à la figure 7, on forme une couche de résine photosensible 17 sur une région future de transistors à effet de champ PMOS, par un procédé photolithographique. Ensuite, en utilisant la couche de résine photosensible 17 à titre de masque d'implantation, on implante des ions d'impureté de type p tels que B, BF2 et In, dans des conditions de 1 x 1012 à 1 x 1014 cm-2, pour former une région de poche (non représentée) dans la couche de silicium 3 dans une région future de
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transistor à effet de champ NMOS. La région de poche est formée pour atténuer un effet de canal court résultant de la réduction de taille des dispositifs. Ensuite, on implante des ions de type n, 18, tels que As, P et Sb, dans des conditions de 1 x 1013 à 1 x 1015 cm-2, pour former des prolongements 11a dans la couche de silicium 3 dans la région future de transistor à effet de champ NMOS. Dans ce processus d'implantation ionique, la couche de résine photosensible 17, l'électrode de grille 7a, les pellicules d'oxyde de silicium 8a et la pellicule d'isolation de séparation 5 agissent comme un masque d'implantation. Il en résulte que les prolongements 11a sont formés à la surface supérieure de la couche de silicium 3, sauf aux endroits auxquels l'électrode de grille 7a, les pellicules d'oxyde de silicium 8a et la pellicule d'isolation de séparation 5 sont formées, mais elles ont des extrémités intérieures respectives (ou des extrémités du côté de l'électrode de grille 7a) situées du côté intérieur par rapport aux surfaces latérales extérieures des pellicules d'oxyde de silicium 8a.
Selon une variante, une pellicule d'oxyde de silicium ayant une épaisseur prédéterminée peut être formée sur la totalité de la surface supérieure de la structure résultante, par un procédé de CVD, avant de former la couche de résine photosensible 17 et après que la structure représentée sur la figure 6 a été établie, pour commander ainsi l'endroit auquel on doit former la région de poche et les prolongements 11a dans la couche de silicium 3. Il n'est pas nécessaire de former la région de poche lorsqu'on atténue l'effet de canal court en ajustant une profondeur de jonction source/drain, une épaisseur de pellicule d'isolation de grille et autres.
En se référant à la figure 8, on note qu'après l'enlèvement de la couche de résine photosensible 17, on forme une couche de résine photosensible 19 sur la région future de transistor à effet de champ NMOS, par un procédé photolithographique. Ensuite, en utilisant la couche de résine photosensible 19 à titre de masque d'implantation, on implante des ions d'impureté de type n telle que As,' P et Sb, dans des conditions de 1 x 1012 à 1 x 1014 cm-2, pour former une région de poche (non représentée) dans la couche de silicium 3 dans la région future de transistor à effet de champ PMOS. Ensuite, on implante des ions de type p 20 tels que B, BF2 et In, dans des conditions de 1 x 1012 à 1 x 1014 cm-2, pour former
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des prolongements 11 b dans la couche de silicium 3 dans la région future de transistor à effet de champ PMOS. Dans ce procédé d'implantation ionique, la couche de résine photosensible 19, l'électrode de grille 7b, les pellicules d'oxyde de silicium 8b et la pellicule d'isolation de séparation 5 agissent comme un masque d'implantation. Il en résulte que les prolongements 11b sont formés dans la surface supérieure de la couche de silicium 3, sauf aux endroits auxquels l'électrode de grille 7b, les pellicules d'oxyde de silicium 8b et la pellicule d'isolation de séparation 5 sont formées, mais ils ont des extrémités intérieures respectives (ou extrémités du côté de l'électrode de grille 7b) situées vers l'intérieur par rapport aux surfaces latérales extérieures des pellicules d'oxyde de silicium 8b.
Comme indiqué ci-dessus, il est possible de commander l'endroit auquel la région de poche et les prolongements 11b dans la couche de silicium 3 doivent être formés. De plus, il est possible de supprimer la formation de la région de poche, comme indiqué ci-dessus.
En se référant à la figure 9, on note qu'après l'enlèvement de la couche de résine photosensible 19, on forme une pellicule de nitrure de silicium 21 sur la totalité de la surface supérieure de la structure résultante, par un procédé de CVD. En se référant à la figure 10, on note qu'un procédé d'attaque anisotrope par voie sèche qui présente une vitesse d'attaque élevée dans la direction de la profondeur du substrat SOI 4, est mis en oeuvre pour attaquer la pellicule de nitrure de silicium 21 et la pellicule d'oxyde de silicium 13, dans l'ordre indiqué, jusqu'à ce que la surface supérieure de la couche de silicium 3 soit à nu. Ceci forme les pellicules de nitrure de silicium 9a et 9b remplissant la fonction de pellicules d'isolation de parois latérales sur les surfaces latérales extérieures des pellicules d'oxyde de silicium 8a et 8b. Les pellicules de nitrure de silicium 9a et 9b sont formées sur les pellicules d'oxyde de silicium 6a et 6b.
Ensuite, en référence à la figure 11, on forme une couche de résine photosensible 22 sur la région future de transistor à effet de champ
PMOS par un procédé photolithographique. Ensuite, en utilisant la couche de résine photosensible 22 à titre de masque d'implantation, on implante des ions de type n 23 tels que As, P et Sb, dans des conditions de 1 x 1014 à 1 x 1016 cm-2, pour former des régions de source/drain 10a dans la couche de silicium 3 dans la région future de transistor à effet de champ
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NMOS. Les prolongements 11a deviennent des parties des régions de source/drain 10a.
En référence à la figure 12, on note qu'après l'enlèvement de la couche de résine photosensible 22, on forme une couche de résine photosensible 24 sur la région future de transistor à effet de champ NMOS, par un procédé photolithographique. Ensuite, en utilisant la couche de résine photosensible 24 à titre de masque d'implantation, on implante des ions de type p 25 tels que B, BF2 et In, dans des conditions de 1 x 1014 à 1 x 1016 cm-2, pour former des régions de source/drain 10b dans la couche de silicium 3 dans la région future de transistor à effet de champ PMOS.
Les prolongements 11b deviennent des parties des régions de source/drain 10b.
Enfin, après avoir enlevé la couche de résine photosensible 24, on effectue un recuit à environ 800 à 1150 C pour activer les impuretés introduites dans la couche de silicium 3. Ensuite, pour achever le dispositif à semiconducteur, on accomplit les étapes de formation d'un siliciure métallique sur les surfaces supérieures des régions de source/drain 10a, 10b et des électrodes de grille 7a, 7b, et d'établissement des interconnexions.
Dans le procédé de fabrication du dispositif à semiconducteur conforme au premier mode de réalisation préféré, comme envisagé cidessus, les prolongements 11a et 11b sont formés aux étapes représentées sur les figures 7 et 8, après que les relativement larges pellicules d'oxyde de silicium 8a et 8b ont été formées sur les surfaces latérales des électrodes de grille 7a et 7b à l'étape représentée sur la figure 6. Ceci rend une distance L1 entre la paire de régions de source/drain 10 (plus précisément, entre la paire de prolongements 11), comme on le voit sur la figure 1, plus grande que la distance L101 (voir la figure 44) dans le dispositif à semiconducteur de l'art antérieur.
Par conséquent, une largeur de base accrue d'un transistor bipolaire parasite conduit à la réduction du gain dans le transistor bipolaire parasite, ce qui élimine des défauts de fonctionnement et des variations des caractéristiques de fonctionnement du transistor à effet de champ MOS.
De plus, un chevauchement réduit entre l'électrode de grille 7 et les prolongements 11, en vue en plan, réduit une capacité de chevauchement de grille, pour parvenir à l'augmentation de la vitesse de fonction-
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nement et à la réduction de la consommation de puissance. En outre, le dispositif à semiconducteur conforme au premier mode de réalisation préféré emploie le substrat SOI 4, au lieu d'un substrat massif courant. Le dispositif à semiconducteur avec le substrat SOI 4 a une plus faible capacité de jonction source/drain, du fait que les surfaces inférieures des régions de source/drain 10 sont en contact avec la couche BOX 2, comme illustré sur la figure 1. Le dispositif à semiconducteur avec le substrat SOI 4 a donc une capacité parasite totale inférieure à celle du dispositif à semiconducteur avec le substrat massif. Pour atteindre une largeur optimale de la pellicule d'oxyde de silicium 8 pour le temps de retard, le procédé de fabrication du dispositif à semiconducteur conforme au premier mode de réalisation préféré peut former les pellicules d'oxyde de silicium 8 de façon qu'elles soient plus larges, en contact avec les surfaces latérales de l'électrode de grille 7, en comparaison avec un procédé de fabrication du dispositif à semiconducteur avec le substrat massif. Il en résulte que le procédé conforme au premier mode de réalisation préféré empêche effectivement que l'électrode de grille 7 tombe, sous l'effet d'un procédé de calcination ou d'un procédé de nettoyage du type RCA, même si la longueur de grille de l'électrode de grille 7 est réduite par la réduction de taille des dispositifs.
En se référant aux figures 44 et 45 concernant l'art antérieur, on note que le fait d'augmenter simplement l'épaisseur de la pellicule d'oxyde de silicium 108 augmente la distance L101, auquel cas une énergie d'implantation plus élevée est cependant exigée dans l'étape d'implantation ionique pour la formation des prolongements 111. Par conséquent, la gamme d'ions plus étendue rend difficile la formation des prolongements 111 de faible profondeur dans la surface supérieure de la couche de silicium 103, ce qui conduit à l'apparition de l'effet de canal court. Au contraire, le procédé conforme au premier mode de réalisation préféré peut former les prolongements 11 de faibles profondeurs dans la surface supérieure de la couche de silicium 3, pour atténuer l'effet de canal court.
Second mode de réalisation préféré
La figure 13 est une coupe montrant une structure d'un dispositif à semiconducteur conforme à un second mode de réalisation préféré de la présente invention. Le dispositif à semiconducteur représenté sur la
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figure 13 a une pellicule d'isolation de séparation partielle 30, à la place de la pellicule d'isolation de séparation complète 5 représentée sur la figure 1. La structure restante du dispositif à semiconducteur conforme au second mode de réalisation préféré est similaire à la structure correspondante du dispositif à semiconducteur précité, conforme au premier mode de réalisation représenté sur la figure 1. Le dispositif à semiconducteur conforme au second mode de réalisation préféré peut être fabriqué en accomplissant les étapes représentées sur les figures 3 à 12, à l'exception du fait que la pellicule d'isolation de séparation 30 est formée à la place de la pellicule d'isolation de séparation 5 dans l'étape représentée sur la figure 3.
L'utilisation de la pellicule d'isolation de séparation partielle 30 permet de relier la région de corps 12 à un potentiel fixé, à travers une partie de la couche de silicium 3 qui s'étend entre la surface inférieure de la pellicule d'isolation de séparation 30, et la surface supérieure de la couche BOX 2, à partir d'une région de contact de corps (non représentée). Ceci atténue ce qu'on appelle un effet de corps flottant, tel que l'apparition d'un effet de non-linéarité et des variations du temps de retard dépendant d'une fréquence de fonctionnement.
Le dispositif à semiconducteur conforme au second mode de réalisation préféré produit des effets qu'on décrira ci-dessus, en plus des effets produits par le dispositif à semiconducteur et le procédé de fabrication de celui-ci, conformes au premier mode de réalisation préféré. La distance L1 accrue conduit à une résistance de corps diminuée dans une direction verticale, sur la représentation de la figure 13. Ceci réduit un problème consistant en ce que la tension de seuil du transistor à effet de champ MOS diffère en fonction de la distance à partir de la région de contact de corps.
La figure 14 est une vue en plan de dessus montrant une première modification du dispositif à semiconducteur conforme au second mode de réalisation préféré. Le dispositif à semiconducteur représenté sur la figure 14 emploie la pellicule d'isolation de séparation complète 5, au lieu de la pellicule d'isolation de séparation partielle 30. L'électrode de grille 7 utilisée dans cette modification est une grille en forme de H ayant une partie centrale avec des parties d'extrémités opposées plus larges.
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Pour fixer le potentiel de la région de corps 12, une paire de régions de contact de corps 31 en contact direct avec la région de corps 12 sont formées dans les parties d'extrémités respectives de l'électrode de grille 7.
La figure 15 est une vue en plan de dessus montrant une seconde modification du dispositif à semiconducteur conforme au second mode de réalisation préféré. Le dispositif à semiconducteur représenté sur la figure 15 emploie la pellicule d'isolation de séparation complète 5, au lieu de la pellicule d'isolation de séparation partielle 30. L'électrode de grille 7 utilisée dans cette modification est une grille en forme de T ayant une partie centrale avec une partie d'extrémité plus large. Pour fixer le potentiel de la région de corps 12, une région de contact de corps 31 en contact direct avec la région de corps 12 est formée à la partie d'extrémité plus large de l'électrode de grille 7.
Les dispositifs à semiconducteur représentés sur les figures 14 et 15 peuvent employer la structure de section représentée sur la figure 13 pour réduire la résistance de corps et réduire ainsi le problème consistant en ce que la tension de seuil du transistor à effet de champ MOS diffère en fonction de la distance à partir de la région, ou des régions, de contact de corps 31.
Troisième mode de réalisation préféré
Un troisième mode de réalisation préféré conforme à la présente invention décrira une relation entre la longueur de grille de l'électrode de grille 7 et la largeur W1 de la pellicule d'oxyde de silicium 8 dans la direction de la longueur de grille.
La figure 16 est un schéma de circuit montrant un circuit équivalent d'un transistor sous une forme simplifiée. Sur la figure 16, Rg désigne une résistance de grille; Ri désigne une résistance de canal; Rs désigne une résistance de source; gm désigne une conductance mutuelle; gds désigne une conductance drain-source; Cgs désigne une capacité grillesource ; et Cgd désigne une capacité grille-drain. De façon générale, une fréquence de coupure ft et une fréquence d'oscillation maximale fmax sont des mesures des performances d'un transistor. En se référant à la figure 16, on note que la fréquence de coupure ft et la fréquence d'oscillation maximale fmax sont respectivement exprimées par :
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Figure img00280001
Lorsque la largeur W1 de la pellicule d'oxyde de silicium 8 est augmentée, la conductance mutuelle gm diminue à cause d'une longueur de canal effective accrue. D'après l'Equation (1), l'augmentation de la largeur W1 de la pellicule d'oxyde de silicium 8 diminue la fréquence de coupure ft. D'après l'Equation (2), la diminution de la fréquence de coupure ft diminue également la fréquence d'oscillation maximale fmax. Cependant, lorsque la largeur W1 de la pellicule d'oxyde de silicium 8 est augmentée, une capacité de chevauchement grille-drain (correspondant à la capacité Cgd ci-dessus) diminue, et la conductance drain-source gds diminue également, à cause de l'effet de canal court atténué. Par conséquent, il y a un compromis entre la fréquence de coupure ft, la capacité de chevauchement grille-drain Cgd et la conductance drain-source gds. Il existe donc une valeur optimale pour la largeur W1 de la pellicule d'oxyde de silicium 8 pour améliorer la fréquence d'oscillation maximale fmax.
La figure 17 est une représentation graphique de la fréquence de coupure ft et de la fréquence d'oscillation maximale fmax en fonction de la largeur W1 de la pellicule d'oxyde de silicium 8, à titre de résultat de mesures effectuées sur un transistor ayant une longueur de grille Lg = 70 nm. Pour éviter que l'électrode de grille 7 tombe sous l'effet d'un procédé de calcination ou d'un procédé de nettoyage de type RCA, il est souhaitable d'augmenter la largeur W1 de la pellicule d'oxyde de silicium 8. Cependant, lorsque la largeur W1 de la pellicule d'oxyde de silicium 8 est trop grande, la fréquence d'oscillation maximale fmax diminue, comme illustré sur la figure 17. Il est donc souhaitable de fixer la largeur W1 de la pellicule d'oxyde de silicium 8 à environ 20 nm, en prenant en considération la formation stable de l'électrode de grille 7 et l'atténuation de la diminution de la fréquence d'oscillation maximale fmax. Dans ce cas, le rapport entre la longueur de grille Lg et la largeur W1 de la pellicule d'oxyde
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de silicium 8 est de 1 à 2/7.
On va maintenant considérer une situation dans laquelle on réduit la taille de l'électrode de grille 7. Conformément à la loi d'échelle, lorsque la longueur de grille Lg diminue sous l'effet d'une réduction de taille supplémentaire, la largeur W1 de la pellicule d'oxyde de silicium 8 doit également diminuer de façon correspondante. Cependant, l'implantation ionique pour la formation des prolongements 11 utilise actuellement une énergie d'implantation inférieure au keV, et il est difficile de diminuer davantage l'énergie d'implantation. Pour un traitement thermique, on utilise actuellement des techniques de recuit thermique rapide (ou RTA pour "Rapid Thermal Annealing"), et il est également difficile de raccourcir davantage le temps pour le traitement thermique. Pour ces raisons, des difficultés résident dans la formation des régions de source/drain 10 de faible profondeur, conformément à la loi d'échelle, même si l'électrode de grille 7 a une taille réduite, et on considère qu'un profil source/drain ne change pas fortement. En outre, le fait de diminuer la largeur W1 de la pellicule d'oxyde de silicium 8 conformément à la loi d'échelle augmente la capacité de chevauchement de grille, ce qui réduit la vitesse de fonctionnement du transistor. Pour les raisons mentionnées ci-dessus, on considère que la valeur optimale pour la largeur W1 de la pellicule d'oxyde de silicium 8 reste à 20 nm, même si la taille du dispositif est réduite davantage. Par conséquent, même dans le cas de la réduction de taille jusqu'à la longueur de grille la plus courte (Lg = 20 nm) qui permet le fonctionnement du transistor MOS, la valeur optimale pour la largeur W1 de la pellicule d'oxyde de silicium 8 est d'environ 20 nm, auquel cas le rapport entre la longueur de grille Lg et la largeur W1 de la pellicule d'oxyde de silicium 8, est de 1 à 1.
Ainsi, le dispositif à semiconducteur conforme au troisième mode de réalisation préféré, dans lequel la largeur W1 de la pellicule d'oxyde de silicium 8 est fixée dans la plage de 2/7 à 1 fois la longueur de grille Lg de l'électrode de grille 7, peut parvenir à la formation stable de l'électrode de grille 7 et atténuer la réduction de la fréquence d'oscillation maximale fmax-
Quatrième mode de réalisation préféré
Les figures 18 à 22 sont des coupes montrant, étape par étape,
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un procédé de fabrication d'un dispositif à semiconducteur conforme à un quatrième mode de réalisation préféré de la présente invention. En se référant tout d'abord à la figure 18, on note qu'on forme l'électrode de grille 7 par le procédé décrit dans le premier mode de réalisation préféré, et ensuite on forme la pellicule d'oxyde de silicium 16 sur la surface supérieure entière de la structure résultante, par un procédé CVD.
En se référant à la figure 19, on note qu'on attaque la pellicule d'oxyde de silicium 16 par un processus d'attaque anisotrope par voie sèche qui présente une vitesse d'attaque plus élevée dans la direction de la profondeur du substrat SOI 4. Ceci forme les pellicules d'oxyde de silicium 8 sur les surfaces latérales de l'électrode de grille 7. Le processus d'attaque anisotrope par voie sèche pour la formation des pellicules d'oxyde de silicium 8 est poursuivi pour effectuer une attaque en excès de la surface supérieure de la couche de silicium 3 qui est mise à nu par l'attaque de la pellicule d'oxyde de silicium 16. L'attaque occasionne des dommages de façon à créer des défauts dans la surface supérieure de la couche de silicium 3.
En référence à la figure 20, on note que les prolongements 11 sont formés dans la surface supérieure de la couche de silicium 3 par un procédé d'implantation ionique. En se référant à la figure 21, on note qu'on forme une pellicule d'oxyde de silicium et une pellicule de nitrure de silicium, dans l'ordre indiqué, sur la surface supérieure entière de la structure résultante, par un procédé CVD. Ensuite, on met en oeuvre un procédé d'attaque anisotrope par voie sèche qui présente une vitesse d'attaque plus élevée dans la direction de la profondeur du substrat SOI 4, pour attaquer la pellicule d'oxyde de silicium et la pellicule de nitrure de silicium jusqu'à ce que la surface supérieure de la couche de silicium 3 soit mise à nu. Ceci forme des pellicules d'oxyde de silicium 40 et des pellicules de nitrure de silicium 9 sur les surfaces latérales extérieures des pellicules d'oxyde de silicium 8. En se référant à la figure 22, on note que les régions de source/drain 10 sont formées dans la couche de silicium 3 par un procédé d'implantation ionique.
Dans le procédé de fabrication du dispositif à semiconducteur conforme au quatrième mode de réalisation préféré, comme envisagé cidessus, le processus d'attaque pour la formation des pellicules d'oxyde de
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silicium 8 attaque la surface supérieure de la couche de silicium 3 et crée également des défauts dans la surface supérieure de la couche de silicium 3. Il en résulte que les défauts agissent comme des réducteurs de durée de vie pour le transistor bipolaire parasite, de façon à réduire le gain du transistor bipolaire parasite. La technique du quatrième mode de réalisation préféré est applicable à n'importe lequel des premier à troisième modes de réalisation préférés.
La figure 23 est une coupe montrant une première modification du procédé de fabrication du dispositif à semiconducteur conforme au quatrième mode de réalisation préféré. Les pellicules de nitrure de silicium 9 représentées sur la figure 21 sont formées sur la surface supérieure de la couche de silicium 3, avec les pellicules d'oxyde de silicium 40 entre elles. D'autre part, dans la première modification du quatrième mode de réalisation préféré, les pellicules de nitrure de silicium 9 sont formées directement sur la surface supérieure de la couche de silicium 3.
La technique de la première modification du quatrième mode de réalisation préféré est applicable à l'un quelconque des premier à troisième modes de réalisation préférés.
Dans la première modification du quatrième mode de réalisation préféré, des contraintes occasionnées à une interface entre la surface inférieure des pellicules de nitrure de silicium 9 et la surface supérieure de la couche de silicium 3 créent davantage de réducteurs de durée de vie dans la surface supérieure de la couche de silicium 3, pour réduire davantage le gain du transistor bipolaire parasite. Ceci atténue l'effet de corps flottant qui est un problème avec des dispositifs SOI. L'atténuation de l'effet de corps flottant procure les avantages de l'atténuation d'un effet transitoire, de l'effet de non-linéarité et d'un effet de porteurs chauds, et de l'amélioration du courant d'attaque que peut fournir le circuit.
La figure 24 est une coupe montrant une seconde modification du procédé de fabrication du dispositif à semiconducteur conforme au quatrième mode de réalisation préféré. Le processus d'attaque anisotrope par voie sèche pour la formation des pellicules de nitrure de silicium 9 dans la technique représentée sur les figures 22 et 23 est arrêté lorsque la surface supérieure de la couche de silicium 3 est mise à nu. Au contraire, dans la seconde modification du quatrième mode de réalisation
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préféré, le processus d'attaque anisotrope par voie sèche pour la formation des pellicules de nitrure de silicium 9 effectue également une attaque en excès de la surface supérieure de la couche de silicium 3. La technique de la seconde modification du quatrième mode de réalisation préféré est applicable à n'importe lequel des premier à quatrième modes de réalisation préférés et à la première modification du quatrième mode de réalisation préféré.
Dans la seconde modification du quatrième mode de réalisation préféré, le fait d'attaquer également la surface supérieure de la couche de silicium 3 au moment de la formation des pellicules de nitrure de silicium 9, crée davantage de réducteurs de durée de vie dans la surface supérieure de la couche de silicium 3, pour réduire davantage le gain du transistor bipolaire parasite.
La figure 25 est une coupe montrant une troisième modification du procédé de fabrication du dispositif à semiconducteur conforme au quatrième mode de réalisation préféré. Dans la troisième modification du quatrième mode de réalisation préféré, après avoir formé les régions de source/drain 10 dans la couche de silicium 3, on forme des couches de siliciure de métal 45 par conversion en siliciure de la surface supérieure des régions de source/drain 10. Ce processus de conversion en siliciure occasionne également une conversion en siliciure de la surface supérieure de l'électrode de grille 7, pour former une couche de siliciure de métal 46. La technique de la troisième modification du quatrième mode de réalisation préféré est applicable à l'un quelconque des premier à quatrième modes de réalisation préférés, et aux première et seconde modifications du quatrième mode de réalisation préféré.
Dans la troisième modification du quatrième mode de réalisation préféré, la conversion en siliciure de la surface supérieure des régions de source/drain 10 crée davantage de réducteurs de durée de vie dans la surface supérieure de la couche de silicium 3, pour réduire encore davantage le gain du transistor bipolaire parasite.
Les première à troisième modifications du quatrième mode de réalisation préféré visent à créer un grand nombre de réducteurs de durée de vie dans la surface supérieure de la couche de silicium 3, pour réduire le gain du transistor bipolaire parasite. Cependant, l'augmentation du
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nombre de réducteurs de durée de vie a l'inconvénient d'augmenter la fuite de jonction. Par conséquent, il est nécessaire de sélectionner une structure optimale en considérant à la fois l'avantage de l'augmentation de la vitesse de fonctionnement par l'atténuation de l'effet de corps flottant, et l'inconvénient de l'augmentation de la consommation de puissance qui résulte de l'augmentation de la fuite de jonction.
Cinquième mode de réalisation préféré
Dans le dispositif à semiconducteur conforme au premier mode de réalisation préféré représenté sur la figure 2, la largeur des pellicules d'oxyde de silicium 8a du transistor à effet de champ NMOS est égale à la largeur des pellicules d'oxyde de silicium 8b du transistor à effet de champ PMOS. On décrira, conformément à un cinquième mode de réalisation préféré de la présente invention, un dispositif à semiconducteur avec ces largeurs mutuellement différentes en fonction de buts poursuivis.
La figure 26 est une coupe montrant une structure d'un dispositif à semiconducteur conforme à un cinquième mode de réalisation préféré de la présente invention. La structure représentée sur la figure 6 comprend, à la place des pellicules d'oxyde de silicium 8b représentées sur la figure 2, des pellicules d'oxyde de silicium 8bb ayant une largeur W3 inférieure à la largeur W1 des pellicules d'oxyde de silicium 8a. Une distance L3 entre la paire de régions de source/drain 10b est donc plus courte que la distance L1 entre la paire de régions de source/drain 10a. Les pellicules d'oxyde de silicium 8bb ayant la largeur inférieure peuvent être produites par exemple par attaque par voie humide des pellicules d'oxyde de silicium 8b dans l'étape représenté sur la figure 8.
La figure 27 est une coupe montrant une structure d'un autre dispositif à semiconducteur conforme au cinquième mode de réalisation préféré de la présente invention. La structure représentée sur la figure 27 comprend, à la place des pellicules d'oxyde de silicium 8a représentées sur la figure 2, des pellicules d'oxyde de silicium 8aa ayant une largeur W4 inférieure à la largeur W1 des pellicules d'oxyde de silicium 8b. Une distance L4 entre la paire de régions de source/drain 10a est donc plus courte que la distance L1 entre la paire de régions de source/drain 10b.
Les pellicules d'oxyde de silicium 8aa ayant la largeur inférieure peuvent être produites par exemple par attaque par voie humide des pellicules
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d'oxyde de silicium 8a, à l'étape représenté sur la figure 7.
Le problème de l'effet de corps flottant est davantage susceptible de se produire dans le transistor à effet de champ NMOS que dans le transistor à effet de champ PMOS, du fait que le transistor bipolaire parasite est aisément activé par des trous générés par ionisation par chocs près du drain dans le transistor à effet de champ NMOS. Par conséquent, le fait de donner à la largeur des pellicules d'oxyde de silicium 8a du transistor à effet de champ NMOS une valeur supérieure à celle des pellicules d'oxyde de silicium 8bb du transistor à effet de champ PMPS, comme dans le dispositif à semiconducteur représenté sur la figure 26, réduit le problème de l'effet de corps flottant dans le transistor à effet de champ NMOS, pour améliorer la vitesse de fonctionnement et le courant d'attaque que peut fournir le circuit.
L'effet de canal court est davantage susceptible de se produire dans le transistor à effet de champ PMOS que dans le transistor à effet de champ NMOS. Par conséquent, le fait de donner à la largeur des pellicules d'oxyde de silicium 8b du transistor à effet de champ PMOS une valeur supérieure à celle des pellicules d'oxyde de silicium 8aa du transistor à effet de champ NMOS, comme dans le dispositif à semiconducteur représenté sur la figure 27, atténue la manifestation de l'effet de canal court dans le transistor à effet de champ PMOS. Ceci améliore la caractéristique de pente de coupure du transistor à effet de champ PMOS, pour atténuer l'augmentation du courant à l'état bloqué, permettant ainsi de parvenir à la réduction de la consommation de puissance.
Sixième mode de réalisation préféré
La figure 17 illustre la relation entre la largeur W1 de la pellicule d'oxyde de silicium 8 remplissant la fonction d'une pellicule d'isolation de décalage, et la fréquence de coupure ft et la fréquence d'oscillation maximale fmax. La fréquence de coupure ft et la fréquence d'oscillation maximale fmax sont utilisées comme un indicateur qui indique les performances de circuits analogiques et de circuits radiofréquences, mais les circuits analogiques seront de façon caractéristique décrits ci-après. Des exemples des circuits analogiques comprennent un circuit de boucle d'asservissement de phase et un amplificateur de lecture. D'autre part, un temps de retard d'inverseur tpd est souvent utilisé à titre de mesure des
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performances de circuits numériques. Le temps de retard tpd est donné par l'expression : tpd = CVDD/I (3) dans laquelle C est une capacité totale, VDD est une tension d'alimentation, et 1 est le courant d'attaque que le circuit est capable de fournir.
La figure 28 est une représentation graphique du temps de retard tpd en fonction de la largeur W1 de la pellicule d'isolation de décalage, d'après un résultat de mesures effectuées sur un transistor ayant une longueur de grille Lg = 70 nm. On verra d'après la représentation graphique que plus la largeur W1 de la pellicule d'isolation de décalage est faible, plus le temps de retard tpd est court.
En référence à l'Equation (3), on note que le fait de diminuer la largeur de la pellicule d'isolation de décalage augmente la capacité de chevauchement de grille et augmente ainsi la capacité totale C. Ceci doit augmenter le temps de retard tpd. Cependant, le fait de diminuer la largeur de la pellicule d'isolation de décalage diminue la longueur de canal effective, ce qui augmente le courant d'attaque # que le circuit est capable de fournir. Cette influence s'exerce plus fortement que l'influence de l'augmentation de la capacité totale C. Il en résulte que plus la largeur W1 de la pellicule d'isolation de décalage est faible, plus le temps de retard tpd devient court, comme représenté sur la figure 28.
D'après ce qui précède, les circuits numériques montrent que plus la largeur de la pellicule d'isolation de décalage est faible, plus le temps de retard tpd devient court, ce qui améliore à son tour les performances des circuits. Par conséquent, il y a une différence de valeur optimale pour la largeur de la pellicule d'isolation de décalage entre un transistor constituant un circuit analogique (ou un circuit radiofréquence) et un transistor constituant un circuit numérique. Sur la base de ces faits, on va décrire le dispositif à semiconducteur incluant un circuit analogique (ou un circuit radiofréquence) et un circuit numérique formés tous deux sur le même substrat, avec une différence établie entre la largeur de la pellicule d'isolation de décalage d'un transistor constituant le circuit analogique (ou le circuit radiofréquence) et la largeur de la pellicule d'isolation de décalage d'un transistor constituant le circuit numérique, conformément
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au sixième mode de réalisation préféré de la présente invention. La structure conforme au sixième mode de réalisation préféré est applicable au dispositif à semiconducteur de l'un quelconque des premier à cinquième modes de réalisation préférés.
La figure 29 est une coupe montrant une structure du dispositif à semiconducteur conforme au sixième mode de réalisation préféré. Le substrat SOI 4 a une région de circuit numérique dans laquelle le circuit numérique est formé et une région de circuit analogique dans laquelle le circuit analogique est formé. La région de circuit numérique et la région de circuit analogique sont électriquement isolées l'une de l'autre par une pellicule d'isolation de séparation 50, avec une partie de séparation complète 51 formée partiellement sur sa surface inférieure.
On décrira en premier la région de circuit numérique. Un transistor à effet de champ MOS constituant le circuit numérique est formé dans une région de dispositif définie par les pellicules d'isolation de séparation 30 et 50. Le transistor à effet de champ MOS a une électrode de grille 53 en silicium polycristallin formée sur la surface supérieure de la couche de silicium 3, avec une pellicule d'oxyde de grille 52 en oxyde de silicium entre elles; une région de corps 58 formée dans la couche de silicium 3 sous l'électrode de grille 53 ; et une paire de régions de source/ drain 60 formées dans la couche de silicium 3, avec la région de corps 58 disposée entre elles. Les régions de la paire de régions de source/drain 60 ont respectivement une paire de prolongements 59 qui sont formés dans la surface supérieure de la couche de silicium 3 et s'étendent jusqu'au dessous de l'électrode de grille 53.
Une pellicule d'oxyde de silicium 54 remplissant la fonction d'une pellicule d'isolation de décalage est formée en contact avec chaque surface latérale de l'électrode de grille 53. Une pellicule d'oxyde de silicium 55 est formée à l'extérieur de la pellicule d'oxyde de silicium 54, et une paroi latérale incluant une pellicule d'oxyde de silicium 56 et une pellicule de nitrure de silicium 57 est formée à l'extérieur de la pellicule d'oxyde de silicium 55.
On décrira ensuite la région de circuit analogique. Un transistor à effet de champ MOS constituant le circuit analogique est formé dans une région de dispositif définie par les pellicules d'isolation de séparation
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30 et 50. Le transistor à effet de champ MOS a une électrode de grille 63 en silicium polycristallin formée sur la surface supérieure de la couche de silicium 3, avec une pellicule d'oxyde de grille 62 en oxyde de silicium entre elles; une région de corps 68 formée dans la couche de silicium 3 sous l'électrode de grille 63 ; et une paire de régions de source/ drain 70 formées dans la couche de silicium 3, avec la région de corps 68 disposée entre elles. Les régions de la paire de régions de source/drain 70 ont respectivement une paire de prolongements 69 qui sont formés dans la surface supérieure de la couche de silicium 3 et s'étendent jusqu'au dessous de l'électrode de grille 63. La longueur de grille de l'électrode de grille 63 est égale à la longueur de grille de l'électrode de grille 53.
Une pellicule d'oxyde 64 remplissant la fonction d'une première pellicule d'isolation de décalage est formée en contact avec chaque surface latérale de l'électrode de grille 63. Une pellicule d'oxyde de silicium 65 remplissant la fonction d'une seconde pellicule d'isolation de décalage est formée à l'extérieur de la pellicule d'oxyde de silicium 64. L'épaisseur de la pellicule d'oxyde de silicium 64 est égale à celle de la pellicule d'oxyde de silicium 54, et l'épaisseur de la pellicule d'oxyde de silicium 65 est égale à celle de la pellicule d'oxyde de silicium 55. Une paroi latérale incluant une pellicule d'oxyde de silicium 66 et une pellicule de nitrure de silicium 67 est formée à l'extérieur de la pellicule d'oxyde de silicium 65.
La valeur (ou une dimension K1) de chevauchement entre l'électrode de grille 53 et les prolongements 59 en vue en plan (ou en vue par le dessus de l'électrode de grille) est supérieure à la valeur (ou une dimension K2) de chevauchement entre l'électrode de grille 63 et les prolongements 69, en vue en plan. Il en résulte que la longueur de canal effective du transistor à effet de champ MOS formé dans la région de circuit numérique est inférieure à celle du transistor à effet de champ MOS formé dans la région de circuit analogique.
Les figures 32 à 35 sont des coupes montrant, étape par étape, un procédé de fabrication du dispositif à semiconducteur conforme au sixième mode de réalisation préféré. En se référant tout d'abord à la figure 30, on note qu'on prépare le substrat SOI 4, et ensuite on forme les pellicules d'isolation de séparation 30 et 50 dans la couche de silicium 3.
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En référence à la figure 31, on forme entièrement une pellicule d'oxyde de silicium sur la surface supérieure de la couche de silicium 3 et les surfaces supérieures des pellicules d'isolation de séparation 30,50, par un procédé CVD ou un procédé d'oxydation thermique. A la place de la pellicule d'oxyde de silicium, on peut former une pellicule d'oxynitrure de silicium, une pellicule d'oxyde de métal, par exemple A1203, ou une pellicule ferroélectrique, consistant par exemple en Ta205 et BST. Ensuite, on forme entièrement sur la surface supérieure de la pellicule d'oxyde de silicium une pellicule de silicium polycristallin ayant une épaisseur d'environ 100 nm à environ 400 nm, par un procédé LPCVD. La pellicule de silicium polycristallin peut être dopée avec une impureté telle que P et B. On peut former une pellicule de métal, comme W, Ta et Al, à la place de la pellicule de silicium polycristallin. Ensuite, on définit un motif dans la pellicule de silicium polycristallin et la pellicule d'oxyde de silicium, par un procédé photolithographique et un procédé d'attaque anisotrope par voie sèche, pour former les électrodes de grille 53,63 et les pellicules d'oxyde de grille 52,62.
Ensuite, on forme sur la totalité de la surface de la structure résultante une pellicule d'oxyde de silicium ayant une épaisseur de quelques nanomètres à quelques dizaines de nanomètres, et on attaque cette pellicule par un procédé d'attaque anisotrope par voie sèche qui présente une vitesse d'attaque plus élevée dans la direction de la profondeur du substrat SOI 4. Ceci forme la pellicule d'oxyde de silicium 54 en contact avec chaque surface latérale de l'électrode de grille 53, et la pellicule d'oxyde de silicium 64 en contact avec chaque surface latérale de l'électrode de grille 63. La pellicule d'oxyde de silicium 54 remplit la fonction de la pellicule d'isolation de décalage pour la formation des prolongements 58 dans une étape ultérieure. La pellicule d'oxyde de silicium 64 remplit la fonction de la première pellicule d'isolation de décalage pour la formation des prolongements 69 dans une étape ultérieure.
Ensuite, en référence à la figure 32, on forme une couche de résine photosensible 71 sur la couche de silicium 3 dans la région de circuit analogique, par un procédé photolithographique, pour recouvrir l'électrode de grille 63 et la pellicule d'oxyde de silicium 64. Ensuite, on implante des ions d'une impureté telle que As, P et Sb (pour la formation
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d'un transistor NMOS), pour former les prolongements 59 dans la surface supérieure de la couche de silicium 3 dans la région de circuit numérique.
En référence à la figure 33, on note qu'après avoir enlevé la couche de résine photosensible 71, on forme sur la totalité de la surface supérieure de la structure résultante une pellicule d'oxyde de silicium ayant une épaisseur de quelques nanomètres à quelques dizaines de nanomètres, et on attaque cette pellicule par un procédé d'attaque anisotrope par voie sèche qui présente une vitesse d'attaque plus élevée dans la direction de la profondeur du substrat SOI 4. Ceci forme la pellicule d'oxyde de silicium 55 à l'extérieur de la pellicule d'oxyde de silicium 54, et la pellicule d'oxyde de silicium 65 à l'extérieur de la pellicule d'oxyde de silicium 64. La pellicule d'oxyde de silicium 65 remplit la fonction de la seconde pellicule d'isolation de décalage pour la formation des prolongements 69 à une étape ultérieure.
Ensuite, en référence à la figure 34, on forme une couche de résine photosensible 72 sur la couche de silicium 3 dans la région de circuit numérique, par un procédé photolithographique, pour recouvrir l'électrode de grille 53 et les pellicules d'oxyde de silicium 54,55. Ensuite, on implante des ions d'une impureté telle que As, P et Sb (pour la formation d'un transistor NMOS), pour former les prolongements 69 dans la surface supérieure de la couche de silicium 3 dans la région de circuit analogique.
En se référant à la figure 35, on note qu'après avoir enlevé la couche de résine photosensible 72, on forme une pellicule d'oxyde de silicium et une pellicule de nitrure de silicium, dans l'ordre indiqué, sur la totalité de la surface supérieure de la structure résultante. Ensuite, on effectue un processus d'attaque anisotrope par voie sèche pour attaquer la pellicule d'oxyde de silicium et la pellicule de nitrure de silicium jusqu'à ce que la surface supérieure de la couche de silicium 3 soit mise à nu. Ceci forme la paroi latérale incluant la pellicule d'oxyde de silicium 56 et la pellicule de nitrure de silicium 57 à l'extérieur de la pellicule d'oxyde de silicium 55, et la paroi latérale incluant la pellicule d'oxyde de silicium 66 et la pellicule de nitrure de silicium 67 à l'extérieur de la pellicule d'oxyde de silicium 65. Ces parois latérales remplissent la fonction d'un masque d'implantation pour la formation des régions de source/drain 60,70 à une étape ultérieure.
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Ensuite, on introduit dans la couche de silicium 3 une impureté telle que As, P et Sb (pour la formation d'un transistor NMOS), par un processus d'implantation ionique, pour former les régions de source/drain 60,70. Les étapes mentionnées ci-dessus donnent la structure représentée sur la figure 29.
Dans le procédé de fabrication du dispositif à semiconducteur conforme au sixième mode de réalisation préféré, comme indiqué cidessus, la pellicule d'oxyde de silicium 54 est utilisée comme la pellicule d'isolation de décalage dans la région de circuit numérique, lorsque l'implantation ionique est effectuée pour la formation des prolongements 59.
D'autre part, dans la région de circuit analogique, les pellicules d'oxyde de silicium 64 et 65 sont utilisées comme les pellicules d'isolation de décalage lorsque l'implantation ionique est effectuée pour la formation des prolongements 69. De ce fait, dans la région de semiconducteur conforme au sixième mode de réalisation préféré, la valeur (ou dimension K1) de chevauchement entre l'électrode de grille 53 et les prolongements 59 en vue en plan, est supérieure à la valeur (ou dimension K2) de chevauchement entre l'électrode de grille 63 et les prolongements 69, en vue en plan. Ceci assure la valeur optimale pour la largeur de la pellicule d'isolation de décalage pour le transistor constituant le circuit analogique (ou circuit radiofréquence), tout en réduisant la longueur de canal effective pour raccourcir le temps de retard tpd, ce qui améliore les performances pour le transistor constituant le circuit numérique.
Bien que la réduction de la longueur de canal effective soit susceptible de faire apparaître l'effet de canal court dans le transistor constituant le circuit numérique, l'influence de l'effet de canal court occasionne moins de problèmes dans le circuit numérique que dans le circuit analogique.
On a décrit ci-dessus le sixième mode de réalisation préféré en prenant à titre d'exemple la formation du transistor NMOS. Cependant, la technique du sixième mode de réalisation préféré est applicable à la formation de transistors PMOS et CMOS. Ceci est également vrai pour un septième mode de réalisation préféré conforme à la présente invention, qu'on décrira ci-dessous.
Septième mode de réalisation préféré
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On verra d'après l'Expression (2) qu'il est possible d'obtenir une augmentation de la fréquence d'oscillation maximale fmax en réduisant la résistance de grille Rg. On décrira dans le septième mode de réalisation préféré de la présente invention une structure de grille capable de réduire la résistance de grille. La structure de grille conforme au septième mode de réalisation préféré est applicable au dispositif à semiconducteur de l'un quelconque des premier à sixième modes de réalisation préférés.
La figure 36 est une vue en plan, de dessus, montrant schématique une structure d'un dispositif à semiconducteur conforme au septième mode de réalisation préféré de la présente invention. Une paire de régions de source/drain sont formées sur des côtés opposés d'une électrode de grille 75. Une multiplicité de plots de contact 77 sont formés en contact avec les régions de source/drain 76.
La figure 37 est une coupe selon la ligne A1-A1 de la figure 36, montrant la structure. La figure 38 est une coupe selon la ligne A2-A2 de la figure 36 montrant la structure. En se référant à la figure 37, on note qu'une pellicule de silicium polycristallin 79 est formée sur la surface supérieure de la couche de silicium 3, avec une pellicule d'oxyde de grille 78 en oxyde de silicium entre elles. Une couche de siliciure de métal 80 est formée sur la pellicule de silicium polycristallin 79, et la pellicule de silicium polycristallin 79 et la couche de siliciure de métal 80 constituent l'électrode de grille 75. Une paroi latérale 83 incluant une pellicule de silicium polycristallin 81 et une pellicule de nitrure de silicium 82 est formée sur chaque surface latérale de l'électrode de grille 75. Une paroi latérale 86 incluant une pellicule d'oxyde de silicium 84 et une pellicule de nitrure de silicium 85 est formée sur une surface latérale de la paroi latérale 83 qui est opposée à l'électrode de grille 75.
Une région de corps 88 est formée dans la couche de silicium 3 sous l'électrode de grille 75. La paire de régions de source/drain 76 sont formées dans la couche de silicium 3, avec la région de corps 88 disposée entre elles. Les régions de la paire de régions de source/drain 76 ont respectivement une paire de prolongements 87 qui sont formés dans la surface supérieure de la couche de silicium 3 et s'étendent jusqu'au dessous de l'électrode de grille 75. Une couche de siliciure de métal 89 est formée sur la surface supérieure des régions de source/drain 76, sauf aux
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endroits auxquels les parois latérales 83 et 86 sont formées.
Une pellicule d'isolation inter-couche 90 consistant en oxyde de silicium est formée sur la couche de silicium 3 de façon à recouvrir le transistor à effet de champ MOS. Les plots de contact 77 en métal sont formés à travers la pellicule d'isolation inter-couche 90 de façon à s'étendre à partir de la surface supérieure de la pellicule d'isolation intercouche 90 jusqu'à la surface supérieure de la couche de siliciure de métal 89. Une ligne d'interconnexion en métal 91 consistant en un métal tel que l'aluminium et le cuivre, est formée sur la surface supérieure de la pellicule d'isolation inter-couche 90 et est en contact avec les plots de contact 77. Une ligne d'interconnexion de grille 92 consistant en métal est formée à travers la pellicule d'isolation inter-couche 90 de façon à s'étendre à partir de la surface supérieure de la pellicule d'isolation inter-couche 90 jusqu'aux surfaces supérieures de la couche de siliciure de métal 80 et de la paroi latérale 83. Une dimension de la ligne d'interconnexion de grille 92 dans la direction de la longueur de grille est supérieure à la longueur de grille de l'électrode de grille 75.
En se référant à la figure 38, on note que la ligne d'interconnexion de grille 92 est en contact avec la surface supérieure de l'électrode de grille 75 et s'étend dans la direction dans laquelle s'étend l'électrode de grille 75.
Les figures 39 à 43 sont des coupes montrant, étape par étape, un procédé de fabrication du dispositif à semiconducteur conforme au septième mode de réalisation préféré. En se référant tout d'abord à la figure 39, on note qu'on prépare le substrat SOI 4, et on forme ensuite la pellicule d'isolation de séparation 30 dans la couche de silicium 3. Ensuite, on forme la pellicule d'oxyde de grille 78 et la pellicule de silicium polycristallin 79 sur la surface supérieure de la couche de silicium 3, par le processus décrit dans les modes de réalisation préférés envisagés cidessus. Ensuite, on introduit une impureté telle que As, P et Sb (pour la formation d'un transistor NMOS) dans la surface supérieure de la couche de silicium 3, par un processus d'implantation ionique, pour former les prolongements 87. Avant le processus d'implantation ionique, on peut appliquer les concepts des premier à sixième modes de réalisation préférés, pour former la pellicule d'isolation de décalage sur la surface latérale de
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la pellicule de silicium polycristallin 79, pour augmenter ainsi la longueur de canal effective.
En se référant à la figure 40, on note qu'on forme une pellicule d'oxyde de silicium et une pellicule de nitrure de silicium, dans l'ordre indiqué, sur la totalité de la surface supérieure de la structure résultante, par un procédé CVD. Ensuite, on accomplit un processus d'attaque anisotrope par voie sèche qui présente une vitesse d'attaque plus élevée dans la direction de la profondeur du substrat SOI 4, pour attaquer la pellicule d'oxyde de silicium et la pellicule de nitrure de silicium, jusqu'à ce que la surface supérieure de la couche de silicium 3 soit mise à nu. Ceci laisse la pellicule d'oxyde de silicium 81 et la pellicule de nitrure de silicium 82 non attaquées, de chaque côté de la surface de la pellicule de silicium polycristallin 79, pour former la paroi latérale 83. Ensuite, on introduit dans la couche de silicium 3 une impureté telle que As, P et Sb (pour la formation d'un transistor NMOS), par un processus d'implantation ionique, pour former les régions de source/drain 76. La paroi latérale 83 remplit la fonction d'un masque d'implantation dans l'étape d'implantation ionique pour la formation des régions de source/drain 76.
En référence à la figure 41, on note qu'on forme une pellicule d'oxyde de silicium et une pellicule de nitrure de silicium, dans l'ordre indiqué, sur la totalité de la surface supérieure de la structure résultante, par un procédé CVD. Ensuite, on accomplit un processus d'attaque anisotrope par voie sèche qui présente une vitesse d'attaque plus élevée dans la direction de la profondeur du substrat SOI 4, pour attaquer la pellicule d'oxyde de silicium et la pellicule de nitrure de silicium jusqu'à ce que la surface supérieure de la couche de silicium 3 soit mise à nu. Ceci laisse la pellicule d'oxyde de silicium 84 et la pellicule de nitrure de silicium 85 non attaquées sur une surface latérale de chaque paroi latérale 83, pour former la paroi latérale 86. Dans ce processus, l'épaisseur de la pellicule de nitrure de silicium et les conditions d'attaque peuvent être ajustées de façon que la paroi latérale 86 diffère de la paroi latérale 83 en ce qui concerne la dimension dans la direction de la longueur de grille.
En référence à la figure 42, on note qu'on forme une pellicule de métal, comme du cobalt, sur la totalité de la surface supérieure de la structure résultante, et on la chauffe ensuite. Ceci fait réagir ensemble le
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silicium et le métal dans leurs parties de contact, pour former les couches de siliciure de métal 80 et 89. La couche de siliciure de métal 80 est formée sur la pellicule de silicium polycristallin 79, pour constituer ainsi l'électrode de grille 75. La couche de siliciure de métal 89 est formée sur les régions de source/drain 76. Ensuite, on enlève la pellicule de métal qui n'a pas réagi.
En référence à la figure 43, on note qu'on dépose une pellicule d'oxyde de silicium sur la totalité de la surface supérieure de la structure résultante, par un procédé CVD, pour former la pellicule d'isolation intercouche 90. Ensuite, on forme une couche de résine photosensible (non représentée) ayant un motif d'ouvertures prédéterminé sur la surface supérieure de la pellicule d'isolation inter-couche 90, par un procédé photolithographique. En utilisant la couche de résine photosensible à titre de masque d'attaque, on effectue un processus d'attaque anisotrope par voie sèche qui présente une vitesse d'attaque plus élevée dans la direction de la profondeur du substrat SOI 4, pour enlever la pellicule d'isolation intercouche 90. Le fait d'effectuer ce processus d'attaque dans des conditions dans lesquelles la pellicule d'oxyde de silicium est plus facilement attaquée et la pellicule de nitrure de silicium est moins facilement attaquée, empêche l'attaque de la surface supérieure de la paroi latérale 83. Ceci forme des trous de contact 93 dans la couche de siliciure de métal 89, et une tranchée ou une ouverture d'interconnexion 94 sur l'électrode de grille 75.
Il est souhaitable de définir la forme du motif d'ouvertures de la couche de résine photosensible, de façon qu'une dimension M1 des trous de contact 93 dans la direction de la longueur de grille soit supérieure à une dimension M2 de la tranchée d'interconnexion 94 dans la direction de la longueur de grille, pour des raisons qui seront décrites ci-dessous.
L'aire d'ouverture de chaque trou de contact 93 est inférieure à l'aire d'ouverture de la tranchée d'interconnexion 94, du fait que la tranchée d'interconnexion 94 s'étend le long de l'électrode de grille 75. Par consé- quent, les trous de contact 93 sont attaqués plus lentement que la tran- chée d'interconnexion 94. Le fait de donner à la dimension M1 une valeur supérieure à la dimension M2 réduit la différence de vitesse d'attaque.
Ensuite, on forme sur la totalité de la surface supérieure de la
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structure résultante une pellicule de métal (AI, W, Cu ou autres) suffisamment épaisse pour remplir les trous de contact 93 et la tranchée d'interconnexion 94, et on effectue ensuite une attaque de réduction d'épaisseur jusqu'à ce que la surface supérieure de la pellicule d'isolation intercouche 90 soit mise à nu. Pour améliorer l'adhérence de la pellicule de métal, on peut former une couche de métal de barrière avant de déposer la pellicule de métal. Le matériau de la couche de métal de barrière est du titane (Ti), du nitrure de titane (TiN), une pellicule composite de Ti et TiN, ou autres. Ensuite, on forme la ligne d'interconnexion en métal 91 pour donner la structure représentée sur la figure 37.
Comme indiqué ci-dessus, dans le dispositif à semiconducteur conforme au septième mode de réalisation préféré, la ligne d'interconnexion de grille 92 formée à travers la pellicule d'isolation inter-couche 90 est en contact avec la surface supérieure de l'électrode de grille 75, et s'étend dans la direction dans laquelle s'étend l'électrode de grille 75, la dimension de la ligne d'interconnexion de grille 92 dans la direction de la longueur de grille étant supérieure à la longueur de grille de l'électrode de grille 75. Ceci réduit la résistance de grille Rg dans l'Equation (2) pour augmenter la fréquence d'oscillation maximale fmax.
Dans le procédé de fabrication du dispositif à semiconducteur conforme au septième mode de réalisation préféré, la paroi latérale 86 est formée à l'extérieur de chaque paroi latérale 83. Ceci évite un contact entre la ligne d'interconnexion de grille 92 et la couche de siliciure de métal 89 si la tranchée d'interconnexion 94 n'est pas formée à sa position correcte, à cause de l'erreur d'alignement du photomasque et autres. Par conséquent, la formation de la paroi latérale 86 améliore une marge d'erreur d'alignement. Cet effet est d'autant plus grand que la dimension de la paroi latérale 86 dans la direction de la longueur de grille est grande.
Cependant, une dimension excessivement grande de la paroi latérale 86 dans la direction de la longueur de grille réduit la dimension de la couche de siliciure de métal 89 dans la direction de la longueur de grille, ce qui augmente la résistance série de la région de source/drain. Il est donc nécessaire de faire un compromis entre l'avantage d'être capable d'améliorer la marge d'erreur d'alignement et l'inconvénient de l'augmentation de la résistance série de la région de source/drain, pour opti-
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miser la dimension de la paroi latérale 86 dans la direction de la longueur de grille.
L'effet d'amélioration de la marge d'erreur d'alignement est obtenu en augmentant simplement la largeur de la paroi latérale 83, sans former individuellement la paroi latérale 83 et la paroi latérale 86. Cependant, cette technique augmente la distance entre la paire de régions de source/drain 76, et augmente donc la longueur des prolongements 87, ce qui augmente la résistance série dans les prolongements 87, conduisant ainsi à une réduction du courant d'attaque que le circuit peut fournir. Au contraire, le processus consistant à former les régions de source/drain 76 après la formation de la paroi latérale 83, et à former ensuite la paroi latérale 86 comme dans le procédé du septième mode de réalisation préféré, peut réduire la longueur des prolongements 87 pour éviter la réduction du courant d'attaque que le circuit peut fournir.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention.

Claims (4)

REVENDICATIONS
1. Dispositif à semiconducteur, caractérisé en ce qu'il comprend : un substrat (4); un élément à semiconducteur incluant (a) une électrode de grille (79) formée sur une surface principale du substrat (4), avec une pellicule d'isolation de grille (78) interposée entre elles, et s'étendant dans une direction prédéterminée, (b) une première paroi latérale (83) formée sur chaque surface latérale de l'électrode de grille (79), (c) une région de corps (88) formée dans le substrat (4) sous l'électrode de grille (79), et (d) une paire de régions de source/drain (76) formées dans le substrat (4), avec la région de corps (48) disposée entre la paire de régions de source/drain (76) ; une pellicule d'isolation inter-couche (90) formée sur le substrat (4) pour recouvrir l'élément à semiconducteur ; une ligne d'interconnexion de grille (92) en contact avec la surface supé- rieure de l'électrode de grille (79) et s'étendant dans la direction prédéterminée, cette ligne d'interconnexion de grille (92) étant formée dans la pellicule d'isolation inter-couche (90) ; et en ce qu'une dimension de la ligne d'interconnexion de grille (92) dans une direction de la longueur de grille de l'électrode de grille (79) est supérieure à la longueur de grille de l'électrode de grille (79).
2. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce qu'il comprend en outre une seconde paroi latérale (86) formée sur chaque surface latérale de l'électrode de grille (79), avec la première paroi latérale (83) incorporée entre elles.
3. Dispositif à semiconducteur selon la revendication 2, caractérisé en ce qu'une dimension de chaque seconde paroi latérale (86) dans la direction de la longueur de grille est supérieure à une dimension de la première paroi latérale (83) dans la direction de la longueur de grille.
4. Dispositif à semiconducteur selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il comprend en outre un plot de contact (77) connecté aux régions de source/drain (76) et formé dans la pellicule d'isolation inter-couche (90) ; et en ce que la dimension de la ligne d'interconnexion de grille (92) dans la direction de la longueur de grille est inférieure à une dimension du plot de contact (77) dans la direction de la longueur de grille.
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