FR3080486A1 - Procede de formation d'un dispositif microelectronique - Google Patents

Procede de formation d'un dispositif microelectronique Download PDF

Info

Publication number
FR3080486A1
FR3080486A1 FR1853572A FR1853572A FR3080486A1 FR 3080486 A1 FR3080486 A1 FR 3080486A1 FR 1853572 A FR1853572 A FR 1853572A FR 1853572 A FR1853572 A FR 1853572A FR 3080486 A1 FR3080486 A1 FR 3080486A1
Authority
FR
France
Prior art keywords
active layer
layer
active region
thickness
active
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1853572A
Other languages
English (en)
Other versions
FR3080486B1 (fr
Inventor
Pascal Costaganna
Pierre De Person
Michel Aube
Corentin BOULO
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
X Fab France SAS
Original Assignee
X Fab France SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by X Fab France SAS filed Critical X Fab France SAS
Priority to FR1853572A priority Critical patent/FR3080486B1/fr
Priority to US16/392,287 priority patent/US11011547B2/en
Publication of FR3080486A1 publication Critical patent/FR3080486A1/fr
Application granted granted Critical
Publication of FR3080486B1 publication Critical patent/FR3080486B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

La présente invention concerne un procédé de formation d'un dispositif électronique comprenant un premier transistor (10) et un deuxième transistor (20), à partir d'un empilement de couches comprenant une couche isolante surmontée d'une couche active en un matériau semi-conducteur, le procédé comprenant au moins les étapes suivantes : a) Formation d'une tranchée isolante (6) pour définir dans la couche active au moins une première région active et au moins une deuxième région active, ladite tranchée isolante (6) formant saillie par rapport à la couche active de la deuxième région active ; b) Formation d'une couche de masquage sans recouvrir la couche active de la deuxième région active et sans recouvrir une partie de la tranchée isolante (6) ; c) Gravure : i) d'une portion de l'épaisseur de la couche active de la deuxième région active, ii) d'au moins une portion de l'épaisseur de ladite partie de la tranchée isolante (6).

Description

DOMAINE TECHNIQUE DE L’INVENTION
La présente invention concerne le domaine de la microélectronique et de la nanoélectronique. Elle trouve par exemple pour application avantageuse le domaine des transistors partiellement désertés PDSOI et des transistors totalement désertés FDSOI réalisés sur une même plaque.
ETAT DE LA TECHNIQUE
Dans le domaine des circuits intégrés formés à partir de substrats, en particulier ceux élaborés de type semi-conducteur sur isolant (habituellement désignés par leur acronyme SOI de l’anglais « Semiconductor On Insulator »), il peut exister une pluralité de transistors dont les canaux de conductions présentent des différences d’épaisseurs. Cette situation se rencontre par exemple, mais pas exclusivement, dans le cas de deux types de transistors utilisés : Des transistors dits partiellement désertés désignés par leur acronyme PDSOI, de l’anglais « Partially Depleted Semiconductor On Insulator», et des transistors dits totalement désertés désignés par leur acronyme FDSOI, de l’anglais « Fully Depleted SemiconductorOn Insulator».
Un substrat élaboré SOI est caractérisé par la présence d’une fine couche superficielle de semi-conducteur monocristallin, du silicium monocristallin par exemple, reposant sur une couche continue isolante d’oxyde, par exemple d’oxyde de silicium, dit oxyde enterré ou encore BOX acronyme de l’anglais « Buried Oxide layer ». La solidité et la rigidité mécanique de l’ensemble sont assurées par une couche sur laquelle repose la BOX et qui constitue le corps du substrat SOI, souvent qualifié du vocable anglais de « bulk » pour indiquer que le substrat de départ est très généralement fait d’un matériau semi-conducteur massif, du silicium par exemple. Cette structure offre de nombreux avantages pour la réalisation des transistors MOS acronyme de l’anglais « Metal-Oxide-Semiconductor ». Notamment, elle permet une réduction drastique des capacités parasites en raison de la présence de la couche continue isolante.
Les deux types de transistors FDSOI et PDSOI répondent à des besoins spécifiques dans le domaine de l’électronique analogique et numérique, et plus particulièrement dans le domaine de l’électronique radiofréquence.
Il est ainsi connu de l’art antérieur des dispositifs électroniques intégrant sur des mêmes puces électroniques des transistors FDSOI et des transistors PDSOI.
Ainsi on connaît par exemple des dispositifs électroniques tels que celui illustré en figure 1 et qui comprend un transistor PDSOI 10 et un transistor FDSOI 20 montés tous deux sur un même substrat de type SOI.
Généralement, les deux transistors sont situés en des zones du substrat séparées par des tranchées isolantes 6 également appelée « STI » acronyme de l’anglais « Shallow Trench Isolation » qui traversent la couche active jusqu’à la BOX.
Chaque transistor présente une zone source 3, une zone drain 3, un canal de conduction 5 et un empilement de grille 4. Il est à noter que sur cette figure 1 l'épaisseur de la couche active 1 définissant le canal de conduction 5 du transistor PDSOI 10 est plus importante que celle du transistor FDSOI 20. La couche active 1 portant le transistor PDSOI 10 comprend le canal de conduction 5 du transistor PDSOI 10 ainsi qu’une zone dite de non déplétion 5a. Tandis que la couche active 1 du transistor FDSOI 20 ne comprend pas de zone de non déplétion 5a.
La formation de ces deux types de transistors sur un même substrat, et de manière plus générale la formation sur un même substrat de transistors présentant des caractéristiques différentes, telles que des épaisseurs différentes de canaux, n’est pas des plus aisées. En particulier, l’art antérieur présente plusieurs solutions de formation de ce type de dispositifs électroniques. Néanmoins la plupart de ces solutions conduisent à des transistors dont la fiabilité est inférieure à celle escomptée et particulièrement pour les transistors dont l’épaisseur du canal est faible, typiquement des transistors FDSOI.
L’ignorance même de l’origine précise de ces problèmes de performance conduit à des solutions techniques d’une part relativement complexes et coûteuses à mettre en œuvre et d’autre part ne parvenant pas à atteindre des performances élevées.
Il existe donc un besoin consistant à répondre à ces diverses problématiques, tout en conservant un procédé simple et ayant un coût de production limité.
La présente invention vise à proposer une solution pour répondre à ces besoins.
RESUME DE L’INVENTION
La présente invention concerne un procédé de formation d’un dispositif électronique destiné à accueillir au moins un premier transistor, de préférence de type PDSOI, et au moins un deuxième transistor, de préférence de type FDSOI, le premier transistor présentant un canal de conduction dont l’épaisseur e10 est supérieure à l’épaisseur e22 d’un canal de conduction du deuxième transistor, à partir d’un empilement de couches comprenant au moins une couche isolante surmontée d’au moins une couche active en un matériau semi-conducteur, le procédé comprenant au moins les étapes suivantes :
a) Formation d’au moins une tranchée isolante à travers l’épaisseur de la couche active pour définir dans la couche active, de part et d’autre de la tranchée isolante, au moins une première région active du premier transistor et au moins une deuxième région active du deuxième transistor, ladite tranchée isolante formant saillie par rapport au moins à la couche active de la deuxième région active de sorte à former un décroché initial de préférence dit négatif ;
b) Formation, au-dessus de la première région active et d’une partie de la tranchée isolante, d’au moins une couche de masquage sans recouvrir la couche active de la deuxième région active et sans recouvrir une partie, dite non recouverte, de la tranchée isolante ;
c) Gravure, de préférence par voie sèche, simultanée :
i) d’une portion de l’épaisseur de la couche active de la deuxième région active de manière à former au moins une couche active amincie au niveau de la deuxième région active et à obtenir dans la deuxième région active une épaisseur e22 de la couche active amincie plus faible que l’épaisseur e10 de la première région active, ii) d’au moins une portion de l’épaisseur de ladite partie non recouverte de la tranchée isolante de sorte à former une partie gravée de la tranchée isolante, et de sorte à ce que la couche active amincie forme saillie par rapport à la partie gravée de la tranchée isolante de sorte à former un décroché final de préférence dit positif.
La couche active amincie étant destinée à former en partie au moins le canal de conduction du deuxième transistor et la couche active de la première région active étant destinée à former en partie au moins le canal de conduction du premier transistor.
La présente invention tire avantageusement parti d'une différence de niveau, dite aussi différence de hauteur et appelée par la suite décroché, entre la surface d'une ou de plusieurs tranchées isolantes et la surface de la couche active de la deuxième région active. Cela permet d’assurer un meilleur contrôle de l'épaisseur de la couche active destinée à former au moins un deuxième transistor, par exemple de type FDSOI.
La présente invention permet de réduire localement l'épaisseur de la couche active de sorte à permettre la formation d'un transistor ayant un canal de conduction dont l’épaisseur est inférieure à celle du canal de conduction d’un transistor formé au niveau de la première région active.
De manière astucieuse, la présente invention permet à la couche active amincie de présenter des bords arrondis, comme illustré en figure 3f, au niveau des interfaces couche active amincie/tranchée isolante amincie, ce qui permet de réduire la présence d’anomalies structurales au niveau de ces interfaces.
En effet, il a été observé lors du développement de la présente invention la présence d’anomalies structurales au niveau des interfaces entre deux matériaux de natures différentes. En particulier la gravure simultanée de la couche active et d’une partie de la tranchée isolante conduit à la formation d’anomalies structurales au niveau de l’interface couche active amincie/tranchée isolante amincie.
Ces anomalies structurales conduisent alors à une baisse de la fiabilité des transistors FDSOI.
La présente invention tend à limiter voir éviter la présence de ces anomalies structurales.
La présente invention permet l'amincissement d'une partie de la couche active d'un substrat de sorte à définir des zones aptes à porter des transistors FDSOI et des zones aptes à porter des transistors PDSOI.
Tandis que dans l'art antérieur, illustré par exemple au travers des figures 2a et 2b, la couche active et la tranchée isolante sont à la même hauteur, c'est-à-dire que leurs surfaces sont coplanaires, la présente invention utilise astucieusement une différence de hauteur entre ces deux surfaces.
Une gravure simultanée de la couche active et d'une partie de la tranchée isolante ayant une vitesse de gravure de la couche active supérieure à celle de la tranchée isolante conduit à des anomalies structurales comme représentées en figure 2b. Ces anomalies structurales conduisent à des problèmes de fiabilité des transistors FDSOI.
De manière avantageuse, le décroché initial dit négatif entre la surface de la couche active et la surface de la tranchée isolante et de préférence le contrôle de la sélectivité de gravure des deux matériaux différents peuvent agir en synergie pour conduire à une absence de ces anomalies structurales et permettre ainsi une amélioration de la fiabilité des transistors FDSOI par exemple.
La présente invention permet alors l'obtention de transistors FDSOI présentant une fiabilité améliorée.
La présente invention concerne également un dispositif électronique destiné à accueillir au moins un transistor totalement déserté de type FDSOI et au moins un transistor partiellement déserté de type PDSOI obtenu par le procédé selon la présente invention.
BREVE DESCRIPTION DES FIGURES
Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée d’un mode de réalisation de cette dernière qui est illustré par les dessins d’accompagnement suivants dans lesquels :
- La figure 1 illustre un dispositif microélectronique selon l’art antérieur comprenant un transistor PDSOI et un transistor FDSOI.
- Les figures 2a et 2b illustrent, selon l'art antérieur, la formation d'une anomalie structurale lors de la gravure simultanée d'une couche active et d’une partie des tranchées isolantes délimitant cette couche active.
- Les figures 3a à 3h illustrent des étapes d'un procédé de fabrication d'un dispositif microélectronique selon un mode de réalisation de la présente invention.
Les dessins joints sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ces dessins sont des représentations schématiques et ne sont pas nécessairement à l’échelle de l’application pratique. En particulier les épaisseurs relatives des différentes couches ne sont pas représentatives de la réalité.
DESCRIPTION DETAILLEE DE L’INVENTION
On entend par transistor PDSOI ou plus généralement dispositif PDSOI, un dispositif construit dans une zone dont l’épaisseur est plus grande que la couche maximale de déplétion (en anglais maximum déplétion layer) Wd_max(hors polarisation).
On entend par transistor FDSOI ou plus généralement dispositif FDSOI, un dispositif construit dans une zone dont l’épaisseur est plus faible que la couche maximale de déplétion (en anglais maximum déplétion layer) Wd_max(hors polarisation).
L’épaisseur de cette couche maximale de déplétion Wd max est donnée par l’équation :
H/d_max= (2ε5ίεο2φρ/ρΛ/Α)1/2
Avec :
- cSj : la constante diélectrique relative du silicium ;
ε0 : la constante diélectrique absolue du vide ;
- φρ= (kT/q) ΙγΚΛ/αΜ k : la constante de Boltzmann ;
- T : la température ;
η, : la concentration intrinsèque de porteurs du silicium ;
q : la charge électrique élémentaire ; Λ/a : la concentration en impuretés.
Ce qui, à la température ambiante (300 K), donne <pF =0.0259 ln(/VA/1 -5* 1010)
Il est précisé que dans le cadre de la présente invention, le terme « tranche », « substrat » ou « puce » ou leurs équivalents ont pour définition un dispositif comprenant avantageusement une ou plusieurs couches de semi-conducteurs et configuré pour recevoir la formation de structures semi-conductrices de type transistors par exemple.
Il est précisé que dans le cadre de la présente invention, le terme « Substrat SOI », ou ses équivalents ont pour définition un substrat caractérisé par la présence d’une couche superficielle de semi-conducteur monocristallin, du silicium monocristallin par exemple, reposant sur une couche continue isolante d’oxyde, par exemple d’oxyde de silicium, dit oxyde enterré ou encore BOX acronyme de l’anglais « buried oxide layer». La solidité et la rigidité mécanique de l’ensemble sont assurées par une couche de support par exemple en silicium.
Il est précisé que, dans le cadre de la présente invention, les termes « sur », « surmonte » ou « sous-jacent » ou leurs équivalents ne signifient pas obligatoirement « au contact de ». Ainsi par exemple, la formation d’une première couche sur une deuxième couche ne signifie pas obligatoirement que les deux couches sont directement au contact l’une de l’autre, mais cela signifie que la première couche recouvre au moins partiellement la deuxième couche en étant, soit directement à son contact, soit en étant séparée d’elle par une autre couche ou un autre élément.
Le terme « étape » ne signifie pas obligatoirement que les actions menées durant une étape soient simultanées ou immédiatement successives. Certaines actions d’une première étape peuvent notamment être suivies d’actions liées à une étape différente, et d’autres actions de la première étape peuvent être reprises ensuite. Ainsi, le terme étape ne s’entend pas forcément d’actions unitaires et inséparables dans le temps et dans l’enchaînement des phases du procédé.
On entend par « nature » d’un matériau, sa composition chimique et/ou sa structure cristallographique, c’est-à-dire la répartition spatiale de ses constituants élémentaires d’un point de vue cristallographique. Ainsi deux matériaux de natures différentes se comprennent de deux matériaux présentant une composition chimique et/ou une structure cristallographique différente.
Dans la présente demande de brevet, une anomalie structurale est une discontinuité ou encore une irrégularité structurelle, préférentiellement topographique ou bien cristallographique ou encore stoechiométrique. Dans le cas d’une anomalie structurale d'ordre topographique, celle-ci peut être présente uniquement en surface. Dans le cas d’une anomalie structurale d'ordre cristallographique ou stoechiométrique, celle-ci peut présenter une dimension volumique dans le substrat, voire ne pas être visible en surface.
Il est à noter que ces anomalies structurales sont principalement situées aux interfaces entre deux matériaux de nature différente, et peuvent être accentuées par une gravure de ces matériaux au niveau de cette interface.
Dans la description qui suit, les épaisseurs sont généralement mesurées selon des directions perpendiculaires au plan de la face inférieure de la couche à graver ou d’un substrat sur lequel la couche inférieure est disposée. Ainsi, les épaisseurs sont généralement prises selon la direction z sur les figures représentées, c’est-à-dire la direction verticale.
Dans la description qui suit, on entend par « même hauteur » ou par ses équivalents, le fait que deux surfaces distinctes soient situées dans un même plan parallèle au substrat c’est-à-dire, relativement aux figures de l’exemple non limitatif, le fait que deux surfaces distinctes soient situées dans un même plan horizontal.
On entend par différence de niveaux entre deux surfaces, une différence de hauteur entre ces deux surfaces, c’est-à-dire que ces deux surfaces s’étendent dans des plans parallèles différents.
Dans ce qui suit, on entend par « mise à niveau », « ajustement de hauteur » ou par leurs équivalents, le fait de modifier l’épaisseur d’une couche, par exemple de sorte à ce que sa surface soit située dans un plan différent ou dans un plan identique de la surface d’une autre couche, typiquement un plan horizontal relativement aux figures de l’exemple non limitatif.
Dans le cadre de la présente invention, on qualifie de résine un matériau organique ou organo-minéral pouvant être mis en forme par une exposition à un faisceau d’électrons, de photons ou de rayons X ou mécaniquement.
On peut citer à titre d’exemple des résines classiquement employées en microélectronique, des résines à base de polystyrène (PS), de méthacrylate (par exemple le Polymethyl méthacrylate PMMA), d’Hydrosilsesquioxane (HSQ), de polyhydroxystyrène (PHS) etc. L’intérêt d’utiliser une résine est qu’il est facile d’en déposer une épaisseur importante, de plusieurs centaines de nanomètres à plusieurs microns.
Dans ce qui suit, on entend par « gravure » l’enlèvement partiel ou total d’un matériau donné.
Dans ce qui suit, on entend par « gravure humide », une technique de gravure nécessitant l’utilisation d’une chimie en milieu humide, par des bains généralement.
Dans ce qui suit, on entend par « gravure sèche », une technique de gravure dans un milieu non humide, et de préférence par l’utilisation d’un plasma.
Dans ce qui suit, on entend par :
- « zone PDSOI », une zone du substrat destinée à recevoir au moins un transistor PDSOI et comprenant une couche active et une partie des tranchées isolantes situées de part et d’autre de la couche active considérée.
- « zone FDSOI », une zone du substrat destinée à recevoir au moins un transistor FDSOI et comprenant une couche active et une partie des tranchées isolantes situées de part et d’autre de la couche active considérée.
« région active PDSOI » ou « première région active », une région du substrat comprenant une couche active destinée à la formation d’au moins un transistor PDSOI.
« région active FDSOI » ou « deuxième région active », une région du substrat comprenant une couche active destinée à la formation d’au moins un transistor FDSOI.
« oxyde PECVD », un oxyde formé par dépôt chimique en phase vapeur assisté par plasma.
- « oxyde LPCVD », un oxyde formé par dépôt chimique en phase vapeur réalisé à pression sous-atmosphérique.
Avant d’entamer une revue détaillée de modes de réalisation de l’invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées en association ou alternativement :
- Avantageusement, la tranchée isolante comprend au moins un oxyde formé par dépôt chimique en phase vapeur assisté par plasma, cet oxyde est appelé par la suite oxyde PECVD.
- Avantageusement, l’oxyde PECVD est un oxyde de silicium.
- Avantageusement, la couche d’oxyde sacrificielle est formée par une étape d’oxydation sur une partie de l’épaisseur e10 de la couche active de la première région active.
Selon un mode de réalisation, la couche d’oxyde sacrificielle a une épaisseur comprise de préférence entre 2nm et 20nm, avantageusement entre 5nm et 15nm, et préférentiellement égale à 7.5nm.
- Avantageusement, la couche d’oxyde sacrificielle a une épaisseur comprise de préférence entre 6nm et 15nm, et avantageusement égale à 5nm.
- Avantageusement, la gravure sèche est une gravure par plasma.
- Avantageusement, le plasma est un plasma haute densité.
- Avantageusement, la couche active a une épaisseur initiale comprise de préférence entre 100nm et 200nm, avantageusement entre 125nm et 180 nm, et préférentiellement égale à 140nm.
- Avantageusement, la couche active de la première région active a une épaisseur comprise de préférence entre 100nm et 200nm, avantageusement entre 125nm et 180nm, et préférentiellement égale à 140nm.
- Avantageusement, la couche active amincie de la deuxième région active une épaisseur comprise de préférence entre 25nm et 100nm, avantageusement entre 50nm et 85nm, et préférentiellement égale à 75nm.
- Avantageusement, l’étape de gravure sèche est suivie d’une étape de nettoyage humide de la surface des zones gravées.
- Avantageusement, l’étape de nettoyage humide de la surface des zones gravées est configurée pour éliminer des matériaux résiduels issus de l’étape de gravure sèche.
- Avantageusement, les matériaux résiduels sont des oxydes du matériau semiconducteur.
- Avantageusement, la tranchée isolante est en contact avec la couche isolante. Selon un mode de réalisation l’épaisseur de la tranchée isolante est comprise entre 100nm et 200nm, avantageusement entre 150nm et 200nm, et préférentiellement égale à 175nm.
- Avantageusement, l’étape de nettoyage humide est réalisée à base d’acide fluorhydrique de type DHF / SC1 / SC2 et comprend les paramètres suivants :
o DHF18SC1 SC2 sur FSI o HF 170 cc/mn + Eau DI chaude 1700 cc/mn88 sec o SC1 :H2O2 200 cc/ mn NH4OH 125cc/mn Eau DI Chaude 1500 cc/mn 45sec ο ΝΗ4ΟΗ 40 cc/mn Eau Di Chaude 1600 cc/mn180 sec o SC2 : HCL 40 cc/mn H202 = 200 cc/m, Eau DI Chaude1600cc/mn
- Avantageusement, l’étape de gravure est réalisée par une gravure présentant une vitesse de gravure de la couche active inférieure à la vitesse de gravure de la tranchée isolante.
Cela permet d'amincir la couche active et une partie de la tranchée isolante tout en assurant l’absence d’anomalies structurelles à l’interface couche active / tranchée isolante.
- Avantageusement, le premier transistor est un transistor de type PDSOI (semiconducteur sur isolant partiellement déserté).
- Avantageusement, le deuxième transistor est un transistor de type FDSOI (semi-conducteur sur isolant entièrement déserté).
- Avantageusement, l’étape de gravure est réalisée par une gravure présentant une vitesse de gravure de la tranchée isolante supérieure ou égale à une fois et inférieure ou égale à deux fois la vitesse de gravure de la couche active.
Cela permet d'amincir la couche active et une partie de la tranchée isolante tout en assurant l’absence d’anomalies structurales à l’interface couche active/ tranchée isolante, et cela permet d'amincir la couche active et une partie de la tranchée isolante tout en s'assurant que l'épaisseur voulue de la couche active amincie soit atteinte avant que la tranchée isolante ne soit amincie en totalité, c'est-à-dire avant que la BOX ne soit atteinte.
- Avantageusement, avant ladite étape de gravure, ladite tranchée isolante forme saillie par rapport à la couche active de la deuxième région active de telle sorte que la différence de hauteur h1 entre la surface de la tranchée isolante et la surface de la couche active de la deuxième région active soit comprise entre 0 et 40nm, de préférence entre 5nm et 30nm et avantageusement égale à 5nm.
- Avantageusement, après ladite étape de gravure, la couche active amincie de la deuxième région active forme saillie par rapport à la partie gravée de la tranchée isolante de telle sorte que la différence de hauteur h2 entre la surface de la couche active amincie et la surface de la partie gravée de la tranchée isolante soit comprise entre 7nm et 68nm, de préférence entre 21 nm et 56nm et avantageusement entre 28nm et 49nm.
- Avantageusement, le rapport entre h2 et l’épaisseur e22 de la couche active amincie de la deuxième région active est compris entre 0.1 et 0.9, de préférence entre 0.3 et 0.8 et avantageusement entre 0.4 et 0.7, et le rapport entre h1 et l’épaisseur e10 de la couche active de la première région active est inférieur à 0.3, de préférence inférieur à 0.1 et avantageusement inférieur à 0.05.
- Avantageusement, le rapport entre l’épaisseur e22 de la couche active amincie de la deuxième région active et l’épaisseur e10 de la couche active de la première région active est compris entre 0.41 et 0.62, de préférence entre 0.45 et 0.59 et avantageusement entre 0.48 et 0.55.
- Avantageusement, l’épaisseur e22 de la couche active amincie de la deuxième région active est comprise entre 60nm et 90nm, de préférence entre 65nm et 85nm et avantageusement entre 70nm et 80nm, et l’épaisseur e10 de la couche active de la première région active est comprise entre 130nm et 160nm, de préférence entre 135nm et 155nm et avantageusement entre 140nm et 150nm.
- Avantageusement, la gravure par voie sèche est une gravure par plasma, de préférence le plasma étant un plasma haute densité.
- Avantageusement, les paramètres de la gravure sèche par plasma sont :
a) 1ere phase (dite de percée ou de Breakthrough)
i) Puissance source TCP 900W ;
ii) Pression 10mT ;
iii) Pression d’Hélium (He) au dos de tranche (He Cooling)8T ;
iv) CF4 60sccm (Standard Cubic Centimeter per Minute, débit en centimètre cube par minute mesuré dans les conditions standard de température et de pression) ;
V) CHF3 40 sccm
vi) He 150sccm
vii) Tension de polarisation 385V
b) 2ème phase (dite de gravure silicium)
i) Puissance source TCP600W ;
ii) Pression 52mT ;
iii) Pression d’Hélium au dos de tranche (He Cooling) 8T ;
iv) CF4 50sccm CHF3 40sccm ;
v) Tension de polarisation 250 volts
- Avantageusement, ladite couche de masquage comprend au moins une résine.
Cela permet de protéger la première région active destinée à accueillir des transistors PDSOI.
- Avantageusement, le procédé comprend, après l’étape de gravure, une étape de retrait de ladite couche de masquage.
- Avantageusement, l’étape de retrait de ladite couche de masquage est suivie par une étape de nettoyage d’une partie au moins de la couche active amincie de la deuxième région active, de préférence par une gravure humide.
- Avantageusement, le procédé comprend, après l’étape de retrait de la couche de masquage, une étape de formation d’au moins une couche d’oxyde superficielle au niveau au moins de la couche active amincie de la deuxième région active.
Cela permet de restaurer l'état de surface de la couche active amincie.
- Avantageusement, la couche d’oxyde sacrificielle est formée par une étape d’oxydation sur une partie de l’épaisseur e22 de la couche active amincie de la deuxième région active.
- Avantageusement, l’étape de formation de la couche d’oxyde superficielle comprend au moins une étape d’oxydation à une température comprise entre 500°C et 1100°C d’au moins une portion de la couche active amincie de la deuxième région active de sorte à former ladite couche d’oxyde sacrificielle.
- Avantageusement, la couche d’oxyde sacrificielle a une épaisseur comprise de préférence entre 3nm et 20nm, et avantageusement égale à 5nm.
- Avantageusement, la couche active a une épaisseur initiale e1 comprise entre 130nm et 160nm, de préférence entre 135nm et 155nm et avantageusement entre 140nm et 150nm.
- Avantageusement, la tranchée isolante est en contact avec la couche isolante.
Un mode de réalisation non limitatif de la présente invention va maintenant être décrit sur la base des figures 3a à 3h.
La présente invention prévoit un procédé de fabrication sur un même substrat, par exemple SOI, de transistors présentant des canaux de conduction dont les épaisseurs sont différentes. Par exemple, mais de manière non limitative, certains transistors peuvent être de type PDSOI et certains transistors de type FDSOI.
Un substrat, par exemple SOI, peut comprendre une fine couche superficielle d’un semi-conducteur monocristallin, avantageusement du silicium monocristallin, dite couche active 1. Cette couche active 1 repose sur une couche isolante 2. De préférence cette couche isolante 2 repose elle-même sur une couche de support, non représentée.
Selon un mode de réalisation dont le résultat est illustré par la figure 3a, à partir d’un substrat SOI, une couche d’oxyde intermédiaire 7a est formée sur l’ensemble de la surface du substrat. Cette couche d’oxyde intermédiaire 7a comprend de préférence de l’oxyde de silicium. On notera que sur ces figures l’oxyde de silicium est représenté de manière identique qu’il s’agisse de la couche isolante dite BOX 2 ou de la couche d’oxyde intermédiaire 7a ou encore des tranchées isolantes 6.
Selon un mode de réalisation, un masque dur 7, comprenant par exemple une couche de nitrure, est déposé sur l’ensemble de la couche d’oxyde intermédiaire 7a. Ce masque dur 7 peut avantageusement être formé par dépôt chimique en phase vapeur assisté par plasma dit oxyde LPCVD de l’acronyme anglais « Low-Pressure Chemical Vapor Déposition ».
Selon un mode de réalisation, la composition chimique de ce masque dur 7 est SÎ3N4.
Une fois ces deux couches (7 et 7a) formées, une série d’étapes de lithographies permet de former des tranchées isolantes 6 dites STI de leur acronyme de l’anglais « Shallow trench isolation » illustrées dans la figure 3a.
De manière très avantageuse, mais non limitative, ces tranchées isolantes 6 sont formées par dépôt chimique en phase vapeur réalisée à pression sous-atmosphérique ou par PECVD, de l’acronyme « Plasma-enhanced chemical vapor déposition », de sorte à former un oxyde dit oxyde PECVD. De préférence, ces tranchées isolantes 6 sont formées à partir d’un oxyde PECVD de silicium.
De préférence, les tranchées isolantes 6 sont en contact avec la couche isolante 2.
Un mode de formation envisageable de ces tranchées isolantes 6 repose sur l’utilisation de techniques de lithographie classiques afin de former des tranchées dans le substrat. Ces tranchées sont ensuite remplies d’un oxyde, avantageusement d’un oxyde PECVD de silicium.
De part et d’autre de ces tranchées isolantes 6, des régions de la couche actives 1 sont définies. Une première région active 11 est destinée à former des transistors présentant des canaux de conduction d’épaisseur e10, et par exemple non limitatif des transistors PDSOI 10. Une deuxième région active 21 est destinée à former des transistors présentant des canaux de conduction d’épaisseur e20 avec e10 étant supérieur à e20, et par exemple non limitatif des transistors FDSOI 20.
Dans la suite de la description, on fera référence à des transistors de type PDSOI et FDSOI sans que cela soit limitatif. Toutes les caractéristiques, étapes et avantages mentionnés dans la présente description et illustrés sur les figures s’appliquent à des modes de réalisation dans lesquels les transistors ne sont pas forcément de type PDSOI et FDSOI, mais dans lesquels un ou plusieurs premiers transistors présentent des canaux de conduction dont les épaisseurs sont supérieures à celles des canaux de conduction d’un ou de plusieurs deuxièmes transistors.
Ainsi, dans la suite de la description, on pourra remplacer l’expression « transistor(s) PDSOI » par « premier(s) transistor(s) » et « transistor(s) FDSOI » par « deuxième(s) transistor(s) ».
Une fois la ou les tranchées isolantes 6 formées, une étape de nettoyage, illustrée par la figure 3b peut être réalisée. Cette étape de nettoyage de la surface du dispositif microélectronique peut être réalisée via une gravure sèche par plasma et/ou une gravure par voie humide. Cette étape de gravure est réalisée de sorte à ce que le masque dur 7 forme saillie relativement à la surface des tranchées isolantes 6.
La figure 3c représente le retrait du masque dur 7, de préférence sélectivement à la couche d’oxyde PECVD, de sorte à exposer la couche d’oxyde intermédiaire 7a. Ce retrait est avantageusement réalisé au niveau de la deuxième région active 21, c’est à dire de la zone à amincir par la suite. De manière avantageuse, ce retrait est réalisé avant l’étape d’amincissement de la couche active 1 de la deuxième région active 21.
Selon un mode de réalisation, ce retrait peut être réalisé au niveau de la première 11 et de la deuxième 21 régions actives avant l’étape d’amincissement de la couche active 1 de la deuxième région active 21.
Le retrait du masque dur 7 permet la formation d’un décroché initial 30. En effet, le retrait du masque dur 7 conduit à une différence de niveau entre les tranchées isolantes 6 et la surface de la couche active 1 de la première et de la deuxième régions actives 11 et 21.
Selon un mode de réalisation avantageux de la présente invention, le retrait du masque dur 7 est configuré pour que la surface de la ou des tranchées isolantes 6 soit située à une hauteur, prise selon la direction z, supérieure à celle de la surface de la couche d’oxyde intermédiaire 7a, ou du moins supérieure à celle de la surface de la couche active 1. Ainsi, la figure 3c représente, selon un mode de réalisation de la présente invention, la formation d’un décroché initial 30 dit négatif entre la surface des première 11 et deuxième 21 régions actives et la surface des tranchées isolantes 6 les entourant.
On entend par « décroché » entre deux surfaces, l’existence d’une différence de hauteur si bien que les deux surfaces considérées s’étendent dans des plans sensiblement parallèles, mais non coplanaires. Plus généralement on parlera de décroché entre une première et une deuxième surface dès lors qu’il y a un changement de hauteur, c’est-à-dire de niveau, entre la première et la deuxième surface.
On parlera d’un décroché négatif dès lors que c’est la surface des tranchées isolantes 6 qui se trouve à une hauteur supérieure relativement à la surface de la couche active 1 des première 11 et deuxième 21 régions actives.
On parlera d’un décroché positif dès lors que c’est la surface de la couche active 1 des première 11 et/ou deuxième 21 régions actives qui se trouve à une hauteur supérieure relativement à la surface des tranchées isolantes 6.
De manière avantageuse, le décroché initial 30 dit négatif, c’est-à-dire la différence de hauteur h1 entre la surface de la tranchée isolante 6 et la surface de la deuxième région active 21, est compris entre Onm et 40nm, de préférence entre 5nm et 30nm et avantageusement égal à 5nm.
Comme présenté par la suite, ce décroché dit négatif permet un meilleur contrôle de l’épaisseur et avantageusement du profil de la couche active amincie 22 lors des étapes ultérieures de fabrication de transistors au niveau de la deuxième région active 21, par exemple lors de la fabrication d’un transistor FDSOI 20.
La figure 3d présente une étape de dépôt d’une couche de masquage 8, par exemple un masque dit « masque doux » 8, par exemple une résine, au niveau d'une partie des tranchées isolantes 6 et au niveau de la première région active 11. Ce masque 8 représenté par une couche de masquage 8 permet la protection de la première région active 11 et d'une partie des tranchées isolantes 6 lors des étapes ultérieures de fabrication du transistor FDSOI 20 et principalement lors de l'étape de gravure de la deuxième région active 21.
Ainsi, la figure 3d illustre le dépôt au-dessus des premières régions actives 11 d’une couche de résine 8. Selon un mode de réalisation préféré, la couche de résine 8 est déposée de manière à recouvrir une partie des tranchées isolantes 6, de préférence sur une largeur L6a, prise selon l’axe y, par exemple comprise entre 0.5pm et 4pm.
Avantageusement, la couche de résine 8 est déposée de manière à laisser exposée une partie des tranchées isolantes 6 au voisinage de la deuxième région active 21, de préférence sur une largeur L6b, prise selon l’axe y, comprise entre 0,5pm et 4pm. La couche de résine 8 est ouverte par l’un des nombreux procédés connus de lithographie, par exemple de photolithographie s’il s’agit d’une résine photosensible.
Selon un mode de réalisation, la largeur L6 de la tranchée isolante 6 est comprise entre 1pm et 8pm.
Avantageusement, la largeur L6b de la tranchée isolante 6 non recouverte par la couche de résine 8 est comprise entre 20% et 80%, de préférence entre 30% et 70% et avantageusement égale à 50% de la largeur L6 de la tranchée isolante 6.
De préférence, la largeur L6a de la tranchée isolante 6 recouverte par la couche de résine 8 est comprise entre 20% et 80%, de préférence entre 30% et 70% et avantageusement égale à 50% de la largeur L6 de la tranchée isolante 6.
Selon un mode de réalisation, la largeur L6b de la tranchée isolante 6 non recouverte par la couche de résine 8 est égale à la largeur L6a de la tranchée isolante 6 recouverte par la couche de résine 8.
La figure 3d représente également l’étape de gravure 60 sèche ou humide. Cette gravure a pour objectif d’enlever la couche d’oxyde intermédiaire 7a et d’amincir la deuxième région active 21.
De manière préférée, il s’agit d’une gravure sèche 60, par exemple réalisée par plasma, de préférence par un plasma haute densité. Dans le cas d’une gravure sèche, le plasma haute densité est avantageusement basé sur une chimie fluoro-carbonée.
Préférentiellement, cette gravure sèche 60 est configurée pour amincir une portion des tranchées isolantes 6, portion appartenant à la deuxième région active 21.
De manière particulièrement astucieuse, cette gravure sèche 60 est configurée pour simultanément amincir deux matériaux de natures différentes.
Ainsi, il est à noter que la sélectivité de cette gravure sèche 60 relativement à la deuxième région active 21 et aux tranchées isolantes 6 peut être un paramètre à considérer.
En effet, par exemple la couche active 1 peut comprendre du silicium, de préférence monocristallin, et les tranchées isolantes 6 peuvent comprendre un oxyde de silicium, de préférence un oxyde de silicium PECVD. Du fait de la différence de nature entre ces deux matériaux, leur vitesse de gravure est différente.
La présente invention tient compte de cette différence de vitesse et propose une solution afin que celle-ci ne nuise pas à la fabrication du transistor au niveau de la deuxième région active 21, par exemple du transistor FDSOI 20, tout en réalisant cet amincissement en une seule et même étape de gravure.
Avantageusement, cette gravure 60 présente une plus grande sélectivité de l'oxyde de silicium relativement au silicium. En particulier, les paramètres de cette gravure font que celle-ci présente une vitesse de gravure des tranchées isolantes 6 comprise entre une fois et deux fois, de préférence entre 1.1 fois et 1.5 fois, la vitesse de gravure de la couche active 1.
De préférence, mais non limitativement, le décroché initial négatif et cette sélectivité particulière peuvent agir en synergie pour permettre un amincissement de la couche active 1 de la deuxième région active 21 tout en empêchant aux tranchées isolantes 6 d'être entièrement gravées selon leur épaisseur.
De plus, ce décroché initial négatif et cette gravure 60, de préférence, mais non limitativement, au travers de cette sélectivité particulière, permettent d'éviter la formation d'anomalies structurales 50 aux interfaces couche active amincie/tranchée isolante amincie. Ces anomalies structurales 50 trouvent principalement pour origine le caractère anisotropique des gravures sèches et la gravure simultanée avec des vitesses de gravure différentes de deux matériaux différents. Ces anomalies structurales 50 occasionnent ensuite des problèmes de discontinuités topographiques et/ou cristallographiques.
Ces anomalies structurales 50 peuvent alors réduire les performances et/ ou la fiabilité du transistor à former au niveau de la deuxième région active 21, par exemple du transistor FDSOI 20.
La présente invention solutionne ces problématiques en réalisant des tranchées isolantes 6 formant saillie relativement à la couche active 1 à amincir. Par ailleurs, pour améliorer encore les résultats obtenus, de préférence on sélectionne des paramètres de gravure pour contrôler la sélectivité de la couche active 1 relativement aux tranchées isolantes 6. Dans cette configuration, la gravure simultanée de la couche active 1 et d'une partie des tranchées isolantes 6 permet un amincissement de la couche active 1 de la deuxième région active 21 tout en limitant, voire évitant, la formation d'anomalies structurales 50.
En effet, il a été observé lors du développement de la présente invention qu’une étape de gravure 60 sèche de la couche active 1 et d’une partie des tranchées isolantes 6 conduit à la formation d'anomalies structurales 50, telles que des gouttières, au niveau de la jonction entre la région amincie de la couche active et les parties gravées 6b des tranchées isolantes 6.
Ces gouttières résultent directement de la nature de la gravure 60 sèche à l’interface entre deux matériaux différents et entraînent la formation ultérieure de rails de matériau polycristallin dans les étapes postérieures de la formation des transistors au niveau de la deuxième région active 21, c’est-à-dire lors de la formation de transistors FDSOI 20 par exemple.
Ces anomalies structurales 50 peuvent alors être le siège d’un effet de pointe, c’est-à-dire d’une déformation locale du champ électrique lors du fonctionnement du transistor ainsi formé. Cet effet de pointe conduit à une concentration importante du champ électrique localement situé au niveau de ces anomalies structurales 50. Ce phénomène conduit alors à une dégradation rapide des transistors ainsi formés.
Ainsi, ces gouttières dégradent la fiabilité des transistors FDSOI 20. Toutefois, au cours du développement de la présente invention, les effets de ces gouttières sur la fiabilité des transistors formés au niveau de la deuxième région active 21, par exemple des transistors FDSOI 20, ont pu être maîtrisés. De manière surprenante, l’étape de formation des tranchées isolantes 6 formant saillie relativement à la couche active 1 et de préférence l’ajustement de la sélectivité de gravure de ces deux matériaux permettent de maîtriser de manière particulièrement efficace la formation de ces anomalies structurales 50 lors de l’étape de gravure 60 simultanée de la couche active 1 de la deuxième région active 21 et d’une partie des tranchées isolantes 6. Ainsi, ces anomalies structurales 50 ne nuisent pas à la fiabilité des transistors de la deuxième région active 21, par exemple des transistors FDSOI 20.
En particulier, cette étape de gravure 60 permet la formation d’une couche active amincie 22 présentant des bords arrondis 22a et non des anomalies structurales 50.
Selon un mode de réalisation préféré, cette gravure sèche 60 peut être assujettie à une boucle rétroactive de mesure de l’épaisseur gravée, avantageusement par interférométrie. Ainsi, la gravure 60 est opérée par multiples gravures successives séparées d’une mesure interférométrique de l’épaisseur consommée des matériaux considérés et de préférence de la couche active 1 de la deuxième région active 21.
La figure 3e représente une étape de retrait de la couche de résine 8 ainsi que la morphologie des premières et deuxièmes régions actives 11 et 21 après l’étape de gravure 60. En particulier on notera la couche active amincie 22 de la deuxième région active 21.
Selon un mode de réalisation, l’épaisseur e22 de la couche active amincie 22 est comprise entre 25nm et 200nm, de préférence entre 50nm et 100nm et avantageusement égale à 75nm.
De préférence, cette épaisseur e22 de la couche active amincie 22 correspond à au moins une épaisseur e20 d’au moins un canal de conduction du deuxième transistor 20, par exemple l’épaisseur e22 correspond à l’épaisseur e20 du canal de conduction du transistor FDSOI 20.
De préférence, le rapport entre l’épaisseur e10 de la couche active 1 de la première région active 11 et l’épaisseur e22 de la couche active amincie 22 de la deuxième région active 21 est compris entre 0.25 et 0.75, de préférence entre 0.35 et 0.65 et avantageusement égal à 0.5.
Il est à noter qu’un des avantages de cette étape de gravure 60 est la possibilité d’atteindre une épaisseur optimale de la couche active amincie 22 de l’ordre de 75 nm pour la formation de transistors FDSOI 20 par exemple.
Les matériaux intervenant dans cette étape de gravure sèche 60 ont été choisis et formés en outre afin de satisfaire les conditions de vitesses de gravure relatives afin d’obtenir le résultat illustré en figure 3e. En particulier, il est préférable que la vitesse de gravure du matériau de la tranchée isolante 6, typiquement de l’oxyde de silicium, soit supérieure ou égale à celle de la couche active 1 (typiquement en silicium, en silicium-germanium ou encore en germanium).
On notera également sur cette figure la pente de la surface des parties gravées 6b des tranchées isolantes 6. Cette pente est fonction à la fois de l’épaisseur gravée de la ou des tranchées isolantes 6 mais également de la largeur L6b (mesurée selon l’axe y) de la partie de la tranchée isolante 6 non recouverte par la couche de résine 8 et qui est donc exposée lors de l’étape de gravure 60. La figure 3d illustre cette dimension L6b.
Selon le mode de réalisation illustré, l’angle a6 (illustré en figure 3f) entre la surface de la partie gravée 6b de la tranchée isolante 6 et la surface de la couche active amincie 22 est compris entre 25° et 65°, de préférence entre 35° et 55° et avantageusement égal à 45°.
Cette pente est une conséquence des conditions de gravure 60 aux extrémités de la partie de la tranchée isolante 6 non recouverte par la couche de résine 8, c’est-àdire relativement à l’interface couche active / tranchée isolante et à l’interface tranchée isolante / couche de résine 8.
Enfin, on notera sur la figure 3e la présence d’un décroché final 40 dit positif. En effet, à l’issue de cette étape de gravure 60, la surface de la couche active amincie 22 se trouve à une hauteur, selon la direction z, supérieure relativement à la hauteur de la surface des parties gravées 6b des tranchées isolantes 6, du moins de la surface des parties gravées 6b des tranchées isolantes 6 au contact, de préférence directement, de la couche active amincie 22.
De manière avantageuse, la différence de hauteur h2 entre la surface de la couche active amincie 22 et la surface des parties gravées 6b des tranchées isolantes est comprise entre 0,1 et 0,9, de préférence entre 0,3 et 0,8 et avantageusement entre 0,4 et 0,7 fois l’épaisseur e22 de la zone active amincie 22.
En particulier ce décroché final 40 positif se caractérise par la présence d’un bord arrondi 22a de la couche active amincie 22. La figure 3f illustre en particulier un agrandissement d’un bord arrondi 22a de la couche active amincie 22.
L’arrondi de ces bords 22a permet, de réduire voire, d’éviter l’effet de pointe précédemment exposé. En effet, la forme arrondie des bords 22a de la couche active amincie 22 permet d’homogénéiser le champ électrique au niveau des bords 22a.
La fiabilité des transistors ainsi formés est améliorée.
On notera également la présence d’un décroché négatif 30 au niveau de la première région active 11 entre la couche active 1 et la ou les tranchées isolantes 6.
Selon un mode de réalisation, une étape de conformation des bords de la couche active 1 de la première région active 11 peut être réalisée. Cette étape peut comprendre la formation d’un oxyde au niveau de la couche active 1 de la première région active 11 et sa consommation de sorte à arrondir les bords de la couche active 1 de la première région active 11.
Comme précédemment, les bords arrondis permettent d’améliorer la fiabilité des transistors formés au niveau de la première région active 11, par exemple des transistors PDSOI 10.
Une étape de nettoyage humide peut faire suite à la gravure sèche 60. Ce nettoyage humide est configuré pour retirer une couche d’oxyde résiduelle de l’ensemble des surfaces considérées.
Par exemple, ce nettoyage humide peut être réalisé à base d’acide fluorhydrique, de préférence dilué.
La figure 3g représente une étape de formation d’une couche d’oxyde sacrificielle 9 et de retrait partiel ou total de cette couche d’oxyde sacrificielle 9. Cette couche d’oxyde sacrificielle 9 permet d’améliorer l’état de surface de la couche active amincie 22 en éliminant les défauts de surface de la couche active amincie 22 induits par la gravure 60. En effet, la surface de la couche active amincie 22 résulte d’une gravure 60 qui peut laisser cette surface endommagée au niveau cristallographique sur une très faible épaisseur de l’ordre de quelques nanomètres par exemple. Le retrait partiel de cette couche d’oxyde sacrificielle 9 permet alors de retirer la partie endommagée de la surface en ne laissant qu’une couche d’oxyde sacrificielle résiduelle dont la surface ne présente plus ces dommages structurels.
De plus, la formation et le retrait partiel de cette couche d’oxyde sacrificielle 9 permettent un ajustement de l’épaisseur de la couche active amincie 22.
De même, la formation et le retrait partiel de cette couche d’oxyde sacrificielle 9 permet un ajustement de la hauteur de la première région active 11 relativement à la surface des parties non gravées 6a des tranchées isolantes 6. De plus cela permet également une amélioration de l’état de surface de la première région active 11.
Ces ajustements d’épaisseur, également appelés «ajustements de hauteur», comprennent ainsi au moins la formation de la couche d’oxyde sacrificielle 9 et/ou le retrait d’une portion au moins de cette couche d’oxyde sacrificielle 9.
Cette couche d’oxyde sacrificielle 9 comprend avantageusement au moins une étape d’oxydation à une température comprise entre 500°C et 1100°C de la deuxième région active amincie 21 et de préférence de la première région active 11.
La formation de cette couche d’oxyde et son retrait au moins partiel peuvent coopérer à l’arrondi des bords de la couche active 1 et de la couche active amincie 22 afin de réduire voire d’éviter l’effet de pointe et ainsi d’améliorer la fiabilité des transistors.
De manière surprenante, il a été observé que la formation d’une couche d’oxyde sacrificielle 9 au niveau de la deuxième région active 21 sur une épaisseur de préférence inférieure à 90% de l’épaisseur de la couche active amincie 22 permet une amélioration de l’arrondi des bords de la couche active amincie 22.
De préférence, au niveau au moins de la deuxième région active 21, l’épaisseur de la couche d’oxyde sacrificielle 9 est comprise entre 10% et 90% de l’épaisseur de la couche active amincie 22.
De plus, la couche d’oxyde sacrificielle résiduelle, c’est-à-dire qui résulte du retrait partiel de la couche d’oxyde sacrificielle 9, permet de former un écran aux implantations ioniques ultérieurement réalisées pour la fabrication d’un transistor. Cet écran assure une meilleure homogénéité d’implantation en évitant les effets de canalisation et il permet également de limiter les dommages structurels dus aux implantations ioniques.
Ainsi, une seule étape d’ajustement de hauteur permet de rétablir une structure de surface absente de défauts et de permettre des implantations ioniques futures et dans certains cas d’ajuster la hauteur de la surface d’une couche active 1 relativement à la surface des tranchées isolantes 6.
Ainsi, la présente invention peut comprendre une étape d’implantation ionique. Avantageusement, cette étape d’implantation ionique peut comprendre deux sous étapes correspondant à une première implantation ionique de la première région active 11 suivie d’une deuxième implantation ionique de la deuxième région active 21. Cela permet ainsi de disposer de plusieurs degrés de liberté dans le choix des doses et des éléments implantés afin de répondre aux divers besoins en termes de caractéristiques des transistors, par exemple PDSOI 10 et FDSOI 20.
Selon un mode de réalisation, et comme discuté précédemment, cette étape d’implantation ionique peut bénéficier avantageusement de la présence de couches d’oxyde sacrificielles résiduelles au niveau des première 11 et deuxième 21 régions actives afin d’assurer une bonne homogénéité d’implantation et de limiter les défauts structurels d’implantation ionique.
La figure 3h illustre, selon un mode de réalisation, un transistor FDSOI 20 formé au-dessus de la deuxième région active 21 et un transistor PDSOI 10 formé au-dessus de la première région active 11.
Dans cette figure, chaque transistor 10 et 20 est illustré sommairement. Chaque transistor 10 et 20 comprend au moins une zone de source 3 et une zone de drain 3, un empilement de grille 4 comprenant de préférence une pluralité de couches et potentiellement des espaceurs isolant électriquement les flancs de chaque empilement de grille 4 des zones de source 3 et de drain 3.
La figure 3h permet d’illustrer la position d’un premier type de transistor, par exemple PDSOI 10, et d’un deuxième type de transistor, par exemple FDSOI 20, par rapport aux première et deuxième régions active 11 et 21 selon un mode de réalisation de la présente invention.
La présente invention concerne un procédé de fabrication d’un dispositif électronique apte à former sur une même tranche de silicium des transistors présentant des épaisseurs de canal de conduction différentes, et par exemple des transistors PDSOI et FDSOI. La présente invention comprend des étapes qui ont été étudiées, développées et optimisées afin de présenter entre elles une synergie de sorte à réduire les coûts de production d’un tel dispositif tout en ne sacrifiant ni les performances ni la fiabilité de ce type de dispositifs électroniques.
Ainsi, certaines de ces étapes ont des effets multiples afin de réduire le nombre total d’étapes nécessaires.
Ainsi, au vu de la description qui précède, il apparaît clairement que la présente 5 invention propose une solution efficace pour améliorer la fiabilité d’un transistor.
L’invention repose notamment sur une configuration relative de la couche active et des tranchées isolantes et de préférence un choix de paramètres de gravure astucieux de sorte à ne pas former de possibles anomalies structurales au niveau des bords de la couche active amincie.
L’invention n’est pas limitée aux modes de réalisations précédemment décrits et s’étend à tous les modes de réalisation couverts par les revendications.
REFERENCES
1. Couche active e1. Epaisseur de la couche active
2. Couche isolante, BOX, oxyde de silicium
3. Zone de source / Zone de drain
4. Grille
5. Canal de conduction
5a. Zone de non déplétion
6. Tranchées isolantes, STI (Shallow Trench Isolation) a6. Angle entre la surface de la partie gravée de la tranchée isolante avec la surface de la couche active amincie 22
L6. Largeur de la tranchée isolante
6a. Partie non gravée de la tranchée isolante
L6a Largeur de la tranchée isolante recouverte par la couche de résine 8
6b. Partie gravée de la tranchée isolante
L6b. Largeur de la tranchée isolante non recouverte par la couche de résine 8
7. Masque dur
7a. Couche d’oxyde
8. Couche de résine (masque doux)
9. Couche d'oxyde sacrificielle
10. Transistor PDSOI e10. Epaisseur du canal de conduction du transistor PDSOI
11. Première région active
L1. Largeur de la couche active de la première région active
20. Transistor FDSOI e20. Epaisseur du canal de conduction du transistor FDSOI
21. Deuxième région active
L2. Largeur de la couche active de la deuxième région active
22. Couche active amincie
22a. Bord arrondi de la couche active amincie e22. Epaisseur de la couche active amincie, Epaisseur du canal de conduction du transistor FDSOI.
30. Décroché initial h1. Hauteur du décroché initial
40. Décroché final h2. Hauteur du décroché final
50. Anomalie structurale
60. Gravure

Claims (20)

  1. REVENDICATIONS
    1. Procédé de formation d’un dispositif électronique destiné à accueillir au moins un premier transistor (10) et au moins un deuxième transistor (20), le premier transistor (10) présentant un canal de conduction dont l’épaisseur e10 est supérieure à l’épaisseur e22 d’un canal de conduction du deuxième transistor (20), à partir d’un empilement de couches comprenant au moins une couche isolante (2) surmontée d’au moins une couche active (1) en un matériau semi-conducteur, le procédé comprenant au moins les étapes suivantes :
    a) Formation d’au moins une tranchée isolante (6) à travers l’épaisseur de la couche active (1) pour définir dans la couche active (1), de part et d’autre de la tranchée isolante (6), au moins une première région active (11) destinée à la formation du premier transistor (10) et au moins une deuxième région active (21) destinée à la formation du deuxième transistor (20), ladite tranchée isolante (6) formant saillie par rapport au moins à la couche active (1) de la deuxième région active (21) ;
    b) Formation, au-dessus de la première région active (11) et d’une partie de la tranchée isolante (6), d’au moins une couche de masquage (8) sans recouvrir la couche active (1) de la deuxième région active (21) et sans recouvrir une partie, dite non recouverte, de la tranchée isolante (6) ;
    c) Gravure, par voie sèche, simultanée :
    i) d’une portion de l’épaisseur de la couche active (1) de la deuxième région active (21) de manière à former au moins une couche active amincie (22) au niveau de la deuxième région active (21) et à obtenir dans la deuxième région active (21) une épaisseur e22 de la couche active amincie (22) plus faible que l’épaisseur e10 de la première région active (11), la couche active amincie (22) étant destinée à former en partie au moins le canal de conduction du deuxième transistor (20) et la couche active (1) de la première région active (11) étant destinée à former en partie au moins le canal de conduction du premier transistor (10), ii) d’au moins une portion de l’épaisseur de ladite partie non recouverte de la tranchée isolante (6) de sorte à former une partie gravée (6b) de la tranchée isolante (6), et de sorte à ce que la couche active amincie (22) forme saillie par rapport à la partie gravée (6b) de la tranchée isolante (6).
  2. 2. Procédé selon la revendication précédente, dans lequel l’étape de gravure est réalisée par une gravure (60) présentant une vitesse de gravure de la couche active (1) inférieure à la vitesse de gravure de la tranchée isolante (6).
  3. 3. Procédé selon l’une quelconque des revendications précédentes, dans lequel le premier transistor est un transistor de type PDSOI.
  4. 4. Procédé selon l’une quelconque des revendications précédentes, dans lequel le deuxième transistor est un transistor de type FDSOI.
  5. 5. Procédé selon l’une quelconque des revendications précédentes, dans lequel l’étape de gravure est réalisée par une gravure (60) présentant une vitesse de gravure de la tranchée isolante (6) supérieure ou égale à une fois et inférieure ou égale à deux fois la vitesse de gravure de la couche active (1)
  6. 6. Procédé selon l’une quelconque des revendications précédentes, dans lequel, avant ladite étape de gravure, ladite tranchée isolante (6) forme saillie par rapport à la couche active (1) de la deuxième région active (21) de telle sorte que la différence de hauteur h1 entre la surface de la tranchée isolante (6) et la surface de la couche active (1) de la deuxième région active (21) soit comprise entre 0 et 40nm, de préférence entre 5nm et 30nm et avantageusement égale à 5nm.
  7. 7. Procédé selon l’une quelconque des revendications précédentes, dans lequel, après ladite étape de gravure, la couche active amincie (22) de la deuxième région active (21) forme saillie par rapport à la partie gravée (6a) de la tranchée isolante (6) de telle sorte que la différence de hauteur h2 entre la surface de la couche active amincie (22) et la surface de la partie gravée de la tranchée isolante (6) soit comprise entre 7nm et 68nm, de préférence entre 21 nm et 56nm et avantageusement entre 28nm et 49nm.
  8. 8. Procédé selon les revendications 6 et 7, dans lequel le rapport entre h2 et l’épaisseur e22 de la couche active amincie (22) de la deuxième région active (21) est compris entre 0.1 et 0.9, de préférence entre 0.3 et 0.8 et avantageusement entre 0.4 et 0.7, et dans lequel le rapport entre h1 et l’épaisseur e1 de la couche active (1) de la première région active (11) est inférieur à 0.3, de préférence inférieur à 0.1 et avantageusement inférieur à 0.05t
  9. 9. Procédé selon l’une quelconque des revendications précédentes, dans lequel le rapport entre l’épaisseur e22 de la couche active amincie (22) de la deuxième région active (21) et l’épaisseur e10 de la couche active (1) de la première région active (11) est compris entre 0.41 et 0.62, de préférence entre 0.45 et 0.59 et avantageusement entre 0.48 et 0.55.
  10. 10. Procédé selon l’une quelconque des revendications précédentes, dans lequel l’épaisseur e22 de la couche active amincie (22) de la deuxième région active (21) est comprise entre 60nm et 90nm, de préférence entre 65nm et 85nm et avantageusement entre 70nm et 80nm, et dans lequel l’épaisseur e10 de la couche active (1) de la première région active (11) est comprise entre 130nm et 160nm, de préférence entre 135nm et 155nm et avantageusement entre 140nm et 150nm.
  11. 11. Procédé selon l’une quelconque des revendications précédentes, dans lequel la gravure par voie sèche (60) est une gravure par plasma, de préférence le plasma étant un plasma haute densité.
  12. 12. Procédé selon la revendication précédente, dans lequel les paramètres de la gravure sèche par plasma sont :
    a) 1ere phase (dite de percée ou de Breakthrough)
    i) Puissance source TCP 900W ;
    ii) Pression 10mT ;
    iii) Pression d’Hélium (He) au dos de tranche (He Cooling) 8T ;
    iv) CF4 60sccm (Standard Cubic Centimeter per Minute, débit en centimètre cube par minute mesuré dans les conditions standard de température et de pression) ;
    v) CHF3 40sccm vi) He 150sccm vii) Tension de polarisation 385V ;
    b) 2eme phase (dite de gravure silicium)
    i) Puissance source TCP600W ;
    ii) Pression 52mT ;
    iii) Pression d’Hélium au dos de tranche (He Cooling) 8T ;
    iv) CF4 50sccm CHF3 40sccm ;
    v) Tension de polarisation 250 volts
  13. 13. Procédé selon l’une quelconque des revendications précédentes, dans lequel ladite couche de masquage (8) comprend au moins une résine.
  14. 14. Procédé selon l’une quelconque des revendications précédentes comprenant, après l’étape de gravure, une étape de retrait de ladite couche de masquage (8).
  15. 15. Procédé selon la revendication précédente dans lequel l’étape de retrait de ladite couche de masquage (8) est suivie par une étape de nettoyage d’une partie au moins de la couche active amincie (22) de la deuxième région active (21), de préférence par une gravure humide.
  16. 16. Procédé selon l’une quelconque des deux revendications précédentes comprenant, après l’étape de retrait de la couche de masquage (8), une étape de formation d’au moins une couche d’oxyde superficielle (9) au niveau au moins de la couche active amincie (22) de la deuxième région active (21).
  17. 17. Procédé selon la revendication précédente dans lequel la couche d’oxyde sacrificielle (9) est formée par une étape d’oxydation sur une partie de l’épaisseur e22 de la couche active amincie (22) de la deuxième région active (21).
  18. 18. Procédé selon l’une quelconque des deux revendications précédentes, dans lequel l’étape de formation de la couche d’oxyde superficielle (9) comprend au moins une étape d’oxydation à une température comprise entre 500°C et 1100°C d’au moins une portion de la couche active amincie (22) de la deuxième région active (21) de sorte à former ladite couche d’oxyde sacrificielle (9).
  19. 19. Procédé selon l’une quelconque des trois revendications précédentes dans lequel la couche d’oxyde sacrificielle (9) a une épaisseur comprise de préférence entre 3nm et 20nm, et avantageusement égale à 5nm.
  20. 20. Procédé selon l’une quelconque des revendications précédentes dans lequel la couche active (1) a une épaisseur initiale e1 comprise entre 130nm et 160nm, de préférence entre 135nm et 155nm et avantageusement entre 140nm et 150nm.
FR1853572A 2018-04-24 2018-04-24 Procede de formation d'un dispositif microelectronique Active FR3080486B1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR1853572A FR3080486B1 (fr) 2018-04-24 2018-04-24 Procede de formation d'un dispositif microelectronique
US16/392,287 US11011547B2 (en) 2018-04-24 2019-04-23 Method for forming a microelectronic device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1853572A FR3080486B1 (fr) 2018-04-24 2018-04-24 Procede de formation d'un dispositif microelectronique
FR1853572 2018-04-24

Publications (2)

Publication Number Publication Date
FR3080486A1 true FR3080486A1 (fr) 2019-10-25
FR3080486B1 FR3080486B1 (fr) 2020-03-27

Family

ID=63143241

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1853572A Active FR3080486B1 (fr) 2018-04-24 2018-04-24 Procede de formation d'un dispositif microelectronique

Country Status (2)

Country Link
US (1) US11011547B2 (fr)
FR (1) FR3080486B1 (fr)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11348944B2 (en) * 2020-04-17 2022-05-31 Taiwan Semiconductor Manufacturing Company Limited Semiconductor wafer with devices having different top layer thicknesses
US11398403B2 (en) * 2020-05-28 2022-07-26 Taiwan Semiconductor Manufacturing Company Limited Multiple thickness semiconductor-on-insulator field effect transistors and methods of forming the same
DE102021212644A1 (de) * 2020-11-12 2022-05-12 Skyworks Solutions, Inc. In ein front end integrierte schaltungen mit unterschiedlichen silizium-auf-isolator-technologien

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5792678A (en) * 1996-05-02 1998-08-11 Motorola, Inc. Method for fabricating a semiconductor on insulator device
WO2003054966A1 (fr) * 2001-12-20 2003-07-03 Advanced Micro Devices, Inc. Dispositif soi (silicium sur isolant) presentant des epaisseurs differentes de silicium
US20060216898A1 (en) * 2005-03-28 2006-09-28 Texas Instruments Incorporated Building fully-depleted and partially-depleted transistors on same chip
US20160071947A1 (en) * 2014-09-10 2016-03-10 Globalfoundries Inc. Method including a replacement of a dummy gate structure with a gate structure including a ferroelectric material
EP3249689A1 (fr) * 2016-05-24 2017-11-29 X-Fab France Procédé de formation de transistors pdsoi et fdsoi sur un même substrat

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100339425B1 (ko) * 2000-07-21 2002-06-03 박종섭 리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법
JP2003124345A (ja) * 2001-10-11 2003-04-25 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US7141459B2 (en) * 2003-03-12 2006-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator ULSI devices with multiple silicon film thicknesses
US9786755B2 (en) * 2015-03-18 2017-10-10 Stmicroelectronics (Crolles 2) Sas Process for producing, from an SOI and in particular an FDSOI type substrate, transistors having gate oxides of different thicknesses, and corresponding integrated circuit
US10062712B1 (en) * 2017-07-26 2018-08-28 Newport Fab, Llc Method to fabricate both FD-SOI and PD-SOI devices within a single integrated circuit
FR3070220A1 (fr) * 2017-08-16 2019-02-22 Stmicroelectronics (Crolles 2) Sas Cointegration de transistors sur substrat massif, et sur semiconducteur sur isolant

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5792678A (en) * 1996-05-02 1998-08-11 Motorola, Inc. Method for fabricating a semiconductor on insulator device
WO2003054966A1 (fr) * 2001-12-20 2003-07-03 Advanced Micro Devices, Inc. Dispositif soi (silicium sur isolant) presentant des epaisseurs differentes de silicium
US20060216898A1 (en) * 2005-03-28 2006-09-28 Texas Instruments Incorporated Building fully-depleted and partially-depleted transistors on same chip
US20160071947A1 (en) * 2014-09-10 2016-03-10 Globalfoundries Inc. Method including a replacement of a dummy gate structure with a gate structure including a ferroelectric material
EP3249689A1 (fr) * 2016-05-24 2017-11-29 X-Fab France Procédé de formation de transistors pdsoi et fdsoi sur un même substrat

Also Published As

Publication number Publication date
FR3080486B1 (fr) 2020-03-27
US20190326183A1 (en) 2019-10-24
US11011547B2 (en) 2021-05-18

Similar Documents

Publication Publication Date Title
EP2999001B1 (fr) Réalisation d&#39;espaceurs au niveau de flancs d&#39;une grille de transistor
EP3249689B1 (fr) Procédé de formation de transistors pdsoi et fdsoi sur un même substrat
EP2779223B1 (fr) Procédé de réalisation d&#39;un substrat muni d&#39;une protection de bord
EP3506336B1 (fr) Procédé de gravure d&#39;une couche diélectrique tridimensionnelle
WO2014037410A1 (fr) Procédé de gravure d&#39;un matériau semiconducteur cristallin par implantation ionique puis gravure chimique à base de chlorure d&#39;hydrogène
FR2795554A1 (fr) Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs
FR3080486A1 (fr) Procede de formation d&#39;un dispositif microelectronique
FR3046290A1 (fr) Methode de realisation d&#39;espaceurs a faible permittivite
EP3246948B1 (fr) Procédé de réalisation sur un même substrat de transistors présentant des caractéristiques différentes
EP2706565A1 (fr) Dispositif microélectronique à tranchées d&#39;isolation débordant sous une zone activé
EP3107118B1 (fr) Procédé de formation des espaceurs d&#39;une grille d&#39;un transistor
EP3671857A1 (fr) Procédé de réalisation d&#39;un transistor à source et drain surélevés
EP2669939A1 (fr) Procédé de fabrication d&#39;un circuit intégré ayant des tranchées d&#39;isolation avec des profondeurs distinctes
FR3052911A1 (fr) Procede de formation des espaceurs d&#39;une grille d&#39;un transistor
EP3671815B1 (fr) Procédé de gravure d&#39;une couche diélectrique tridimensionnelle
FR3065576A1 (fr) Procede de gravure d&#39;une couche a base de sin
EP0675544A1 (fr) Procédé de fabrication d&#39;un transistor à effet de champ à grille isolée de longueur de canal réduite, et transistor correspondant
EP3809455A1 (fr) Procédé de fabrication de circuit intégré comprenant une phase de formation de tranchées dans un substrat et circuit intégré correspondant
FR3098981A1 (fr) procédé de fabrication de transistors
EP2765607A1 (fr) Procédé de réalisation d&#39;une couche semi-conductrice présentant au moins deux épaisseurs différentes
FR3076397A1 (fr) Procede de fabrication d&#39;un transistor
FR3046876A1 (fr) Consommation du canal d&#39;un transistor par oxydation sacrificielle
FR3098978A1 (fr) procédé de fabrication de transistors
FR3046875A1 (fr) Procede de fabrication d&#39;un transistor
EP4084045A1 (fr) Procédé de formation des espaceurs d&#39;une grille d&#39;un transistor

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20191025

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5

PLFP Fee payment

Year of fee payment: 6

PLFP Fee payment

Year of fee payment: 7