FR3046876A1 - Consommation du canal d'un transistor par oxydation sacrificielle - Google Patents

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Abstract

La présente invention concerne un procédé de fabrication d'un transistor comprenant : • une grille située au-dessus d'une couche sous-jacente (2022) d'un matériau semi-conducteur, ladite grille comprenant au moins un premier flanc et au moins un deuxième flanc, • un pied de grille (2021) formé sous la grille et en saillie dans ladite couche sous-jacente (2022) relativement à une portion périphérique (2023, 2024) de la couche sous-jacente (2022) entourant le pied de grille (2021), le procédé étant caractérisé par le fait qu'il comprend au moins les étapes suivantes : • Formation d'une couche de sélectivité à partir d'une couche originale; • Gravure sélective par rapport à la couche de sélectivité du matériau de la couche originale, configurée pour former ledit pied de grille (2021).

Description

DOMAINE TECHNIQUE DE L’INVENTION
La présente invention concerne les transistors, particulièrement les transistors du type MOS (Métal Oxyde Semi-Conducteur) et plus particulièrement la réalisation du canal, par exemple, de silicium. L’industrie de la microélectronique, qui s’entend ici comme incluant la nanotechnologie, est concernée par l’invention, dans l’emploi de transistors à effet de champs et notamment de transistors MOSFET largement employés dans les circuits intégrés.
ETAT DE LA TECHNIQUE
Le développement qu’a connu l’industrie de la microélectronique a été favorisé par la réalisation, dans les années 1970, de transistors du type MOSFET dont les électrodes de source et de drain sont auto-alignées sur celles des grilles ce qui évite une photogravure pour leur définition. En particulier, avec des grilles à base de silicium polycristallin, ce sont les grilles elles-mêmes, réalisées en premier, qui servent de masque lors du dopage des zones de source et de drain des transistors.
Ce type de transistor comprend une grille, et une source et un drain globalement désignées zones source/drain, puisqu’elles sont très généralement parfaitement symétriques et peuvent jouer les deux rôles en fonction des polarisations électriques qui sont appliquées au transistor.
La figure 1a est une vue en coupe d’un exemple de réalisation d’une grille 1000. La grille 1000 est classiquement constituée d’un empilement de couches (1030, 1040, 1050) dont une grande partie est toujours constituée de silicium polycristallin 1040. La formation des zones de source et drain 1100, 1200 se fait typiquement par implantation ionique de dopants dans les zones 1100, 1200, la grille 1000 servant de masque comme mentionné ci-dessus, empêchant ainsi le dopage de la zone du transistor dans laquelle, en fonction des tensions appliquées sur la grille 1000, va pouvoir se développer le canal 1021 de conduction entre source et drain.
La technique de base, très brièvement décrite ci-dessus, a été constamment perfectionnée dans le but d’améliorer les performances électriques des transistors tout en permettant d’accommoder les réductions de taille successives des transistors nécessitées par une intégration toujours croissante d’un plus grand nombre de composants dans un circuit intégré.
Une technique utilisée actuellement consiste à fabriquer les circuits intégrés en partant de substrats élaborés de type silicium sur isolant, désignés par leur acronyme SOI, de l’anglais « Silicon on insulator ». Le substrat élaboré SOI est caractérisé par la présence d’une fine couche originale de silicium monocristallin 1020 reposant sur une couche continue isolante d’oxyde 1010 en particulier de silicium, dit oxyde enterré ou encore BOX acronyme de l’anglais « buried oxide layer ». La solidité et la rigidité mécanique de l’ensemble sont assurées par une couche qui constitue le corps du substrat SOI, souvent qualifié du vocable anglais de « bulk » pour indiquer que le substrat de départ est très généralement fait de silicium massif. Cette structure offre de nombreux avantages pour la réalisation des transistors MOSFET. En ce qui concerne l’invention, on retiendra seulement que la couche originale 1020 par exemple en silicium monocristallin peut être contrôlée précisément en épaisseur et en dopage. En particulier, il est avantageux pour les performances des transistors que le canal 1021 puisse être complètement déserté de porteurs, c'est-à-dire « fully depleted » (FD), vocable anglais qui est généralement utilisé pour désigner cet état. Ceci est obtenu en réalisant les transistors à partir de substrats SOI dont la couche originale 1020 est très mince. Ce type de transistor est ainsi désigné par l’acronyme FDSOI.
Un perfectionnement de la technique de base d’auto-alignement qui a été universellement adopté consiste en la formation d’espaceurs 1061, 1062 sur les flancs de la grille 1000. Pour pouvoir maintenir de faibles résistances électriques d’accès aux électrodes de source et de drain, en dépit de la réduction de taille des transistors, il a fallu alors augmenter leur section. Ceci est obtenu par épitaxie sélective des zones source/drain 1100, 1200. Au cours de cette opération on va faire croître localement la couche originale 1020 initiale de silicium monocristallin. Il faut alors protéger les zones de grilles pour empêcher la croissance de se faire également à partir du silicium polycristallin 1040 de la grille. C’est, entre autres, le rôle des espaceurs que d’assurer cette fonction. Ils assurent également un rôle de préservation de la grille lors de la siliciuration des contacts (non représentée) qui est ensuite effectuée dans le même but afin de diminuer la résistance série d’accès aux électrodes du transistor.
La formation des espaceurs 1061, 1062 est devenue une étape cruciale de formation des transistors qui atteignent désormais des dimensions qui se mesurent couramment en nanomètres (nm = 10'9 mètres) et qui sont globalement de tailles décananométriques. La réalisation des espaceurs 1061, 1062 se fait dans cette technologie sans faire intervenir aucune opération de photogravure.
Pour y parvenir, la figure 1b montre la formation d’une première couche de nitrure 1060, en particulier du nitrure de silicium (SiN). Cette couche est ensuite soumise, à l’étape de la figure de la figure 1c, à une gravure fortement anisotrope de sorte que la gravure supprime les parties de la couche 1060 situées sur la couche originale 1020 (qui sont généralement horizontales, c’est-à-dire orientées perpendiculairement à l’épaisseur du substrat) tout en préservant, au moins en partie, le nitrure sur les parties non horizontales et particulièrement sur les parties formant les flancs de la grille 1000.
La figure 1d illustre l’étape suivante visant à réduire les dimensions du canal de silicium de sorte à disposer les zones source/drain au plus près du canal 1021. Cette réduction de dimensions physiques est couramment réalisée par une gravure isotrope par voie chimique ou par plasma à couplage inductif en utilisant une chimie à base de SF6 par exemple. Cette étape, bien connue de l’homme du métier, permet une gravure isotrope de la couche originale 1020. La gravure est alors faite de manière identique aussi bien verticalement qu’horizontalement. Le contrôle précis du dimensionnement du canal de silicium 1021 est alors problématique.
La technologie ainsi décrite se révèle complexe, surtout par le nombre d’étapes mises en oeuvre. D’une manière générale, et ce même pour la réalisation d’espaceurs d’un seul niveau, les techniques actuelles ne permettent pas de contrôler précisément les phases de gravure et donc la forme finale des parties constituées du transistor, notamment la forme de la base des espaceurs.
La présente invention permet de répondre à au moins une partie des inconvénients des techniques actuelles en apportant une méthode ingénieuse de dimensionnement du canal de silicium.
RESUME DE L’INVENTION
La présente invention concerne un procédé de fabrication d’un transistor comprenant : i. une grille située au-dessus d’une couche sous-jacente d’un matériau semi-conducteur, ladite grille comprenant au moins un premier flanc et au moins un deuxième flanc, ii. un pied de grille formé sous la grille et en saillie dans ladite couche sous-jacente relativement à une portion périphérique de la couche sous-jacente entourant le pied de grille,
Avantageusement, le procédé comprend au moins les étapes suivantes : i. Formation d’une couche de sélectivité à partir d’une couche originale uniquement au-dessus de ladite portion périphérique de la couche sous-jacente, la couche de sélectivité étant obtenue par transformation d’une partie au moins de l’épaisseur du matériau de la couche originale ; ii. Gravure sélective par rapport à la couche de sélectivité du matériau de la couche originale, configurée pour former ledit pied de grille.
Ce procédé permet ainsi de former un pied de grille, à partir d’une gravure isotrope, dont les paramètres géométriques sont précisément contrôlés de sorte à définir avec précision le canal du transistor. Les dopants peuvent ainsi être rapprochés au plus près du canal de silicium.
Ce procédé permet alors une réduction de la largeur de canal séparant la source et le drain du transistor.
Un autre aspect de la présente invention concerne un dispositif microélectronique doté d’au moins un transistor comprenant une grille avec un pied de grille, de préférence droit, de largeur inférieure ou égale à la largeur de la grille et avantageusement de largeur strictement inférieure à la largeur de la grille et des espaceurs.
BREVE DESCRIPTION DES FIGURES
Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée d’un mode de réalisation de cette dernière qui est illustré par les dessins d’accompagnement suivants dans lesquels : - Les figures 1a à 1d illustrent des phases conventionnelles successives de réalisation d’une gravure isotrope de la couche sous-jacente de silicium. - Les figures 2a à 2g montrent des étapes selon un premier mode de réalisation de l’invention. - Les figures 3a à 3g montrent des étapes selon un deuxième mode de réalisation de l’invention.
Les dessins joints sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ces dessins sont des représentations schématiques et ne sont pas nécessairement à l’échelle de l’application pratique. En particulier, les épaisseurs relatives des couches et des substrats ne sont pas représentatives de la réalité.
DESCRIPTION DETAILLEE DE L’INVENTION
Il est précisé que dans le cadre de la présente invention, le terme « sur », « surmonte » ou « sous-jacent » ou leurs équivalent ne signifient pas obligatoirement « au contact de ». Ainsi par exemple, le dépôt d’une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l’une de l’autre mais cela signifie que la première couche recouvre au moins partiellement la deuxième couche en étant, soit directement à son contact, soit en étant séparée d’elle par une autre couche ou un autre élément.
Dans la description qui suit, les épaisseurs sont généralement mesurées selon des directions perpendiculaires au plan de la face inférieure de la couche à graver ou d’un substrat sur lequel la couche inférieure est disposée. Ainsi, les épaisseurs sont généralement prises selon une direction verticale sur les figures représentées. En revanche, l’épaisseur d’une couche recouvrant un flanc d’un motif est prise selon une direction perpendiculaire à ce flanc.
Dans ce qui suit, on entend par gravure sélective l’enlèvement par gravure d’un matériau donné en préservant au moins en partie, par la sélectivité du procédé employé, d’autres matériaux.
Le terme « couche superficielle » correspond à une couche qui est formée, en particulier par modification de la couche sous-jacente ou par un dépôt sur cette couche-sous-jacente, en surface du dispositif électronique après la formation de la couche sous-jacente. Elle est ensuite partiellement retirée pour retirer en partie la couche-sous-jacente. L’adjectif « superficielle » ne signifie pas obligatoirement que la couche superficielle résiduelle reste toujours en surface du dispositif lorsque la fabrication de ce dernier est finalisée. Elle peut être par exemple enlevée ou recouverte.
On entend par « conforme » une géométrie de couche qui présente, aux tolérances de fabrication près, une épaisseur constante malgré les changements de direction de couche, par exemple au niveau de flancs de motif de grille.
Le mot « diélectrique » correspond à un matériau dont la conductivité électrique est suffisamment faible dans l’application donnée pour servir d’isolant.
On entend par « à partir de » le fait que l’objet formé comprend des constituants d’un objet précédent. Plus précisément, une couche de sélectivité formée à partir d’une couche originale se comprend comme suit : la couche de sélectivité est une partie transformée ou non de la couche originale.
Le terme « étape » ne signifie pas obligatoirement que la ou les actions menées durant cette étape soient simultanées ou immédiatement successives. Certains actions d’une première étape peuvent notamment être suivies d’actions liées à une autre étape, et d’autres actions de la première étape peuvent être menées ensuite. Ainsi, le terme étape ne s’entend pas forcément d’actions unitaires et inséparables dans le temps et dans l’enchaînement des phases du procédé.
Avant d’entamer une revue détaillée de modes de réalisation de l’invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées en association ou alternativement : • La transformation d’une partie au moins du matériau de la couche originale comprend une étape d’oxydation d’une partie au moins du matériau de la couche originale. • La couche de sélectivité a une épaisseur strictement inférieure à la hauteur dudit pied de grille de sorte à permettre un accès latéral audit pied de grille. • La couche de sélectivité a une épaisseur préférentiellement au moins égale à l’épaisseur de la couche originale diminuée de 3nm ou plus, et est par exemple comprise entre 1nm et 47nm, avantageusement entre 3nm et 45nm. • La gravure sélective est une gravure isotrope. • Le procédé comprend une étape de retrait de la couche de sélectivité après ladite gravure sélective. • L’étape de retrait de la couche de sélectivité est réalisée par au moins une gravure anisotrope. • Le procédé comprend une étape de formation d’au moins un espaceur, ladite étape de formation de l’au moins un espaceur comprenant la formation d’une couche diélectrique recouvrant au moins en partie ledit premier flanc et ledit deuxième flanc de la grille de sorte à ne pas couvrir au moins en partie ledit pied de grille. • La formation de la couche diélectrique est suivie par une étape de retrait de la couche diélectrique au niveau d’une surface de la couche originale. • Ledit retrait de la couche diélectrique est réalisé de sorte à laisser le premier flanc et le deuxième flanc de la grille recouverts de la couche diélectrique de sorte à former l’au moins un espaceur. • L’étape de retrait de la couche diélectrique est effectuée par gravure sèche. • L’étape de formation de la couche de sélectivité est réalisée après l’étape de formation de l’au moins un espaceur. • L’étape de formation de la couche de sélectivité est réalisée par une étape de transformation d’une portion du matériau de la couche originale, suivie par une étape de retrait partiel d’au moins une partie de ladite portion de matériau transformé de sorte à conserver au-dessus de ladite portion périphérique de la couche sous-jacente une couche de matériau transformé formant la couche de sélectivité. • L’étape de formation de la couche de sélectivité est réalisée par une étape de retrait partiel de la couche originale autour de la grille de sorte à former une portion résiduelle de la couche originale, • L’étape de retrait partiel de la couche originale autour de la grille est suivie par l’étape de transformation du matériau de la couche originale de ladite portion résiduelle de sorte à former une couche superficielle. • L’étape de transformation du matériau de la couche originale de ladite portion résiduelle est suivie par une étape de retrait au moins partiel de la couche superficielle réalisée par au moins une désoxydation partielle sur au moins un flanc du pied de la grille avant ladite gravure sélective. • La largeur de la grille est supérieure ou égale à la largeur du pied de grille.
Cela permet de diminuer la section du canal de silicium au niveau de la source et du drain. • L’oxydation est réalisée sur une épaisseur du matériau de la couche originale préférentiellement au moins égale à l’épaisseur de la couche originale diminuée de 3nm au moins, et par exemple comprise entre 1nm et 47nm, avantageusement entre 3nm et 45nm. • La gravure sélective est une gravure sèche. • L’étape de retrait au moins partiel de la couche de sélectivité est réalisée par au moins une gravure par voie humide. • La formation de la couche diélectrique est réalisée par une technique prise, par exemple, parmi au moins : PECVD, PEALD. • Au moins une portion périphérique de la couche sous-jacente a une épaisseur préférentiellement supérieure ou égale à 3nm, et par exemple comprise avantageusement entre 5nm et 15nm, et de préférence égale à 10nm.
Il est avantageux de conserver au moins 3nm de cette portion périphérique de la couche sous-jacente afin de permettre les étapes d’intégration suivantes, comme par exemple l’étape d’épitaxie. • La couche sous-jacente comprend un matériau semi-conducteur comme par exemple du Silicium (Si).
Cela permet au procédé d’être adaptable aux technologies existantes. • La couche originale a une épaisseur comprise entre 5nm et 50nm, avantageusement entre 5nm et 15nm, et de préférence égale à 10nm. • Le pied de grille a une hauteur préférentiellement comprise entre 8nm et 12nm, avantageusement entre 9nm et 12nm, et de préférence égale à 10nm. • la grille a une hauteur préférentiellement comprise entre 30nm et 100nm, avantageusement entre 40nm et 70nm, et de préférence égale à 50nm. • Le pied de grille a une largeur comprise entre 5nm et 50nm, avantageusement entre 5nm et 20nm, et de préférence égale à 10nm. • La grille a une largeur comprise entre 5nm et 50nm, avantageusement entre 5nm et 20nm, et de préférence égale à 10nm. • La largeur de la grille est supérieure à la largeur latérale du pied de grille. • La largeur de la grille est égale à la largeur latérale du pied de grille. • La formation de la couche diélectrique comprend au moins un dépôt conforme.
Cela permet de recouvrir l’ensemble des surfaces d’une même épaisseur de matériau et ainsi de pouvoir maîtriser les étapes de retrait de la couche de manière identique sur l’ensemble des surfaces. • La couche diélectrique comprend au moins un matériau pris parmi : nitrure de silicium (SiN), nitrure de bore (BN), tous type de matériau dont la conductivité diélectrique est inférieure ou égale à 7.
Cela permet l’utilisation des matériaux usuellement utilisés pour la formation d’espaceurs. • La couche diélectrique a une épaisseur comprise entre 1nm et 30nm, avantageusement entre 6nm et 15nm et de préférence égale à 10nm. • L’étape de retrait de la couche diélectrique est effectuée par gravure sèche par plasma en chimie fluor carbone.
Cela permet de réaliser une gravure anisotrope et donc de ne graver la couche considérée uniquement selon une direction préférentielle, celle de l’épaisseur. • L’étape de retrait de la couche diélectrique est réalisée par au moins une technique prise parmi au moins : gravure sèche par plasma en chimie fluor carbone base de CxFy ou CxHyFz.
Cela permet de réaliser une gravure anisotrope et donc de ne graver la couche considérée uniquement selon une direction préférentielle, celle de l’épaisseur. • La couche diélectrique forme des espaceurs. Les espaceurs ainsi formés permettent la réalisation du transistor sans recouvrir le pied de grille constituant le canal de silicium. • L’étape de retrait partiel de la couche originale est configurée pour former un flanc de grille droit selon une dimension en épaisseur de la couche originale. • L’étape de retrait partiel de la couche originale comprend une gravure anisotrope configurée pour n’attaquer que les parties de la couche originale dirigées suivant une dimension en épaisseur de ladite couche. Cela permet de réaliser une gravure anisotrope et donc de ne graver la couche considérée uniquement selon une direction préférentielle, celle de l’épaisseur. • L’étape de formation de la couche diélectrique est suivie par une étape de retrait de la couche diélectrique au niveau d’une surface de la portion périphérique de la couche sous-jacente.
Cela permet de retirer la couche diélectrique servant d’espaceur des zones entourant la grille et préférentiellement des portions périphériques de la couche sous-jacente. • L’étape de retrait de la couche diélectrique est effectuée par gravure sèche.
Cela permet de réaliser une gravure anisotrope et donc de ne graver la couche considérée uniquement selon une direction préférentielle, celle de l’épaisseur. • L’étape de retrait de la couche diélectrique est réalisée par au moins une technique prise parmi au moins : gravure sèche par plasma en chimie fluor carbone base de CxFy ou CxHyFz.
Cela permet de réaliser une gravure anisotrope et donc de ne graver la couche considérée uniquement selon une direction préférentielle, celle de l’épaisseur. • L’étape de retrait de la couche diélectrique comprend une étape préalable d’oxydation en surface de la couche diélectrique.
Cela permet d’obtenir un meilleur contrôle du dimensionnel des espaceurs au cours de la gravure. • La solution humide est une solution à base d’acide fluorhydrique. • L’étape de retrait partiel de la couche de sélectivité est effectuée par gravure sèche.
Cela permet de réaliser une gravure anisotrope et donc de ne graver la couche considérée uniquement selon une direction préférentielle, celle de l’épaisseur. • L’étape de retrait partiel de la couche de sélectivité est effectuée par gravure sèche par plasma en chimie fluor carbone.
Cela permet de réaliser une gravure anisotrope et donc de ne graver la couche considérée uniquement selon une direction préférentielle, celle de l’épaisseur. • L’étape de retrait partiel de la couche de sélectivité est réalisée par au moins une technique prise parmi au moins : gravure sèche par plasma en chimie fluor carbone base de CxFy ou CxHyFz.
Cela permet de réaliser une gravure anisotrope et donc de ne graver la couche considérée uniquement selon une direction préférentielle, celle de l’épaisseur. • L’étape de retrait de ladite couche de sélectivité est effectuée par une gravure humide en chimie à base d’acide fluorhydrique.
Cela permet une gravure isotrope et ainsi de réduire l’épaisseur des espaceurs additionnels.
Selon un mode de réalisation, la présente invention peut utiliser des substrats élaborés de type SOI. Le substrat élaboré SOI est caractérisé par la présence d’une couche originale (2020, 3020) reposant sur une couche continue isolante d’oxyde (2010, 3010).
La présente invention concerne un procédé de fabrication d’un transistor comprenant : - une grille (2000, 3000) située au-dessus d’une couche sous-jacente (2022, 3022) d’un matériau semi-conducteur, ladite grille (2000, 3000) comprenant au moins un premier flanc (2001, 3001) et au moins un deuxième flanc (2002,3002), - un pied de grille (2021, 3021) formé sous la grille (2000, 3000) et en saillie dans ladite couche sous-jacente (2022, 3022) relativement à une portion périphérique (2023, 2024, 3023, 3024) de la couche sous-jacente (2022, 3022) entourant le pied de grille (2021, 3021).
Le terme « hauteur du pied de grille (2021, 3021)» s’entend ici comme la hauteur de la partie en saillie relativement à la portion périphérique (2023, 2024, 3023, 3024) de la couche sous-jacente (2022, 3022).
La présente invention concerne selon un mode de réalisation préféré un procédé de fabrication d’un transistor étant caractérisé par le fait qu’il comprend au moins les étapes suivantes : i. Formation d’une couche diélectrique (2060, 3060) recouvrant au moins en partie ledit au moins un premier flanc (2001, 3001) et ledit au moins un deuxième flanc (2002, 3002) de la grille (2000, 3000) de sorte à ne pas couvrir au moins en partie ledit pied de grille (2021, 3021) ; ii. Formation de ladite couche sous-jacente (2022, 3022) à partir d’une couche originale (2020, 3022), après la formation de la couche diélectrique (2060, 3060), ladite formation comprenant la formation d’une portion résiduelle transformée de ladite couche originale (2020, 3020) de sorte à former une couche de sélectivité (2110, 2210, 3210, 3220), l’obtention de ladite portion résiduelle transformée étant réalisée par la transformation du matériau de la couche originale (2020, 3020) ; iii. Gravure isotrope latérale d’une portion de la couche originale (2020, 3020) configurée pour former ledit pied de grille (2021, 3021) , ladite gravure étant sélective par rapport à ladite couche de sélectivité (2110, 2210, 3210, 3220);
Selon un mode de réalisation, le procédé selon la présente invention comprend au moins une étape de formation de la couche sous-jacente (2022, 3022) avec une étape de formation d’une portion résiduelle transformée du matériau d’une couche originale (2020, 3020), autour de la grille (2000, 3000) de sorte à former une couche de sélectivité (2110, 2210, 3210, 3220), et ainsi de sorte à former ledit pied de grille (2021, 3021 ).
De manière avantageuse, l’étape de formation de la couche sous-jacente (2022, 3022) est réalisée après une étape de formation d’une couche diélectrique (2060, 3060) servant à la formation des espaceurs (2061, 2062, 3061, 3062) disposés sur l’au moins un premier flanc (2001, 3001) et l’au moins un deuxième flanc (2002, 3002) de la grille (2000, 3000).
De manière avantageuse, l’étape de formation de la couche sous-jacente (2022, 3022) est réalisée après une étape de formation de la couche de sélectivité (2110, 2210, 3210, 3220) disposée au-dessus de la portion périphérique (2023, 2024, 3023, 3024) de la couche sous-jacente (2022, 3022) de sorte à permettre une gravure sélective isotrope latérale d’une portion de la couche originale (2020, 3020) de sorte à former ledit pied de grille (2021,3021).
De manière préférentielle, ce procédé permet de former un pied de grille (2021, 3021) dont les paramètres physiques sont précisément contrôlés de sorte à définir avec précision le canal du transistor en réalisant une gravure isotrope. Cela permet alors, lors de la formation de la source et du drain, de rapprocher ceux-ci au plus près du canal.
Selon un mode de réalisation préférentiel, la grille (2000, 3000) est réalisée par une technique conventionnelle comme par exemple par gravure plasma.
La grille (2000, 3000) comprend, dans le cas des figures 2a et 3a, diverses couches (2030, 2040, 2050, 3030, 3040, 3050) : - La couche 2030, 3030 est une couche comportant un couple de matériaux comprenant au moins un matériau de haute permittivité diélectrique dit High-k (par exemple Hf02, HfSiON...) et au moins un métal (par exemple TiN). Le matériau High-k est avantageusement un matériau avec une permittivité diélectrique élevée, typiquement supérieure à 15. L’épaisseur de cette couche 2030 est préférentiellement comprise entre 2nm et 20nm, avantageusement entre 5nm et 10nm, et de préférence égale à 7nm. - La couche 2040, 3040 est préférentiellement en silicium polycristallin. L’épaisseur de cette couche 2040, 3040 est préférentiellement comprise entre 30nm et 90nm, avantageusement entre 40nm et 70nm, et de préférence égale à 50nm. - La couche 2050, 3050 est un masque dur, préférentiellement en oxyde de silicium. L’épaisseur de cette couche 2050, 3050 est préférentiellement comprise entre 10nm et 60nm, avantageusement entre 20nm et 40nm, et de préférence égale à 30nm.
Afin de réaliser la grille (2000, 3000), illustrée en figures 2a et 3a, une première gravure utilisant le masque dur (2050, 3050) est effectuée, par exemple en chimie fluor carbone et/ou à base de chlore, afin de graver la couche 2040, 3040. Cette gravure s’arrête sur la couche 2030, 3030. La gravure de la couche 2030, 3030 est avantageusement réalisée par chimie à base de BCI3 par exemple non limitatif.
Par exemple, afin de réaliser la grille (2000, 3000), les conditions suivantes peuvent être utilisées : gravure du silicium polycristallin : HBr/02/Ar, gravure TiN : CI2/CH4, gravure du matériau avec une constante diélectrique élevée : BCI3/Ar.
La formation de la couche sous-jacente (2022, 3022) est préférentiellement précédée d’une étape de dépôt d’une couche diélectrique (2060, 3060) illustrée en figures 2b et 3b. Cette étape est préférentiellement réalisée par au moins un dépôt d’un matériau de sorte à former une couche diélectrique (2060, 3060) sur et/ou autour de la grille (2000, 3000). De manière avantageuse, ce dépôt est conforme de sorte à recouvrir les flancs (2001, 2002, 3001, 3002) de la grille (2000, 3000) par la couche diélectrique (2060, 3060).
La couche diélectrique (2060, 3060) comprend avantageusement au moins un matériau pris parmi : le nitrure de silicium, le nitrure de bore, tous types de matériaux dont la constante diélectrique est avantageusement inférieure à 7. L’épaisseur de la couche diélectrique (2060, 3060) est de préférence comprise entre 1nm et 30nm, avantageusement entre 6nm et 15nm et de préférence égale à 10nm.
Le dépôt de la couche diélectrique (2060, 3060) est par exemple réalisé par une technique prise parmi au moins : PECVD, PEALD. L’étape suivante illustrée en figures 2c et 3c concerne le retrait d’une partie au moins de la couche diélectrique (2060, 3060) afin de former des espaceurs (2061, 2062, 3061, 3062) de la grille (2000, 3000). Ce retrait partiel peut être par exemple réalisé par gravure sèche.
Cette gravure est de préférence réalisée au niveau d’une surface (2063, 2064, 3063, 3064) de la couche originale (2020, 3020). Cette surface (2063, 2064, 3063, 3064) correspond de préférence à une partie de la couche diélectrique (2060, 3060) horizontale sur les figures, c’est-à-dire parallèle à la face considérée du substrat de départ. De préférence, les surfaces non horizontales sont épargnées au moins en parties.
La gravure de la couche diélectrique (2060, 3060) est avantageusement réalisée par plasma dans un réacteur à couplage inductif et/ou capacitif. Le procédé de gravure est fonction des matériaux considérés composant la couche diélectrique (2060, 3060). Avantageusement, cette étape de gravure est réalisée par une gravure en chimie fluor carbone.
Préférentiellement, une étape préliminaire d’oxydation de la couche diélectrique (2060, 3060) peut être réalisée afin d’obtenir un meilleur contrôle du dimensionnement des espaceurs au cours de la gravure. Par exemple, le nitrure en surface peut être oxydé. En effet, la chimie utilise par exemple peut être sélective à l’oxyde, le bombardement ionique de plasma consomme alors le nitrure oxydé sur les partie planaires, alors que l’oxyde est toujours conservé sur les flancs. Cette technique permet alors une gravure anisotrope.
Cette étape de retrait est préférentiellement réalisée de sorte à laisser l’au moins un premier flanc (2001, 3001) et l’au moins un deuxième flanc (2002, 3002) de la grille (2000, 3000) recouverts de la couche diélectrique (2060, 3060) afin de former les espaceurs (2061, 2062, 3061,3062) de la grille (2000, 3000).
Avantageusement, cette gravure est configurée pour conserver le dimensionnel des espaceurs (2061, 2062, 3061, 3062), c’est-à-dire leur épaisseur d’origine par exemple, ainsi qu’un arrêt de la gravure sur la couche originale (2020, 3020). Afin de maîtriser cette gravure et éviter la consommation de la couche originale (2020, 3020), la sélectivité est préférentiellement comprise entre 10 et 60, avantageusement entre 20 et 50 et de préférence égale à 30.
La chimie pouvant être utilisée pour cette gravure est une chimie à base de CH3F/He/02 par exemple.
Ainsi, à titre d’exemple illustratif, pour graver 10 nm de SiN, les paramètres suivants de gravure sont possibles : CH3F 200 sccm (centimètres cubes par minute) / 02 200 sccm / Fie 100 sccm / CFI4 20 sccm avec une vitesse de gravure de l’ordre de 32 nm/minutes et une sélectivité nitrure silicium de 30.
Selon un premier mode de réalisation de la présente invention illustré par les figures 2d et 2e, l’étape de transformation d’une partie au moins du matériau (2100, 2200) de la couche originale 2020 est réalisée.
Cette transformation est effectuée sur une épaisseur préférentiellement au moins égale à l’épaisseur de la couche originale diminuée de 3nm, et par exemple comprise entre 1nm et 47nm, avantageusement entre 3nm et 45nm.
Cette transformation est réalisée de sorte à conserver au moins une épaisseur au moins égale à 3nm de la couche originale 2020 de sorte à former la portion périphérique (2023, 2024) de la couche sous-jacente 2022.
Avantageusement, la portion périphérique (2023, 2024) de la couche sous-jacente 2022 a une épaisseur au moins égale à 3nm.
Cette étape de transformation est avantageusement configurée pour oxyder une partie au moins, en particulier suivant son épaisseur, du matériau de la couche originale 2020. Cette transformation peut être réalisée et contrôlée grâce à un plasma à base de HBr/02. Le matériau de la couche originale étant de préférence du Silicium. Cette étape de transformation a pour but de transformer une partie au moins du matériau (2063, 2064) de la couche originale en une partie de matériau transformé (2100, 2200) principalement sur les surfaces horizontales de la couche originale 2020, c’est-à-dire les surface 2063 et 2064.
Ainsi, à titre d’exemple illustratif, pour cette étape de transformation, les paramètres suivants d’oxydation sont possibles: 10mTr - 1000Ws-100Vb -HBr 50sccm / 200sccm 02.
En dehors de l’oxydation, toute transformation configurée pour modifier la sélectivité du matériau d’origine à une attaque gravure, physique ou chimique, est possible. Il peut s’agir d’un dopage, d’une porosification par exemple.
Selon un mode de réalisation, l’étape suivante illustrée par la figure 2e concerne une étape de gravure partielle du matériau transformé afin de réduire l’épaisseur des parties de matériau transformé 2100 et 2200. Cette étape de gravure partielle du matériau transformé est avantageusement réalisée par une gravure anisotrope, plus précisément par plasma par exemple. Cette étape de gravure partielle anisotrope permet alors de graver préférentiellement les parties de matériau transformé 2100 et 2200 afin de réduire leur épaisseur.
Ainsi, à titre d’exemple illustratif, pour cette étape de gravure, les paramètres suivants de gravure sont possibles : 5mt - 625Ws - 200Vb -CF4 lOOsccm.
Cette étape de gravure est ainsi configurée pour permettre la formation de la couche de sélectivité 2110 et 2210 uniquement au-dessus de la portion périphérique (2023, 2024) de la couche sous-jacente 2022.
Selon un second mode de réalisation alternatif illustré par les figures 3d, 3e et 3f, une étape de retrait partiel de la couche originale 3020 est réalisée après l’étape de gravure des espaceurs 3061 et 3062. Cette étape de retrait partiel comprend avantageusement une gravure de préférence réalisée de sorte à conserver au moins 3nm de la couche originale 3020, de manière à former la portion périphérique (2023, 2024) de la couche sous-jacente 3022, par exemple cette gravure est réalisée sur une épaisseur au moins égale à l’épaisseur de la couche originale 3020 diminuée de 3nm au moins.
Cette gravure est préférentiellement réalisée en chimie fluor carbone et/ou à base de chlore.
Avantageusement, l’étape de retrait partiel de la couche originale 3020 est configurée pour former un flanc de grille 3000 droit au niveau du pied de grille 3021 selon une dimension en épaisseur de la couche originale 3020.
Préférentiellement, l’étape de retrait partiel de la couche originale 3020 comprend une gravure anisotrope configurée pour n’attaquer que les parties de la couche originale 3020 dirigées suivant une dimension en épaisseur de ladite couche.
Ainsi, à titre d’exemple illustratif, pour cette étape de gravure, les paramètres suivants de gravure sont possibles : 5mt - 625Ws - 200Vb -CF4 lOOsccm.
De manière ingénieuse, les deux gravures précédentes, c’est-à-dire la gravure de la grille 2000 et la gravure de la couche originale 2020, sont réalisées dans le même réacteur plasma à couplage inductif. Cela permet un gain de temps mais également de sécurité concernant la contamination possible d’un échantillon lors de son transport d’un réacteur à un autre.
Avantageusement, l’étape de retrait partiel de la couche originale 3020 est configurée de sorte à former une portion résiduelle de la couche originale (3123 et 3124).
Selon ce second mode de réalisation, l’étape suivante illustrée par la figure 3e consiste en l’étape de transformation du matériau de la couche originale de la dite portion résiduelle. Cette étape de transformation est réalisée par oxydation par plasma de sorte à former la couche superficielle 3200. Cette transformation étant anisotrope, l’épaisseur des surfaces horizontales 3125 et 3126 oxydées 3210 et 3220 est plus importante (entre 2 et 3nm par exemple) que celle obtenue (1 nm par exemple) sur les flancs des structures, par exemple les flancs 3001 et 3002 de la grille 3000.
Ainsi, à titre d’exemple illustratif, pour cette étape de transformation, les paramètres suivants d’oxydation sont possibles: 10mTr - 1000Ws - 100Vb -200sccm 02 - Chuck 60°C et/ou HBr/02.
Selon un mode de réalisation, l’oxydation est préférentiellement réalisée de sorte à ce qu’elle soit plus importante au niveau des surfaces horizontales 3125 et 3126 relativement aux flancs 3001 et 3002 de la grille 3000.
Selon un mode de réalisation particulier, cette étape de transformation peut être réalisée en même temps que l’étape précédente de retrait partiel de la couche originale 3020 en utilisant les paramètres chimiques suivants : CH3F/02/He.
Avantageusement, cette étape de transformation est alors suivie d’une étape de de retrait partielle de la couche superficielle 3200 par désoxydation, illustrée par la figure 3f, sur au moins un flanc des structures, c’est-à-dire sur les surfaces autre que les surfaces horizontales 3125 et 3126. Principalement, cette désoxydation permet de retirer la couche superficielle 3200 des flancs de grille, au moins au niveau du pied de grille 3021. Cette étape de désoxydation permet alors de conserver une partie oxydée de la couche superficielle 3200 au niveau des surfaces 3125 et 3126 de sorte à former la couche de sélectivité 3210 et 3220. Pour cette étape de retrait partiel de la couche superficielle 3200 un nettoyage humide à base d’acide fluorhydrique peut être utilisé. On ajuste la cinétique de l’attaque pour consommer totalement l’oxyde sur les surfaces verticales, au niveau des flancs de grille, sans consommer totalement l’oxyde sur les surfaces horizontales.
Selon un mode de réalisation, illustré par les figures 2f, 2g et 3g, commun aux premier et second modes de réalisation de la présente invention présentés ci-dessus, la formation de la couche de sélectivité (2110, 2210, 3210, 3220) est suivie d’une étape de gravure sélective par rapport à ladite couche de sélectivité. Avantageusement cette gravure est une gravure normalement isotrope mais qui ne consomme pas, ou moins vite, la couche de sélectivité et éventuellement les espaceurs, et concerne une portion de la couche originale (2020, 3020).
Cette gravure est réalisée de sorte à consommer une partie au moins de la couche originale (2020, 3020) jusqu’à l’aplomb de la grille (2000, 3000).
Cette étape de gravure isotrope permet de réaliser une gravure latérale de sorte à former le pied de grille (2021, 3021), de préférence en dessous des espaceurs (2061, 2062, 3061, 3062).
Cette gravure peut être réalisée par plasma en favorisant le mode isotrope avec une base de gaz SF6 et/ou par voie humide de type TMAH Tétraméthylammonium Hydroxide par exemple.
Préférentiellement, la vitesse de gravure du Silicium dans ces conditions est par exemple de 0.1 à 1 micromètre par minute.
Cette gravure est alors suivie préférentiellement par une étape de retrait au moins partiel de la couche de sélectivité (2110, 2210, 3210, 3220) de sorte à découvrir les surfaces (2025, 2026, 3025, 3026) de la portion périphérique (2023, 2024, 3023, 2024) de la couche sous-jacente (2022, 3022).
Cette gravure est avantageusement réalisée par voie humide, à base d’acide fluorhydrique par exemple.
De manière avantageuse, le pied de grille (2021, 3021) présente une hauteur préférentiellement comprise entre 8nm et 12nm, avantageusement entre 9nm et 12nm, et de préférence égale à 10nm.
De manière avantageuse, la portion périphérique (2023, 2024, 3023, 3024) de la couche sous-jacente (2022, 3022) entourant la grille (2000, 3000) présente une épaisseur préférentiellement supérieure ou égale à 3nm, et par exemple comprise avantageusement entre 5nm et 15nm, et de préférence égale à 10nm.
Cette épaisseur est avantageusement optimisée pour permettre la réalisation des étapes d’intégration ultérieures nécessaires à la réalisation du transistor.
Avantageusement, la largeur de la grille (2000, 3000), au-dessus du pied de grille (2021, 3021), est supérieure ou égale à la largeur du pied de grille (2021, 3021).
Avantageusement, la largeur du pied de grille (2021, 3021) présente un rétrécissement relativement à la largeur de la grille (2000, 3000).
Avantageusement, le pied de grille (2021, 3021) se trouve au droit de la face inférieure des espaceurs (2061,2062, 3061,3062).
Avantageusement, la structure grille (2000, 3000) / pied de grille (2021, 3021) présente une forme de champignon. L’invention n’est pas limitée aux modes de réalisations précédemment décrits et s’étend à tous les modes de réalisation couverts par les revendications.

Claims (16)

  1. REVENDICATIONS
    1. Procédé de fabrication d’un transistor comprenant : i. une grille (2000, 3000) située au-dessus d’une couche sous-jacente (2022, 3022) d’un matériau semi- conducteur, ladite grille (2000, 3000) comprenant au moins un premier flanc (2001, 3001) et au moins un deuxième flanc (2002, 3002), ii. un pied de grille (2021, 3021) formé sous la grille et en saillie dans ladite couche sous-jacente (2022, 3022) relativement à une portion périphérique (2023, 2024, 3023, 3024) de la couche sous-jacente (2022, 3022) entourant le pied de grille (2021, 3021), le procédé étant caractérisé par le fait qu’il comprend au moins les étapes suivantes : i. Formation d’une couche de sélectivité (2110, 2210, 3210, 3220) à partir d’une couche originale (2020, 3020) uniquement au-dessus de ladite portion périphérique (2023, 2024, 3023, 3024) de la couche sous-jacente (2022, 3022), la couche de sélectivité (2110, 2210, 3210, 3220) étant obtenue par transformation d’une partie au moins du matériau de la couche originale (2020, 3020) ; ii. Gravure sélective par rapport à la couche de sélectivité (2110, 2210, 3210, 3220) du matériau de la couche originale (2020, 3020), configurée pour former ledit pied de grille (2021, 3021).
  2. 2. Procédé selon la revendication précédente dans lequel la transformation d’une partie au moins du matériau de la couche originale (2020, 3020) comprend une étape d’oxydation d’une partie au moins du matériau de la couche originale (2020, 3020).
  3. 3. Procédé selon l’une quelconque des revendications précédentes dans lequel la couche de sélectivité (2110, 2210, 3210, 3220) a une épaisseur strictement inférieure à la hauteur dudit pied de grille (2021, 3021) de sorte à permettre un accès latéral audit pied de grille (2021, 3021).
  4. 4. Procédé selon l’une quelconque des revendications précédentes dans lequel la gravure sélective est une gravure isotrope.
  5. 5. Procédé selon l’une quelconque des revendications précédentes comprenant une étape de retrait de la couche de sélectivité (2110, 2210, 3210, 3220) après ladite gravure sélective.
  6. 6. Procédé selon la revendication précédente dans lequel l’étape de retrait de la couche de sélectivité (2110, 2210, 3210, 3220) est réalisée par au moins une gravure humide.
  7. 7. Procédé selon l’une quelconque des revendications précédentes comprenant une étape de formation d’au moins un espaceur, ladite étape de formation de l’au moins un espaceur comprenant la formation d’une couche diélectrique (2060, 3060) recouvrant au moins en partie ledit premier flanc (2001, 3001) et ledit deuxième flanc (2002, 3002) de la grille (2000, 3000) de sorte à ne pas couvrir au moins en partie ledit pied de grille (2021, 3021 ).
  8. 8. Procédé selon la revendication précédente dans lequel la formation de la couche diélectrique (2060, 3060) est suivie par une étape de retrait de la couche diélectrique (2060, 3060) au niveau d’une surface (2063, 2064) de la couche originale (2020).
  9. 9. Procédé selon la revendication précédente dans lequel ledit retrait de la couche diélectrique (2060, 3060) est réalisé de sorte à laisser le premier flanc (2001, 3001) et le deuxième flanc (2002, 3002) de la grille (2000, 3000) recouverts de la couche diélectrique (2060, 3060) de sorte à former l’au moins un espaceur (2061, 2062, 3061, 3062).
  10. 10. Procédé selon l’une quelconque des deux revendications précédentes dans lequel l’étape de retrait de la couche diélectrique (2060, 3060) est effectuée par gravure sèche.
  11. 11. Procédé selon l’une quelconque des quatre revendications précédentes dans lequel l’étape de formation de la couche de sélectivité (2110, 2210, 3210, 3220) est réalisée après l’étape de formation de l’au moins un espaceur.
  12. 12. Procédé selon l’une quelconque des revendications précédentes dans laquelle la formation de la couche de sélectivité (2110, 2210, 3210, 3220) comprend une étape de transformation d’une portion du matériau de la couche originale (2020, 3020), suivie par une étape de retrait partiel d’au moins une partie de ladite portion de matériau transformé de sorte à conserver au-dessus de ladite portion périphérique (2023, 2024, 3023, 3024) de la couche sous-jacente (2022, 3022) une couche de matériau transformé formant la couche de sélectivité (2110, 2210, 3210, 3220).
  13. 13. Procédé selon l’une quelconque des revendications 1 à 11 dans lequel la formation de la couche de sélectivité (3210, 3220) comprend une étape de retrait partiel de la couche originale (3020) autour de la grille (3000) de sorte à former une portion résiduelle (3123, 3124) de la couche originale (3020).
  14. 14. Procédé selon la revendication précédente dans laquelle l’étape de retrait partiel de la couche originale (3020) autour de la grille (3000) est suivie par la transformation du matériau de la couche originale (3020) de ladite portion résiduelle (3123, 3124) de sorte à former une couche superficielle (3200).
  15. 15. Procédé selon la revendication précédente dans lequel la transformation du matériau de la couche originale (3020) de ladite portion résiduelle (3123, 30124) est suivi par une étape de retrait au moins partiel de la couche superficielle (3200) réalisée par au moins une désoxydation partielle sur au moins un flanc du pied de la grille (3021) avant ladite gravure sélective.
  16. 16. Procédé selon l’une quelconque des revendications précédentes dans lequel, suivant une direction perpendiculaire à une dimension en épaisseur de la couche sous-jacente (2022, 3022), la largeur de la grille (2000, 3000) est supérieure ou égale à la largeur du pied de grille (2021, 3021).
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3046875B1 (fr) * 2016-01-19 2018-12-14 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un transistor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040072446A1 (en) * 2002-07-02 2004-04-15 Applied Materials, Inc. Method for fabricating an ultra shallow junction of a field effect transistor
US20100295127A1 (en) * 2009-05-21 2010-11-25 International Business Machines Corporation Method of forming a planar field effect transistor with embedded and faceted source/drain stressors on a silicon-on-insulator (soi) wafer, a planar field effect transistor structure and a design structure for the planar field effect transistor
US20120273886A1 (en) * 2011-04-29 2012-11-01 Huicai Zhong Embedded source/drain mos transistor and method for forming the same
EP2765613A1 (fr) * 2013-02-11 2014-08-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de fabrication d'un transistor
US20140264440A1 (en) * 2013-03-15 2014-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. V-shaped sige recess volume trim for improved device performance and layout dependence

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10153619B4 (de) * 2001-10-31 2004-07-29 Infineon Technologies Ag Verfahren zur Herstellung eines Gate-Schichtenstapels für eine integrierte Schaltungsanordnung und integrierte Schaltungsanordnung
US7473947B2 (en) * 2002-07-12 2009-01-06 Intel Corporation Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby
US6974981B2 (en) * 2002-12-12 2005-12-13 International Business Machines Corporation Isolation structures for imposing stress patterns
US7037793B2 (en) * 2004-02-09 2006-05-02 United Microelectronics Corp. Method of forming a transistor using selective epitaxial growth

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040072446A1 (en) * 2002-07-02 2004-04-15 Applied Materials, Inc. Method for fabricating an ultra shallow junction of a field effect transistor
US20100295127A1 (en) * 2009-05-21 2010-11-25 International Business Machines Corporation Method of forming a planar field effect transistor with embedded and faceted source/drain stressors on a silicon-on-insulator (soi) wafer, a planar field effect transistor structure and a design structure for the planar field effect transistor
US20120273886A1 (en) * 2011-04-29 2012-11-01 Huicai Zhong Embedded source/drain mos transistor and method for forming the same
EP2765613A1 (fr) * 2013-02-11 2014-08-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de fabrication d'un transistor
US20140264440A1 (en) * 2013-03-15 2014-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. V-shaped sige recess volume trim for improved device performance and layout dependence

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