WO2014037410A1 - Procédé de gravure d'un matériau semiconducteur cristallin par implantation ionique puis gravure chimique à base de chlorure d'hydrogène - Google Patents

Procédé de gravure d'un matériau semiconducteur cristallin par implantation ionique puis gravure chimique à base de chlorure d'hydrogène Download PDF

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Definitions

  • the present invention relates to a microelectronics process for selectively etching a homogeneous semiconductor material, such as silicon, for example.
  • the invention receives several particularly advantageous applications, including three-dimensional etching processes, that is to say in directions not perpendicular to a plane of the substrate to be etched.
  • the known processes for etching silicon or alloys based on silicon conventionally comprise either a plasma etching of the RIE type, which stands for reactive ion etching, or an anisotropic or isotropic etching of chemical type.
  • RIE reactive ion etching
  • anisotropic or isotropic etching of chemical type One of the difficulties in these engravings lies in the control of the engraved thickness.
  • the constant reduction of the size of the microelectronic devices requires an always improved control of the engraved thickness which is primordial.
  • This barrier layer is disposed underlying the layer to be etched.
  • the barrier layer and the layer to be etched have different chemical compositions and the barrier layer has an etching rate that is much lower than that of the layer to be etched.
  • a stop layer for example of Si0 2 material, is deposited for the etching of silicon, it may be difficult or even impossible to obtain above this stop layer of monocrystalline silicon, since the latter must be deposited. and therefore will be amorphous or polycrystalline.
  • barrier layer In general, the use of a barrier layer also complicates the structure (in terms of cost), and can penalize or modify its operation at the electrical or optical level, etc.
  • the chemical etchings have limited possibilities in the etching patterns obtained. Typically, they only make it possible to obtain etchings in a direction perpendicular to the plane of the plate or according to the crystalline planes of the material to be etched.
  • they have significant disadvantages, such as a load effect also called capillarity effect or designated by its English word "loading effect”. These effects are notably related to the inhomogeneity of the bath. Indeed, the etching bath has inhomogeneous distributions of concentrations and / or temperatures.
  • the etching depth strongly depends on the section of the patterns to be etched.
  • the capillarity effect also leads to the appearance of inclined ramps while vertical walls are desired.
  • US_A1_20070190787 proposes a method of etching commonly applied in SON technology, acronym for "Silicon On None" which means silicon on nothing. This solution is based on the selectivity of the hydrogen chloride etching of a germanium silicon (SiGe) layer with respect to a silicon (Si) layer.
  • This method has the disadvantage that the etching takes place in a direction perpendicular to the plane of the substrate. In other words, this method does not make it easy to produce areas of various shapes. In addition, this solution requires first to carry out a stack of different layers having different etching kinetics.
  • the present invention overcomes all or part of the disadvantages of currently known techniques.
  • one aspect of the invention relates to a method of etching a crystalline semiconductor material, comprising: at least one ion implantation performed by implanting a plurality of ions into at least one volume of the semiconductor material so as to render amorphous semiconductor material in the at least one implanted volume and preserving the semiconductor material in a crystalline state outside the at least one implanted volume; at least one selective chemical etching of the amorphous semiconductor material with respect to the crystalline semiconductor material, for removing the semiconductor material in the at least one volume and for keeping the semiconductor material outside the at least one volume.
  • the process combines ion implantation to precisely define the portion or portions rendered amorphous and hydrogen chloride etching to etch with very good selectivity the portions rendered amorphous with respect to the portions remaining crystalline.
  • the invention thus makes it possible to define with very good precision the engraved portion or portions.
  • the engraved areas have a very good homogeneity.
  • the capillarity effects are strongly attenuated or suppressed.
  • the invention has the advantage of allowing rapid etching.
  • the shape of the etched portions closely depends on the direction and depth of the implantation. The shapes of the engraved portions can therefore be freely adapted.
  • the invention makes it possible to form engraved patterns inclined relative to the perpendicular to the plane in which the semiconductor material extends.
  • the invention does not require the presence of a barrier layer. Nor does it require the production of a non-homogeneous substrate having various compositions such as substrates comprising silicon as well as silicon germanium.
  • the amorphization is obtained by ion implantation.
  • the chemical etching is based on hydrogen chloride in the gas phase.
  • Another aspect of the present invention relates to an optical network device realized by implementing the method according to the invention.
  • Another aspect of the present invention relates to a device comprising silicon-based nanowires made by implementing the method according to the invention.
  • Another aspect of the present invention relates to a device comprising a completely desolated silicon-on-insulator field effect transistor (FDSOI) produced by implementing the method according to the invention.
  • FDSOI completely desolated silicon-on-insulator field effect transistor
  • the subject of the invention is a method for etching a crystalline material comprising:
  • At least one amorphization of at least one volume of the semiconductor material so as to render the semiconductor material amorphous in the at least one implanted volume and to keep the semiconductor material in a crystalline state outside the at least one volume implanted
  • At least one selective etching of the amorphous semiconductor material with respect to the crystalline semiconductor material for removing the semiconductor material in the at least one volume and for preserving the semiconductor material outside the at least one volume.
  • the amorphization is carried out by implanting a plurality of ions in the said at least one volume,
  • the chemical etching is based on hydrogen chloride in the gas phase.
  • FIGS. 2a to 2d describe an etching method according to one embodiment which may, for example, be implemented for the realization of optical gratings.
  • FIGS. 3a to 3d describe an etching method according to an embodiment which may, for example, be implemented for the production of nanowires.
  • FIGS. 4a to 4c describe an etching process according to one embodiment of forming an isolation trench, for example a shallow trench (STI) with an asymmetric bottle shape (bottling asymmetry).
  • STI shallow trench
  • FIGS. 4a to 4c describe an etching process according to one embodiment of forming an isolation trench, for example a shallow trench (STI) with an asymmetric bottle shape (bottling asymmetry).
  • STI shallow trench
  • bottle shape bottle shape
  • FIGS. 5a to 5c describe an etching method according to an embodiment which may, for example, be implemented to reduce the roughness of a surface.
  • Figures 5a and 5c illustrate a sectional view of a substrate before and after the implementation of this method.
  • FIGS. 6a to 6e describe an etching method according to another embodiment which may, for example, be implemented to flatten a surface.
  • Figures 6a and 6e illustrate a sectional view of a substrate before and after the implementation of this method.
  • FIGS. 7a to 7g describe an embodiment of a MOSFET transistor in which the source and drain zones are not produced by epitaxy and in which the gate is formed in a cavity obtained by etching a layer of semiconductor material.
  • Figure 7g illustrates the realized transistor.
  • first layer on a second layer does not necessarily mean that the two layers are in direct contact with one another, but this means that the first layer at least partially covers the second layer. by being either directly in contact with it or separated from it by another layer or another element.
  • the invention relates to a method of etching a crystalline semiconductor material, comprising: at least one ion implantation carried out by implanting a plurality of ions in at least one volume of the semiconductor material of so as to amorphize the semiconductor material in the at least one implanted volume and to preserve the semiconductor material in a crystalline state outside the at least one implanted volume; at least one selective chemical etching of the amorphous semiconductor material with respect to the crystalline semiconductor material, for removing the semiconductor material in the at least one volume and for keeping the semiconductor material out of the at least one volume .
  • the crystalline semiconductor material forms a layer extending in a plane and the Ion implantation is mainly, and preferably exclusively, performed in at least one direction inclined relative to the perpendicular to said plane.
  • the implantation is performed on a depth of the semiconductor material of between one-third and one-time the maximum amplitude of the reliefs of the surface state of the semiconductor material.
  • the implantation is carried out in such a way that the entire crystalline semiconductor material situated above said depth is implanted and rendered amorphous and in such a way as to keep the semiconductor material below in the crystalline state. of said depth.
  • the selective etching process allows a smoothing of the surface of the semiconductor material.
  • the implantation is performed in at least two directions inclined relative to the perpendicular to said plane. These two directions are inclined on both sides of the perpendicular to said plane with two angles of opposite sign. Thus, in all points these two directions form respectively positive and negative angles with the perpendicular to said plane at this point.
  • the implantation depth taken according to the implantation direction as well as the inclination of this direction are chosen so that all the crystalline semiconductor material situated above a certain thickness of the substrate is implanted and amorphous and so that the crystalline semiconductor material above that thickness does not not implanted or not sufficiently implanted to be rendered amorphous.
  • This thickness is taken perpendicular to the plane of the substrate.
  • this thickness is between one-third and one-time the maximum amplitude of the reliefs of the surface state of the semiconductor material.
  • the implantation is carried out on the entire surface of the semiconductor material.
  • the method comprises, prior to implantation, a deposit of a mask blocking at least part of the implantation.
  • the mask covers at least a portion of the semiconductor material. It hides a part of the semiconductor material with respect to the implantation. It can thus be said that the reliefs of the mask form shadows that vary according to the direction of implantation.
  • the areas masked by the mask do not receive implantation.
  • This method is advantageously, but not limited to, used to make optical networks and for example optical networks for photonics and preferably silicon photonics.
  • the mask is made of: silicon nitride, or silicon oxide, or hafnium oxide, or more generally any material having an etch selectivity with respect to silicon that would be deposited for example in full-plate chemical vapor deposition , then patterned by lithography then chemical etching or plasma and would eventually be removed after making the patterns in silicon.
  • the crystalline semiconductor material forms a layer extending mainly in a plane and the ion implantation is performed in at least two directions inclined relative to the perpendicular to said plane.
  • the ion implantation is carried out in two directions respectively inclined at an angle + alpha and - alpha relative to the perpendicular to said plane, with 90> alpha> 0 and preferably 70> alpha> 20.
  • the direction and the depth of the implantations are defined so that the implanted volumes meet under at least one relief carried by the mask, thus forming a cavity under said relief.
  • the invention makes it possible to form a cavity under a relief of the mask and thus to release a portion of crystalline semiconductor material situated under the relief and protected from implantations by the latter.
  • the invention thus makes it possible to produce nanowires.
  • This method is advantageously but non-limitatively used to produce nanowires of semiconductor material.
  • the invention also relates to a process for producing nanowires comprising a method according to any one of the preceding features and steps.
  • spacers covering flanks of the trench; the spacers being resistant to chemical etching based on hydrogen chloride and extending to the surface of the substrate;
  • the implantation is performed in the base substrate in at least two directions inclined relative to the perpendicular to the plane of the base substrate so as to amorphize the sides of the cavity etched in the base substrate.
  • Hydrogen chloride-based chemical etching is performed to widen the cavity in the substrate while maintaining the width of the trench above the substrate.
  • the cavity and the trench can be filled with oxide.
  • this embodiment allows the realization of isolation trenches having a bottle shape whose body is formed in the substrate and the neck is formed by the upper layers.
  • the semiconductor material forms a surface layer of a stack of semiconductor-on-insulator (SOI) layers.
  • SOI semiconductor-on-insulator
  • the semiconductor material forms a bulk substrate (bulk substrate).
  • the method comprises, prior to implantation, a deposition of a mask blocking at least part of the implantation and the semiconductor material forms at least partly an optical network.
  • the mask is shaped to pass the implantation at a region intended to form a gate for a field effect transistor (FET) and the depth of the implantation is defined in such a way as to that the portion of semiconductor material located under the implanted zone defines a channel for the transistor.
  • FET field effect transistor
  • the mask is shaped to block the implantation on either side of said zone intended to form a gate for the transistor.
  • the invention thus makes it possible to form a cavity for accommodating a grid while preserving the thicknesses of the semiconductor material layer on either side of the grid. These thicknesses are advantageously used to form source and drain zones for the transistor.
  • the invention therefore does not require an epitaxial step to grow the source and drain zones.
  • the source and drain zones are self-aligned on the grid.
  • the source and drain zones have a homogeneity of thickness equal to that presented by the layer of semiconductor material before etching of the cavity intended to receive the gate.
  • the thicknesses of the source areas are therefore precisely controlled, both locally and at the same time at the plate scale, which improves the performance of the device incorporating the transistors.
  • This method is, advantageously but without limitation, used to make FET transistors, for example of the completely deserted silicon-on-insulator type (FDSOI for fully depleted SOI).
  • FDSOI completely deserted silicon-on-insulator type
  • the invention also relates to a method for producing FET transistors comprising a method according to any one of the preceding features and steps. The method comprises, prior to implantation, a non-conformal deposition of an absorption layer.
  • the implantation is performed on a depth of the semiconductor material between L1 and L2, L1 being the distance between the free surface of the absorption layer and the highest peak of the reliefs of the surface state of the layer of semiconductor material and L2 being the distance between the free surface of the absorption layer and the deepest recess of the relief of the surface state of the layer of semiconductor material.
  • This absorption layer may have a stopping power vis-à-vis the implanted species. This stopping power may be of the order of magnitude of that of the material to be etched or may be larger.
  • the etching is an etching with hydrogen chloride, preferably in the gas phase.
  • the etching is a hydrogen chloride etching in the liquid phase.
  • the chemical etching is carried out at a temperature selected to reduce the recrystallization kinetics, or even to prevent recrystallization of the amorphous volume.
  • the semiconductor material is homogeneous.
  • the semiconductor material is based on silicon
  • the semiconductor material is based on monocrystalline silicon
  • the semiconductor material is selected from: silicon, silicon germanium (SiGe), silicon phosphorus (SiP), silicon (SiC), Germanium (Ge).
  • the etching of a homogeneous silicon-based substrate is carried out locally by modifying the crystallographic structure of this material by amorphization and taking advantage of the difference in kinetics of etching between the material in its composition. crystalline state and the material in its amorphous state. This etching process improves the accuracy and homogeneity of the etching while offering great freedom in the geometry of the areas to be engraved.
  • FIGS. 2a to 2d summarizes the main steps of an embodiment of the invention. These steps can be applied for several advantageous applications of the invention, such as those illustrated in FIGS. 2a to 2d and FIGS. 3a to 3d.
  • Step 210 comprises depositing a mask on an upper face of a crystalline semiconductor material, typically a silicon-based layer. In this non-limiting example, it is silicon.
  • Step 220 includes local silicon amorphization. This local amorphization is obtained by projecting ions on the face of the silicon layer. The mask blocks part of the ions and another part of the ions is implanted in the silicon layer where the mask does not form a protection. The surface of the silicon layer thus has zones rendered amorphous by the implantation and zones which remain in the crystalline state.
  • Step 230 corresponds to the selective etching of the amorphous zones with respect to the crystalline zones.
  • the etching is chosen so that the kinetics of etching of the material in its amorphous state is clearly different from the kinetics of etching of the material in its crystalline state.
  • the etching rate of the material in its amorphous state is at least 2 times (or even 10, and even more than 100 times) greater than the etching rate of the material in its crystalline state.
  • An optional step 240 consists in removing the mask used to block part of the implantation. It will be noticed that the mask can let part of the implantation pass. What is important is that the areas masked at least in part by the mask remain in their crystalline state.
  • FIG. 1 The steps of FIG. 1 will be specified by detailing the application illustrated in FIGS. 2a to 2d.
  • FIG. 2a illustrates the optical network formation structure at the end of step 210 of FIG.
  • the layer of silicon-based material is covered with a mask 415 having reliefs capable of blocking at least part of the implantation.
  • the mask 415 can be monolithic. It may also include a plurality of filter layers. The distance between the reliefs of the mask may be the same or may vary on the surface of the mask.
  • FIG. 2b illustrates the optical network formation structure at the end of step 220 of FIG. 1.
  • Step 220 consists in implanting a plurality of ions 121 in a substrate 114 to amorphize the volume crystallographic structure 1 13, also designated portions 1 13, of the substrate 1 14.
  • the geometry of the portions 1 13 rendered amorphous depend in particular on: the inclination of the implantation (tilt according to the English name) relative to a plane in which extends mainly the substrate 1 14, the depth of implantation (i.e. the energy (keV) in which the ions are accelerated, the dose (i.e. the number of ions per unit of surface) of the implantation, the geometry of the reliefs of the mask.
  • the implantation is performed in a direction inclined relative to the perpendicular to the plane of the substrate 1 14.
  • the implanted portions 13 13 form inclined parallelepipeds according to the inclination of the implantation.
  • the implanted ions 121 make the semiconductor material amorphous at the portions 1 13.
  • the portions 1 12 of the substrate 1 14 receive no or very few 121 ions since the reliefs of the mask 415 protect them from implantation. These protected portions thus retain their crystalline state.
  • the substrate 1 14 thus has a succession of amorphous lines arranged between crystalline lines.
  • the boundary between the amorphous Si and the monocrystalline Si is very steep, about 1 nm for example, because it corresponds to a threshold of displaced atoms, which itself decreases exponentially with the depth with respect to the upper surface of material semiconductor.
  • FIG. 2c illustrates the optical network formation structure at the end of step 230 of FIG. 1.
  • Step 230 consists of performing a selective etching to take the selectively amorphous material from the crystalline material.
  • this etching is a hydrogen chloride etching (HCl) in the gas phase.
  • HCl hydrogen chloride etching
  • this etching makes it possible to take the portions 1 13 and leave the portions 1 12 in place.
  • the shape of the cavities 1 18 obtained by etching thus correspond to the shapes of the implanted portions; they therefore have sloping parallelepiped shapes.
  • the implanted species of ions 121 is Argon and the HCI etching is thus performed in the gas phase.
  • the HCI etching can be performed in liquid phrase.
  • the portions 1 13 of amorphous Si are entirely removed while very little monocrystalline Si of the portions 1 12 is etched, because the etching rate of the amorphous Si is approximately 100 times greater than that of the Si monocrystalline.
  • the HCl etching must be carried out at a sufficiently low temperature, for example lower than 600 ° C, for the recrystallization kinetics to be lower than the kinetics of etching.
  • another species such as germanium (Ge), or carbon (C), which in addition to amorphization will create an alloy of silicon germanium (SiGe) or silicon carbon (SiC) respectively.
  • the material formed after recrystallization is a crystalline material different from silicon (SiGe or SiC), the kinetics of etching is very far typically faster than that of crystalline silicon.
  • FIG. 2d illustrates the optical network formation structure at the end of step 240.
  • Step 240 consists in removing the mask 415.
  • An array having cavities 18 whose dimensions are precisely controlled is thus obtained.
  • the shape of these cavities can be inclined without difficulty.
  • the starting substrate 11 may be homogeneous and does not need to have a barrier layer.
  • the realization of optimized optical networks sometimes requires to adjust the network pitch to the nearest nanometer, or even to vary the pace of the network within the same network. This is concretely difficult to achieve with conventional etching methods because of the capillary effects or load effects previously described. As a reminder, these effects tend to vary the engraving depth depending on the size of the patterns to be etched and therefore the opening of the mask.
  • the present invention makes it possible to overcome these effects of capillarity or charge effects, since the local ion implantation does not depend on the environment, such as the dimensions of the mask 415, and so on.
  • Figures 3a to 3d describe another particularly advantageous application of the present invention.
  • the steps illustrated in these figures allow in particular the production of a nanowire. These steps follow the steps 210 to 240 illustrated in Figure 1 and mentioned above.
  • the purpose of this embodiment is to release a portion 1 17 of its original substrate 1 14, the portion 1 17 being intended to form a nanowire made of the crystalline material forming the substrate 1 14.
  • a cavity 1 18 is formed around the portion 1 17 in the substrate 1 14 crystalline.
  • we adjust the direction of implantation that is to say the angle or the degree of implantation, to form a cavity 1 18 to release the portion 1 17. More precisely, we Implant ions in two inclined directions.
  • each implantation direction forms an angle A- ⁇ between 20 and 70 degrees relative to at this perpendicular.
  • the angle A- ⁇ is selected so as to form a Portion 1 17 whose section is defined by a first side formed by the upper face of the layer of semiconductor material, and two sides extending from the first side and forming together an angle equal to twice the angle Ai.
  • portion 1 17 is delimited by two portions 1 13 made amorphous, each having a parallelepipedal shape inclined respectively by an angle Ai and an angle -Ai, so as to meet, as shown in Figure 3b .
  • step 230 a gas phase HCI etching is performed to remove the portion 1 13 of amorphous Si.
  • the cavity 1 18 is then obtained. It has the shape of two parallelepipeds inclined face to face joining under the portion 1 17. The portion 1 17 is thus released and forms a nanowire, as shown in Figure 3d.
  • FIGS. 4a to 4c describe another advantageous application of the present invention.
  • the steps illustrated in these figures allow in particular the formation of an insulation trench type STI (acronym for English Shallow Trench Isolation meaning trench insulation of shallow depth or trench surface insulation) whose shape is bottling type which means in the form of a bottle or with a bottleneck close to the surface or with a narrow mouth.
  • STI insulation trench type
  • bottling type which means in the form of a bottle or with a bottleneck close to the surface or with a narrow mouth.
  • the purpose of this embodiment is to form an isolation trench 153 of "asymmetrical bottling" shape.
  • the asymmetry of this shape means that the trench STI must present, in a plane (sectional plane of FIGS. 4a to 4c), an increase in its volume when its depth increases while in another plane (perpendicular to the sectional plane of FIGS.
  • FIG. 4a illustrates a standard stack 160 before formation of the STIs and after the deposition of spacers 147 and the production of at least one etching.
  • the stack 160 comprises: a layer 152 forming a base substrate, for example silicon; an insulating layer 134 typically a buried oxide layer (BOX for burried oxide); an active layer or surface layer 132 of a semiconductor material.
  • This surface layer is preferably crystalline or even monocrystalline. It is typically a monocrystalline silicon layer.
  • This surface layer 132 is intended to form the conduction channel of the transistor.
  • the stack of layers 152, 134 and 132 forms a semiconductor-on-insulator stack, usually referred to as SOI when the surface layer 132 is made of silicon.
  • the stack 160 also comprises an insulating continuous layer, typically an oxide layer 131, preferably formed from the superficial layer 132 and which overcomes the latter.
  • the stack 160 also comprises a nitride layer 151 which is located on the oxide layer 131.
  • the thicknesses of the layers 151, 131, 132, 134 are respectively of 80 nm, 10 nm, 7 nm, 25 nm without this being limiting.
  • a first etching is performed to form a trench STI 153.
  • the shape of this trench is typically parallelepiped rectangle; the width of the trench is therefore constant throughout its depth.
  • This first etching engraves the layers 151, 131, 132 and 134 and stops on the face of the substrate 152.
  • Spacers 147 are then formed in the trench STI 153 and in contact with the sides of the layers 151, 131, 132 and 134, so that the layers 151, 131, 132, 134 are not implanted by ions. 121 and etched in the following steps.
  • the thickness of the spacers 147 is for example 5 to 15 nm.
  • the upper edge of each spacer 147 is inclined towards the center and bottom of the trench.
  • FIG. 4b illustrates the structure of the stack 160 at the end of step 220 of FIG. 1.
  • the direction of the implantation that is to say the angle (also referred to as degrees or tilt) of the implantation, is adjusted to amorphise the crystal structure of the flanks and the face.
  • upper base substrate 152 which forms the cavity defined during the etching of the substrate.
  • the parts to be engraved are subsequently designated portions 13.
  • ions 121 are implanted in two inclined directions.
  • these two directions form an identical angle on either side of the perpendicular to the lower face of the stack 160.
  • each implantation direction forms an angle A 3 of about 15 degrees with respect to this perpendicular.
  • the angle A 3 of 15 degrees is a typical example because the critical angle is given by the ratio between the depth of the trench STI 153 (200 nm for example) and its typical width (50 nm for example).
  • the inclination of the upper edges of the spacers 147 widens the opening of the trench and therefore inclined more strongly the direction of implantation.
  • the flanks of the surface layer 132 may be partially amorphized. This is illustrated by the portions 155 in Figure 4b.
  • the presence of the spacers 147 makes it possible to limit this amorphization of the portions 155. More importantly, this presence of the spacers 147 makes it possible not to expose the portions 155 to the etching solution. These possibly amorphized portions 155 remain in place at the end of the etching.
  • annealing is subsequently provided to recrystallize these portions 155 involuntarily rendered amorphous.
  • the annealing temperature is of the order of 1050 ° C for 30 minutes.
  • FIG. 4c illustrates the structure of the stack 160 at the end of step 230 of FIG. 1.
  • an HCI etching preferably in the gaseous phase, is carried out in order to remove the amorphous rendered portion 1 13 of the substrate 152.
  • the cavity of the substrate 152 is widened and the shape of the trench STI 153 is then defined.
  • the portions 155 of the surface layer 132 involuntarily rendered amorphous are protected by the spacers 147. Thus, they are not exposed to the HCI etching and are not removed during the HCI etching.
  • a cavity is thus obtained whose width in a direction parallel to the plane of the substrate 152 is greater than in the layers 134, 132, 131, 151 which surmount it.
  • This cavity thus has a bottle shape whose body is formed by the substrate 152 and whose neck is formed in the layers 134, 132, 31, 151.
  • the neck is defined by the initial shape of the trench before amorphization.
  • the implantation directions only have an inclination in the section plane of FIGS. 4a to 4c.
  • the implantation direction is not inclined in a plane perpendicular to the sectional plane of FIGS. 4a to 4c.
  • the bottle shape of the trenches is therefore asymmetrical.
  • CMP chemical mechanical polishing
  • the invention thus makes it possible to obtain in a simple manner an otherwise complex form to be produced.
  • FIGS. 5a to 5c describe another particularly advantageous application of the present invention.
  • the steps illustrated in these figures in particular make it possible to level a surface or reduce its roughness in a simple and effective manner.
  • Figure 5a illustrates the sectional view of a substrate 1 14 whose upper surface is very rough.
  • the substrate 1 14 is made of crystalline material, for example monocrystalline silicon.
  • the surface condition of the crystalline material is not good and the distance between the apices and the bottoms of the protruding portions of said surface varies between 1 and 100 nm. This distance is often referred to as "peak to valley”.
  • FIG. 5b illustrates the sectional view of the substrate 1 14 at the end of the ion implantation step 220.
  • a plurality of ions 121 is implanted in an inclined manner to amorphize the portions 1 13 which form the protruding parts.
  • the portions 1 13 protruding are implanted, while the non-protruding portions are masked by the portions 1 13 protruding and are not implanted.
  • the inclination forms an angle A 2 with the perpendicular to the plane of the substrate 1 14 between 70 ° and 89 °.
  • the greater the inclination the less the implanted substrate thickness will be important.
  • the implantation is carried out according to two opposite inclinations with respect to the perpendicular to the plane of the substrate 1 14.
  • each of the directions may be equal, as illustrated in Figure 5b where one direction forms an angle + A2 and the other direction forms an angle -A2 with the perpendicular to the plane of the substrate. According to another embodiment, it can be provided that the amplitudes of each of the angles is different.
  • the implantation is performed on a depth of the semiconductor material of between one-third and one-time the maximum amplitude of the reliefs of the surface state of the semiconductor material.
  • the inclination is chosen so that all crystalline semiconductor material 1 14 above said depth is implanted with a dose sufficient to amorphize the semiconductor material.
  • the inclination is chosen so that the semiconductor material 1 14 crystalline is not implanted below this depth or is implanted with a dose insufficient to amorphize the semiconductor material.
  • the upper part of the protruding reliefs in fact hides the lower part of the other reliefs and the lower part of the hollows, also designated valleys. Thus, the inclination prevents the ions from settling in the valley bottoms and at the base of the protruding reliefs.
  • no mask is disposed above the substrate 1 14.
  • the implantation is performed on the entire plate.
  • FIG. 5c illustrates the sectional view of the substrate 1 14 at the end of the step 230 of etching HCl.
  • HCl etching has a good selectivity in the gas phase by removing the amorphous Si from the portions 1 13 relative to the non-amorphous monocrystalline Si 1 12 of the substrate 1 14. Only the upper portions of the projecting reliefs are removed during the etching. The upper surface of the substrate 1 14 is thus made less rough. Its surface condition is improved.
  • steps 210 and 240 of the method of Figure 1 are optional in this embodiment. Indeed, in the embodiment of FIGS. 5a to 5c, the ion implantation can be carried out without the use of a layer forming a mask 415.
  • FIGS. 6a to 6e show another particularly advantageous application of the present invention.
  • the steps illustrated in these figures also make it possible to level a surface or reduce its roughness in a simple and effective manner.
  • Figure 6a illustrates the sectional view of the substrate 1 14 whose upper surface is rough or has flatness defects.
  • the substrate 1 14 is made of crystalline material, for example monocrystalline silicon.
  • the protruding portions on the surface of the substrate 1 14 are more corrugated than those of the substrate 1 14 of the embodiment illustrated in Figures 5a to 5c.
  • the distance between the vertices and the bottoms of the protruding parts varies between 1 and 100 nm.
  • FIG. 6b illustrates the sectional view of the substrate 1 14 at the end of step 210.
  • a non-conformal deposition of an absorption layer 416 is produced. Typically, this deposit is made by spinning, usually designated by the English word spin-coating. The deposition is performed to completely cover the upper surface of the substrate 1 14.
  • the material of the absorption layer 416 is of the nitride or silicon oxide type, or of the SOG type, which stands for "Silicon-On- Glass ".
  • the upper face of the absorption layer 416 is substantially parallel to the lower face of the substrate 1 14.
  • FIG. 6c illustrates a sectional view of the substrate 1 14 at the end of step 220.
  • an ion implantation is carried out in a direction perpendicular to the plane formed by the upper face of the absorption layer 416 and preferably so as to amorphise only the protruding parts; i.e. the portions 1 13.
  • the absorption layer 416 may have a stopping power with respect to the implanted species. This stopping power may be of the order of magnitude of that of the material to be etched or may be larger.
  • the implanted depth that is to say the distance, taken in a direction perpendicular to the plane of the substrate, between the free surface of the absorption layer 416 and the deepest ions implanted in the substrate to be etched at a dose sufficient to cause amorphization of the substrate to be etched, is: greater than the distance between the surface of the absorption layer and the top of the highest reliefs of the substrate to be etched,
  • the depth of the ions implanted in the absorption layer 416 is equal to this depth if the stopping power of this absorption layer 416 is equal to that of the substrate to be etched, or it is lower if the stopping power this absorption layer 416 is greater than that of the substrate to be etched. In this case again, the ions will not be implanted in sufficient quantity in a low hollow of the substrate to be etched.
  • the absorption layer 416 is removed, for example, chemically. Portions rendered amorphous 1 13 are left in place at this stage.
  • FIG. 6e illustrates the sectional view of the substrate 1 14 at the end of step 230.
  • the good selectivity of the HCI etching in the gaseous phase makes it possible to remove the amorphous Si from the portions 1 13 and to leave the Si in place. monocrystalline portions not made amorphous 1 12 of the substrate 1 14.
  • the vertices of the surface of the substrate to be etched are removed.
  • the upper surface of the substrate 1 14 is thus flattened.
  • the implantation is performed on a thickness greater than that of the protuberances. In this case, the protuberances, over their entire height will be deleted.
  • the roughness of the surface will be that defined by the HCI etching.
  • FIGS. 7a to 7g describe an embodiment of a MOSFET transistor in which the source and drain zones are not produced by epitaxy. This embodiment is particularly advantageous for the production of completely deserted silicon-on-insulator transistors (FDSOI for fully depleted SOI).
  • FDSOI completely deserted silicon-on-insulator transistors
  • the source and drain zones are produced by epitaxial growth of the superficial layer of a semiconductor-type stack of an insulator (SOI). This surface layer is intended to form the conduction channel of the transistor.
  • the surface layer may in some places lack material.
  • the epitaxial regions of the source and drain S / D are then impacted. This results in large variations in the thickness of the S / D zones or regions in which the silicon can not grow. These undesired variations are found both locally, that is to say at the level of each transistor, and at the plate scale. These variations deteriorate the performance of the transistors and the performance of the circuits.
  • the initial thickness of the surface layer that is to say the thickness obtained after formation of the SOI stack, and then to etch this layer.
  • the S / D zones are then defined on either side of the grid by the initial thicknesses of the surface layer. These thicknesses are not affected by successive engravings as is the case in known solutions.
  • the formation of the cavity in the surface layer to form the grid is carried out according to the process of the present invention: amorphization of the initially crystalline surface layer at the level of an opening of a mask and then selective etching semiconductor material with respect to the amorphous material. This defines very precisely the etched depth and thus controls the height of the conduction channel.
  • FIG. 7a illustrates a stack of semiconductor type layers 132 on insulator.
  • the semiconductor surface layer 132 is crystalline. It is silicon, preferentially monocrystalline.
  • the insulating layer is typically a buried oxide layer 134.
  • insulating caissons 140 delimit each transistor of a plate. They create isolation trenches 140 or STI around each of the transistors.
  • an insulating continuous layer typically an oxide layer 131, preferably formed from the surface layer 132 overcomes the latter.
  • the oxide layer 131 has an opening to the right of which a cavity will be formed.
  • a thinning step of the superficial layer 132 of the SOI substrate which retains its original thickness 139 which is typically 12 nm and which can be advantageously chosen in a range is advantageously not carried out. from 12 to 15 nm when implementing the method of the invention.
  • the thickness of origin or initial thickness is the thickness 139 of the surface layer 132 taken in a direction substantially perpendicular to the plane in which this layer extends, the thickness that it exhibits at the beginning of the process. .
  • the oxide layer 131 created on the surface of the surface layer 132 is retained during the formation of the grid 120.
  • the thickness 139 of the surface layer 132 is not modified. the formation of the oxide layer 131.
  • the definition of the gate 120 is then done using a conventional photolithography operation.
  • the grid patterns 125 are etched in the oxide layer 131 that has been deposited or that has been thermally grown from the superficial silicon layer 132 of the SOI substrate. It will be noted here that this lithography operation is the opposite of what is usually done where it is the source and drain areas 1 10 which on the contrary are opened by photolithography.
  • FIG. 7b illustrates the following step where, in the open zones 125, amorphization 126 of the silicon of the surface layer 132 is carried out.
  • the amorphization is carried out by ion implantation 121 on a controlled depth.
  • FIG. 7c shows the result of the highly anisotropic etching of the silicon zones rendered amorphous by the preceding operation.
  • the etching is done in the gaseous phase in the presence of hydrogen chloride (HCl).
  • the preceding amorphization step and the etching of the amorphous silicon leave in place a residual thickness 133 of the surface layer 132 of the SOI substrate which defines the height desired for the conduction channel.
  • This selectivity of the etching of the amorphous semiconductor material makes it possible to control the depth of the etching well and thus to control the thickness of the channel.
  • the surface layer 132 is thinned only where it is really necessary to adjust the electrical parameters of the transistor.
  • Figure 7d illustrates the deposition over the entire wafer of a plurality of layers forming the stack of layers of the gate electrode. These layers are known per se. They typically comprise a layer of oxide 124, metal 122 and polycrystalline silicon 123. Advantageously, it will also be possible to make a spacer (not shown) with another material before depositing the stack of the above grid layers.
  • the material constituting the spacer may be nitride or silicon oxide, for example of the so-called high temperature type (HTO) or tetraethoxysilane (TEOS) having a dielectric constant lower than that of the material of the high permittivity (high-k) oxide 124, in order to reduce the parasitic capacitances between the source and drain electrodes (SD) on the one hand and that of the grid on the other hand.
  • HTO high temperature type
  • TEOS tetraethoxysilane
  • Figure 7e illustrates the result of a chemical mechanical polishing step 175 or CMP, acronym for "Chemical Mechanical Polishing" which is then performed to leave the above layers only in the previously etched patterns defining the grid 120 The polishing is stopped in the oxide layer 131 covering the surface layer 132 of the SOI substrate. It will again be noted that the uniformity and the thickness 139 of the layer 134 are those of the starting SOI substrate and have not been altered in any way by the preceding steps of the process of the invention.
  • FIG. 7f illustrates the formation of the source and drain zones by ion implantation 121 of dopants. Implantation can only be limited to areas designed to form the source and drain. According to another embodiment, the oxide layer 131 is removed prior to the ion implantation step and then an implantation is carried out over the entire surface of the transistor and preferably over the entire plate. The implementation is done without protection of the grid stack. We will have at predicted a height of the grid stack greater than the implantation depth. The grid stack will therefore retain a non-implanted portion. This second embodiment makes it possible to auto-align the sources and the drain on the grid.
  • FIG. 7g shows the final structure of the transistors after removal of the oxide layer 131 and siliciding of the source and drain electrodes 1 19 and grid 129.
  • a hydrofluoric acid (HF) etching is performed to remove the layer of oxide 131.
  • the layer 131 is silicon nitride, it can be etched with a mixture of HF and ethylene glycol, or hot orthophosphoric acid. This operation makes it possible to obtain a good electrical contact on these electrodes with the metal vias 190 which are created during standard end-of-line operations or BEOL, the acronym for the English "Back-End Of Line" in which the interconnections between the active components are realized.
  • Clarifications applicable to all of the previously described embodiments are presented below. It should be noted that there is a wide choice of ion species that can be implanted, for example argon (Ar), germanium (Ge), phosphorus (P), and carbon (C), etc.
  • the dose of ions must be large enough to amorphize the material to be etched, typically silicon. For example, to etch a silicon thickness between 5 and 18 nanometers (nm), one will choose a dose of Argon ions and an implantation energy as indicated in the table below. In this table, the implantation is carried out with an inclination of 20 degrees relative to the perpendicular to the plane of the silicon layer, a / c corresponds to the depth of the amorphous / crystalline boundary related to the defect threshold.
  • germanium (Ge) is implanted with a dose of the order of 1 e 16 ions / cm 2 , with an implantation energy of between 4 and 10keV. To burn thicknesses up to 100 nm, higher implantation energies will be involved.
  • the dose / energy pair is adjusted in order to obtain the desired amorphization and thus the desired etching.
  • Thickness (in nm) of amorphized silicon for implanted species Argon (perpendicular to the surface)
  • a gas phase HCI etching may be used at a temperature of less than 600 ° C., typically 550 ° C., at a partial pressure of preferably between 100 Pa and 100000 Pa.
  • the method proposed by the present invention advantageously allows to engrave areas of various shapes. The process thus benefits from the abovementioned advantages of ion implantation and HCI etching in the gas phase. In short, the advantages of the invention are:
  • Very good selectivity within an initially homogeneous material for example, a selectivity of about 100 between the crystalline and amorphous states of this material.
  • the engraving depth is thus made independent of the size of the patterns.
  • Non-uniformity of engraving is less than 1% at the scale of a 300mm diameter plate.

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Abstract

L'invention décrit un procédé de gravure d'un matériau semiconducteur (114) cristallin, caractérisé en ce qu'il comprend : au moins une implantation ionique réalisée en implantant une pluralité d'ions (121) dans au moins un volume (113) du matériau semiconducteur (114) de sorte à rendre amorphe le matériau semi-conducteur dans le au moins un volume (113) implanté et à conserver le matériau semiconducteur (114) dans un état cristallin en dehors (112) du au moins un volume (113) implanté, et au moins une gravure chimique à base de chlorure d'hydrogène, sélective du matériau semi-conducteur amorphe par rapport au matériau semi-conducteur cristallin, pour retirer le matériau semi-conducteur dans le au moins un volume (113) et pour conserver le matériau semi-conducteur en dehors (112) du au moins un volume (113).

Description

« Procédé de gravure d'un matériau semiconducteur cristallin par implantation ionique puis gravure chimique à base de chlorure d'hydrogène»
DOMAINE TECHNIQUE DE L'INVENTION
La présente invention concerne un procédé de microélectronique pour graver de manière sélective un matériau homogène semi-conducteur, tel que le silicium par exemple.
L'invention reçoit plusieurs applications particulièrement avantageuses parmi lesquelles les procédés de gravure en trois dimensions, c'est-à-dire selon des directions non perpendiculaire à un plan du substrat à graver. ETAT DE LA TECHNIQUE
Les procédés connus de gravure du silicium ou des alliages à base de silicium comprennent conventionnellement soit une gravure plasma de type RIE, acronyme de l'anglais « Reactive Ion Etching » signifiant gravure ionique réactive, soit par une gravure anisotrope ou isotrope de type chimique. L'une des difficultés dans ces gravures réside dans le contrôle de l'épaisseur gravée. Or, la réduction constante de la taille des dispositifs microélectroniques requiert un contrôle toujours amélioré de l'épaisseur gravée qui est primordial. On a donc habituellement recours à une couche d'arrêt pour contrôler la fin de la gravure. Cette couche d'arrêt est disposée de manière sous jacente à la couche qui doit être gravée. La couche d'arrêt et la couche à graver présentent des compositions chimiques différentes et la couche d'arrêt présente une vitesse de gravure très inférieure à celle de la couche à graver.
Dans le cas d'une couche à graver en silicium, on peut par exemple prévoir une couche d'arrêt formée par de l'oxyde de silicium Si02.
Ces solutions présentent pour inconvénient de nécessiter une couche d'arrêt ce qui peut s'avérer contraignant pour certaines structures ou pour certains procédés de réalisation des structures. En outre, les gravures avec couche d'arrêt ne permettent pas ou difficilement de réaliser des gravures en trois dimensions ou selon des directions non perpendiculaires au plan du substrat sur lequel est disposée la couche à graver.
Si on dépose une couche d'arrêt, par exemple en matériau du Si02 pour la gravure du silicium, il peut être difficile ou même impossible d'obtenir au dessus de cette couche d'arrêt du silicium monocristallin, car ce dernier devra être déposé et donc sera amorphe ou polycristallin.
De manière générale, l'utilisation d'une couche d'arrêt complexifie également la structure (en terme de coût), et peut pénaliser ou modifier son fonctionnement au niveau électrique ou optique, etc.
Afin de se passer d'une couche d'arrêt, certaines solutions prévoient de contrôler le temps de gravure pour estimer le moment auquel la gravure doit être interrompue. Cependant, compte tenu de la taille de la plaque, habituellement désignée par le vocable anglais wafer, et de l'inhomogénéité de gravure due à l'inhomogénéité du plasma par exemple, l'épaisseur gravée est rarement uniforme. Lorsqu'une couche d'arrêt est utilisée, cette inhomogénéité de la plaque et des conditions de gravure sont habituellement résolues par une surgravure pour être certain que tout le matériau à graver est bien retiré. Ces surgravures sont de l'ordre de 10 à 50% suivant les matériaux et la sélectivité par rapport à la couche d'arrêt. En l'absence de couche d'arrêt, ces inhomogénéités de la plaque et des conditions de gravure génèrent généralement des inhomogénéités dans le résultat de la gravure.
En outre, les gravures chimiques, isotropes ou anisotropes, présentent des possibilités limitées dans les motifs de gravure obtenus. Typiquement, elles permettent uniquement d'obtenir des gravures selon une direction perpendiculaire au plan de la plaque ou selon les plans cristallins du matériau à graver. En outre, elles présentent des inconvénients importants, tel qu'un effet de charge également appelé effet de capillarité ou désigné par son vocable anglais « loading effect ». Ces effets sont notamment liés à l'inhomogénéité du bain. En effet, le bain de gravure présente des répartitions non homogènes des concentrations ou/et des températures. Ainsi, dans la pratique, la profondeur de gravure dépend fortement de la section des motifs à graver. L'effet de capillarité conduit également à l'apparition de rampes inclinées alors que des parois verticales sont souhaitées.
Les gravures isotropes ou anisotropes de type chimique présentent donc des inconvénients en termes de précision de définition des motifs et de liberté concernant la forme des motifs à graver. La demande de brevet américain publiée sous le numéro
US_A1_20070190787 propose un procédé de gravure couramment appliqué en technologie SON, acronyme de l'anglais « Silicon On Nothing » qui signifie silicium sur rien. Cette solution repose sur la sélectivité de la gravure au chlorure d'hydrogène d'une couche de silicium germanium (SiGe) par rapport à une couche de silicium (Si).
Ce procédé présente pour inconvénient que la gravure s'effectue selon une direction perpendiculaire au plan du substrat. Autrement dit, ce procédé ne permet pas de réaliser de manière aisée des zones de formes variées. En outre, cette solution nécessite de réaliser au préalable un empilement de couches différentes présentant des cinétiques de gravure différentes.
Les paragraphes ci-dessus mentionnent de nombreux inconvénients que présentent les solutions connues de gravure. La présente invention vise à réduire ou à apporter une solution à au moins certains de ces inconvénients. RESUME DE L'INVENTION
La présente invention permet de remédier en tout ou partie aux inconvénients des techniques actuellement connues.
En particulier, un aspect de l'invention est relatif à un procédé de gravure d'un matériau semiconducteur cristallin, comprenant : au moins une implantation ionique réalisée en implantant une pluralité d'ions dans au moins un volume du matériau semiconducteur de sorte à rendre amorphe le matériau semi-conducteur dans le au moins un volume implanté et à conserver le matériau semiconducteur dans un état cristallin en dehors du au moins un volume implanté ; au moins une gravure chimique, sélective du matériau semi-conducteur amorphe par rapport au matériau semiconducteur cristallin, pour retirer le matériau semi-conducteur dans le au moins un volume et pour conserver le matériau semi-conducteur en dehors du au moins un volume.
Ainsi le procédé combine une implantation ionique pour définir de manière précise la ou les portions rendues amorphes et une gravure au chlorure d'hydrogène pour graver avec une très bonne sélectivité les portions rendues amorphes par rapport aux portions restées cristallines. L'invention permet ainsi de définir avec une très bonne précision le ou les portions gravées. En outre, les zones gravées présentent une très bonne homogénéité. En particulier, les effets de capillarité sont fortement atténués voir supprimés. De plus, l'invention a pour avantage de permettre une gravure rapide. Par ailleurs, la forme des portions gravées dépend étroitement de la direction et de la profondeur de l'implantation. Les formes des portions gravées peuvent donc être librement adaptées. En particulier, l'invention permet de former des motifs gravés inclinés par rapport à la perpendiculaire au plan dans lequel s'étend le matériau semiconducteur.
En outre, l'invention ne requiert pas la présence d'une couche d'arrêt. Elle ne nécessite pas non plus la réalisation d'un substrat non homogène présentant diverses compositions telles que les substrats comprenant du silicium ainsi que du silicium germanium.
De manière préférée mais non limitative, l'amorphisation est obtenue par implantation ionique. De manière préférée mais non limitative, la gravure chimique est à base de chlorure d'hydrogène en phase gazeuse.
Un autre aspect de la présente invention concerne un dispositif réseau optique réalisé en mettant en œuvre le procédé selon l'invention.
Un autre aspect de la présente invention concerne un dispositif comportant des nanofils à base de silicium réalisés en mettant en œuvre le procédé selon l'invention.
Un autre aspect de la présente invention concerne un dispositif comportant un transistor à effet de champ de type silicium sur isolant complètement déserté (FDSOI) réalisé en mettant en œuvre le procédé selon l'invention.
Selon un autre mode de réalisation, l'invention a pour objet un procédé de gravure d'un matériau cristallin comprenant :
- au moins une amorphisation d'au moins un volume du matériau semiconducteur de sorte à rendre amorphe le matériau semi-conducteur dans le au moins un volume implanté et à conserver le matériau semi-conducteur dans un état cristallin en dehors du au moins un volume implanté,
- au moins une gravure sélective du matériau semi-conducteur amorphe par rapport au matériau semi-conducteur cristallin, pour retirer le matériau semi-conducteur dans le au moins un volume et pour conserver le matériau semi-conducteur en dehors du au moins un volume.
De manière préférée mais non limitative, l'amorphisation est réalisée en implantant une pluralité d'ions dans ledit au moins un volume,
De manière préférée mais non limitative, la gravure chimique est à base de chlorure d'hydrogène en phase gazeuse.
BREVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l'invention ressortiront mieux de la description détaillée d'un mode de réalisation de cette dernière qui est illustré par les dessins d'accompagnement suivants dans lesquels :
La figure 1 résume les principales étapes d'un procédé de gravure selon un mode de réalisation de l'invention. Les figures 2a à 2d décrivent un procédé de gravure selon un mode de réalisation qui peut, par exemple, être mis en œuvre pour la réalisation de réseaux optiques.
Les figures 3a à 3d décrivent un procédé de gravure selon un mode de réalisation qui peut, par exemple, être mis en œuvre pour la réalisation de nanofils.
Les figures 4a à 4c décrivent un procédé de gravure selon un mode de réalisation de former une tranchée d'isolation par exemple une tranchée de faible profondeur (STI) avec une forme asymétrique de bouteille (asymétrie bottling).
Les figures 5a à 5c décrivent un procédé de gravure selon un mode de réalisation qui peut, par exemple, être mis en œuvre pour réduire la rugosité d'une surface. Les figures 5a et 5c illustrent une vue en coupe d'un substrat avant et après la mise en œuvre de ce procédé.
Les figures 6a à 6e décrivent un procédé de gravure selon un autre mode de réalisation qui peut, par exemple, être mis en œuvre pour aplanir une surface. Les figures 6a et 6e illustrent une vue en coupe d'un substrat avant et après la mise en œuvre de ce procédé.
Les figures 7a à 7g décrivent une réalisation d'un transistor de type MOSFET dans lequel les zones de source et drain ne sont pas réalisées par épitaxie et dans lequel la grille est formée dans une cavité obtenue par gravure d'une couche de matériau semiconducteur. La figure 7g illustre le transistor réalisé.
Les dessins joints sont donnés à titre d'exemples et ne sont pas limitatifs de l'invention. Tous les dessins de ces figures sont des représentations schématiques de principe, qui ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, les épaisseurs des substrats et celles des différentes couches constituant les dispositifs décrits ainsi que les profondeurs gravées ne sont pas représentatives de la réalité.
DESCRIPTION DETAILLEE II est précisé que dans le cadre de la présente invention, les termes « sur »,
« surmonte » ou « sous-jacent » ou leurs équivalents ne signifient pas obligatoirement « au contact de ». Ainsi par exemple, le dépôt d'une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l'une de l'autre, mais cela signifie que la première couche recouvre au moins partiellement la deuxième couche en étant soit directement à son contact soit en étant séparée d'elle par une autre couche ou un autre élément. Il est rappelé que selon un mode de réalisation, l'invention porte sur un procédé de gravure d'un matériau semiconducteur cristallin, comprenant : au moins une implantation ionique réalisée en implantant une pluralité d'ions dans au moins un volume du matériau semiconducteur de sorte à rendre amorphe le matériau semiconducteur dans le au moins un volume implanté et à conserver le matériau semiconducteur dans un état cristallin en dehors du au moins un volume implanté ; au moins une gravure chimique, sélective du matériau semi-conducteur amorphe par rapport au matériau semi-conducteur cristallin, pour retirer le matériau semi-conducteur dans le au moins un volume et pour conserver le matériau semi-conducteur en dehors du au moins un volume.
Avant d'entamer une revue détaillée des modes de réalisation de l'invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées en associations ou alternativement : le matériau semiconducteur cristallin forme une couche s'étendant selon un plan et l'implantation ionique est principalement, et de préférence exclusivement, réalisée selon au moins une direction inclinée par rapport à la perpendiculaire audit plan.
l'implantation est effectuée sur une profondeur du matériau semiconducteur comprise entre un tiers et une fois l'amplitude maximale des reliefs de l'état de surface du matériau semi-conducteur. L'implantation est réalisée de manière à ce que l'intégralité du matériau semi-conducteur cristallin situé au-dessus de ladite profondeur soit implantée et rendue amorphe et de manière à conserver dans l'état cristallin le matériau semi-conducteur situé en-dessous de ladite profondeur. Ainsi, le procédé de gravure sélective permet un lissage de la surface du matériau semi-conducteur.
De préférence, l'implantation est réalisée selon au moins deux directions inclinées par rapport à la perpendiculaire audit plan. Ces deux directions sont inclinées de part et d'autre de la perpendiculaire audit plan avec deux angles de signe opposé. Ainsi, en tout point ces deux directions forment des angles respectivement positif et négatif avec la perpendiculaire audit plan en ce point. La profondeur d'implantation prise selon la direction d'implantation ainsi que l'inclinaison de cette direction sont choisies de manière à ce que l'intégralité du matériau semi-conducteur cristallin situé au-dessus d'une certaine épaisseur du substrat soit implantée et rendu amorphe et de manière à ce que le matériau semi-conducteur cristallin situé en-dessus de cette épaisseur ne soit pas implanté ou ne soit pas suffisamment implanté pour être rendu amorphe. Cette épaisseur est prise selon la perpendiculaire au plan du substrat. Avantageusement, cette épaisseur est comprise entre un tiers et une fois l'amplitude maximale des reliefs de l'état de surface du matériau semi-conducteur.
- l'implantation est réalisée sur toute la surface du matériau semi-conducteur. le procédé comprend, préalablement à l'implantation, un dépôt d'un masque bloquant au moins en partie l'implantation.
le masque couvre au moins une partie du matériau semiconducteur. Il masque une partie du matériau semiconducteur par rapport à l'implantation. On peut ainsi dire que les reliefs du masque forment des ombres qui varient en fonction de la direction d'implantation. De préférence, les zones masquées par le masque ne reçoivent pas d'implantation. Ce procédé est avantageusement, mais de manière non limitative, utilisé pour réaliser des réseaux optiques et par exemple des réseaux optiques pour la photonique et de préférence la photonique silicium. Typiquement, le masque est réalisé en : nitrure de silicium, ou oxyde de silicium, ou oxyde d'hafnium, ou plus généralement tout matériau présentant une sélectivité de gravure par rapport au silicium qui serait déposé par exemple en dépôt chimique en phase vapeur pleine plaque, puis patterné par lithographie puis gravure chimique ou plasma et serait éventuellement retiré après avoir réalisé les motifs dans le silicium.
- le matériau semi-conducteur cristallin forme une couche s'étendant principalement selon un plan et l'implantation ionique est réalisée selon au moins deux directions inclinées par rapport à la perpendiculaire audit plan.
Selon un mode de réalisation, l'implantation ionique est réalisée selon deux directions respectivement inclinées d'un angle + alpha et - alpha par rapport à la perpendiculaire audit plan, avec 90>alpha>0 et de préférence 70>alpha>20. Selon un mode de réalisation, la direction et la profondeur des implantations sont définies de manière à ce que les volumes implantés se rejoignent sous au moins un relief porté par le masque, formant ainsi une cavité sous ledit relief. Ainsi, l'invention permet de former une cavité sous un relief du masque et donc de libérer une portion de matériau semiconducteur cristallin situé sous le relief et protégé des implantations par ce dernier. De manière particulièrement avantageuse mais non limitative, l'invention permet ainsi de réaliser des nanofils. Ce procédé est avantageusement mais de manière non limitative utilisé pour réaliser des nanofils en matériau semiconducteur. L'invention a également pour objet un procédé de réalisation de nanofils comprenant un procédé selon l'une quelconque des caractéristiques et étapes précédentes.
Selon un autre mode de réalisation, préalablement à l'implantation on effectue : la réalisation d'un empilement comprenant successivement un substrat de base formant le matériau semiconducteur cristallin à graver, une couche isolante, une couche superficielle semiconductrice, une couche isolante et une couche de protection résistant à la gravure chimique à base de chlorure d'hydrogène; la gravure d'une tranchée à travers la couche isolante, la couche superficielle semiconductrice, la couche isolante et la couche de protection ;
la formation d'espaceurs recouvrant des flancs de la tranchée ; les espaceurs étant résistant à la gravure chimique à base de chlorure d'hydrogène et s'étendant jusqu'à la surface du substrat ;
la gravure d'une cavité dans le substrat de base au droit de la tranchée.
L'implantation est réalisée dans le substrat de base selon au moins deux directions inclinées par rapport à la perpendiculaire au plan du substrat de base de manière à amorphiser les flancs de la cavité gravée dans le substrat de base. On effectue ladite gravure chimique à base de chlorure d'hydrogène de manière à élargir la cavité dans le substrat tout en maintenant la largeur de la tranchée au dessus du substrat. On peut par exemple remplir ensuite la cavité et la tranchée par de l'oxyde. De manière particulièrement avantageuse, ce mode de réalisation permet la réalisation de tranchées d'isolation présentant une forme de bouteille dont le corps est formé dans le substrat et le goulot est formé par les couches supérieures.
selon un mode de réalisation avantageux mais non limitatif le matériau semiconducteur forme une couche superficielle d'un empilement de couches de type semiconducteur sur isolant (SOI).
selon un autre mode de réalisation, le matériau semiconducteur forme un substrat massif (bulk substrat en anglais).
le procédé comprend, préalablement à l'implantation, un dépôt d'un masque bloquant au moins en partie l'implantation et le matériau semiconducteur forme au moins en partie un réseau optique.
le masque est conformé pour laisser passer l'implantation au niveau d'une zone destinée à former une grille pour un transistor de type à effet de champ (FET = Field Effect Transistor) et la profondeur de l'implantation est définie de manière à ce que la portion de matériau semiconducteur située sous la zone implantée définisse un canal pour le transistor.
le masque est conformé pour bloquer l'implantation de part et d'autre de ladite zone destinée à former une grille pour le transistor. L'invention permet ainsi de former une cavité pour accueillir une grille tout en préservant les épaisseurs de la couche de matériau semi conducteur de part et d'autre de la grille. Ces épaisseurs sont avantageusement utilisées pour former des zones de source et drain pour le transistor. L'invention ne nécessite donc pas d'étape d'épitaxie pour faire croître les zones de source et drain. De manière particulièrement avantageuse, les zones de source et drain sont auto-alignées sur la grille. Avantageusement, les zones de source et drain présentent une homogénéité d'épaisseur égale à celle que présente la couche de matériau semiconducteur avant gravure de la cavité destinée à accueillir la grille. Les épaisseurs des zones de source sont donc maîtrisées avec précision, à la fois localement et à la fois à l'échelle de la plaque, ce qui améliore les performances du dispositif incorporant les transistors. Ce procédé est, avantageusement mais de manière non limitative, utilisé pour réaliser des transistors FET, par exemple de type silicium sur isolant complètement déserté (FDSOI pour fully depleted SOI). L'invention a également pour objet un procédé de réalisation de transistors FET comprenant un procédé selon l'une quelconque des caractéristiques et étapes précédentes. Le procédé comprend, préalablement à l'implantation, un dépôt non conforme d'une couche d'absorption. Par ailleurs, l'implantation est effectuée sur une profondeur du matériau semiconducteur comprise entre L1 et L2, L1 étant la distance entre la surface libre de la couche d'absorption et le sommet le plus haut des reliefs de l'état de surface de la couche de matériau semiconducteur et L2 étant la distance entre la surface libre de la couche d'absorption et le creux le plus profond des reliefs de l'état de surface de la couche de matériau semiconducteur. Cette couche d'absorption peut avoir un pouvoir d'arrêt vis-à-vis de l'espèce implantée. Ce pouvoir d'arrêt peut être de l'ordre de grandeur de celle du matériau à graver ou peut être plus grand.
selon un mode de réalisation la gravure est une gravure au chlorure d'hydrogène de préférence en phase gazeuse. Selon un autre mode de réalisation, la gravure est une gravure au chlorure d'hydrogène en phase liquide.
la gravure chimique est effectuée à une température sélectionnée pour réduire la cinétique de recristallisation, voire pour empêcher la recristallisation du volume rendu amorphe.
- le matériau semi-conducteur est homogène.
le matériau semi-conducteur est à base de silicium,
le matériau semi-conducteur est à base de silicium monocristallin,
le matériau semi-conducteur est pris parmi : le silicium, le silicium germanium (SiGe), le silicium phosphore (SiP), le silicium (SiC), le Germanium (Ge).
Tous les modes de réalisation précédemment mentionnés s'appliquent également à des matériaux non semiconducteurs présentant une bonne sélectivité de gravure de leur phase amorphe par rapport à leur phase cristalline. Typiquement, on qualifie de bonne sélectivité, une sélectivité qui offre un rapport de cinétique de gravure supérieure ou égale à 2 et de préférence supérieur ou égale à 10 voire idéalement à 100
Dans les exemples non limitatifs décrits ci-dessous, on réalise la gravure d'un substrat homogène à base de silicium en modifiant localement la structure cristallographique de ce matériau par amorphisation et en tirant profit de la différence de cinétique de gravure entre le matériau dans son état cristallin et le matériau dans son état amorphe. Ce procédé de gravure permet d'améliorer la précision et l'homogénéité de la gravure tout en offrant une grande liberté dans la géométrie des zones à graver.
Plusieurs modes de réalisation de la présente invention sont présentés ci- dessous.
La figure 1 résume les principales étapes d'un mode de mise en œuvre de l'invention. Ces étapes peuvent être appliquées pour plusieurs applications avantageuses de l'invention, telles que celles illustrées en figures 2a à 2d et en figures 3a à 3d.
L'étape 210 comprend le dépôt d'un masque sur une face supérieure d'un matériau semiconducteur cristallin, typiquement une couche à base de silicium. Dans cet exemple non limitatif, il s'agit de silicium.
L'étape 220 comprend une amorphisation locale du silicium. Cette amorphisation locale est obtenue en projetant des ions sur la face de la couche de silicium. Le masque bloque une partie des ions et une autre partie des ions est implantée dans la couche de silicium là où le masque ne forme pas une protection. La surface de la couche de silicium présente donc des zones rendues amorphes par l'implantation et des zones qui demeurent dans l'état cristallin.
De manière générale pour le silicium, selon la dose d'ions et l'espèce d'ions implantés, il est possible, au-delà d'un seuil de défauts créés par l'implantation, d'amorphiser le silicium. Le seuil de défauts est généralement proche de 10% des atomes déplacés. L'étape 230 correspond à la gravure sélective des zones amorphes par rapport aux zones cristallines. La gravure est choisie de manière à ce que la cinétique de gravure du matériau dans son état amorphe soit clairement différente de la cinétique de gravure du matériau dans son état cristallin. Typiquement, la vitesse de gravure du matériau dans son état amorphe est au moins 2 fois (voire 10, et même plutôt 100 fois) supérieure à la vitesse de gravure du matériau dans son état cristallin
Une étape optionnelle 240 consiste à retirer le masque utilisé pour bloquer une partie de l'implantation. On remarquera que le masque peut laisser passer une partie de l'implantation. Ce qui est important, c'est que les zones masquées au moins en partie par le masque demeurent dans leur état cristallin.
Les étapes de la figure 1 vont être précisées en détaillant l'application illustrée en figures 2a à 2d.
Les figures 2a à 2d décrivent des étapes de la réalisation d'une pluralité de motifs formant, de manière avantageuse mais non limitative, un réseau optique. La figure 2a illustre la structure de formation de réseaux optiques à l'issue de l'étape 210 de la figure 1 . La couche de matériau à base de silicium est recouverte d'un masque 415 présentant des reliefs aptes à bloquer au moins en partie l'implantation. Le masque 415 peut être monolithique. Il peut également comprendre une pluralité de couches de filtre. La distance entre les reliefs du masque peut être identique ou peut varier à la surface du masque.
La figure 2b illustre la structure de formation de réseaux optiques à l'issue de l'étape 220 de la figure 1. L'étape 220 consiste à implanter une pluralité d'ions 121 dans un substrat 1 14 pour amorphiser la structure cristallographique de volume 1 13, également désignées portions 1 13, du substrat 1 14. La géométrie des portions 1 13 rendues amorphes dépendent notamment de : l'inclinaison de l'implantation (tilt selon la dénomination anglaise) par rapport à un plan dans lequel s'étend principalement le substrat 1 14, la profondeur de l'implantation (c'est-à-dire l'énergie (en keV) sous laquelle les ions sont accélérés, la dose (c'est-à-dire le nombre d'ions par unité de surface) de l'implantation, la géométrie des reliefs du masque. Dans cet exemple, l'implantation est réalisée selon une direction inclinée par rapport à la perpendiculaire au plan du substrat 1 14. Les portions 1 13 implantées forment des parallélépipèdes inclinés conformément à l'inclinaison de l'implantation.
Les ions 121 implantés rendent le matériau semiconducteur amorphe au niveau des portions 1 13. Les portions 1 12 du substrat 1 14 ne reçoivent pas ou que très peu d'ions 121 puisque les reliefs du masque 415 les protègent de l'implantation. Ces portions protégées conservent ainsi leur état cristallin. Typiquement, le substrat 1 14 présente ainsi une succession de lignes amorphes disposées entre des lignes cristallines.
En général, la frontière entre le Si amorphe et le Si monocristallin est très abrupte, environ 1 nm par exemple, car elle correspond à un seuil d'atomes déplacés, qui lui même décroît exponentiellement avec la profondeur par rapport à la face supérieure de matériau semiconducteur.
La figure 2c illustre la structure de formation de réseaux optiques à l'issue de l'étape 230 de la figure 1. L'étape 230 consiste à réaliser une gravure sélective pour prélever le matériau rendu amorphe sélectivement au matériau cristallin. Avantageusement, cette gravure est une gravure au chlorure d'hydrogène (HCI) en phase gazeuse. Ainsi, cette gravure permet de prélever les portions 1 13 et laisse en place les portions 1 12. Dans l'exemple illustré, la forme des cavités 1 18 obtenues par gravure correspondent donc aux formes des portions implantées ; elles présentent donc des formes de parallélépipède incliné.
Il convient de noter que, dans le présent mode de réalisation, l'espèce implantée d'ions 121 est l'Argon et la gravure HCI est donc réalisée en phase gazeuse. Comme mentionné ci-dessus, la gravure HCI peut être réalisée en phrase liquide. On pourra alors par exemple utiliser une autre espèce d'ions comme par exemple le Germanium.
Lors de la gravure HCI en phase gazeuse, les portions 1 13 de Si amorphe sont entièrement enlevées alors que très peu de Si monocristallin des portions 1 12 est gravé, car la vitesse de gravure du Si amorphe est environ 100 fois supérieure à celle du Si monocristallin. De plus, afin d'éviter la recristallisation, la gravure HCI doit être effectuée à une température suffisamment basse, par exemple plus basse que 600°C, pour que la cinétique de recristallisation soit plus faible que la cinétique de gravure. Afin d'éviter ce problème, on peut implanter une autre espèce, telle que le germanium (Ge), ou le carbone (C), qui en plus de l'amorphisation va créer un alliage de silicium germanium (SiGe) ou de silicium carbone (SiC) respectivement. Dans ce cas, même si la cinétique de recristallisation de cet alliage est plus rapide que la cinétique de gravure, le matériau formé après recristallisation est un matériau cristallin différent du silicium (le SiGe ou le SiC), dont la cinétique de gravure est très éloignée, typiquement plus rapide, que celle du silicium cristallin.
La figure 2d illustre la structure de formation de réseaux optiques à l'issue de l'étape 240. L'étape 240 consiste à enlever le masque 415. On obtient ainsi un réseau présentant de cavités 1 18 dont les dimensions sont contrôlées avec précision. En outre, la forme de ces cavités peut être inclinée sans difficulté. Par ailleurs, le substrat 1 14 de départ peut être homogène et n'a pas besoin de présenter de couche d'arrêt.
En photonique silicium, la réalisation de réseaux optiques optimisés nécessite parfois d'ajuster le pas du réseau au nanomètre près, voire de faire varier le pas du réseau au sein d'un même réseau. Ceci est concrètement difficile à obtenir avec les procédés classiques de gravure à cause des effets de capillarité ou effets de charge précédemment décrits. Pour rappel, ces effets tendent à faire varier la profondeur de gravure en fonction de la taille des motifs à graver et donc de l'ouverture du masque. La présente invention permet de s'affranchir de ces effets de capillarité ou effets de charge, car l'implantation ionique locale ne dépend pas de l'environnement, tel que des dimensions du masque 415 etc. Selon le procédé décrit dans l'invention afin de faire varier la profondeur du réseau, il est possible de masquer séquentiellement différentes parties de la plaque par exemple avec un masque de résine et de procéder à des amorphisations par implantations ioniques qui auront différentes caractéristiques telles que différentes énergies.
Les figures 3a à 3d décrivent une autre application particulièrement avantageuse de la présente invention. Les étapes illustrées sur ces figures permettent en particulier la réalisation d'un nanofil. Ces étapes suivent les étapes 210 à 240 illustrées en figure 1 et mentionnées ci-dessus. Le but de ce mode de réalisation est de libérer une portion 1 17 de son substrat d'origine 1 14, la portion 1 17 étant destinée à former un nanofil fait du matériau cristallin formant le substrat 1 14. Pour cela, une cavité 1 18 est formée autour de la portion 1 17 dans le substrat 1 14 cristallin. Pour ce faire, on ajuste la direction de l'implantation, c'est-à-dire l'angle ou le degré de l'implantation, afin de former une cavité 1 18 permettant de libérer la portion 1 17. Plus précisément, on implante des ions selon deux directions inclinées. De préférence, ces deux directions forment un angle identique de part et d'autre de la perpendiculaire à la face inférieure du substrat 1 14. Par exemple, chaque direction d'implantation forme un angle A-ι compris entre 20 et 70 degrés par rapport à cette perpendiculaire. L'angle A-\ est choisi de sorte à former une portion 1 17 dont la section est définie par un premier côté formé par la face supérieure de la couche de matériau semiconducteur, et deux autres côtés s'étendant depuis le premier côté et formant ensemble un angle égal à deux fois l'angle Ai .
Autrement dit, la portion 1 17 est délimitée par deux portions 1 13 rendues amorphes, chacune présentant une forme de parallélépipèdes inclinés respectivement d'un angle Ai et d'un angle -A-i , de sorte à se rejoindre, comme illustrée dans la figure 3b.
Ensuite, à l'étape 230, une gravure HCI en phase gazeuse est réalisée pour enlever la portion 1 13 de Si amorphe. La cavité 1 18 est ensuite obtenue. Elle présente la forme des de deux parallélépipèdes inclinés face à face se rejoignant sous la portion 1 17. La portion 1 17 est ainsi libérée et forme un nanofil, comme illustré à la figure 3d.
Les figures 4a à 4c décrivent une autre application avantageuse de la présente invention. Les étapes illustrées sur ces figures permettent en particulier la formation d'une tranchée d'isolation de type STI (acronyme de l'anglais Shallow Trench Isolation signifiant tranchée d'isolation de faible profondeur ou tranchée d'isolation de surface) dont la forme est de type « bottling » ce qui signifie en forme de bouteille ou présentant un goulot d'étranglement à proximité de la surface ou à embouchure resserrée. Plus précisément, le but de ce mode de réalisation est de former une tranchée d'isolation 153 de forme de « bottling asymmétrique ». L'asymétrie de cette forme signifie que la tranchée STI doit présenter, dans un plan (plan de coupe des figures 4a à 4c) un accroissement de son volume lorsque sa profondeur augmente alors que dans un autre plan (perpendiculaire au plan de coupe des figure 4a à 4c) elle ne doit pas présenter un accroissement de son volume lorsque sa profondeur augmente. Par la suite, la tranchée d'isolation 153 est également désignée tranchée STI 153. La figure 4a illustre un empilement 160 standard avant formation des STI et après le dépôt d'espaceurs 147 et la réalisation d'au moins une gravure. A partir de la base, l'empilement 160 comporte : une couche 152 formant un substrat de base par exemple de silicium ; une couche isolante 134 typiquement une couche d'oxyde enterrée (BOX pour burried oxyde) ; une couche active ou couche superficielle 132 en un matériau semiconducteur. Cette couche superficielle est de préférence cristalline voire monocristalline. Il s'agit typiquement d'une couche de silicium monocristallin. Cette couche superficielle 132 est destinée à former le canal de conduction du transistor.
Typiquement l'empilement des couches 152, 134 et 132 forme un empilement de type semiconducteur sur isolant, habituellement qualifiée de SOI lorsque la couche superficielle 132 est en silicium.
L'empilement 160 comporte également une couche continue isolante, typiquement une couche d'oxyde 131 , de préférence formée à partir de la couche superficielle 132 et qui surmonte cette dernière. L'empilement 160 comporte également une couche de nitrure 151 qui se situe sur la couche d'oxyde 131 . Dans ce mode de réalisation, les épaisseurs des couches 151 , 131 , 132, 134 sont respectivement de 80 nm, 10 nm, 7 nm, 25 nm sans que cela soit limitatif.
Ensuite, une première gravure est effectuée pour former une tranchée STI 153. La forme de cette tranchée est typiquement parallélépipédique rectangle ; la largeur de la tranchée est donc constante sur toute sa profondeur. Cette première gravure grave les couches 151 , 131 , 132 et 134 et s'arrête sur la face du substrat 152.
Des espaceurs 147, de nitrure par exemple, sont ensuite formés dans la tranchée STI 153 et au contact des flancs des couches 151 , 131 , 132 et 134, pour que les couches 151 , 131 , 132, 134 ne soient pas implantées par des ions 121 ni gravées lors des étapes suivantes. L'épaisseur des espaceurs 147 est par exemple de 5 à 15nm. De préférence, le bord supérieur de chaque espaceur 147 est incliné en direction du centre et du fond de la tranchée.
Une deuxième gravure est ensuite réalisée dans le substrat 152 pour approfondir la tranchée STI 153. Une cavité est ainsi formée dans le substrat 152. La figure 4b illustre la structure de l'empilement 160 à l'issue de l'étape 220 de la figure 1 . Dans cette étape 220 d'implantation ionique, on ajuste la direction de l'implantation, c'est-à-dire l'angle (désigné également degrés ou tilt) de l'implantation pour amorphiser la structure cristalline des flancs et de la face supérieure du substrat de base 152 qui forme la cavité définie lors de la gravure du substrat. Les parties à graver sont par la suite désignées portions 1 13.
Plus précisément, on implante des ions 121 selon deux directions inclinées. De préférence, ces deux directions forment un angle identique de part et d'autre de la perpendiculaire à la face inférieure de l'empilement 160. Par exemple, chaque direction d'implantation forme un angle A3 d'environ 15 degrés par rapport à cette perpendiculaire. L'angle A3 de 15 degrés est un exemple typique car l'angle critique est donné par le ratio entre la profondeur de la tranchée STI 153 (200nm par exemple) et sa largeur typique (50nm par exemple).
L'inclinaison des bords supérieurs des espaceurs 147 permet d'élargir l'ouverture de la tranchée et donc d'inclinée plus fortement la direction d'implantation.
Il convient de noter que lors de l'implantation ionique, les flancs de la couche superficielle 132 peuvent être partiellement amorphisés. Cela est illustré par les portions 155 en la figure 4b. La présence des espaceurs 147 permet de limiter cette amorphisation des portions 155. De manière plus importante cette présence des espaceurs 147 permet de ne pas exposer les portions 155 à la solution de gravure. Ces portions 155 éventuellement amorphisées demeurent dont en place à l'issue de la gravure. Avantageusement, on prévoit par la suite un recuit pour recristalliser ces portions 155 involontairement rendues amorphes. Par exemple, la température du recuit est de l'ordre de 1050°C, pendant 30 minutes.
La figure 4c illustre la structure de l'empilement 160 à l'issue de l'étape 230 de la figure 1. A cette étape 230, une gravure HCI, de préférence en phase gazeuse est effectuée pour enlever la portion rendue amorphe 1 13 du substrat 152. La cavité du substrat 152 est élargie et la forme de la tranchée STI 153 est alors définie. Les portions 155 de la couche superficielle 132 involontairement rendues amorphes sont protégées par les espaceurs 147. Ainsi, elles ne sont pas exposées à la gravure HCI et ne sont donc pas enlevées lors de la gravure HCI.
On obtient ainsi une cavité dont la largeur selon une direction parallèle au plan du substrat 152 est plus importante que dans les couches 134, 132, 131 , 151 qui le surmontent. Cette cavité présente ainsi une forme de bouteille dont le corps est formé par le substrat 152 et dont le goulot est formé dans les couches 134, 132, 31 , 151 . Le goulot est défini par la forme initiale de la tranchée avant amorphisation.
De préférence, les directions d'implantation ne présentent une inclinaison que dans le plan de coupe des figures 4a à 4c. La direction d'implantation n'est pas inclinée dans un plan perpendiculaire au plan de coupe des figures 4a à 4c. La forme de bouteille des tranchées est donc asymétrique.
Pour finir la réalisation des tranchées STI 153, un remplissage de la cavité par dépôt d'oxyde et un polissage mécano-chimique (CMP, acronyme de l'anglais « Chemical Mechanical Polishing », par exemple) sont réalisés.
L'invention permet ainsi d'obtenir de manière simple une forme autrement complexe à réaliser.
Les figures 5a à 5c décrivent une autre application particulièrement avantageuse de la présente invention. Les étapes illustrées sur ces figures permettent en particulier d'aplanir une surface ou d'en réduire la rugosité de manière simple et efficace.
La figure 5a illustre la vue en coupe d'un substrat 1 14 dont la surface supérieure est très rugueuse. Le substrat 1 14 est en matériau cristallin, par exemple du silicium monocristallin. L'état de surface du matériau cristallin n'est pas bon et la distance entre les sommets et les fonds des parties protubérantes de ladite surface varie entre 1 et 100 nm. Cette distance est souvent désignée par le vocable anglais de « peak to valley ».
La figure 5b illustre la vue en coupe du substrat 1 14 à l'issue de l'étape 220 d'implantation ionique. A ce stade, une pluralité d'ions 121 est implantée de manière inclinée afin d'amorphiser les portions 1 13 qui forment les parties protubérantes. Ainsi, seules les portions 1 13 saillantes sont implantées, alors que les portions non saillantes sont masquées par les portions 1 13 saillantes et ne sont pas implantées.
De préférence, l'inclinaison forme un angle A2 avec la perpendiculaire au plan du substrat 1 14 compris entre 70° et 89°. De manière générale, plus l'inclinaison est importante moins l'épaisseur de substrat implantée sera importante. De manière particulièrement avantageuse, l'implantation est effectuée selon deux inclinaisons opposées par rapport à la perpendiculaire au plan du substrat 1 14.
Ainsi, en tout point ces deux directions inclinées forment des angles respectivement positif et négatif avec la perpendiculaire au plan en ce point.
Les angles formés par chacune des directions peuvent être égaux, comme illustré en figure 5b où une direction forme un angle +A2 et l'autre direction forme un angle -A2 avec la perpendiculaire au plan du substrat. Selon un autre mode de réalisation, on peut prévoir que les amplitudes de chacun des angles est différente. L'implantation est effectuée sur une profondeur du matériau semiconducteur comprise entre un tiers et une fois l'amplitude maximale des reliefs de l'état de surface du matériau semi-conducteur.
L'inclinaison est choisie de manière à ce que l'intégralité du matériau semiconducteur 1 14 cristallin situé au-dessus de ladite profondeur soit implantée avec une dose suffisante pour rendre amorphe le matériau semiconducteur. L'inclinaison est choisie de manière à ce que le matériau semiconducteur 1 14 cristallin ne soit pas implanté en dessous de cette profondeur ou soit implanté avec une dose insuffisante pour rendre amorphe le matériau semiconducteur. La partie haute des reliefs en saillie masque en effet la partie basse des autres reliefs et la partie basse des creux, également désignées vallées. Ainsi, l'inclinaison empêche les ions de s'implanter dans le fond des vallées et à la base des reliefs en saillie.
Par conséquent, seule la partie supérieure des reliefs en saillie est implantée et rendue amorphe.
De préférence, aucun masque n'est disposé au-dessus du substrat 1 14.
De préférence, l'implantation est effectuée sur toute la plaque.
La figure 5c illustre la vue en coupe du substrat 1 14 à l'issue de l'étape 230 de gravure HCI. La gravure HCI présente une bonne sélectivité en phase gazeuse en enlevant le Si amorphe des portions 1 13 par rapport au Si monocristallin non rendue amorphe 1 12 du substrat 1 14. Seules les parties supérieures des reliefs en saillie est retirée lors de la gravure. La surface supérieure du substrat 1 14 est ainsi rendue moins rugueuse. Son état de surface est amélioré.
Ainsi, le procédé de gravure sélective permet de réduire la rugosité de la surface du matériau semi-conducteur. II convient de noter que les étapes 210 et 240 du procédé selon la figure 1 sont facultatives dans ce mode de réalisation. En effet, dans le mode de réalisation des figures 5a à 5c, l'implantation ionique peut être réalisée sans utilisation d'une couche formant un masque 415.
Les figures 6a à 6e décrivent une autre application particulièrement avantageuse de la présente invention. Les étapes illustrées sur ces figures permettent également d'aplanir une surface ou d'en réduire la rugosité de manière simple et efficace.
La figure 6a illustre la vue en coupe du substrat 1 14 dont la surface supérieure est rugueuse ou présente des défauts de planéité. Le substrat 1 14 est en matériau cristallin, par exemple du silicium monocristallin. Les parties protubérantes en surface du substrat 1 14 sont plus ondulées que celles du substrat 1 14 du mode de réalisation illustré sur les figures 5a à 5c. La distance entre les sommets et les fonds des parties protubérantes varie entre 1 et 100 nm.
La figure 6b illustre la vue en coupe du substrat 1 14 à l'issue de l'étape 210. Un dépôt non conforme d'une couche d'absorption 416 est réalisé. Typiquement, ce dépôt est réalisé à la tournette, habituellement désigné par le vocable anglais spin- coating. Le dépôt est effectué pour couvrir totalement la surface supérieure du substrat 1 14. Avantageusement, le matériau de la couche d'absorption 416 est du type nitrure ou oxyde de silicium, ou du type SOG, acronyme de l'anglais « Silicon-On-Glass ». La face supérieure de la couche d'absorption 416 est sensiblement parallèle à la face inférieure du substrat 1 14. La figure 6c illustre une vue en coupe du substrat 1 14 à l'issue de l'étape 220.
A ce stade, une implantation ionique est réalisée selon une direction perpendiculaire par rapport au plan formé par la face supérieure de la couche d'absorption 416 et de préférence de manière à n'amorphiser que les parties protubérantes ; c'est-à-dire les portions 1 13. La couche d'absorption 416 peut avoir un pouvoir d'arrêt vis-à-vis de l'espèce implantée. Ce pouvoir d'arrêt peut être de l'ordre de grandeur de celle du matériau à graver ou peut être plus grand. La profondeur implantée, c'est-à-dire la distance, prise selon une direction perpendiculaire au plan du substrat, entre la surface libre de la couche d'absorption 416 et les ions les plus profonds implantés dans le substrat à graver à une dose suffisante pour provoquer une amorphisation du substrat à graver, est : - supérieure à la distance entre la surface de la couche d'absorption et le sommet des reliefs les plus hauts du substrat à graver,
- inférieure à la distance entre la surface de la couche d'absorption et le creux le plus bas du substrat à graver.
La profondeur des ions implantée dans la couche d'absorption 416 est soit égale à cette profondeur si le pouvoir d'arrêt de cette couche d'absorption 416 est égale à celle du substrat à graver, soit elle est inférieure si le pouvoir d'arrêt de cette couche d'absorption 416 est supérieur à celle du substrat à graver. Dans ce cas encore, les ions ne seront pas implantés en quantité suffisante dans un creux bas du substrat à graver.
Ainsi, seuls les portions de matériau semiconducteur situées à une profondeur inférieure à une profondeur prédéfinie sont rendus amorphes. Autrement dit, seuls les sommets s'élevant au dessus d'une hauteur prédéfinie par rapport à une face inférieure du substrat sont rendus.
A la figure 6d, la couche d'absorption 416 est enlevée par exemple, par voie chimique. Les portions rendues amorphes 1 13 sont laissées en place à ce stade.
La figure 6e illustre la vue en coupe du substrat 1 14 à l'issue de l'étape 230. La bonne sélectivité de la gravure HCI en phase gazeuse permet d'enlever le Si amorphe des portions 1 13 et de laisser en place le Si monocristallin des portions non rendues amorphes 1 12 du substrat 1 14. Les sommets de la surface du substrat à graver sont donc retirés. La surface supérieure du substrat 1 14 est ainsi aplanie. II est possible de réaliser l'implantation sur une épaisseur inférieure à celle des protubérances. Dans ce cas la base des protubérances sera conservée tout en améliorant l'état de surface. Selon une variante de réalisation, l'implantation est réalisée sur une épaisseur supérieure à celle des protubérances. Dans ce cas, les protubérances, sur toute leur hauteur seront supprimées. La rugosité de la surface sera celle définie par la gravure HCI.
Dans ce mode de réalisation, la face supérieure du substrat 1 14 pourrait présenter uniquement un défaut de planéité sans pour autant présenter des ondulations. Ce mode de réalisation permet de réduire le défaut d'inclinaison de la face supérieure du substrat 1 14. Les figures 7 a à 7g décrivent une réalisation d'un transistor de type MOSFET dans lequel les zones de source et drain ne sont pas réalisées par épitaxie. Ce mode de réalisation est particulièrement avantageux pour la réalisation de transistors de type silicium sur isolant complètement déserté (FDSOI pour fully depleted SOI). Habituellement, les zones de source et drain sont réalisées par épitaxie de la couche superficielle d'un empilement de type semiconducteur d'un isolant (SOI). Cette couche superficielle est destinée à former le canal de conduction du transistor. En raison des étapes de gravure successives pour amincir la couche superficielle et parvenir à un canal de faible épaisseur, la couche superficielle peut présenter en certains endroits des manques de matière. L'épitaxie des zones de source et drain S/D est alors impactée. Il en résulte de fortes variations d'épaisseur des zones de S/D voire des régions dans lesquelles le silicium ne peut pas croître. Ces variations non souhaitées se retrouvent aussi bien localement, c'est-à-dire au niveau de chaque transistor, qu'à l'échelle de la plaque. Ces variations détériorent les performances des transistors et le rendement des circuits.
Dans le mode de réalisation illustré en figures 7a à 7g, il est proposé de conserver l'épaisseur initiale de la couche superficielle, c'est-à-dire l'épaisseur obtenue après formation de l'empilement SOI, puis de graver cette couche superficielle pour former une cavité et y loger la grille du transistor. Les zones de S/D sont alors définies de part et d'autre de la grille par les épaisseurs initiales de la couche superficielle. Ces épaisseurs ne sont pas affectées par des gravures successives comme c'est le cas dans les solutions connues. De manière particulièrement avantageuse, la formation de la cavité dans la couche superficielle pour constituer la grille est réalisée selon le procédé de la présente invention : une amorphisation de la couche superficielle initialement cristalline au droit d'une ouverture d'un masque puis une gravure sélective du matériau semiconducteur par rapport au matériau amorphe. On définit ainsi très précisément la profondeur gravée et on maîtrise ainsi la hauteur du canal de conduction.
Ce mode de réalisation va maintenant être décrit plus en détail et en référence aux figures 7a à 7g.
La figure 7a illustre un empilement de couches de type semiconducteur 132 sur isolant. La couche superficielle 132 de semiconducteur est cristalline. Il s'agit de silicium, préférentiellement monocristallin. La couche isolante étant typiquement une couche d'oxyde enterrée 134. Optionnellement, des caissons 140 isolants délimitent chaque transistor d'une plaque. Ils créent des tranchées d'isolation 140 ou STI autour de chacun des transistors. Par ailleurs, une couche continue isolante, typiquement une couche d'oxyde 131 , de préférence formée à partir de la couche superficielle 132 surmonte cette dernière. La couche d'oxyde 131 présente une ouverture au droit de laquelle une cavité va être formée.
Comme indiqué ci-dessus, avantageusement, on ne procède pas à une étape d'amincissement de la couche superficielle 132 du substrat SOI qui garde de son épaisseur d'origine 139 qui est typiquement de 12 nm et qui peut être avantageusement choisie dans une plage de 12 à 15 nm quand on met en œuvre le procédé de l'invention. On qualifie d'épaisseur d'origine ou d'épaisseur initiale, l'épaisseur 139 de la couche superficielle 132 prise selon une direction sensiblement perpendiculaire au plan dans lequel cette couche s'étend, l'épaisseur qu'elle présente en début de procédé. Contrairement au procédé de l'art antérieur, la couche d'oxyde 131 créée à la surface de la couche superficielle 132 est conservée lors de la formation de la grille 120. L'épaisseur 139 de la couche superficielle 132 n'est pas modifiée suite à la formation de la couche d'oxyde 131. La définition de la grille 120 se fait alors à l'aide d'une opération de photolithographie classique. On grave les motifs 125 de grille dans la couche d'oxyde 131 qui aura été déposée ou que l'on aura fait croître thermiquement à partir de la couche de silicium superficielle 132 du substrat SOI. On notera ici que cette opération de lithographie est l'inverse de ce qui se fait habituellement où ce sont les zones de source et de drain 1 10 qui au contraire sont ouvertes par photolithographie.
La figure 7b illustre l'étape suivante où l'on procède, dans les zones ouvertes 125, à une amorphisation 126 du silicium de la couche superficielle 132. Avantageusement, l'amorphisation s'effectue par implantation ionique 121 sur une profondeur contrôlée.
La figure 7c montre le résultat de la gravure, fortement anisotrope, des zones de silicium rendues amorphes par l'opération précédente. La gravure se fait en phase gazeuse en présence de chlorure d'hydrogène (HCI). L'étape précédente d'amorphisation et la gravure du silicium amorphe laissent en place une épaisseur 133 résiduelle de la couche superficielle 132 du substrat SOI qui définit la hauteur souhaitée pour le canal de conduction. Cette sélectivité de la gravure du matériau semi-conducteur rendu amorphe, par rapport à ce même matériau resté cristallin, permet de bien contrôler la profondeur de la gravure et donc de bien maîtriser l'épaisseur du canal. Ainsi, contrairement au procédé standard, on n'amincit la couche superficielle 132 que là où c'est vraiment nécessaire pour ajuster les paramètres électriques du transistor. La couche superficielle 132 garde toute son épaisseur initiale 139 en dehors de ces zones. La bonne uniformité de la couche d'origine du substrat SOI n'est pas altérée par des gravures successives comme dans le procédé standard. La figure 7d illustre le dépôt sur l'ensemble de la tranche d'une pluralité de couches formant l'empilement de couches de l'électrode de grille. Ces couches sont connues en soi. Elles comportent typiquement une couche d'oxyde 124, de métal 122 et de silicium polycristallin 123. Avantageusement, on pourra aussi réaliser un espaceur (non représenté) avec un autre matériau avant de déposer l'empilement des couches de grille ci-dessus. Le matériau constituant l'espaceur pourra être du nitrure ou de l'oxyde de silicium, par exemple de type dit à haute température (HTO) ou encore du tétraéthoxysilane (TEOS) ayant une constante diélectrique plus faible que celui du matériau de la couche d'oxyde 124 à haute permittivité (high-k), afin de réduire les capacités parasites entre les électrodes de source et de drain (SD) d'une part et celle de grille d'autre part.
La figure 7e illustre le résultat d'une étape de polissage mécano chimique 175 ou CMP, acronyme de l'anglais « Chemical Mechanical Polishing » qui est ensuite effectuée pour ne laisser les couches ci-dessus que dans les motifs gravés précédemment définissant la grille 120. L'arrêt du polissage se fait dans la couche d'oxyde 131 recouvrant la couche superficielle 132 du substrat SOI. On notera à nouveau que l'uniformité et l'épaisseur 139 de la couche 134 sont celles du substrat SOI de départ et n'ont été en rien altérées par les étapes précédentes du procédé de l'invention.
La figure 7f illustre la formation des zones de source et drain par implantation ionique 121 de dopants. On peut limiter l'implantation uniquement aux zones destinées à former les source et drain. Selon un autre mode de réalisation, on retire la couche d'oxyde 131 préalablement à l'étape d'implantation ionique puis on effectue une implantation sur toute la surface du transistor et de préférence sur toute la plaque. L'implantation se fait donc sans protection de l'empilement de grille. On aura au préalable prévu une hauteur de l'empilement de grille supérieure à la profondeur d'implantation. L'empilement de grille conservera donc une portion non implantée. Ce deuxième mode de réalisation permet d'autoaligner les source et drain sur la grille.
La figure 7g montre la structure finale des transistors après enlèvement de la couche d'oxyde 131 et siliciuration des électrodes de source et de drain 1 19 et de grille 129. Une gravure à l'acide fluorhydrique (HF) est effectuée pour retirer la couche d'oxyde 131 . Dans une variante de réalisation où la couche 131 est du nitrure de silicium, on peut la graver avec une mélange de HF et d'éthylène glycol, ou encore acide orthophosphorique chaud. Cette opération permet d'obtenir un bon contact électrique sur ces électrodes avec les vias métalliques 190 qui sont créés lors des opérations standard dites de « fin de ligne » ou BEOL, acronyme de l'anglais « Back- End Of Line » au cours desquelles on réalise les interconnexions entre les composants actifs.
Des précisions applicables à l'ensemble des modes de réalisation précédemment décrits sont présentées ci-dessous. II convient de noter qu'il existe un large choix d'espèces d'ions qui peuvent être implantés, par exemple l'argon (Ar), le germanium (Ge), le phosphore (P), et le carbone (C), etc. La dose d'ions doit être suffisamment importante pour amorphiser le matériau à graver, typiquement le silicium. Par exemple, pour graver une épaisseur de silicium comprise entre 5 et 18 nanomètres (nm), on choisira une dose d'ions Argon et une énergie d'implantation comme indiqué dans le tableau ci-dessous. Dans ce tableau, l'implantation est réalisée avec une inclinaison de 20 degrés par rapport à la perpendiculaire au plan de la couche de silicium, a/c correspond à la profondeur de la frontière amorphe/cristallin liée au seuil de défauts.
ARGON, 20° inclinaison
Figure imgf000027_0001
Ainsi, dans un autre exemple pour amorphiser une dizaine de nanomètres de silicium, on implante du germanium (Ge) avec une dose de l'ordre de 1 e16 ions/cm2, avec une énergie d'implantation comprise entre 4 et 10keV. Pour graver des épaisseurs allant jusqu'à 100nm, on mettra en jeu des énergies d'implantation supérieures.
De manière générale, on ajuste le couple dose/énergie afin d'obtenir l'amorphisation souhaitée et donc la gravure désirée.
L'homme de l'art pourra se servir du logiciel CTRIM pour déterminer par méthode de Monte Carlo les conditions d'implantations permettant d'amorphiser l'épaisseur souhaitée. Ci-dessous sont indiquées quelques conditions d'implantations permettant d'amorphiser du silicium sur une épaisseur allant de 20nm environ à plus de 100nm
Epaisseur (en nm) de silicium amorphisée pour espèce implantée = Argon (perpendiculairement à la surface)
Figure imgf000028_0001
Pour avoir une bonne sélectivité de gravure du silicium amorphe par rapport au silicium cristallin, on pourra utiliser une gravure HCI en phase gazeuse à une température inférieure à 600°C, typiquement 550°C, à une pression partielle comprise préférentiellement entre 100Pa et 100000Pa. Le procédé proposé par la présente invention permet avantageusement de graver des zones de formes diverses. Le procédé bénéficie ainsi des avantages mentionnés ci-dessus d'une implantation ionique et de la gravure HCI en phase gazeuse. En bref, les avantages de l'invention sont :
- Possibilité de définir des zones géométriques variées.
Très bonne sélectivité au sein d'un matériau initialement homogène, par exemple, une sélectivité de l'ordre de 100 entre les états cristallin et amorphe de ce matériau.
Suppression ou atténuation de l'effet de capillarité ou effet de charge. La profondeur de gravure est ainsi rendue indépendante de la taille des motifs.
Possibilité d'obtenir des parois verticales même pour des parois délimitant des motifs de grandes tailles.
Rapidité de gravure.
Homogénéité de gravure. La non-uniformité est en deçà de 1 % à l'échelle d'une plaque de diamètre 300mm.
- Absence de couche d'arrêt.
L'invention n'est pas limitée aux modes de réalisation précédemment décrits mais s'étend à tout mode de réalisation couvert par les revendications.

Claims

REVENDICATIONS
1 . Procédé de gravure d'un matériau semiconducteur (1 14) cristallin, caractérisé en ce qu'il comprend :
- au moins une implantation ionique réalisée en implantant une pluralité d'ions (121 ) dans au moins un volume (1 13) du matériau semiconducteur (1 14) de sorte à rendre amorphe le matériau semi-conducteur dans le au moins un volume (1 13) implanté et à conserver le matériau semiconducteur (1 14) dans un état cristallin en dehors (1 12) du au moins un volume (1 13) implanté,
- au moins une gravure chimique à base de chlorure d'hydrogène, sélective du matériau semi-conducteur amorphe par rapport au matériau semi-conducteur cristallin, pour retirer le matériau semi-conducteur dans le au moins un volume (1 13) et pour conserver le matériau semi-conducteur en dehors (1 12) du au moins un volume (1 13).
2. Procédé selon la revendication précédente, dans lequel le matériau semiconducteur (1 14) cristallin forme une couche s'étendant selon un plan et l'implantation ionique est réalisée selon au moins une direction inclinée par rapport à la perpendiculaire audit plan.
3. Procédé selon l'une quelconque des revendications précédentes dans lequel l'implantation est effectuée sur une profondeur du matériau semiconducteur comprise entre un tiers et une fois l'amplitude maximale des reliefs de l'état de surface du matériau semi-conducteur.
4. Procédé selon la revendication précédente dans lequel le matériau semiconducteur (1 14) cristallin forme une couche s'étendant selon un plan et l'implantation ionique est réalisée selon deux directions d'inclinaison opposées par rapport à la perpendiculaire audit plan.
5. Procédé selon la revendication précédente dans lequel l'implantation est réalisée de manière à ce que l'intégralité du matériau semiconducteur (1 14) cristallin situé au-dessus de ladite profondeur soit implantée et rendue amorphe et de manière à conserver dans l'état cristallin le matériau semiconducteur (1 14) situé en-dessous de ladite profondeur.
6. Procédé selon quelconque l'une des revendications précédentes comprenant, préalablement à l'implantation, un dépôt d'un masque (415) bloquant au moins en partie l'implantation.
7. Procédé selon la revendication précédente dans lequel le matériau semiconducteur (1 14) cristallin forme une couche s'étendant principalement selon un plan et l'implantation ionique est réalisée selon au moins deux directions inclinées par rapport à la perpendiculaire audit plan.
8. Procédé selon la revendication précédente dans lequel l'implantation ionique est réalisée selon deux directions respectivement inclinées d'un angle + alpha et - alpha par rapport à la perpendiculaire audit plan, avec 90>alpha>0 et de préférence 70>alpha>20.
9. Procédé selon l'une quelconque des trois revendications précédentes dans lequel la direction et la profondeur de l'implantation sont définies de manière à ce que les volumes implantés se rejoignent sous au moins un relief porté par le masque, formant ainsi une cavité (1 18) sous ledit relief.
10. Procédé selon la revendication 7 dans lequel préalablement à l'implantation on effectue :
la réalisation d'un empilement comprenant successivement un substrat de base (152) formant le matériau semiconducteur cristallin à graver, une couche isolante (134), une couche superficielle (132) semiconductrice, une couche isolante (131 ) et une couche de protection (151 ) résistant à la gravure chimique à base de chlorure d'hydrogène;
la gravure d'une tranchée à travers la couche isolante (134), la couche superficielle (132) semiconductrice, la couche isolante (131 ) et la couche de protection (151 ) ;
- la formation d'espaceurs (147) recouvrant des flancs de la tranchée ; les espaceurs étant résistant à la gravure chimique à base de chlorure d'hydrogène; la gravure d'une cavité dans le substrat de base (152) au droit de la tranchée ; dans lequel, l'implantation est réalisée dans le substrat de base (152) selon au moins deux directions inclinées par rapport à la perpendiculaire au plan du substrat de base (152) de manière à amorphiser les flancs de la cavité gravée dans le substrat de base (152); dans lequel on effectue ladite gravure chimique à base de chlorure d'hydrogène de manière à élargir la cavité dans le substrat (152) ;
et comprenant une étape de remplissage de la tranchée et de la cavité par un matériau électriquement isolant pour formée une tranchée d'isolation.
1 1 . Procédé selon la revendication 6 dans lequel le matériau semiconducteur forme une couche superficielle (132) d'un empilement de couches de type semiconducteur sur isolant (SOI).
12. Procédé la revendication précédente dans lequel le masque (415) est conformé pour laisser passer l'implantation au niveau d'une zone destinée à former une grille (120) pour un transistor de type à effet de champ (FET) et dans lequel la profondeur de l'implantation est définie de manière à ce que la portion de matériau semiconducteur située sous la zone implantée définisse un canal pour le transistor.
13. Procédé la revendication précédente dans lequel le masque (415) est conformé pour bloquer l'implantation de part et d'autre de ladite zone destinée à former une grille pour le transistor.
14. Procédé selon l'une quelconque des revendications 1 à 3, comprenant, préalablement à l'implantation, un dépôt non conforme d'une couche d'absorption (416) et dans lequel l'implantation est effectuée sur une profondeur du matériau semiconducteur comprise entre L1 et L2, L1 étant la distance entre la surface de la couche d'absorption (416) et le sommet le plus haut des reliefs de l'état de surface de la couche de matériau semiconducteur et L2 étant la distance entre la surface de la couche d'absorption (416) et le creux le plus profond des reliefs de l'état de surface de la couche de matériau semiconducteur.
15. Procédé selon l'une quelconque des revendications précédentes dans lequel la gravure est une gravure au chlorure d'hydrogène en phase gazeuse.
16. Procédé selon l'une quelconque des revendications 1 à 14 dans lequel la gravure est une gravure chimique en phase liquide.
17. Procédé selon l'une quelconque des revendications précédentes dans lequel la gravure chimique est effectuée à une température sélectionnée pour tout au moins réduire la cinétique de recristallisation du volume (1 13) rendu amorphe.
18. Procédé selon l'une quelconque des revendications précédentes dans lequel le matériau semi-conducteur est homogène.
19. Procédé selon l'une quelconque des revendications précédentes dans lequel le matériau semi-conducteur est pris parmi : le silicium, le silicium germanium (SiGe), le silicium phosphore (SiP), le silicium (SiC), le germanium (Ge).
20. Procédé selon l'une quelconque des revendications précédentes dans lequel le matériau semi-conducteur est à base de silicium.
21 . Procédé selon la revendication précédente, dans lequel Le matériau semiconducteur est à base de silicium monocristallin.
22. Procédé selon la revendication 6 dans lequel le matériau semiconducteur forme au moins une partie d'un réseau optique.
23. Procédé selon l'une quelconque des revendications précédentes 7 à 9 mis en œuvre pour réaliser des nanofils.
24. Procédé selon la revendication 12 mis en œuvre pour réaliser un transistor à effet de champ de type silicium sur isolant complètement déserté (FDSOI).
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