FR3046290A1 - Methode de realisation d'espaceurs a faible permittivite - Google Patents

Methode de realisation d'espaceurs a faible permittivite Download PDF

Info

Publication number
FR3046290A1
FR3046290A1 FR1563258A FR1563258A FR3046290A1 FR 3046290 A1 FR3046290 A1 FR 3046290A1 FR 1563258 A FR1563258 A FR 1563258A FR 1563258 A FR1563258 A FR 1563258A FR 3046290 A1 FR3046290 A1 FR 3046290A1
Authority
FR
France
Prior art keywords
spacers
level
layer
spacer
ion implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1563258A
Other languages
English (en)
Other versions
FR3046290B1 (fr
Inventor
Nicolas Posseme
Maxime Garcia-Barros
Yves Morand
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
STMicroelectronics Crolles 2 SAS
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
STMicroelectronics SA
STMicroelectronics Crolles 2 SAS
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, STMicroelectronics SA, STMicroelectronics Crolles 2 SAS, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
Priority to FR1563258A priority Critical patent/FR3046290B1/fr
Priority to US15/390,077 priority patent/US10658197B2/en
Publication of FR3046290A1 publication Critical patent/FR3046290A1/fr
Application granted granted Critical
Publication of FR3046290B1 publication Critical patent/FR3046290B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/447—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428 involving the application of pressure, e.g. thermo-compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

La présente invention concerne un procédé de fabrication d'un transistor à partir d'un empilement comprenant au moins un motif de grille comprenant au moins un flanc, caractérisé en ce qu'il comprend : - Formation d'au moins un espaceur de grille sur l'au moins le flanc du motif de grille ; - Réduction, après une étape d'exposition de l'empilement à une température supérieure ou égale à 600°C, de la permittivité diélectrique de l'au moins un espaceur de grille, ladite étape de réduction comprenant au moins une implantation ionique (300) dans une partie au moins de l'épaisseur de l'au moins un espaceur de grille.

Description

DOMAINE TECHNIQUE DE L’INVENTION
La présente invention concerne les transistors, particulièrement les transistors du type MOS (Métal Oxyde Semi-Conducteur) et plus particulièrement la réalisation des espaceurs de grille de tels transistors.
ETAT DE LA TECHNIQUE
La figure 1 est une vue en coupe d’un exemple de réalisation d’au moins une grille 100. La grille 100 est classiquement constituée d’un empilement de couches dont une est constituée de silicium polycristallin 103.
Une technique utilisée actuellement consiste à fabriquer les circuits intégrés en partant de substrats élaborés de type silicium sur isolant, désignés par leur acronyme SOI, de l’anglais « Silicon on insulator ». Le substrat élaboré SOI est caractérisé par la présence d’une fine couche superficielle de silicium monocristallin, de Germanium ou de Silicium-Germanium reposant sur une couche continue isolante d’oxyde en particulier de silicium, dit oxyde enterré ou encore BOX acronyme de l’anglais « buried oxide layer ». La solidité et la rigidité mécanique de l’ensemble sont assurées par une couche sur laquelle repose la BOX et qui constitue le corps du substrat SOI, souvent qualifié du vocable anglais de « bulk » pour indiquer que le substrat de départ est très généralement fait de silicium massif. Cette structure offre de nombreux avantages pour la réalisation des transistors MOSFET. Notamment, elle permet une réduction drastique des capacités parasites en raison de la présence de la couche continue isolante.
Un perfectionnement de la technique de base d’auto-alignement, souvent qualifié du vocable anglais de « self-aligned-contact », qui a été universellement adopté, consiste en la formation d’espaceurs sur les flancs de la grille typiquement faits de nitrure de silicium (SiN). Pour pouvoir maintenir de faibles résistances électriques d’accès aux électrodes de source et de drain, en dépit de la réduction de taille des transistors, il a fallu augmenter leur section.
Les procédés connus de réalisation de transistor occasionnent des capacités parasites grille-source et grille-drain parfois trop fortes en fonction des applications.
Afin de réduire ces capacités parasites une solution prévoit d’utiliser un matériau dit « Low-k », c’est-à-dire à faible permittivité diélectrique, en lieu et place du nitrure de silicium. Une couche de matériau « Low-k » est ainsi déposée sur la grille. L’étape d’épitaxie de la source et du drain est réalisée par la suite.
Cette solution basée sur le dépôt de matériaux Low-k permet de réduire les capacités parasites mais pas de manière suffisamment satisfaisante.
Il existe donc un besoin consistant à proposer une solution pour réduire encore les capacités parasites. Tel est l’objectif de la présente invention.
RESUME DE L’INVENTION
La présente invention concerne un procédé de fabrication d’un transistor à partir d’un empilement comprenant au moins un motif de grille comprenant au moins un flanc et étant située au-dessus d’une couche sous-jacente en un matériau semi-conducteur, caractérisé en ce qu’il comprend au moins les étapes suivantes : - Formation au moins partielle d’au moins un espaceur de grille comprenant au moins le dépôt d’une couche en un matériau non carboné sur l’au moins un flanc du motif de grille ; - Après ladite étape de dépôt de l’au moins une couche en un matériau non carboné, au moins une étape d’exposition de l’empilement à une température supérieure ou égale à 600°C ; - Après ladite au moins une étape d’exposition, au moins une étape de réduction de la permittivité diélectrique de l’au moins un espaceur de grille, ladite étape de réduction comprenant au moins une implantation ionique dans une partie au moins de l’épaisseur de l’au moins un espaceur de grille, les paramètres de l’implantation, en particuliers les espèces implantées, l’énergie et la dose d’implantation, étant choisies de manière à ce que l’implantation réduise la permittivité diélectrique de l’au moins un espaceur.
La réduction de la permittivité diélectrique des espaceurs par implantation ionique après l’étape de formation de la source et du drain permet de ne pas désorber les ions implantés dans les espaceurs, par exemple lors de la formation de la source et du drain, notamment du fait des températures élevées mises jeu.
Cela permet en conséquence de ne pas réaugmenter la permittivité diélectrique des espaceurs durant l’étape de formation de la source et du drain par exemple.
En effet, dans le cas d’une épitaxie de la zone source/drain, une température de l’ordre de 500°C à 800°C est souvent nécessaire. Par ailleurs, que les zones source/drains soient formées par épitaxie ou non, on procède généralement à une étape d’implantation de dopants et d’un recuit à une température de l’ordre de 1050°C visant à activer les dopants implantés dans la zone source/drain.
Ces températures élevées entraînent généralement une augmentation de la permittivité diélectrique des espaceurs Low-k lorsque ceux-ci sont déjà formés. Par exemple, un espaceur étant composé de SiCO présente initialement une faible permittivité diélectrique, cependant suite à l’étape de formation de la source et du drain qui implique un recuit à haute température, le carbone contenu dans l’espaceur se désorbe et l’espaceur n’est plus composé que de S1O2, dont la permittivité diélectrique est plus élevée que celle du SiCO. La présente invention propose de diminuer la permittivité diélectrique des espaceurs après ces étapes de chauffage de sorte à ce que leur permittivité diélectrique n’en soit pas affectée.
Dans le cadre du développement de la présente invention, il s’est avéré, comme l’illustrent les figures 24 et 25, que lorsque les espaceurs subissent une diminution de leur permittivité diélectrique avant l’étape d’épitaxie et donc de recuit, leur structure se dégrade et leur permittivité réaugmente après la formation de la source et du drain. En effet, la figure 24 représente une image par microscopie électronique d’espaceurs de SiOCN qui après l’étape de gravure, s’est transformé en S1O2. Illustré par la figure 25 qui est une image par microscopie électronique également, on remarque que l’intégrité structurelle de l’espaceur est considérablement altérée par l’étape d’épitaxie de la source et du drain. La présente invention résout au moins en partie ces inconvénients.
Le fait de réduire la permittivité diélectrique le plus tardivement possible lors du procédé de fabrication du transistor permet d’éviter de la réaugmenter durant d’autres étapes du procédé.
Cela permet également d’éviter de graver les espaceurs de faible permittivité diélectrique lors de l’étape de nettoyage humide qui est habituellement réalisée avant la formation de la source et du drain.
Selon un autre mode de réalisation la présente invention concerne un procédé de fabrication d’un transistor à partir d’un empilement comprenant au moins un motif de grille comprenant au moins un flanc et étant située au-dessus d’une couche sous-jacente en un matériau semi-conducteur, comprenant au moins les étapes suivantes : - Formation au moins partielle d’au moins un espaceur de grille comprenant au moins le dépôt d’une couche en un matériau non carboné sur l’au moins un flanc du motif de grille ; - Après ladite étape de dépôt de l’au moins une couche en un matériau non carboné, formation d’au moins une zone source/drain dans une zone périphérique entourant ledit motif de grille et située au-dessus de ladite couche sous-jacente; - Après ladite au moins une étape d’exposition, au moins une étape de réduction de la permittivité diélectrique de l’au moins un espaceur de grille, ladite étape de réduction comprenant au moins une implantation ionique dans une partie au moins de l’épaisseur de l’au moins un espaceur de grille, les paramètres de l’implantation, en particuliers les espèces implantées, l’énergie et la dose d’implantation, étant choisies de manière à ce que l’implantation réduise la permittivité diélectrique de l’au moins un espaceur.
Selon un mode de réalisation, l’étape de formation de l’au moins une zone source/drain comprend au moins une étape durant laquelle ledit empilement est exposé à une température supérieure à une température seuil Ts. Ladite température seuil Ts étant supérieure à une température qui aurait permis la désorption des ions implantés ultérieurement dans l’étape de réduction de la permittivité diélectrique des espaceurs. Ts est supérieure, égale ou inférieure à 600°C.
Selon un mode de réalisation, l’étape de formation d’un espaceur comprend au moins le dépôt d’une couche en un matériau non carboné de sorte à recouvrir au moins en partie l’un des flancs du motif de grille et éventuellement à s’étendre sur au moins une autre surface.
Selon un mode de réalisation, le procédé comprend au moins une étape de formation d’au moins une zone source/drain dans une zone périphérique entourant ledit motif de grille et située au-dessus de ladite couche sous-jacente, et de préférence ladite étape de formation de l’au moins une zone source/drain comprend ladite au moins une étape d’exposition à une température supérieure ou égale à 600°C.
Selon un mode de réalisation, l’étape de formation de l’au moins une zone source/drain comprend au moins une étape durant laquelle ledit empilement est exposé à une température supérieure ou égale à 600°C.
Avantageusement, l’étape de formation de l’au moins une zone source/drain comprend un recuit d’activation de l’au moins une zone source/drain, et de préférence le recuit comprend ladite au moins une étape d’exposition à une température supérieure ou égale à 600°C.
Avantageusement, l’étape de formation de l’au moins une zone source/drain comprend une étape d’épitaxie de l’au moins une zone source/drain, et l’étape d’épitaxie comprend ladite au moins une étape d’exposition à une température supérieure ou égale à 600°C.
Selon un autre mode de réalisation, le procédé comprend au moins une étape de siliciuration de contacts électriques au niveau de la grille et/ou au niveau de l’au moins une zone source/drain, et de préférence ladite au moins une étape de siliciuration comprend ladite au moins une étape d’exposition à une température supérieure ou égale à 600°C.
Selon un autre mode de réalisation, le procédé comprend au moins une étape de nettoyage humide des surfaces de l’empilement, et de préférence ladite au moins une étape de nettoyage comprend ladite au moins une étape d’exposition à une température supérieure ou égale à 600°C.
Selon un autre mode de réalisation, le procédé comprend au moins une étape de nettoyage humide des surfaces de l’empilement, et de préférence ladite au moins une étape de nettoyage est effectuée avant ladite étape de réduction de la permittivité diélectrique.
Selon un mode de réalisation, l’étape d’exposition de l’empilement à une température supérieure ou égale à 600°C est comprise par au moins une des étapes suivantes : - Epitaxie de l’au moins une zone source/drain ; - Recuit d’activation de dopants implantés dans l’au moins une zone source/drain ; - Siliciuration de contacts électriques ;
Avantageusement, la présente invention peut être également utilisée dans le cas de la réalisation de transistors de type FinFET et/ou se basant sur la technologie dite des transistors FinFET.
BREVE DESCRIPTION DES FIGURES
Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée d’un mode de réalisation de cette dernière qui est illustré par les dessins d’accompagnement suivants dans lesquels : - Les figures 1 à 6 illustrent des phases successives de réalisation d’espaceurs dans lequel l’empilement de grille est formé en début de procédé. - La figure 7 montre une nouvelle étape additionnelle dans la réalisation d’espaceurs selon un premier mode de réalisation de l’invention dans lequel l’empilement de grille est formé en début de procédé. - Les figures 8 à 19 montrent des étapes de réalisation d’espaceurs selon un deuxième mode de réalisation de l’invention. - Les figures 20 à 23 montrent des étapes de réalisation d’espaceurs selon un troisième mode de réalisation de l’invention dans lequel l’empilement de grille est formé en fin de procédé. - Les figures 24 et 25 sont des images de microscopie électronique illustrant une des problématiques des techniques actuelles.
Les dessins joints sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ces dessins sont des représentations schématiques et ne sont pas nécessairement à l’échelle de l’application pratique. En particulier, les épaisseurs relatives des couches et des substrats ne sont pas représentatives de la réalité.
DESCRIPTION DETAILLEE DE L’INVENTION
Il est précisé que dans le cadre de la présente invention, la permittivité diélectrique d'un matériau est définie comme le rapport entre la norme du champ de déplacement électrique et celle du champ électrique appliqué au matériau. Ainsi cette grandeur physique décrit la réponse d'un milieu donné à un champ électrique appliqué. Au niveau microscopique, la permittivité d’un matériau est liée à la polarisabilité électrique des molécules ou atomes constituant le matériau. Elle est généralement exprimée en F/m.
Le mot « diélectrique » correspond à un matériau dont la conductivité électrique est suffisamment faible dans l’application donnée pour servir d’isolant.
Il est précisé que dans le cadre de la présente invention, le terme « sur », « surmonte » ou « sous-jacent » ou leurs équivalent ne signifient pas obligatoirement « au contact de ». Ainsi par exemple, le dépôt d’une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l’une de l’autre mais cela signifie que la première couche recouvre au moins partiellement la deuxième couche en étant, soit directement à son contact, soit en étant séparée d’elle par une autre couche ou un autre élément.
Dans la description qui suit, les épaisseurs sont généralement mesurées selon des directions perpendiculaires au plan de la face inférieure de la couche à graver ou d’un substrat sur lequel la couche inférieure est disposée. Ainsi, les épaisseurs sont généralement prises selon une direction verticale sur les figures représentées. En revanche, l’épaisseur d’une couche recouvrant un flanc d’un motif, tel que la grille d’un transistor, est prise selon une direction perpendiculaire à ce flanc.
Dans ce qui suit, on entend par gravure sélective l’enlèvement par gravure d’un matériau donné en préservant au moins en partie, par la sélectivité du procédé employé, d’autres matériaux.
On entend par motif de grille toute structure tridimensionnelle visant à former ou à être remplacer par un empilement de grille (le terme « empilement de grille » et le terme « grille » ont tous deux la même définition dans la suite de cette description). En effet, un motif de grille peut être sacrificiel et ne servir que de structure tridimensionnelle pour la formation d’espaceurs ou de zones source/drain par exemple. Ensuite le motif de grille peut être retiré pour permettre la formation de l’empilement de grille comprenant les couches fonctionnelles. Ce type de procédé dans lequel l’empilement de grille est formé après les espaceurs et/ou les zones source/drain est habituellement qualifié de « gâte last ». Inversement, un motif de grille peut être un empilement de grille configuré pour former une grille avant la formation des espaceurs et des zones source/drain par exemple. Ce type de procédé dans lequel l’empilement de grille est formé avant les espaceurs et/ou les zones source/drain est habituellement qualifié de « gâte first ». Ainsi, un motif de grille s’entend ici comme étant une structure tridimensionnelle comprenant ou non un empilement de grille est configuré pour définir spatialement un empilement de grille.
On entend par « premier niveau d’espaceurs » un ou plusieurs espaceurs formé par une première couche de matériaux. Ainsi un niveau d’espaceur comprend au moins un espaceur, avantageusement deux espaceurs, chacun se trouvant sur un des flancs de la grille. On distingue un premier niveau d’espaceurs d’un deuxième niveau d’espaceurs par le fait que le deuxième niveau d’espaceurs est formé par au moins une couche sur les flancs du premier niveau d’espaceurs et préférentiellement après la formation du premier niveau d’espaceurs.
On entend par « conforme » une géométrie de couche qui présente, aux tolérances de fabrication près, une épaisseur constante malgré les changements de direction de couche, par exemple au niveau de flancs de motif de grille.
Le terme « étape » ne signifie pas obligatoirement que les actions menées durant cette étape soient simultanées ou immédiatement successives. Certaines actions d’une première étape peuvent notamment être suivies d’actions liées à une autre étape, et d’autres actions de la première étape peuvent être menées ensuite. Ainsi, le terme étape ne s’entend pas forcément d’actions unitaires et inséparables dans le temps et dans l’enchaînement des phases du procédé.
On entend par « nature » d’un matériau, sa composition chimique indépendamment de tout dopage. Ainsi deux espaceurs peuvent être de même nature mais présenter des dopages différents l’un de l’autre.
On entend par dopage différent, une concentration de dopant différente entre deux matériaux. Cette concentration peut être une concentration nulle en dopants. A titre préféré, la présente solution s’adresse à des transistors CMOS, notamment du type MOSFET. On verra par la suite qu’ils peuvent être produits à partir de substrats du type SOI mais ce n’est pas limitatif, notamment quant à la structure et le matériau du substrat de départ.
Avant d’entamer une revue détaillée de modes de réalisation de l’invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées en association ou alternativement : - Avantageusement, l’implantation ionique est réalisée à base d’ions à base d’hydrogène (type NH3, HBr, CxHy par exemple dans le cas d’une implantation dans un réacteur plasma) ou à base d’ions pris par exemple parmi au moins l’une des espèces suivantes: hydrogène, hélium.
Cela permet de réduire la permittivité diélectrique des espaceurs. L’utilisation d’ions légers tels que l’Hydrogène et/ou l’Hélium permet par ailleurs une implantation sans pulvérisation de l’espaceur. - Avantageusement, l’implantation ionique est réalisée par plasma.
Cela permet une implantation homogène dans le volume des espaceurs, ainsi qu’une implantation sur de très faibles épaisseurs. - Avantageusement, ladite implantation réalisée par plasma est isotrope. Cela permet une implantation homogène des espaceurs. - Alternativement, l’implantation ionique est réalisée par un implanteur, de préférence un faisceau d’ions de préférence incliné, dans ce cas et de préférence, les ions à base d’Hydrogène ou d’Hélium sont à considérer de manière privilégiée. L’inclinaison du faisceau d’ions permet d’implanter avec précision les flancs des espaceurs. - Avantageusement, l’implantation est effectuée pleine plaque. - Avantageusement, l’implantation ionique est réalisée de manière à implanter l’espaceur sur au moins une partie de son épaisseur Cela permet de contrôler précisément la permittivité diélectrique globale de l’espaceur. - Avantageusement, l’implantation de l’espaceur est réalisée sur une épaisseur comprise de préférence entrelnm et 30nm, préférentiellement entre 5nm et 20nm, et avantageusement entre 10nm et 15nm.
Cela permet de contrôler précisément la permittivité diélectrique globale de l’espaceur. - Avantageusement, l’implantation ionique est réalisée de manière à implanter l’espaceur sur toute son épaisseur.
Cela permet une homogénéisation de la permittivité diélectrique de l’espaceur dans son volume. - Avantageusement, l’au moins un espaceur comprend au moins un matériau étant à base de nitrure.
Cela permet d’utiliser les matériaux courant de la microélectronique tout en disposant d’un matériau dont la permittivité diélectrique est ajustable par implantation ionique. - Avantageusement, l’au moins un espaceur comprend au moins un matériau dont la permittivité diélectrique est, avant l’étape de réduction, supérieure ou égale à 7.
Cela permet l’utilisation de matériaux standard et sans contraintes lors des étapes ultérieures concernant le maintien de leur permittivité diélectrique. - Avantageusement, l’au moins un espaceur comprend au moins un matériau dont la permittivité diélectrique est, après l’étape de réduction, inférieure à 7 et préférentiellement comprise entre 3 et 6, et avantageusement inférieure ou égale à 4.
Cela permet de disposer d’espaceurs présentant une permittivité diélectrique très faible en fin de procédé de fabrication. - Avantageusement, la formation de l’au moins un espaceur comprend un dépôt d’une première couche diélectrique sur l’au moins un flanc du motif de grille de sorte à former au moins un premier niveau d’espaceurs.
Cela permet la formation d’un premier niveau d’espaceurs. - Avantageusement, le dépôt de la première couche diélectrique est suivi du dépôt d’une deuxième couche diélectrique sur l’au moins un premier niveau d’espaceurs du motif de grille de sorte à former au moins un deuxième niveau d’espaceurs.
Cela permet la formation d’un deuxième niveau d’espaceurs. - Avantageusement, le dépôt de la première couche diélectrique est un dépôt conforme.
Cela permet de contrôler l’épaisseur du premier niveau d’espaceurs. - Avantageusement, le dépôt de la deuxième couche diélectrique est un dépôt conforme.
Cela permet de contrôler l’épaisseur du deuxième niveau d’espaceurs. - Avantageusement, l’épaisseur de la première couche diélectrique est comprise entre 5nm et 30nm, de préférence entre 5nm et 20nm, et préférentiellement égale à 10nm. - Avantageusement, l’épaisseur de la deuxième couche diélectrique est comprise entre Onm et 10nm. - Avantageusement, l’implantation ionique est réalisée après une étape de siliciuration de contacts électriques au niveau de la grille et/ou au niveau de la zone source/drain, et l’étape d’implantation ionique est effectuée après ladite étape de siliciuration des contacts électriques.
Cela permet de réaliser la reprise de contacts électriques tout en protégeant les zones se trouvant sous les parties siliciurées lors des étapes d’implantations ioniques. - Selon un mode de réalisation, le procédé comprend une étape de siliciuration de contacts électriques au niveau de la grille, et avantageusement, l’étape d’implantation ionique est effectuée après ladite étape de siliciuration des contacts électriques. - Selon un mode de réalisation, le procédé comprend une étape de siliciuration au niveau de la zone source/drain, et avantageusement l’étape d’implantation ionique est effectuée après ladite étape de siliciuration au niveau de la zone source/drain. - Selon un mode de réalisation, l’étape de siliciuration est réalisée à une température comprise entre 300°C et 700°C, de préférence entre 400°C et 500°C.
Cette gamme de température ne dégrade pas la permittivité diélectrique des espaceurs puisque la réduction de leur permittivité diélectrique est effectuée après cette étape de siliciuration. - Avantageusement, le procédé comprend, après l’étape de siliciuration et avant l’implantation ionique, une étape de nettoyage de surface. - Avantageusement, l’étape de nettoyage comprend un nettoyage humide. - Avantageusement, le nettoyage humide est à base d’acide peroxymonosulfurique. - Avantageusement, l’étape d’épitaxie de l’au moins une zone source/drain comprend au moins un recuit réalisé avant l’étape de réduction de la permittivité diélectrique de l’au moins un espaceur. - Selon un mode de réalisation, l’étape d’épitaxie de l’au moins une zone source/drain est effectuée, en partie au moins, à une température supérieure à 500°C. - Selon un mode de réalisation, l’étape de formation d’au moins une zone source/drain comprend, après l’étape d’épitaxie, au moins un recuit à une température comprise entre 600°C et 1200°C, de préférence entre 800°C et 1100°C et avantageusement égale à 1050°C, et avantageusement l’étape d’implantation ionique est effectuée après ladite étape de recuit - Selon un mode de réalisation, la formation de l’au moins une zone source/drain dans ladite zone périphérique entourant ledit motif de grille est précédée d’un nettoyage d’au moins la surface de la couche sous-jacente au niveau au moins de ladite zone périphérique.
Cela permet de ne pas affecter la réduction de la permittivité des espaceurs puisque cette réduction de permittivité diélectrique est réalisée postérieurement. - Selon un mode de réalisation, le nettoyage est un nettoyage humide. - Selon un mode de réalisation, le nettoyage humide est à base de fluorure d’hydrogène. - Selon un mode de réalisation, la couche sous-jacente comprend au moins un matériau semi-conducteur. - Avantageusement, le matériau semi-conducteur est pris parmi: le silicium (Si), le germanium (Ge), le silicium-germanium (SiGe). - Avantageusement, l’implantation ionique comprend une première et une deuxième implantation ionique réalisée après la première implantation ionique.
Cela permet deux degrés de liberté dans le choix des ions à implanter, et donc dans la permittivité diélectrique des espaceurs. - Avantageusement, la première implantation ionique est réalisée pour réduire la permittivité diélectrique du premier niveau d’espaceurs.
Cela permet deux degrés de liberté dans le choix des ions à implanter, et donc dans la permittivité diélectrique des espaceurs. - Avantageusement, la première implantation ionique est réalisée de sorte à implanter au moins une face interne du premier niveau d’espaceurs afin de réduire la permittivité diélectrique du premier niveau d’espaceurs. Cela permet d’implanter uniquement le premier niveau d’espaceur sans affecté le deuxième niveau d’espaceurs. - Avantageusement, l’empilement de grille est compris entre deux espaceurs formant le premier niveau d’espaceurs, selon un mode de réalisation le procédé comprend une étape de retrait d’une portion de l’empilement de grille de manière à définir une cavité entre les deux espaceurs formant le premier niveau d’espaceurs et avantageusement la première implantation ionique est réalisée de sorte à implanter au moins une face interne du premier niveau d’espaceurs, ladite face interne étant tournée au regard de ladite cavité, afin de réduire la permittivité diélectrique du premier niveau d’espaceurs. - Avantageusement, ladite implantation ionique est de préférence inclinée en direction de ladite face interne. - Avantageusement, l’implantation ionique est réalisée par plasma à une pression supérieure ou égale à 80mTorr. Cela permet de favoriser l’implantation sur les flancs des structures. Dans le présent cas il s’agit des faces internes du premier niveau d’espaceurs. - Avantageusement, la deuxième implantation ionique est réalisée pour réduire la permittivité diélectrique du deuxième niveau d’espaceurs.
Cela permet deux degrés de liberté dans le choix des ions à implanter, et donc dans la permittivité diélectrique des espaceurs. - Avantageusement, la deuxième implantation ionique est réalisée de sorte à implanter au moins une face externe du deuxième niveau d’espaceurs afin de réduire la permittivité diélectrique du deuxième niveau d’espaceurs.
Cela permet d’implanter uniquement le deuxième niveau d’espaceur sans affecté le premier niveau d’espaceurs. - Avantageusement, le procédé comprend une étape consistant à mettre à nu au moins une face externe du deuxième niveau d’espaceurs et avantageusement la deuxième implantation ionique est réalisée de sorte à implanter au moins ladite face externe du deuxième niveau d’espaceurs afin de réduire la permittivité diélectrique du deuxième niveau d’espaceurs. - Avantageusement, la première implantation ionique et la deuxième implantation ionique sont à base des mêmes types d’ions. - Alternativement, la première implantation ionique et la deuxième implantation ionique sont à base des types d’ions différents l’une de l’autre.
Cela permet deux degrés de liberté dans le choix des ions à implanter, et donc dans la permittivité diélectrique des espaceurs. - Avantageusement, la première implantation ionique est réalisée après une première étape de siliciuration de contacts électriques au niveau de la grille et/ou au niveau de la zone source/drain. - Selon un mode de réalisation, la première étape de siliciuration est réalisée à une température comprise entre 300°C et 700°C, de préférence entre 400°C et 500°C. - Avantageusement, la deuxième implantation ionique est réalisée après une deuxième étape de siliciuration de contacts électriques au niveau de la grille et/ou au niveau de la zone source/drain. - Avantageusement, la deuxième étape de siliciuration est réalisée à une température comprise entre 300°C et 700°C, de préférence entre 400°C et 500°C. - Avantageusement, le motif de grille est compris entre deux espaceurs formant le premier niveau d’espaceurs, le procédé comprend une étape de retrait du motif de grille de manière à définir une cavité entre les deux espaceurs formant le premier niveau d’espaceurs, et avantageusement la première implantation ionique est réalisée de sorte à implanter au moins une face interne du premier niveau d’espaceurs, ladite face interne étant tournée au regard de ladite cavité, afin de réduire la permittivité diélectrique du premier niveau d’espaceurs. - Avantageusement, ladite implantation ionique est de préférence inclinée en direction de ladite face interne. - Avantageusement, l’implantation ionique est réalisée par plasma à une pression supérieure ou égale à 80mTorr.
Cela permet de favoriser l’implantation sur les flancs des structures, dans le présent cas il s’agit des faces internes du premier niveau d’espaceurs. - Avantageusement, le motif de grille est un empilement de grille formé avant la formation de l’au moins un espaceur. L’empilement de grille comprend au moins une couche d’un matériau de haute permittivité diélectrique, une couche d’un matériau métallique et au moins une couche d’un composé à base de Tungstène par exemple. - Avantageusement, le motif de grille est retiré après la formation de l’au moins un espaceur. - Avantageusement, le motif de grille est retiré après la formation du premier niveau d’espaceurs de manière à définir une cavité entre les deux espaceurs formant le premier niveau d’espaceurs et avant la formation d’un empilement de grille. - Avantageusement, le procédé comprend, après la formation de l’au moins un espaceur, une étape de retrait du motif de grille de manière à définir une cavité entre les deux espaceurs formant le premier niveau d’espaceurs, et comprend, après l’étape de retrait du motif de grille, une étape de formation d’un empilement de grille. - Avantageusement, la formation de l’empilement de grille comprend au moins le dépôt d’une première couche, d’une seconde couche et d’une troisième couche, et avantageusement la première couche comprend un matériau pris parmi au moins : SiON, Hf02, HfSiON, avantageusement la deuxième couche comprend un matériau pris parmi au moins : TiN, TaN, Ta, et avantageusement la troisième couche comprend un matériau à base de tungstène. - Avantageusement, la première couche comprend un matériau pris parmi au moins : SiON, Hf02, HfSiON, la deuxième couche comprend un matériau pris parmi au moins : TiN, TaN, Ta, et la troisième couche comprend un matériau à base de tungstène. - Avantageusement, ladite étape de formation de l’au moins une zone source/drain comprend une étape d’épitaxie de l’au moins une zone source/drain. - Avantageusement, ladite étape de formation de l’au moins une zone source/drain comprend une étape de recuit dudit empilement à une température comprise de préférence entre 600°C et 1200°C, avantageusement entre 900°C et 800°C, et préférentiellement égale à 1050°C. - Avantageusement, l’au moins un espaceur comprend au moins un matériau non carboné pris, de préférence parmi au moins : SiN, BN, Si02. - Avantageusement, dans le cas d’une implantation par plasma dans un réacteur de gravure de type à couplage capacitif, l’énergie des ions implantés est comprise de préférence entre 100 eV (électronvolt) et 500 eV, et avantageusement entre 100 eV et 300 eV, et dans lequel la concentration d’ions implantés est comprise de préférence entre 108 atomes/cm3 et 1011 atomes/cm3, et avantageusement entre 109 atomes/cm3 et 101° atomes/cm3, et avantageusement, dans le cas d’une implantation par plasma à haute densité, l’énergie des ions implantés est comprise de préférence entre 10 eV et 200 eV, et avantageusement entre 10 eV et 100 eV, et dans lequel la concentration d’ions implantés est comprise de préférence entre 1010 atomes/cm3 et 1013 atomes/cm3, et avantageusement entre 1011 atomes/cm3 et 1012 atomes/cm3. - Avantageusement, dans le cas d’une implantation par plasma dans un réacteur de gravure de type à couplage capacitif, l’énergie des ions implantés est comprise de préférence entre 100 eV (électronvolt) et 500 eV, et avantageusement entre 100 eV et 300 eV, et dans lequel la concentration d’ions implantés est comprise de préférence entre 108 atomes/cm3 et 1011 atomes/cm3, et avantageusement entre 109 atomes/cm3 et 1010 atomes/cm3. - Avantageusement, dans le cas d’une implantation par plasma à haute densité, l’énergie des ions implantés est comprise de préférence entre 10 eV et 200 eV, et avantageusement entre 10 eV et 100 eV, et dans lequel la concentration d’ions implantés est comprise de préférence entre 1010atomes/cm3 et 1013 atomes/cm3, et avantageusement entre 1011 atomes/cm3 et 1012 atomes/cm3. - Avantageusement, dans le cas d’une implantation par faisceaux d’ions, l’énergie des ions implantés est comprise de préférence entre quelques électronvolts et 5 KeV, et avantageusement entre quelques électronvolts et 2 KeV, et dans lequel la concentration d’ions implantés est supérieure ou égale à 1012 atomes/cm3, et avantageusement comprise entre 1015 atomes/cm3 et 1016 atomes/cm3. - Avantageusement, avant la formation du motif de grille, la couche sous-jacente en matériau semi-conducteur présente un creux entre deux zones destinées à former des zones source/drain et comprenant au moins une étape de réalisation du motif de grille de sorte à ce que le motif de grille soit en partie au moins situé dans ledit creux.
Selon un mode de réalisation, il peut être utilisé des substrats élaborés de type SOI. Le substrat élaboré SOI est caractérisé par la présence d’une couche sous-jacente 30 reposant sur une couche continue isolante d’oxyde 20.
Les figures 7, 19 et 20 illustrent deux modes de réalisation et notamment un transistor comprenant au moins un premier niveau d’espaceurs 111, 211, 611 et au moins un deuxième niveau d’espaceurs 121, 221, 621, le premier niveau d’espaceurs 111, 211, 611 étant constitué d’au moins un premier matériau présentant une première permittivité diélectrique, et le deuxième niveau d’espaceurs 121, 221, 621 étant constitué d’au moins un deuxième matériau présentant une deuxième permittivité diélectrique.
La première permittivité diélectrique peut être identique ou bien différente de la deuxième permittivité diélectrique. Il s’entend que l’un ou chacun des espaceurs 111, 211, 611 et 121, 221, 621 peut comprendre une ou plusieurs couches de même matériau, ou, avantageusement, de matériaux différents. Ainsi, le terme espaceur couvre des structures qui peuvent être complexes, c’est-à-dire pouvant être constituées de plusieurs portions différant par la séquence de leur formation et/ou leurs matériaux constitutifs. L’expression « matériaux différents » couvre aussi l’emploi de couches de même nature mais présentant des dopages différents en nature de dopants et/ou en concentration de dopants. Nous précisons ici que la permittivité d’un espaceur est une grandeur mesurable par une mesure de capacité de l’espaceur entre par exemple la source et la grille ou bien entre la grille et le drain. Il est ensuite possible de comparer cette grandeur entre chacun des espaceurs à largeur global égale des deux côtés. La permittivité des espaceurs peut par exemple être identique ou différente au moins suivant une direction de l’épaisseur des espaceurs, c’est-à-dire perpendiculaire à la grille. L’utilisation de deux niveaux d’espaceurs 111, 211, 611 et 121, 221, 621 présentant des permittivités diélectriques différentes permet de disposer d’un degré de liberté supplémentaire dans la conception et la réalisation de transistors. En effet, il est possible d’influer sur plusieurs paramètres électriques du transistor en fonction des variations de la première et de la deuxième permittivité diélectrique des niveaux d’espaceurs. De plus, le choix judicieux de ces permittivités diélectriques permet d’améliorer les performances du transistor et principalement ses performances dynamiques.
Par ailleurs, l’utilisation de deux niveaux d’espaceurs 111, 211, 611 et 121, 221, 621 permet l’utilisation de deux géométries différentes: le premier niveau d’espaceur 111, 211 et 611 peut par exemple traverser la couche épitaxiée formant la zone source/drain 130, 230 et 630 puisque qu’il est formé avant la formation des zones de source/drain 130, 230 et 630, tandis que le deuxième niveau d’espaceurs 121, 221 et 621 ne traverse pas la couche épitaxiée des zones de source/drain 130, 230 et 630.
Cette configuration géométrique tire alors avantage de la présente solution permettant un ajustement des permittivités diélectriques de chacun des deux niveaux d’espaceurs 111,211,611 et 121,221,621.
Un mode de réalisation concerne un procédé de fabrication d’un transistor à partir d’un empilement comprenant un motif de grille 100, 200, 600 situé au-dessus d’une couche sous-jacente 30 d’un matériau semi-conducteur et comprenant au moins un flanc 105, 205, de préférence au moins deux flancs105, 205.
Avantageusement, selon ce mode de réalisation le motif de grille 100, 200 forme une grille 100, 200 avec au moins plusieurs de ces couches fonctionnelles. Il s’agit ainsi d’un procédé de type « gâte first ». Tandis que selon un autre mode de réalisation qui sera décrit en référence aux figures 20 à 23, le motif de grille 600 est un élément sacrificiel retiré après la formation du premier niveau d’espaceurs 611 de sorte à former une grille 610 après la formation du premier niveau d’espaceurs 611. Cet autre mode de réalisation est ainsi de type « gâte last ».
Un mode de réalisation concerne un procédé de fabrication dudit transistor étant caractérisé par le fait qu’il comprend une pluralité d’étapes.
Une étape, selon un mode de réalisation, se rapporte à la formation d’au moins un espaceur 111, 211, 611, 121, 221, 621 de grille surl’au moins un flanc 105, 205 de la grille 100, 200 ou du motif de grille 600 et de préférence sur les au moins deux flancs 105, 205 de la grille 100, 200 ou du motif de grille 600.
Une autre étape, selon un mode de réalisation, concerne la formation d’au moins une zone source/drain 130, 230, 630 dans une zone périphérique 31 entourant ladite grille 100, 200 ou ledit motif de grille 600 et située au-dessus de ladite couche sous-jacente 30 ;
Après l’étape de formation de l’au moins une zone source/drain 130, 230, 630, la présente solution comprend avantageusement une étape de réduction de la permittivité diélectrique de l’au moins un espaceur 111, 211, 121, 221, 611, 621 de grille. De préférence, ladite étape de réduction comprend au moins une implantation ionique dans une partie au moins de l’épaisseur de l’au moins un espaceur 111,211, 121,221, 611, 621 de grille.
Selon un premier mode de réalisation représenté par les figures 1 à 7, il est prévu un procédé de fabrication d’au moins un transistor présentant au moins deux niveaux d’espaceurs 111 et 121. Les figures 1 à 6 représentent des étapes connues de l’état de la technique, l’étape illustrée par la figure 7 concerne une caractéristique nouvelle.
Les modes de réalisation s’appliquent également au cas où un seul niveau d’espaceurs est considéré.
Ce procédé comporte au moins une étape de réduction de la permittivité diélectrique des espaceurs 111 et/ou 121.
Selon un mode de réalisation, ce procédé peut comprendre les étapes suivantes : a) Formation de l’empilement de grille 100; b) Dépôt d’une première couche diélectrique de sorte à recouvrir au moins les flancs de la grille 100; c) Formation du premier niveau d’espaceurs 111 en gravant la première couche diélectrique ; d) Nettoyage des surfaces 31 de la couche sous-jacente 30 ; e) Formation des zones source/drain 130 par épitaxie à partir de la couche en semi-conducteur 30 ; f) Dopage des zones source/drain 130, puis recuit à 1050°C. g) Retrait du masque dur 104 ; h) Dépôt d’une deuxième couche diélectrique de sorte à recouvrir au moins le premier niveau d’espaceurs 111 ; i) Formation du deuxième niveau d’espaceurs 121 en gravant la deuxième couche diélectrique ; j) Siliciuration de sorte à permettre la formation de contacts électrique 150 au niveau de la grille 100 et des zones source/drain 130 : k) Réduction de la permittivité diélectrique des espaceurs par implantation d’ions au sein d’au moins l’un parmi le premier et le deuxième niveau d’espaceurs 111, 121.
La figure 1 illustre deux empilements de grille 100 sur une couche sous-jacente 30 reposant sur une BOX 20.
Dans cette figure 1, utilisée comme exemple typique de point de départ d’une application du procédé décrit, la grille 100 est classiquement constituée d’un empilement de couches décrites ci-après dont une grande partie est toujours constituée de silicium polycristallin 103.
Une technique couramment utilisée actuellement consiste à fabriquer les circuits intégrés en partant de substrats élaborés de type SOI. On retrouve dans la structure de la figure 1 une partie des couches constituant ce type de substrat. C’est-à-dire : une fine couche superficielle, dite couche sous-jacente, de silicium monocristallin, de Germanium ou de Silicium-Germanium 30 reposant sur une couche continue isolante d’oxyde, dite BOX, 20. La couche qui constitue le corps du substrat SOI n’est pas représentée dans la figure 1.
Selon un mode de réalisation préférentiel, la grille 100 est réalisée par une technique conventionnelle comme par exemple par gravure plasma.
La grille 100 comprend, dans le cas de la figure 1, diverses couches (101, 102, 103, 104) : - La couche 101 est une couche comportant au moins un matériau diélectrique de forte permittivité pris parmi au moins : SiON, Hf02, HfSiON. Cette couche est habituellement qualifiée de « high-k » en raison de sa permittivité diélectrique élevée, typiquement supérieure à 4. - La couche 102 est une couche comportant au moins un métal pris parmi au moins : TiN, TaN, Ta. - La couche 103 est préférentiellement en silicium polycristallin. - La couche 104 est un masque dur, préférentiellement en nitrure de silicium.
La grille 100 peut être avantageusement réalisée par les techniques traditionnelles de la microélectronique. A partir de cette structure, la figure 2 illustre la formation, généralement avec une étape de dépôt, d’une première couche diélectrique allant former par la suite le premier niveau d’espaceurs 111.
Cette première couche diélectrique comprend avantageusement au moins un matériau pris parmi : nitrure de silicium, nitrure de bore, Si02, et plus généralement tout matériau non carboné.
Il peut par exemple s’agir d’oxyde ou de nitrure à base de de silicium. La formation de cette première couche diélectrique peut inclure un traitement, outre la création de la couche proprement dite. Par exemple, une phase d’oxydation par traitement plasma est possible, ainsi qu’une phase de nettoyage, humide par exemple.
Selon un exemple non limitatif, on procède à un dépôt dit « conforme » de la première couche diélectrique sur une épaisseur par exemple allant de 1nm à 30nm, avantageusement allant de 5nm à 15nm, et de préférence égale à 10nm. De manière générale, cette valeur dépend du nœud technologique considéré. Le dépôt est conforme s’il se fait de façon égale quelle que soit l’orientation des surfaces sur lesquelles il est réalisé. Pour obtenir ce résultat le dépôt est, selon un exemple non limitatif, effectué à l’aide d’un procédé dit PECVD, acronyme de l’anglais « plasma-enhanced Chemical vapor déposition », ou encore d’un procédé dit LPCVD, acronyme de l’anglais « low-pressure Chemical vapor déposition », ou bien d’un procédé ALD, acronyme de l’anglais « atomic layer déposition » ou bien encore d’un procédé PEALD, acronyme de l’anglais « Plasma-Enhanced Atomic Layer Déposition ». A l’issue de cette étape, la première couche diélectrique déposée est d’épaisseur sensiblement égale sur les flancs de le grille 100 et sur les parties horizontales, c’est-à-dire celles parallèles au plan du substrat.
Une fois ce premier dépôt effectué, une étape de gravure illustrée par la figure 2 est effectuée afin de ne laisser la première couche diélectrique avantageusement que sur les flancs de la grille 100.
Ladite gravure peut, selon un exemple non limitatif, être une gravure anisotrope de la première couche diélectrique, c’est-à-dire une gravure essentiellement verticale de la première couche diélectrique déposée, gravure qui se fait donc perpendiculairement au plan du substrat et qui ne grave pas, ou très peu, les flancs de la grille. Ce type de gravure est avantageusement réalisé à partir d’un plasma dans un réacteur de gravure de type à couplage capacitif (CCP) ou à couplage inductif (ICP) et de préférence dans un réacteur de ce dernier type. Les conditions d’une telle gravure anisotrope sont par exemple celles-ci pour un réacteur à couplage inductif: pression = 5 milli Torr ; puissance de la source = 300 Watts ; tension de polarisation = 65 Volts ; débit de trifluorométhane (CHF3) = 30 sccm (centimètres cube par minute) ; débit d’hélium (He) = 220 sccm ; température du porte-substrat (par exemple électrostatique) = 110°C. Dans ces conditions, la vitesse de gravure du nitrure de silicium, le matériau standard utilisé pour la formation des espaceurs, est alors de l’ordre de 32 nm par minute.
De manière équivalente, un mode de réalisation peut comprendre une gravure isotrope, sèche ou humide.
Le procédé de gravure est fonction des matériaux considérés composant la première couche diélectrique. Avantageusement, cette étape de gravure peut être réalisée par une gravure en chimie fluor carbone.
Préférentiellement, une étape préliminaire d’oxydation de la première couche diélectrique peut être réalisée afin d’obtenir un meilleur contrôle du dimensionnement du premier niveau d’espaceurs 111 au cours de la gravure. Par exemple, le nitrure en surface peut être oxydé. En effet, la chimie utilisée, par exemple, peut être sélective à l’oxyde, le bombardement ionique de plasma consomme alors le nitrure oxydé sur les partie planaires, alors que l’oxyde est toujours conservé sur les flancs. Cette technique permet alors une gravure anisotrope.
Cette étape de gravure est préférentiellement réalisée de sorte à laisser les flancs de la grille 100 recouverts de la première couche diélectrique afin de former le premier niveau d’espaceurs 111 de la grille 100.
Avantageusement, cette gravure est configurée pour conserver le dimensionnel des espaceurs 111, c’est-à-dire leur épaisseur d’origine par exemple, ainsi qu’un arrêt de la gravure sur la couche sous-jacente 30. Afin de maîtriser cette gravure et éviter la consommation de la sous-jacente 30, la sélectivité est préférentiellement comprise entre 10 et 50, avantageusement entre 20 et 40 et de préférence égale à 30.
Avantageusement, une étape de nettoyage suit cette étape de gravure. Ce nettoyage est de préférence réalisé par voie humide en chimie à base d’acide fluorhydrique.
Selon un mode de réalisation préféré et illustré par la figure 3, l’étape suivante concerne la formation des zones de source/drain 130 au niveau des surfaces 31 de la couche sous-jacente 30.
Avantageusement, cette formation comprend une étape de nettoyage des surfaces 31. Cette étape de nettoyage peut par exemple être réalisée par voie humide, à base par exemple d’acide fluorhydrique avec ou sans acide chlorhydrique.
Selon un mode de réalisation non limitatif, la formation des zones de source/drain 130 comprend une croissance épitaxialle d’un matériau au niveau des surfaces 31 de la couche sous-jacente 30, c’est-à-dire au niveau de zones périphériques 31 entourant la grille 100.
Avantageusement, les zones de source/drain 130 sont formées par épitaxie d’un matériau semi-conducteur, par exemple le silicium (Si), le germanium (Ge), le silicium-germanium (SiGe), au niveau des surfaces 31 de la couche sous-jacente 30. Afin de former la source et le drain, une étape de dopage, par implantation ionique par exemple, peut être réalisée en même temps ou après la croissance épitaxialle des zones de source/drains 130. Cette étape de formation des zones de source/drains 130 n’est pas spécifique à ce mode de réalisation et peut être réalisée par toutes les techniques connues de l’état de la technique. Elle est généralement effectuée à une température comprise entre 500°C et 800°C.
Selon un autre mode de réalisation, les zones source/drain ne sont pas obtenues par épitaxie. Elles peuvent être formées dans la couche semi-conductrice. L’empilement de grille est alors formé dans un creux réalisé entre les zones source/drain. Ce mode de réalisation est largement utilisé dans le cas où la couche semi-conductrice est épaisse (procédés dits « bulk »).
De manière préférentielle, quel que soit le mode de réalisation des zones source/drain 130, on procède généralement à l’implantation de dopants dans ces zones. Ensuite, une étape de recuit, à une température de l’ordre de 1050°C par exemple, peut être effectuée après la formation des zones de source/drain 130, après dopage de celle-ci, de sorte à permettre l’activation des dopants. Ce type de recuit est habituellement désigné « recuit d’activation ». L’étape suivante est illustrée par la figure 4. Elle consiste en la formation d’une couche d’encapsulation 141 du premier niveau d’espaceurs 111. Cette étape comprend avantageusement la formation d’une couche d’oxyde de silicium et/ou de tout matériau pouvant permettre une protection du premier niveau d’espaceurs vis-à-vis des étapes suivantes. Ce dépôt d’une couche d’oxyde, par exemple, peut être conforme ou non. Ce dépôt est suivi d’une étape de gravure de sorte à ne laisser cette couche uniquement au niveau des flancs du premier niveau d’espaceurs 111 de sorte à former la couche d’encapsulation 141.
De préférence, cette couche d’encapsulation 141 est formée au-dessus d’une partie au moins des zones de source/drain 130. Cette étape n’est pas spécifique à ce mode de réalisation et peut être réalisée par toute technique connue de l’état de la technique.
Cette étape est alors suivie préférentiellement d’une étape de retrait du masque dur en nitrure 104. Avantageusement ce retrait est réalisé par gravure H3P04. Ici encore cette étape n’est pas spécifique à ce mode de réalisation et peut être réalisée par toute technique connue de l’état de la technique.
Avantageusement, la couche d’encapsulation 141 permet de protéger le premier niveau d’espaceurs 111 lors du retrait du masque dur 104.
Selon un mode de réalisation, le retrait du masque dur 104 est suivi d’une étape de retrait de la couche d’encapsulation 141.
Selon un autre mode de réalisation dans lequel on ne souhaite pas retirer le masque dur 104, la couche d’encapsulation 141 n’est pas formée de manière volontaire, mais une très fine couche d’oxyde peut se former naturellement au niveau du premier niveau d’espaceurs 111, dans ce cas, cette très fine couche d’oxyde peut être conservée dans les étapes ultérieures.
La figure 5 illustre l’étape suivante consistant en la formation d’un deuxième niveau d’espaceurs 121. De manière identique à la formation du premier niveau d’espaceurs 111, cette étape comprend une étape de dépôt d’une deuxième couche diélectrique allant former par la suite le deuxième niveau d’espaceurs 121.
Selon un mode de réalisation, la deuxième couche diélectrique comprend au moins un matériau qui peut être identique ou différent du matériau composant la première couche diélectrique ayant servi à former le premier niveau d’espaceurs 111.
Cette couche diélectrique comprend avantageusement au moins un matériau pris parmi : le nitrure de silicium, S1O2.
Il peut par exemple s’agir d’oxyde ou de nitrure, en particulier de silicium. La formation de cette deuxième couche diélectrique formant ce deuxième niveau d’espaceurs 121 peut inclure un traitement, outre la création de la couche proprement dite. Par exemple, une phase d’oxydation par traitement plasma est possible, ainsi qu’une phase de nettoyage, humide par exemple.
Selon un exemple non limitatif, on procède à un dépôt conforme de la deuxième couche diélectrique sur une épaisseur par exemple allant de 1nm à30nm, avantageusement allant de 5nm à15nm, et de préférence égale à10nm. Ici encore, cette valeur dépend du nœud technologique considéré. Ce dépôt peut également être, selon un exemple non limitatif, effectué à l’aide d’un procédé PECVD ou d’un procédé LPCVD, ou bien d’un procédé ALD, ou bien encore d’un procédé PEALD. A l’issue de cette étape, la deuxième couche diélectrique déposée est d’épaisseur sensiblement égale sur les flancs du premier niveau d’espaceurs 111 et sur les parties horizontales, c’est-à-dire celles parallèles au plan du substrat.
Une fois ce deuxième dépôt effectué, une étape de gravure illustrée par la figure 5 est effectuée afin de ne laisser la deuxième couche diélectrique avantageusement que sur les flancs du premier niveau d’espaceurs 111.
Selon un mode de réalisation préféré, toutes les étapes, toutes les conditions de formation ainsi que les avantages associés indiqués pour la formation du premier niveau d’espaceur 111 sont transposables pour la formation du deuxième niveau d’espaceurs 121.
Ainsi, cette étape de gravure est préférentiellement réalisée de sorte à laisser le premier niveau d’espaceurs 111 recouverts de la deuxième couche diélectrique afin de former le deuxième niveau d’espaceurs 121 de la grille 100.
Avantageusement, une étape de nettoyage suit cette étape de gravure. Ce nettoyage est de préférence réalisé par voie humide en chimie à base d’acide fluorhydrique.
La figure 6 illustre une étape de siliciuration permettant la reprise de contacts électriques 150 au niveau des zones de source/drain 130 et de la grille 100. Selon un mode de réalisation, cette siliciuration comprend au moins une étape de dépôt d’une couche de métal, par exemple Ni, NiCo, NiPt.
Cette étape de siliciuration peut comprendre également une étape de recuit à une température de l’ordre de 400°C par exemple, et plus généralement entre 300°C et 500°C.
Cette étape peut, selon un mode de réalisation, être suivie ou non d’une étape de nettoyage humide ou non. Dans le cas d’un nettoyage humide, une solution à base d’acide peroxymonosulfurique peut être utilisée. L’étape illustrée par la figure 7 concerne une caractéristique particulièrement avantageuse. Comme indiqué précédemment, il est fortement avantageux pour ce type de technologie de disposer d’espaceurs ayant une permittivité diélectrique faible. Pour cela, l’état de la technique propose diverses solutions permettant de former des espaceurs à faible permittivité diélectrique en même temps que les étapes de formation des espaceurs. Cependant, de nombreuses étapes décrites précédemment entraînent une augmentation de la permittivité diélectrique des espaceurs comportant des matériaux à faible permittivité diélectrique. Il s’agit, par exemple, de l’étape d’épitaxie réalisée sous une température élevée, des étapes de gravures des espaceurs, des étapes de nettoyage, et des recuits. Toutes ces étapes peuvent entraîner une augmentation de la permittivité diélectrique des espaceurs lorsque ceux-ci sont formés de matériaux à faible permittivité diélectrique.
Un mode de réalisation, par l’illustration faite en figure 7, présente une solution innovante pour pallier ce problème. Cette solution consiste dans l’ajout d’une étape au procédé décrit ci-dessus. Cette étape consiste en la réduction de la permittivité diélectrique du deuxième niveau d’espaceurs 121 après la formation par exemple de la source et du drain, et notamment après la croissance par épitaxie des zones de source/drain 130.
Selon un mode de réalisation, cette étape est réalisée par implantation ionique 300 dans une partie au moins de l’épaisseur du deuxième niveau d’espaceurs 121. Plus précisément et selon un mode de réalisation, cette étape est réalisée par implantation ionique 300 au niveau des faces externes 122 du deuxième niveau d’espaceurs 121.
Selon un mode de réalisation les espèces ioniques implantées sont prises parmi au moins : Hydrogène, Hélium. L’implantation ionique 300 de ces espèces dans une partie au moins du deuxième niveau d’espaceurs 121 permet une réduction de sa permittivité diélectrique.
Par exemple, pour un deuxième niveau d’espaceurs 121 présentant une permittivité diélectrique égale à 8 avant réduction, l’implantation 300 d’ions Hélium permet de la réduire à 6, et l’implantation d’ions hydrogène permet d’atteindre une permittivité diélectrique égale à 3.7.
Cette étape étant réalisée après les principales étapes nuisibles à la faible permittivité diélectrique des espaceurs, cette faible valeur de permittivité diélectrique est conservée en fin de fabrication du transistor selon la présente solution. En effet, on évite la désorption des ions implantés lors des étapes de recuit par exemple.
Selon un mode de réalisation, l’implantation ionique 300 est réalisée par faisceau d’ions, de préférence incliné de sorte à implanter majoritairement les faces externes 122 du deuxième niveau d’espaceurs 121.
Selon un mode de réalisation préférentiel, l’implantation ionique 300 est réalisée par une implantation plasma, de préférence isotrope.
Avantageusement, cette implantation plasma est réalisée à une pression supérieure ou égale à 80mTorr de sorte à favoriser l’implantation des ions en direction des faces externes 122 du deuxième niveau d’espaceurs 121. En effet cette pression élevée tend à concentrer vers les espaceurs les ions du plasma. L’utilisation d’une pression élevée a pour conséquence d’avoir plus de collisions entre les ions, ce qui permet de dévier les ions de leur trajectoire anisotrope de sorte à accroître l’isotropie de leur trajectoire. La pression est en effet un facteur principal pour avoir une modification isotrope. L’implantation réalisée à partir d’un plasma comprenant lesdits ions, à base d’hydrogène par exemple, a pour avantage de permettre une implantation de manière continue dans un volume s’étendant dès la surface de la couche implantée.
Selon un exemple non limitatif, l’implantation ionique 300 peut être réalisée comme suit : l’implantation ionique est réalisée dans tout type d’implanteur ou de machine de gravure, et de préférence dans une chambre de gravure ICP ou CCP, le plasma peut par exemple être un plasma dit de haute densité. Pour implanter entre 1 et quelques dizaines de nanomètres, les paramètres suivants peuvent être appliqués pour une implantation à partir d’un plasma : - Chimie à base d’hydrogène, par exemple ; - Puissance de la source comprise de préférence entre 100W et 2000W, et avantageusement entre 500 et 1000 Watts ; - Tension de polarisation comprise de préférence entre 20V et 1000V, et avantageusement entre 20 Volt et 500 Volt ; - Pression supérieure de préférence à 80mTorr, et avantageusement à 100mTr permettant une bonne isotropie d’implantation ; - Température comprise de préférence entre 10°C et 100°C, et avantageusement entre 30°C et 60°C ; - Débit de H2 compris de préférence entre 10 et 500 et avantageusement entre 10 et 250 sccm ; - Débit de He compris de préférence entre 10 et 500 et avantageusement entre 10 et 250 sccm ; - Débit de CH4 compris de préférence entre 5 et 15 et avantageusement entre 5 et 7 sccm ; - Temps d’implantation compris entre quelques secondes et plusieurs centaines de secondes ;
Avantageusement, les conditions précédemment citées d’implantation dépendent de la profondeur à implanter.
Avantageusement, l’implantation ionique par plasma est réalisée à une pression élevée, supérieure à 80mTorr, afin de favoriser l’implantation d’ions sur les flancs des niveaux d’espaceurs.
Avantageusement, la pression permet un contrôle sur l’anisotropie de l’implantation ionique.
Par exemple, non limitatif, les conditions d’une telle implantation ionique 300 sont pour un réacteur à couplage inductif : pression = 10 milli Torr ; puissance de la source = 250 Watts ; tension de polarisation = 250 Volts ; débit de trifluorométhane (CH4) = 10 sccm (centimètres cube par minute) ; débit d’hélium (He) = 250 sccm.
Cette étape d’implantation ionique 300 permet ainsi la réduction de la permittivité diélectrique du deuxième niveau d’espaceurs 121 après l’étape de formation des zones de source/drain 130 de sorte à ce que cette étape de formation en particulier ne puisse nuire à la faible permittivité diélectrique des espaceurs de la grille 100.
Cette dernière étape est à la fois simple dans sa réalisation et astucieuse puisqu’elle n’intervient qu’en fin de procédé et ne nécessite pas nécessairement un dispositif tiers pour sa réalisation.
Selon un second mode de réalisation illustré par les figures 8 à 19, l’étape de réduction de la permittivité diélectrique des espaceurs de la grille peut comprendre une étape d’implantation ionique 400, 500, voire deux étapes d’implantations ioniques 400 et 500. Nous allons maintenant décrire ce second mode de réalisation, préférentiellement adapté pour le cas des self-aligned-contacts.
Selon un mode de réalisation, ce procédé peut comprendre les étapes suivantes : a) Formation du motif de grille 200 correspondant dans le présent mode de réalisation à un empilement de grille 200; b) Dépôt d’une première couche diélectrique de sorte à recouvrir au moins les flancs de la grille 200 ; c) Formation du premier niveau d’espaceurs 211 en gravant la première couche diélectrique ; d) Nettoyage des surfaces 31 de la couche sous-jacente 30 ; e) Formation des zones source/drain 230 ; f) Formation d’une deuxième couche diélectrique 220 de sorte à recouvrir au moins les flancs du premier niveau d’espaceurs 211 de la grille 200 ; g) Formation d’une première couche d’encapsulation 240 ; h) Retrait de la couche d’encapsulation 240 et de la première couche diélectrique au droit de la grille 200 et retrait du masque dur 203 ; i) Retrait d’une portion de la couche de silicium polycristallin 202 de la grille 200 et conservation des deux niveaux d’espaceurs 211 et 221 ; j) Première siliciuration de sorte à permettre la formation de contacts électriques 250 au niveau de la grille 200 ; k) Réduction de la permittivité diélectrique du premier niveau d’espaceurs 211 par implantation d’ions 400 au niveau des faces internes 212 du premier niveau d’espaceur 211 ; l) Formation d’un dépôt bouchon 260, notamment en remplissant la cavité 213 définie par les espaceurs ; m) Retrait partiel de la première couche d’encapsulation 240 ; n) Formation du deuxième niveau d’espaceurs 221 en gravant la deuxième couche diélectrique 220 en dehors des flancs de la grille 200 de manière à découvrir au moins en partie les zones de source/drain 230 ; o) Deuxième siliciuration de sorte à permettre la formation de contacts électriques 280 au niveau au moins d’une partie des zones de source/drain 230 ; p) Réduction de la permittivité diélectrique du deuxième niveau d’espaceurs 221 par implantation d’ions 500 au niveau des faces externes 222 du deuxième niveau d’espaceurs 221 ; q) Dépôt d’une deuxième couche d’encapsulation 290.
Comme cela sera décrit par la suite, selon un mode de réalisation l’une seulement des étapes k) et p) de réduction de la permittivité diélectrique peut être effectuée, ou bien les deux selon un autre mode de réalisation. Cette possibilité de disposer de deux étapes de réduction de la permittivité diélectrique distinctes l’une de l’autre et se rapportant à des niveaux d’espaceurs différents confère un degré de liberté supplémentaire quant à l’ajustement des permittivités diélectriques de chacun des espaceurs afin de répondre à des besoins technologiques précis.
La figure 8 illustre deux empilements de grille 200 sur une couche sous-jacente 30 reposant sur une BOX 20 présente sur un substrat 10.
Les figures 8 et 9 correspondent aux figures 1 à 3 présentées précédemment. Toutes les étapes, caractéristiques, exemples de réalisation et avantages mentionnés en référence au mode de réalisation illustré aux figures 1 à 3 s’appliquent au mode de réalisation illustré par les figures 8 et 9.
La figure 10 illustre la formation, généralement avec une étape de dépôt, d’une deuxième couche diélectrique 220 allant former par la suite le deuxième niveau d’espaceurs 221.
Selon un mode de réalisation, la deuxième couche diélectrique 220 comprend au moins un matériau qui peut être identique ou différent du matériau composant la première couche diélectrique ayant servi à former le premier niveau d’espaceurs 211.
Cette couche diélectrique 220 comprend avantageusement au moins un matériau pris parmi : nitrure de silicium, Si02.
Il peut par exemple s’agir d’oxyde ou de nitrure, en particulier de silicium. La formation de cette deuxième couche diélectrique 220 formant ce deuxième niveau d’espaceurs 221 peut inclure un traitement, outre la création de la couche proprement dite. Par exemple, une phase d’oxydation par traitement plasma est possible, ainsi qu’une phase de nettoyage, humide par exemple.
Selon un exemple non limitatif, on procède à un dépôt conforme de la deuxième couche diélectrique 220 sur une épaisseur par exemple allant delnm à 30nm, avantageusement allant de 5nm à 15nm, et de préférence égale à 10nm. Ici encore, cette valeur dépend du nœud technologique considéré. Ce dépôt peut également être, selon un exemple non limitatif, effectué à l’aide d’un procédé PECVD ou d’un procédé LPCVD, ou bien d’un procédé ALD, ou bien encore d’un procédé PEALD. A l’issue de cette étape, la deuxième couche diélectrique 220 déposée est d’épaisseur sensiblement égale sur les flancs du premier niveau d’espaceurs 211 de la grille 200 et sur les parties horizontales, c’est-à-dire celles parallèles au plan du substrat.
La figure 11 illustre la formation d’une première couche d’encapsulation 240. Cette première couche d’encapsulation 240 comprend avantageusement un oxyde. L’épaisseur de la première couche d’encapsulation 240 est de préférence comprise entre50nm et 200nm, avantageusement entre 50nm et 150nm et de préférence égale à 100nm.
Avantageusement, le dépôt de cette couche 240 est réalisé de sorte à remplir les espaces séparant les grilles 200 comme illustré dans la figure 11.
Le dépôt de la première couche d’encapsulation 240 est par exemple réalisé par une technique prise parmi au moins : PEALD, PECVD, LPCVD, ALD, SACVD acronyme de l’anglais « Sub-Atmospheric Pressure Chemical Vapor Déposition ».
Cette oxydation est suivie d’une étape de planarisation « mécanochimique », de type dit CMP, acronyme de l’anglais « Chemical mecanical polishing ». Opération qui est éventuellement suivie d’une planarisation chimique fine. Le but de cette opération est de rendre plan la surface de la couche 240. La technique utilisée de polissage mécano-chimique peut être celle décrite au chapitre 14.2 de l’ouvrage « Handbook of Cleaning for Semiconductor Manufacturing », 2011, Ed. Wiley. À cette fin, une épaisseur de la couche 240 est enlevée. La surface est ensuite nettoyée afin de faire disparaître les résidus de polissage (particules abrasives et liquide de polissage généralement désignés par leur appellation anglaise de « slurry »).
Cette étape de planarisation est effectuée de sorte à mettre à nu une partie au moins de la couche diélectrique 220 comme illustré dans la figure 11. Avantageusement, la partie de la couche 220 mise à nue correspond à la partie recouvrant le sommet de la grille 200.
Selon un mode de réalisation, cette étape peut être menée jusqu’à la mise à nu du masque dur 203 de la grille 200. L’étape suivante est illustrée par les figures 12 et 13, elle consiste dans le retrait d’une partie au moins de la couche diélectrique 220, d’une partie au moins du premier niveau d’espaceurs 211, du masque dur 203 de la grille 200 et d’une partie au moins de la couche de silicium polycristallin 202 de sorte à former une cavité 213. Avantageusement ce retrait est réalisé par gravure. Concernant le retrait d’une partie au moins de la couche 202, celle-ci est avantageusement réalisée par gravure humide. Ici encore cette étape n’est pas spécifique à ce mode de réalisation et peut être réalisée par toute technique connue de l’état de la technique.
Avantageusement, cette étape de retrait est réalisée de manière à définir une cavité 213 entre les deux espaceurs formant le premier niveau d’espaceurs 211. L’étape suivante, illustrée par la figure 14, concerne une première siliciuration d’une partie au moins de la couche 202.
Avantageusement, il s’agit de la siliciuration d’une partie au moins de la couche 202 résiduelle faisant suite à son retrait partiel de l’étape précédente.
Cette première siliciuration permet la reprise de contacts électriques 250 au niveau de la grille 200 au fond de la cavité 213 définie entre les deux espaceurs formant le premier niveau d’espaceurs. Cette étape de siliciuration est avantageusement réalisée de sorte à conserver une partie au moins de ladite cavité 213. Selon un mode de réalisation, cette siliciuration comprend au moins une étape de dépôt d’une couche de métal, par exemple Ni, NiCo, NiPt.
Cette étape de siliciuration peut comprendre également une étape de recuit à une température de l’ordre de 400°C par exemple, et plus généralement entre 300°C et 500°C.
Cette étape peut, selon un mode de réalisation, être suivie ou non d’une étape de nettoyage humide ou non. Dans le cas d’un nettoyage humide, une solution à base d’acide peroxymonosulfurique peut être utilisée.
La figure 14 illustre également une caractéristique particulièrement avantageuse. Cette figure présente une étape consistant en la réduction de la permittivité diélectrique du premier niveau d’espaceurs 211 après la formation par exemple de la source et du drain par épitaxie.
Selon un mode de réalisation, cette étape est réalisée par implantation ionique 400 dans une partie au moins de l’épaisseur du premier niveau d’espaceurs 211. Plus précisément et selon un mode de réalisation, cette étape est réalisée par implantation ionique 400 au niveau des faces internes 212 du premier niveau d’espaceurs 211, lesdites faces internes 212 étant tournée au regard de ladite cavité 213.
Selon un mode de réalisation, cette implantation ionique 400 est de préférence inclinée en direction desdites faces internes 212.
Selon un mode de réalisation les espèces ioniques implantées sont prises parmi au moins : Hydrogène, Hélium. L’implantation ionique 400 de ces espèces dans une partie au moins du premier niveau d’espaceurs 211 permet une réduction de sa permittivité diélectrique.
Par exemple, pour un premier niveau d’espaceurs 211 présentant une permittivité diélectrique égale à 8 avant réduction, l’implantation 300 d’ions Hélium permet de la réduire à 6, et l’implantation d’ions hydrogène permet d’atteindre une permittivité diélectrique égale à 3.7.
Cette étape étant réalisée après les principales étapes nuisibles à la faible permittivité diélectrique des espaceurs (épitaxie, nettoyage humide, siliciuration, ...etc...), cette faible valeur de permittivité diélectrique est conservée en fin de fabrication du transistor. En effet, on évite la désorption des ions implantés lors des étapes de recuit par exemple.
Selon un mode de réalisation, l’implantation ionique 400 est réalisée par faisceau d’ions, de préférence incliné (tilté) de sorte à implanter majoritairement les faces internes 212 du premier niveau d’espaceurs 211.
Selon un autre mode de réalisation, l’implantation ionique 400 est réalisée par une implantation plasma, de préférence isotrope.
Avantageusement, cette implantation plasma est réalisée à une pression supérieure ou égale à 80mTorr de sorte à favoriser l’implantation des ions au niveau des faces internes 212 du premier niveau d’espaceurs 211. L’implantation réalisée à partir d’un plasma comprenant lesdits ions, à base d’hydrogène par exemple, a pour avantage de permettre une implantation de manière continue dans un volume s’étendant dès la surface de la couche implantée.
Toutes les étapes, caractéristiques, exemples de réalisation et avantages mentionnés en référence au mode de réalisation illustré à la figure 7 s’appliquent au mode de réalisation illustré par la figure 14. L’étape suivante est illustrée par la figure 15 et concerne la formation d’un dépôt de type bouchon 260. On parle de dépôt bouchon dans le cas d’un dépôt servant à remplir un interstice par exemple. Ce dépôt est illustré parfaitement pas la figure 15. Le bouchon 260 ainsi formé vient remplir l’interstice laissé vacant par l’étape précédente de retrait d’une partie de la couche 202 de la grille 200.
Avantageusement, ce dépôt est à base de nitrure de silicium.
Selon un mode de réalisation préféré ce bouchon 260 recouvre au moins en partie le contact électrique 250 et/ou au moins une partie du premier et/ou du deuxième niveau d’espaceurs 211, 221. L’épaisseur du bouchon 260 est de préférence comprise entre 20nm et 50nm, avantageusement entre 30nm et 40nm.
Le dépôt de ce bouchon 260 est par exemple réalisé par une technique prise parmi au moins : PECVD, HDPCVD acronyme de l’anglais « High Density Plasma Chemical Vapor Déposition ». L’étape suivante, toujours illustrée par la figure 16, concerne également le retrait partiel de la première couche d’encapsulation 240 au niveau des surfaces 222 de la couche diélectrique 220 de sorte à mettre à nu les faces externes 222 du deuxième niveau d’espaceurs 221. Avantageusement ce retrait partiel est réalisé par gravure plasma. Ici encore cette étape n’est pas spécifique à ce mode de réalisation et peut être réalisée par toute technique connue de l’état de la technique.
De manière avantageuse, cette gravure est sélective usant des différences entre les couches de nitrure 221,260 et la couche d’oxyde 240. L’étape suivante est illustrée par la figure 17 et permet la formation du deuxième niveau d’espaceurs 221. Cette étape comprend au moins une gravure effectuée afin de ne laisser la deuxième couche diélectrique 220 avantageusement que sur le premier niveau d’espaceurs 211.
Toutes les étapes, caractéristiques, exemples de réalisation et avantages mentionnés en référence au mode de réalisation illustré à la figure 5 s’appliquent au mode de réalisation illustré par la figure 17.
Cette étape de gravure est préférentiellement réalisée de sorte à laisser le premier niveau d’espaceurs 211 recouverts de la couche diélectrique 220 afin de former le deuxième niveau d’espaceurs 221 de la grille 200.
Avantageusement, une étape de nettoyage suit cette étape de gravure. Ce nettoyage est de préférence réalisé par voie humide en chimie à base d’acide fluorhydrique. L’étape suivante, illustrée par la figure 18, concerne une deuxième siliciuration d’une partie au moins de la couche formant la zone source/drain 230.
Avantageusement, il s’agit de la siliciuration d’une partie au moins de la couche formant la zone source/drain 230, au niveau des surfaces 231.
Cette deuxième siliciuration permet la reprise de contacts électriques 280 au niveau de la zone source/drain 230.
Selon un mode de réalisation, cette siliciuration comprend au moins une étape de dépôt d’une couche de métal, par exemple Ni, NiCo, NiPt.
Cette étape de siliciuration peut comprendre également une étape de recuit à une température de l’ordre de 400°C par exemple, et plus généralement entre 300°C et 500°C.
Cette étape peut, selon un mode de réalisation, être suivie ou non d’une étape de nettoyage humide ou non. Dans le cas d’un nettoyage humide, une solution à base d’acide peroxymonosulfurique peut être utilisée.
La figure 18 illustre également une caractéristique particulièrement avantageuse, la réduction de la permittivité diélectrique du deuxième niveau d’espaceurs 221.
Selon un mode de réalisation, cette étape est réalisée par implantation ionique 500 dans une partie au moins de l’épaisseur du deuxième niveau d’espaceurs 221. Plus précisément et selon un mode de réalisation, cette étape est réalisée par implantation ionique 500 au niveau des faces externes 222 du deuxième niveau d’espaceurs 221.
Selon un mode de réalisation les espèces ioniques implantées sont prises parmi au moins : Hydrogène, Hélium. L’implantation ionique 500 de ces espèces dans une partie au moins du deuxième niveau d’espaceurs 221 permet une réduction de sa permittivité diélectrique.
Par exemple, pour un deuxième niveau d’espaceurs 211 présentant une permittivité diélectrique égale à 8.avant réduction, l’implantation 500 d’ions Hélium permet de la réduire à 6, et l’implantation d’ions hydrogène permet d’atteindre une permittivité diélectrique égale à 3.7.
Cette étape étant réalisée après les principales étapes nuisibles à la faible permittivité diélectrique des espaceurs (épitaxie, nettoyage humide, siliciuration, ...etc...), cette faible valeur de permittivité diélectrique est conservée en fin de fabrication du transistor. En effet, on évite la désorption des ions implantés lors des étapes de recuit par exemple.
Selon un mode de réalisation, l’implantation ionique 500 est réalisée par faisceau d’ions, de préférence incliné de sorte à implanter majoritairement les faces externes 222 du deuxième niveau d’espaceurs 221.
Selon un mode de réalisation préférentiel, l’implantation ionique 500 est réalisée par une implantation plasma, de préférence isotrope.
Avantageusement, cette implantation plasma est réalisée à une pression supérieure ou égale à 80mTorr de sorte à favoriser l’implantation des ions au niveau des faces externes 222 du deuxième niveau d’espaceurs 221. L’implantation réalisée à partir d’un plasma comprenant lesdits ions, à base d’hydrogène par exemple, a pour avantage de permettre une implantation de manière continue dans un volume s’étendant dès la surface de la couche implantée.
Toutes les étapes, caractéristiques, exemples de réalisation et avantages mentionnés en référence au mode de réalisation illustré à la figure 7 et à la figure 14 s’appliquent au mode de réalisation illustré par la figure 18.
Cette étape d’implantation ionique 500 permet ainsi la réduction de la permittivité diélectrique du deuxième niveau d’espaceurs 221 après l’étape de formation des zones de source/drain 230 de sorte à ce que cette étape de formation en particulier ne puisse nuire à la faible permittivité diélectrique des espaceurs de la grille 200.
La figure 19 illustre la formation d’une deuxième couche d’encapsulation 290. Cette deuxième couche d’encapsulation 240 comprend avantageusement au moins un matériau pris parmi : TiN, W.
Selon un mode de réalisation préféré, la deuxième couche d’encapsulation 290 comprend un métal.
De manière avantageuse cette deuxième couche d’encapsulation 290 comprend une première couche dite d’accroche comprenant du TiN et un seconde couche métallique comprenant du W. Cette couche d’encapsulation 290 permet ainsi la reprise des contacts électriques au niveau des contacts 280. L’épaisseur de la deuxième couche d’encapsulation 290 est de préférence comprise entre30nm et 200nm, avantageusement entre 50nm et 100nm.
Avantageusement, le dépôt de cette couche 290 est réalisé de sorte à remplir les espaces séparant les grilles 200 comme illustré dans la figure 19.
Le dépôt de la deuxième couche d’encapsulation 290 est par exemple réalisé par CVD.
Selon un mode de réalisation, une étape de CMP est ensuite réalisée. La surface est ensuite nettoyée afin de faire disparaître les résidus de polissage.
Cette étape de CMP a pour objectif de décourcircuiter les zones source/drain les unes des autres. Pour cela, cette étape de CMP s’arrête au niveau du bouchon 260.
Selon un troisième mode de réalisation illustré en partie par les figures 20 à 23, le motif de grille 600 ne forme pas initialement une grille définitive. Le motif de grille 600 est un motif sacrificiel pour la formation des espaceurs et est par la suite retiré et remplacé par un empilement de grille 610. Dans ce troisième mode de réalisation de type « gâte last », l’étape de réduction de la permittivité diélectrique des espaceurs de la grille 610 peut comprendre une étape d’implantation ionique, voire deux étapes d’implantations ioniques, l’une ou l’autre pouvant être réalisées avant la formation de l’empilement de grille 610. Nous allons maintenant décrire ce troisième mode de réalisation, préférentiellement adapté dans le cas où la grille 610 est formée après les espaceurs.
Selon un mode de réalisation, ce procédé peut comprendre les étapes suivantes : a) Formation d’un motif de grille 600 sacrificiel ; b) Dépôt d’une première couche diélectrique de sorte à recouvrir au moins les flancs du motif de grille 600 ; c) Formation du premier niveau d’espaceurs 611 en gravant partiellement la première couche diélectrique de manière à la conserver les flancs du motif de grilles 600 ; d) Nettoyage des surfaces de la couche sous-jacente 30 ; e) Formation des zones source/drain 630 ; f) Formation d’une deuxième couche diélectrique 620 de sorte à recouvrir au moins les flancs du premier niveau d’espaceurs 611 du motif de grille 600 ; g) Formation d’une première couche d’encapsulation 640 ; h) Retrait du motif de grille 600 ; i) Réduction de la permittivité diélectrique du premier niveau d’espaceurs 611 par implantation d’ions 700 au niveau des faces internes 612 du premier niveau d’espaceur 611 ; j) Formation de l’empilement de grille 610 ; k) Retrait partiel de la première couche d’encapsulation 640 ; l) Formation du deuxième niveau d’espaceurs 621 en gravant la deuxième couche diélectrique 620 en dehors des flancs de la grille 610 de manière à découvrir au moins en partie les zones de source/drain 630 ; m) Siliciuration de sorte à permettre la formation de contacts électriques au niveau au moins d’une partie des zones de source/drain 630 ; n) Réduction de la permittivité diélectrique du deuxième niveau d’espaceurs 621 par implantation d’ions au niveau des faces externes du deuxième niveau d’espaceurs 621 ; o) Dépôt d’une deuxième couche d’encapsulation.
Comme cela est décrit par la suite, selon un mode de réalisation l’une seulement des étapes i) et n) de réduction de la permittivité diélectrique peut être effectuée, ou bien les deux selon un autre mode de réalisation. Cette possibilité de disposer de deux étapes de réduction de la permittivité diélectrique distinctes l’une de l’autre et se rapportant à des niveaux d’espaceurs différents confère un degré de liberté supplémentaire quant à l’ajustement des permittivités diélectriques de chacun des espaceurs afin de répondre à des besoins technologiques précis.
Les étapes a) à g) de ce troisième mode de réalisation correspondent aux étapes illustrées par les figures 8 à 11 et à leur description faites précédemment. Le motif de grille 600 ne correspondant pas dans ce mode de réalisation à un empilement de grille. En effet, dans ce troisième mode de réalisation, la grille 610 est réalisée plus tardivement, et c’est à partir du motif de grille 600 sacrificiel configuré pour être retiré par la suite que sont réalisées les étapes illustrées en figures 8 à 11.
Toutes les étapes, caractéristiques, exemples de réalisation et avantages mentionnés en référence aux modes de réalisation illustrés aux figures 8 à 11 s’appliquent à ce troisième mode de réalisation en considérant l’empilement de grille 200 comme étant un motif de grille 600. L’étape suivante est illustrée par les figures 20 et 21, elle comprend le retrait d’une partie au moins du motif de grille 600, d’une partie au moins du premier niveau d’espaceurs 611, et d’un partie au moins de la deuxième couche diélectrique 620, de sorte à former une cavité 613. Avantageusement ce retrait est réalisé par gravure. Le motif de grille 600 est par exemple en matériau à base de silicium polycristallin, également appelé polysilicium, et son retrait est avantageusement réalisé par gravure humide. Ici encore cette étape n’est pas spécifique à ce mode de réalisation et peut être réalisée par toute technique connue de l’état de la technique.
Cette étape de retrait est réalisée de manière à définir une cavité 613 entre les deux espaceurs formant le premier niveau d’espaceurs 611.
La figure 22 illustre une caractéristique particulièrement avantageuse. Cette figure présente une étape illustrant en la réduction de la permittivité diélectrique du premier niveau d’espaceurs 611 après la formation par exemple de la source et du drain par épitaxie.
Toutes les étapes, caractéristiques, exemples de réalisation et avantages mentionnés en référence au mode de réalisation illustré à la figure 14 s’appliquent au mode de réalisation illustré par la figure 22. L’étape suivante est illustrée par la figure 23 et concerne la formation l’empilement de la grille 610 fonctionnelle comprenant une première couche 614, une seconde couche 615 et une troisième couche 616. Cette formation de la grille 610 comprend ainsi une pluralité de dépôts, de préférence conformes, au niveau de la cavité 613 de sorte à remplir la cavité 613.
Un premier dépôt est réalisé de sorte à former une première couche 614 composée d’un matériau dont la permittivité diélectrique est élevée. Par exemple, ce matériau peut être l’un parmi : SiON, Hf02, HfSiON. Avantageusement, ce dépôt est un dépôt conforme. L’épaisseur de cette première couche 614 est de préférence comprise entre 1nm et 6nm, et préférentiellement égale à 3nm.
Le dépôt de cette première couche 614 peut être réalisé par toute technique classiquement utilisée par l’Homme du métier pour des procédés dits « gâte last » par exemple. Avantageusement, ce premier dépôt est réalisé de sorte à recouvrir le fond de la cavité 613, ainsi que les faces internes 612 du premier niveau d’espaceurs 611.
Un deuxième dépôt est réalisé de sorte à former une deuxième couche 615 composée d’un métal. Par exemple, ce métal peut être l’un parmi : TiN, TaN, Ta. Avantageusement, ce dépôt est un dépôt conforme. L’épaisseur de cette deuxième couche 615 est de préférence comprise entre 1nm et 10nm, et préférentiellement égale à 5nm. Le dépôt de cette deuxième couche 615 peut être réalisé par toute technique classiquement utilisée par l’Homme du métier pour des procédés dits « gâte last » par exemple. Avantageusement, ce deuxième dépôt est réalisé de sorte à recouvrir la première couche 614.
Un troisième dépôt est réalisé de sorte à former une troisième couche 616 composée de tungstène. Avantageusement, ce dépôt est un dépôt conforme. L’épaisseur de cette troisième couche 616 est de préférence comprise entre 50nm et 100nm, cette épaisseur étant une fonction de la hauteur et de la largeur de la grille 610 à former souhaitée et/ou de la cavité 613 à remplir. Le dépôt de cette troisième couche 616 peut être réalisé par toute technique classiquement utilisée par l’Homme du métier pour des procédés dits « gâte last » par exemple. Avantageusement, ce troisième dépôt est réalisé de sorte à recouvrir la deuxième couche 616.
Selon un mode de réalisation préférentiel, ces trois dépôts sont configurés pour remplir entièrement la cavité 613 et ainsi former la grille 610.
Les étapes ultérieures de ce troisième mode de réalisation reprennent toutes les étapes, caractéristiques, exemples de réalisation et avantages mentionnés en référence au mode de réalisation illustré aux figures 16 à 19 avec la grille 610 remplaçant la grille 200.
Le premier mode de réalisation présenté permet de réduire la constante diélectrique du deuxième niveau d’espaceurs après l’étape de formation des zones de source/drain qui dans l’art antérieure est régulièrement responsable de l’augmentation de la permittivité diélectrique d’espaceurs de grille formé par des matériaux de faible permittivité diélectrique.
Le second mode de réalisation apporte deux degrés de libertés supplémentaires en permettant la réduction de la permittivité diélectrique du premier et du deuxième niveau d’espaceurs de manière indépendante. Ainsi, il est possible de réaliser un premier niveau d’espaceurs et un deuxième niveau d’espaceurs dont les permittivités diélectriques peuvent être différentes ou identiques en implantant des ions différents ou identiques et cela après l’étape de formation des zones de source/drain.
Selon ce mode de réalisation illustré en figures 8 à 19, il est également possible de réduire la permittivité diélectrique d’uniquement l’un parmi les deux niveaux d’espaceurs.
Le troisième mode de réalisation permet la formation de la grille après la formation des espaceurs et l’étape de réduction de leur permittivité diélectrique. Ce mode de réalisation bénéficie des avantages des modes de réalisation précédents tout en apportant un degré de liberté supplémentaire dans le choix des matériaux de la grille qui ne sont plus soumis aux étapes de formation de la source et du drain par exemple. L’invention n’est pas limitée aux modes de réalisations précédemment décrits et s’étend à tous les modes de réalisation couverts par les revendications.

Claims (32)

  1. REVENDICATIONS
    1. Procédé de fabrication d’un transistor à partir d’un empilement comprenant au moins un motif de grille (100, 200, 600) comprenant au moins un flanc (105, 205) et étant située au-dessus d’une couche sous-jacente (30) en un matériau semi-conducteur, comprenant au moins les étapes suivantes : - Formation au moins partielle d’au moins un espaceur (111, 121, 211, 221, 611, 621) de grille comprenant au moins le dépôt d’une couche en un matériau non carboné sur l’au moins un flanc (105, 205) du motif de grille (100, 200, 600) ; - Après ladite étape de dépôt de l’au moins une couche en un matériau non carboné, au moins une étape d’exposition de l’empilement à une température supérieure ou égale à 600°C ; - Après ladite au moins une étape d’exposition, au moins une étape de réduction de la permittivité diélectrique de l’au moins un espaceur (111, 121, 211, 221, 611, 621) de grille, ladite étape de réduction comprenant au moins une implantation ionique (300, 400, 500, 700) dans une partie au moins de l’épaisseur de l’au moins un espaceur (111, 121, 211, 221, 611, 621) de grille, les paramètres de l’implantation, en particuliers les espèces implantées, l’énergie et la dose d’implantation, étant choisies de manière à ce que l’implantation réduise la permittivité diélectrique de l’au moins un espaceur (111, 121,211, 221, 611,621).
  2. 2. Procédé selon la revendication précédente comprenant au moins une étape de formation d’au moins une zone source/drain (130, 230, 630) dans une zone périphérique (31) entourant ledit motif de grille (100, 200, 600) et située au-dessus de ladite couche sous-jacente (30), et dans lequel ladite étape de formation de l’au moins une zone source/drain (130, 230, 630) comprend ladite au moins une étape d’exposition à une température supérieure ou égale à 600°C.
  3. 3. Procédé selon la revendication précédente dans lequel l’étape de formation de l’au moins une zone source/drain (130, 230, 630) comprend un recuit d’activation de l’au moins une zone source/drain (130, 230, 630), et dans lequel le recuit comprend ladite au moins une étape d’exposition à une température supérieure ou égale à 600°C.
  4. 4. Procédé selon l’une quelconque des deux revendications précédentes dans lequel l’étape de formation de l’au moins une zone source/drain (130, 230, 630) comprend une étape d’épitaxie de l’au moins une zone source/drain (130, 230, 630), et dans lequel l’étape d’épitaxie comprend ladite au moins une étape d’exposition à une température supérieure ou égale à 600°C.
  5. 5. Procédé selon l’une quelconque des revendications précédentes comprenant au moins une étape de siliciuration de contacts électriques (150, 250, 280) au niveau de la grille (100, 200, 610) et/ou au niveau de l’au moins une zone source/drain (130, 230, 630), et dans lequel ladite au moins une étape de siliciuration comprend ladite au moins une étape d’exposition à une température supérieure ou égale à 600°C.
  6. 6. Procédé selon l’une quelconque des revendications précédentes comprenant au moins une étape de nettoyage humide des surfaces de l’empilement, et dans lequel ladite au moins une étape de nettoyage est effectuée avant ladite étape de réduction de la permittivité diélectrique.
  7. 7. Procédé selon la revendication précédente dans lequel l’implantation ionique (300, 400, 500, 700) est réalisée à base d’ions à base d’hydrogène tel que des ions hydrogène ou à base d’hélium.
  8. 8. Procédé selon l’une quelconque des revendications précédentes dans lequel l’implantation ionique (300, 400, 500, 700) est réalisée par plasma.
  9. 9. Procédé selon l’une quelconque des revendications précédentes dans lequel l’implantation ionique (300, 400, 500, 700) est réalisée par plasma à une pression supérieure ou égale à 80mTorr.
  10. 10. Procédé selon l’une quelconque des revendications précédentes dans lequel, dans le cas d’une implantation par plasma dans un réacteur de gravure de type à couplage capacitif, l’énergie des ions implantés est comprise de préférence entre 100 eV (électronvolt) et 500 eV, et avantageusement entre 100 eV et 300 eV, et dans lequel la concentration d’ions implantés est comprise de préférence entre 108 atomes/cm3 et 1011 atomes/cm3, et avantageusement entre 109 atomes/cm3 et 1010 atomes/cm3, et dans lequel dans le cas d’une implantation par plasma à haute densité, l’énergie des ions implantés est comprise de préférence entre 10 eV et 200 eV, et avantageusement entre 10 eV et 100 eV, et dans lequel la concentration d’ions implantés est comprise de préférence entre 1010 atomes/cm3 et 1013 atomes/cm3, et avantageusement entre 1011 atomes/cm3 et 1012 atomes/cm3.
  11. 11. Procédé selon l’une quelconque des revendications 1 à 7 dans lequel, l’implantation ionique (300, 400, 500, 700) est réalisée par un implanteur, de préférence un faisceau d’ions de préférence incliné.
  12. 12. Procédé selon la revendication précédente dans lequel l’énergie des ions implantés est comprise de préférence entre quelques électronvolts et 5 KeV, et avantageusement entre quelques électronvolts et 2 KeV, et dans lequel la concentration d’ions implantés est supérieure ou égale à 1012 atomes/cm3, et avantageusement comprise entre 1015 atomes/cm3 et 1016 atomes/cm3
  13. 13. Procédé selon l’une quelconque des revendications précédentes dans lequel l’implantation ionique (300, 400, 500, 700) est réalisée de manière à implanter l’espaceur (111, 121, 211, 221,611,621 ) sur au moins une partie de son épaisseur.
  14. 14. Procédé selon l’une quelconque des revendications 1 à 12 dans lequel l’implantation ionique (300, 400, 500, 700) est réalisée de manière à implanter l’espaceur (111, 121,211,221,611, 621 ) sur toute son épaisseur.
  15. 15. Procédé selon l’une quelconque des revendications précédentes dans lequel l’au moins un espaceur (111, 121, 211, 221, 611, 621) comprend au moins un matériau non carboné pris parmi au moins : SiN, BN, S1O2.
  16. 16. Procédé selon l’une quelconque des revendications précédentes dans lequel l’au moins un espaceur (111, 121, 211, 221, 611, 621) comprend au moins un matériau dont la permittivité diélectrique est, avant l’étape de réduction, supérieure ou égale à 7.
  17. 17. Procédé selon l’une quelconque des revendications précédentes dans lequel l’au moins un espaceur (111, 121, 211, 221, 612, 6212) comprend au moins un matériau dont la permittivité diélectrique est, après l’étape de réduction, de préférence inférieure à 7 et préférentiellement comprise entre 3 et 6, et avantageusement inférieure ou égale à 4.
  18. 18. Procédé selon l’une quelconque des revendications précédentes dans lequel la formation de l’au moins un espaceur (111, 121, 211, 221, 611, 621) comprend un dépôt d’une première couche diélectrique sur l’au moins un flanc (105, 205) du motif de grille (100, 200, 600) de sorte à former au moins un premier niveau d’espaceurs (111, 211, 611 ).
  19. 19. Procédé selon la revendication précédente dans lequel le dépôt de la première couche diélectrique est suivi du dépôt d’une deuxième couche diélectrique (220, 620) sur l’au moins un premier niveau d’espaceurs (111,211, 611) du motif de grille (100, 200, 600) de sorte à former au moins un deuxième niveau d’espaceurs (121, 221, 621).
  20. 20. Procédé selon l’une quelconque des revendications précédentes dans lequel le motif de grille (100, 200) est un empilement de grille (100, 200) formé avant la formation de l’au moins un espaceur (111, 121,211,221 ).
  21. 21. Procédé selon l’une quelconque des revendications 1 à 19 en combinaison avec la revendication 18 comprenant, après la formation de l’au moins un espaceur (611, 621), une étape de retrait du motif de grille (600) de manière à définir une cavité (613) entre les deux espaceurs formant le premier niveau d’espaceurs (611), et comprenant, après l’étape de retrait du motif de grille (600), une étape de formation d’un empilement de grille (610).
  22. 22. Procédé selon la revendication précédente dans lequel la formation de l’empilement de grille (610) comprend au moins le dépôt d’une première couche (614), d’une seconde couche (615) et d’une troisième couche (616), et dans lequel la première couche (614) comprend un matériau pris parmi au moins : SiON, Hf02, HfSiON, dans lequel la deuxième couche (615) comprend un matériau pris parmi au moins : TiN, TaN, Ta, et dans lequel la troisième couche (616) comprend un matériau à base de tungstène.
  23. 23. Procédé selon l’une quelconque des revendications précédentes dans lequel ladite étape de formation de l’au moins une zone source/drain (130, 230, 630) comprend une étape d’épitaxie de l’au moins une zone source/drain (130, 230, 630).
  24. 24. Procédé selon l’une quelconque des revendications 1 à 22 dans lequel, avant la formation du motif de grille, la couche sous-jacente (30) en matériau semi-conducteur présente un creux entre deux zones destinées à former des zones source/drain et comprenant au moins une étape de réalisation du motif de grille de sorte à ce que le motif de grille soit en partie au moins situé dans ledit creux.
  25. 25. Procédé selon l’une quelconque des revendications précédentes dans lequel l’implantation ionique (300, 400, 500, 700) comprend une première (400, 700) et une deuxième (500) implantation ionique réalisée après la première (400, 700) implantation ionique.
  26. 26. Procédé selon la revendication précédente en combinaison avec la revendication 18 dans lequel la première implantation ionique (400, 700) est réalisée pour réduire la permittivité diélectrique du premier niveau d’espaceurs (211,611).
  27. 27. Procédé selon la revendication précédente en combinaison avec la revendication 20 dans lequel l’empilement de grille (200) est compris entre deux espaceurs formant le premier niveau d’espaceurs (211), le procédé comprenant une étape de retrait d’une portion de l’empilement de grille (200) de manière à définir une cavité (213) entre les deux espaceurs formant le premier niveau d’espaceurs (211) et dans lequel la première implantation ionique (400) est réalisée de sorte à implanter au moins une face interne (212) du premier niveau d’espaceurs (211), ladite face interne (212) étant tournée au regard de ladite cavité (213), afin de réduire la permittivité diélectrique du premier niveau d’espaceurs (211).
  28. 28. Procédé selon l’une quelconque des revendications 25 et 26 en combinaison avec la revendication 18 dans lequel le motif de grille (600) est compris entre deux espaceurs formant le premier niveau d’espaceurs (611), le procédé comprenant une étape de retrait du motif de grille (600) de manière à définir une cavité (613) entre les deux espaceurs formant le premier niveau d’espaceurs (611) et dans lequel la première implantation ionique (700) est réalisée de sorte à implanter au moins une face interne (612) du premier niveau d’espaceurs (611), ladite face interne (612) étant tournée au regard de ladite cavité (613), afin de réduire la permittivité diélectrique du premier niveau d’espaceurs (611 ).
  29. 29. Procédé selon l’une quelconque des quatre revendications précédentes en combinaison avec la revendication 19 dans lequel la deuxième implantation ionique (500) est réalisée pour réduire la permittivité diélectrique du deuxième niveau d’espaceurs (221,621).
  30. 30. Procédé selon la revendication précédente comprenant une étape consistant à mettre à nu au moins une face externe (222) du deuxième niveau d’espaceurs (221, 621) et dans lequel la deuxième implantation ionique (500) est réalisée de sorte à implanter au moins ladite face externe (222) du deuxième niveau d’espaceurs (221, 621) afin de réduire la permittivité diélectrique du deuxième niveau d’espaceurs (221, 621).
  31. 31. Procédé selon l’une quelconque des six revendications précédentes dans lequel la première implantation ionique (400, 700) est réalisée après une première étape de siliciuration de contacts électriques (150, 250, 280) au niveau de la grille (100, 200, 610) et/ou au niveau de la zone source/drain (130, 230, 630).
  32. 32. Procédé selon l’une quelconque des sept revendications précédentes dans lequel la deuxième implantation ionique (500) est réalisée après une deuxième étape de siliciuration de contacts électriques (150, 250, 280) au niveau de la grille (100, 200, 610) et/ou au niveau de la zone source/drain (130, 230, 630).
FR1563258A 2015-12-23 2015-12-23 Methode de realisation d'espaceurs a faible permittivite Active FR3046290B1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR1563258A FR3046290B1 (fr) 2015-12-23 2015-12-23 Methode de realisation d'espaceurs a faible permittivite
US15/390,077 US10658197B2 (en) 2015-12-23 2016-12-23 Method for producing low-permittivity spacers

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1563258 2015-12-23
FR1563258A FR3046290B1 (fr) 2015-12-23 2015-12-23 Methode de realisation d'espaceurs a faible permittivite

Publications (2)

Publication Number Publication Date
FR3046290A1 true FR3046290A1 (fr) 2017-06-30
FR3046290B1 FR3046290B1 (fr) 2019-09-20

Family

ID=55346114

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1563258A Active FR3046290B1 (fr) 2015-12-23 2015-12-23 Methode de realisation d'espaceurs a faible permittivite

Country Status (2)

Country Link
US (1) US10658197B2 (fr)
FR (1) FR3046290B1 (fr)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109722B2 (en) * 2017-03-02 2018-10-23 Globalfoundries Inc. Etch-resistant spacer formation on gate structure
US10790148B2 (en) 2018-05-23 2020-09-29 Globalfoundries Inc. Method to increase effective gate height
US10879373B2 (en) * 2019-04-23 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with metal gate stack
US11355615B2 (en) * 2020-01-17 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having fluorine-doped gate sidewall spacers
DE102020114867A1 (de) 2020-01-29 2021-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11430865B2 (en) * 2020-01-29 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11398384B2 (en) 2020-02-11 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for manufacturing a transistor gate by non-directional implantation of impurities in a gate spacer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030011080A1 (en) * 2001-07-11 2003-01-16 International Business Machines Corporation Method of fabricating sio2 spacers and annealing caps
US20060220152A1 (en) * 2005-03-31 2006-10-05 International Business Machines Corporation MOSFET structure with ultra-low K spacer
US20110269278A1 (en) * 2010-04-30 2011-11-03 Globalfoundries Inc. Stress Memorization with Reduced Fringing Capacitance Based on Silicon Nitride in MOS Semiconductor Devices
WO2015080945A1 (fr) * 2013-11-27 2015-06-04 Applied Materials, Inc. Procédé de réduction du coefficient k d'une couche diélectrique pour la formation avancée d'un transistor finfet

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720213B1 (en) * 2003-01-15 2004-04-13 International Business Machines Corporation Low-K gate spacers by fluorine implantation
US20130149830A1 (en) * 2011-12-07 2013-06-13 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having silicon-germanium source/drain regions therein

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030011080A1 (en) * 2001-07-11 2003-01-16 International Business Machines Corporation Method of fabricating sio2 spacers and annealing caps
US20060220152A1 (en) * 2005-03-31 2006-10-05 International Business Machines Corporation MOSFET structure with ultra-low K spacer
US20110269278A1 (en) * 2010-04-30 2011-11-03 Globalfoundries Inc. Stress Memorization with Reduced Fringing Capacitance Based on Silicon Nitride in MOS Semiconductor Devices
WO2015080945A1 (fr) * 2013-11-27 2015-06-04 Applied Materials, Inc. Procédé de réduction du coefficient k d'une couche diélectrique pour la formation avancée d'un transistor finfet

Also Published As

Publication number Publication date
US10658197B2 (en) 2020-05-19
US20170186623A1 (en) 2017-06-29
FR3046290B1 (fr) 2019-09-20

Similar Documents

Publication Publication Date Title
FR3046290B1 (fr) Methode de realisation d'espaceurs a faible permittivite
EP2133919B1 (fr) Procédé de fabrication d'un transistor SOI à plan de masse et grille auto alignés et avec oxyde enterré d'epaisseur variable
EP2876677B1 (fr) Procédé de formation des espaceurs d'une grille d'un transistor
EP2999001B1 (fr) Réalisation d'espaceurs au niveau de flancs d'une grille de transistor
FR3060839A1 (fr) Procede de realisation d'un dispositif semi-conducteur a nanofil et espaceurs externe et interne alignes
FR3043837A1 (fr) Procede de realisation de transistor a nanofil semi-conducteur et comprenant une grille et des espaceurs auto-alignes
FR3060841A1 (fr) Procede de realisation d'un dispositif semi-conducteur a espaceurs internes auto-alignes
EP3506336B1 (fr) Procédé de gravure d'une couche diélectrique tridimensionnelle
WO2014037410A1 (fr) Procédé de gravure d'un matériau semiconducteur cristallin par implantation ionique puis gravure chimique à base de chlorure d'hydrogène
EP3261124B1 (fr) Procédé de formation des espaceurs d'une grille d'un transistor
FR2985089A1 (fr) Transistor et procede de fabrication d'un transistor
FR3011119A1 (fr) Procede de realisation d'un transistor
FR3047352A1 (fr) Procede de fabrication d'un transistor a dopant localise a l'aplomb de la grille
EP2120258B1 (fr) Procédé de réalisation d'un transistor à source et drain métalliques
FR3037717A1 (fr) Procede de formation des espaceurs d'une grille d'un transistor
FR3051973A1 (fr) Procede de formation de transistors pdsoi et fdsoi sur un meme substrat
FR3090997A1 (fr) Procédé de réalisation d’un transistor à source et drain surélevés
FR3080486A1 (fr) Procede de formation d'un dispositif microelectronique
FR2991502A1 (fr) Procede de fabrication d'un circuit integre ayant des tranchees d'isolation avec des profondeurs distinctes
EP3671815B1 (fr) Procédé de gravure d'une couche diélectrique tridimensionnelle
EP3079178B1 (fr) Procede de fabrication d'un circuit integre cointegrant un transistor fet et un point memoire oxram
FR3049110A1 (fr) Procede de fabrication d'un transistor a effet de champ a capacite parasite reduite
FR3046875A1 (fr) Procede de fabrication d'un transistor
FR2947384A1 (fr) Procede de realisation d'un transistor a source et drain metalliques
FR3098981A1 (fr) procédé de fabrication de transistors

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20170630

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5

PLFP Fee payment

Year of fee payment: 6

PLFP Fee payment

Year of fee payment: 7

PLFP Fee payment

Year of fee payment: 8

PLFP Fee payment

Year of fee payment: 9