FR3098978A1 - procédé de fabrication de transistors - Google Patents

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Heimanu Niebojewski
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Abstract

Procédé de fabrication d’au moins un transistor. De sorte à obtenir une structure de transistor à source et drain surélevés et à espaceurs sur deux niveaux en escalier, deux dépôts de couches d’espaceurs sont exécutés avant une gravure anisotrope qui élimine des parties horizontales de ces couches. Le pied du premier niveau d’espaceur est alors mis en retrait du deuxième niveau d’espaceur, par une gravure sélective. Une épitaxie unique et un dopage de zones de source et de drain suivent autour des espaceurs ainsi formés. Figure pour l’abrégé : Fig. 6

Description

procédé de fabrication de transistors
La présente invention concerne le domaine de la fabrication de composants micro-électroniques. Elle trouvera pour application la fabrication de transistors, ces composants permettant par exemple de former des circuits CMOS (pour Complementary Metal Oxide Semiconductor). Elle peut notamment s’appliquer à des transistors formés sur des substrats avec la technologie FDSOI (en anglais Fully Depleted Silicon On Insulator) qui correspond à un support du type couche superficielle de silicium sur isolant totalement déplétée.
Dans le domaine considéré ci-dessus, une pluralité d’étapes sont mises en œuvre pour réaliser la grille de chaque transistor, des espaceurs entourant la grille et des zones de source et de drain autour de la grille.
Dans ce contexte, la figure 1 présente une vue en coupe d’un exemple de ce type de transistor. On y retrouve les zones de source et de drain 5 (qui sont de types complémentaires dans la technologie CMOS). La grille 2 est classiquement constituée d’un empilement de couches dont une grande partie est constituée de silicium polycristallin. La formation des zones de source et drain 5 se fait typiquement par implantation ionique de dopants, la grille 2 servant de masque, empêchant ainsi le dopage de la zone du transistor dans laquelle, en fonction des tensions appliquées sur la grille 2, va pouvoir se développer le canal de conduction entre source et drain.
Une technique utilisée actuellement consiste à fabriquer les circuits intégrés en partant de substrats élaborés de type silicium sur isolant, désignés par leur acronyme SOI, de l’anglais « silicon on insulator ». Le substrat élaboré SOI est caractérisé par la présence d’une couche superficielle 13, typiquement faite de silicium monocristallin, de Germanium ou de Silicium-Germanium, reposant sur une couche continue isolante d’oxyde 12 en particulier de silicium, dit oxyde enterré ou encore BOX acronyme de l’anglais « buried oxide layer ». La couche 12 repose sur la couche 11 qui constitue le corps du substrat SOI, souvent qualifié du vocable anglais de « bulk » pour indiquer que le substrat de départ est très généralement fait de silicium massif. Des tranchées d’isolation électrique 14 sont présentes de part et d’autre des zones de source et de drain 5, pour isoler des transistors successivement organisés sur le substrat ; ces tranchées sont typiquement connues sous l’acronyme STI pour Shallow Trench Isolation.
La couche superficielle 13, souvent en silicium monocristallin, peut être contrôlée précisément en épaisseur et en dopage. En particulier, il est avantageux pour les performances des transistors que le canal puisse être complétement déserté de porteurs, c'est-à-dire « fully depleted » (FD), vocable anglais qui est généralement utilisé pour désigner cet état. Ceci est obtenu en réalisant les transistors à partir de substrats SOI dont la couche superficielle 13 est très mince, par exemple moins de 15nm. C’est ce type de transistor qui est ainsi désigné par l’acronyme FDSOI.
Un perfectionnement de la technique de base d’auto-alignement qui a été universellement adopté consiste en la formation d’espaceurs 3 sur les flancs de la grille 2. Les espaceurs, typiquement faits de nitrure de silicium (SiN), vont permettre en particulier la mise en œuvre d’une technique dite de « Source et Drain surélevés » dont un résultat est visible en figure 1. Il est devenu courant que l’on pratique ces opérations deux fois de suite afin d’obtenir le résultat final qui est illustré en figure 1 où l’on peut distinguer deux niveaux d’espaceurs 3, 4 ainsi que les deux niveaux correspondants de surélévation des zones de source et drain 5. Pour pouvoir maintenir de faibles résistances électriques d’accès aux électrodes de source et de drain, en dépit de la réduction de taille des transistors, il a fallu en effet augmenter leur section. Ceci est obtenu par épitaxie sélective des zones source/drain 5. Au cours de cette opération on va faire croître localement la couche surfacique 13 initiale de silicium monocristallin ou d’autres matériaux, tels que du SiGe sur SOI, ou du SiGe sur SIGeOI.
Pour parvenir au résultat de la figure 1, on opère conventionnement une succession d’étapes nombreuses, dont la formation d’une première couche de nitrure de silicium (SiN). Cette couche est ensuite soumise à une gravure qui supprime les parties de la couche situées sur la couche surfacique 13 (qui sont généralement horizontales, c’est-à-dire orientées perpendiculairement à l’épaisseur du substrat) tout en préservant, au moins en partie, le nitrure sur les parties non horizontales et particulièrement sur les parties formant les flancs de la grille.
On obtient ainsi un premier niveau d’espaceurs 3 constitués par les parties résiduelles faites de nitrure couvrant les flancs 21 de la grille 2.
On procède alors à une première étape de croissance des sources et drains par épitaxie sur la base de la couche de matériau semi-conducteur, autour de la grille protégée par le premier niveau d’espaceurs.
On réalise alors des espaceurs de deuxième niveau. À cet effet, une nouvelle couche de nitrure est déposée, de façon similaire au premier niveau d’espaceurs, puis une gravure permet d’obtenir des espaceurs de deuxième niveau 4 en recouvrant les espaceurs déjà formés. Globalement, ces étapes conduisent à des espaceurs dont les pieds présentent un retrait formant une structure en escalier.
Une nouvelle phase d’épitaxie est alors produite de sorte que les zones de source/drain croissent autour de la grille, celle-ci étant protégée par les espaceurs. Des implantations ioniques appropriées aux zones de source ou de drain s’ensuivent et le résultat est un transistor à double niveau d’espaceurs et à zones de source/drain surélevées et en escalier, tel que visible sur la figure 1.
La technologie ainsi décrite se révèle complexe, surtout par le nombre d’étapes mises en œuvre. La mise en œuvre de deux phases de croissance épitaxiale augmente fortement la complexité, mais aussi les défauts d’interface entre ces deux portions crues successivement.
Pour apporter une solution à la complexité des techniques actuelles conventionnelles révélées par le résultat de la figure 1, il a été proposé, dans le document FR3025938, un procédé de fabrication d’espaceurs impliquant un nombre moindre d’étapes de fabrication, et notamment permettant une phase de croissance épitaxiale unique après formation de deux espaceurs de premier niveau.
Dans ce procédé, on permet une certaine maîtrise de la forme du pied des espaceurs, par le dépôt d’une couche d’espaceur puis par son oxydation partielle permettant d’en protéger les parties verticales, tout en réalisant une attaque latérale de formation du pied de l’espaceur. Néanmoins, cette technologie s’adresse à des transistors dotés d’un seul niveau d’espaceurs et implique un contrôle précis de la gravure latérale, contrôle difficile compte tenu de la faible épaisseur de la couche résiduelle de formation d’espaceurs à attaquer latéralement.
Il existe par conséquent un besoin d’améliorer les techniques de fabrication des transistors.
La présente invention a notamment pour objet un procédé de réalisation de transistors avec un bon contrôle dimensionnel et un nombre d’étapes optimisé, et ce, même en obtenant des structures de transistors complexes, à savoir à deux niveaux d’espaceurs et à zones de source/drain surélevées.
RÉSUMÉ
Un aspect concerne un procédé de réalisation d’au moins un transistor comprenant une grille située au-dessus d’une couche d’un matériau semi-conducteur, des espaceurs de premier niveau contre les flancs de la grille, et des espaceurs de deuxième niveau recouvrant au moins en partie latéralement chacun les espaceurs de premier niveau (notamment chacun au moins en partie sur l’un différent des espaceurs de premier niveau), le procédé comprenant successivement :
  • une formation d’une première couche d’espaceur en un premier matériau d’espaceur qui recouvre les flancs de la grille et au moins une zone périphérique de la couche de matériau semi-conducteur entourant la grille,
  • une formation d’une deuxième couche d’espaceur en un deuxième matériau d’espaceur, différant du premier matériau d’espaceur, recouvrant la première couche d’espaceur, et présentant une première portion présentant une orientation principale dirigée selon les flancs et une deuxième portion présentant une orientation principale dirigée selon la couche de matériau semi-conducteur,
  • une réalisation d’une gravure anisotrope de la deuxième couche d’espaceur et de la première couche d’espaceur, configurée pour enlever complètement la deuxième portion et conserver au moins une partie de l’épaisseur de la première portion formant les espaceurs de deuxième niveau, et configurée pour ne conserver de la première couche d’espaceur qu’une portion résiduelle protégée de la gravure anisotrope par les espaceurs de deuxième niveau et comprenant une zone de pied au contact de la couche de matériau semi-conducteur et dont la tranche est située dans le prolongement des espaceurs de deuxième niveau,
  • une réalisation d’une gravure de la zone de pied, sélective par rapport au deuxième matériau d’espaceur et par rapport au matériau semi-conducteur, et configurée pour enlever seulement une partie de la zone de pied à partir de la tranche de sorte à former, dans la portion résiduelle, les espaceurs de premier niveau avec un retrait sous les espaceurs de deuxième niveau,
  • une réalisation de zones de source et de drain.
Ainsi, deux couches servant à former les deux niveaux d’espaceurs sont toutes deux réalisées avant d’être mises en forme, dans la perspective de produire les espaceurs. La gravure anisotrope assume deux fonctions : la définition du deuxième niveau d’espaceur et la préservation d’une partie sous-jacente de la première couche d’espaceur, le reste des couches étant avantageusement alors enlevé et libérant la surface exposée de la couche de matériau semi-conducteur pour l’épitaxie unique à suivre.
La partie résiduelle de la première couche d’espaceur dispose alors d’une zone de base, ou zone de pied, bien définie après cette seule gravure. Dans un mode de réalisation préféré mais non limitatif, la première couche est conforme si bien que son épaisseur sur les parties verticales et sur les parties horizontales est identique. Sur cette base, la gravure isotrope sélective finalise la forme des premiers espaceurs, et elle est par nature bien contrôlable.
On peut aisément mettre en correspondance les matériaux des couches d’espaceur et les conditions de gravure de la zone de pied pour contrôler la formation du retrait, de sorte que la forme finale des premiers espaceurs est bien définie.
On notera que les espaceurs sont intégralement définis avant épitaxie, si bien qu’une seule épitaxie peut suivre, limitant les phases de fabrication et évitant les inconvénients intrinsèques des deux phases distinctes d’épitaxie des procédés conventionnels.
L’invention concerne aussi des transistors obtenus par les aspects décrits du procédé de l’invention.
Des buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée d’un mode de réalisation de cette dernière qui est illustré par les dessins d’accompagnement suivants dans lesquels :
La figure 1 illustre schématiquement la structure d’un transistor à deux niveaux d’espaceurs et à zones de source et drain surélevées selon l’état la technique.
La figure 2 illustre une étape du procédé selon un mode de réalisation.
La figure 3 illustre une étape de gravure anisotrope du procédé.
La figure 4 illustre une étape de gravure d’une zone de pied.
La figure 5 illustre une possibilité de lissage des formes des espaceurs.
La figure 6 illustre le résultat d’une épitaxie.
La figure 7 illustre un exemple de transistors obtenus après une implantation permettant un dopage des zones de source / drain.
Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, les épaisseurs relatives des différentes couches ne sont pas représentatives de la réalité.
Avant d’entamer une revue détaillée de modes de réalisation de l’invention, il est indiqué que l’invention peut comprendre notamment les caractéristiques optionnelles ci-après pouvant être utilisées en association ou alternativement :
  • la réalisation des zones de source et drain peut comprendre une croissance, de préférence unique, par épitaxie sur la couche de matériau semi-conducteur ; et préférentiellement un dopage desdites zones, autour des espaceurs de premier niveau et des espaceurs de deuxième niveau.
  • la formation de la première couche d’espaceur 31 comprend un dépôt du premier matériau d’espaceur et la formation de la deuxième couche d’espaceur 41 comprend un dépôt du deuxième matériau d’espaceur.
  • le dépôt du premier matériau d’espaceur est conforme.
  • le premier matériau d’espaceur est à base d’un oxyde de matériau semi-conducteur.
  • le deuxième matériau d’espaceur est un matériau Low-k.
  • après la gravure de la zone de pied 312 et avant la réalisation des zones de source et de drain 5, une attaque des espaceurs 4 de deuxième niveau, configurée pour arrondir une portion d’angle des espaceurs 4 de deuxième niveau bordant le retrait 313. Cette attaque peut aussi optionnellement impacter les espaceurs 3 de premier niveau pour les arrondir dans la portion d’angle bordant le retrait 313.
  • l’attaque est opérée avec une solution d’acide fluorhydrique diluée à moins de 1% et durant une durée inférieure ou égale à 1 minute.
  • le dopage comprend un dopage in-situ des zones de source et de drain 5 lors de la croissance par épitaxie.
  • la gravure de la zone de pied 312 est opérée par voie humide.
  • on utilise comme couche d’un matériau semi-conducteur 13 une couche superficielle d’une plaque de silicium sur isolant totalement déplétée (FD-SOI).
Il est précisé que dans le cadre de la présente invention, les termes « sur », « surmonte », « recouvre » ou « sous-jacent » ou leurs équivalents ne signifient pas forcément « au contact de ». Ainsi par exemple, le dépôt d’une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l’une de l’autre, mais cela signifie que la première couche recouvre au moins partiellement la deuxième couche en étant soit directement à son contact soit en étant séparée d’elle par au moins une autre couche ou au moins un autre élément.
Une couche peut par ailleurs être composée de plusieurs sous-couches d’un même matériau ou de matériaux différents.
On entend par un substrat, une couche, un dispositif, « à base » d’un matériau M, un substrat, une couche, un dispositif comprenant ce matériau M uniquement ou ce matériau M et éventuellement d’autres matériaux, par exemple des éléments d’alliage, des impuretés ou des éléments dopants. Ainsi, un espaceur à base de nitrure de silicium SiN peut par exemple comprendre du nitrure de silicium non stœchiométrique (SiN), ou du nitrure de silicium stœchiométrique (Si3N4), ou encore un oxy-nitrure de silicium (SiON).
Par composant, dispositif ou élément de dispositif microélectronique, on entend tout type d’élément réalisé avec les moyens de la microélectronique. Ces dispositifs englobent notamment en plus des dispositifs à finalité purement électronique, des dispositifs micromécaniques ou électromécaniques (MEMS, NEMS…) ainsi que des dispositifs optiques ou optoélectroniques (MOEMS…).
Plusieurs modes de réalisation de l’invention mettant en œuvre des étapes successives du procédé de fabrication sont décrits ci-après. Sauf mention explicite, l’adjectif « successif » n’implique pas nécessairement, même si cela est généralement préféré, que les étapes se suivent immédiatement, des étapes intermédiaires pouvant les séparer. Par ailleurs, le terme « étape » s’entend de la réalisation d’une partie du procédé, et peut désigner un ensemble de sous-étapes.
Dans ce qui suit, on entend par gravure sélective l’enlèvement par gravure d’un matériau donné en préservant au moins en partie, par la sélectivité du procédé employé, d’autres matériaux au contact de la solution ou du plasma de gravure. Le différentiel de vitesse de gravure entre le matériau à enlever et ceux l’entourant à préserver peut être supérieur à 10.
On entend par « conforme » une géométrie de couche qui présente une même épaisseur, aux tolérances de fabrication près, une épaisseur identique malgré les changements de direction de couche, par exemple au niveau de flancs de motif de grille.
Le mot « diélectrique » qualifie un matériau dont la conductivité électrique est suffisamment faible dans l’application donnée pour servir d’isolant. Dans la présente invention, un matériau diélectrique présente de préférence une constante diélectrique inférieure à 7. Les espaceurs sont typiquement formés en un matériau diélectrique.
L’invention n’exclut pas qu’au moins une couche d’un matériau soit interposée entre la grille et les premiers espaceurs (mais il est préféré que la grille soit au contact des premiers espaceurs) et/ou entre les premiers espaceurs et les deuxièmes espaceurs. On notera que, d’une manière générale, les niveaux d’espaceurs se juxtaposent, étant en recouvrement suivant une extension latérale. En général, mais non limitativement, un niveau d’espaceur forme une bague autour de la grille, avec un contour fermé ; on pourrait donc parler d’un espaceur de premier niveau et d’un espaceur de deuxième niveau ; cependant, les représentation en coupe, et les directions privilégiées des grilles font que l’on parle aussi de paires d’espaceurs, pour un niveau d’espaceurs donné.
On parlera préférentiellement d’épaisseur pour une couche, de hauteur pour un dispositif (transistor ou grille par exemple) et de profondeur pour une cavité ou une gravure. L’épaisseur est prise selon une direction normale au plan d’extension principal de la couche, la hauteur et la profondeur sont prises selon une direction normale au plan de base du substrat.
Les termes « sensiblement », « environ », « de l'ordre de » signifient « à 10% près » ou, lorsqu'il s'agit d'une orientation angulaire, « à 10° près ». Ainsi, une direction sensiblement normale à un plan signifie une direction présentant un angle de 90±10° par rapport au plan.
Pour déterminer la géométrie des transistors et la disposition des différentes couches, on peut procéder à des analyses de microscopie électronique, en particulier de Microscopie Electronique à Balayage (MEB) ou de Microscopie Electronique en Transmission (MET ou TEM).
Les compositions chimiques des différentes couches ou régions peuvent être déterminées à l’aide de la méthode bien connue EDX ou X-EDS, acronyme de «energy dispersive x-ray spectroscopy» qui signifie «analyse dispersive en énergie de photons X», ou bien EELS (acronyme de «electron energy loss spectroscopy») pour spectroscopie des pertes d’énergie électroniques, adaptée pour les éléments au numéro atomique faible.
Cette méthode est bien adaptée pour analyser la composition de portions de faibles dimensions telles que la forme et les cotes des parties de base des espaceurs et la présence ou l’absence d’interfaces entre deux portions de croissance épitaxiale.
Ces modes de détermination peuvent donc être un indice de la mise en œuvre du procédé selon l’invention.
Le procédé de fabrication de transistors va maintenant être décrit en détail au travers du mode de réalisation indicatif des figures 2 à 7.
Le substrat peut comprendre une partie dite massive ou «bulk» selon la terminologie anglo-saxonne, avec des zones actives dans une couche en matériau semiconducteur.
Le substrat 1 peut également, comme représenté à la figure 2, être de type semi-conducteur sur isolant, par exemple un substrat silicium sur isolant SOI (acronyme de l’anglais «silicon on insulator») ou un substrat germanium sur isolant GeOI (acronyme de l’anglais «germanium on insulator») ou silicium-germanium SiGeOI. Il peut être du type décrit en référence à la figure 1. La couche de matériau semi-conducteur 13 peut par exemple être du silicium. Son épaisseur peut notamment être inférieure à 10 ou à 15 nm pour le cas du FDSOI et supérieure ou égale à 5 nm pour le SOI.
Le procédé s’applique après que les grilles des transistors ont été formées.
La grille 2 est classiquement constituée d’un empilement de couches dont une grande partie est avantageusement constituée de silicium polycristallin. Cette partie principale est généralement basée sur une ou plusieurs couches qui constituent l’oxyde de grille à l’interface avec la couche de matériau semi-conducteur 13. La couche 22, à l’extrémité opposée de la grille 2, est un masque dur servant à protéger, à ce stade de réalisation, l’empilement des couches de grille sous-jacentes. Il peut s’agir de nitrure de silicium.
La figure 2 illustre une étape du procédé permettant la formation d’un empilement de deux couches de matériaux différents. Une première couche 31 recouvre les surfaces exposées du support précédemment décrit. Une deuxième couche 41 recouvre la première couche 31.
La première couche 31 est destinée, dans une partie qui subsistera, à former un premier niveau d’espaceurs. Il s’agit d’un matériau diélectrique. Dans un mode de réalisation, on utilise pour cette couche un premier matériau qui est un oxyde de matériau semi-conducteur, par exemple du SiO2.
La deuxième couche 41 est destinée, dans une partie qui subsistera, à former un deuxième niveau d’espaceurs. Il s’agit aussi d’un matériau diélectrique. On pourra utiliser du SiN comme c’est fréquemment le cas pour les espaceurs. Alternativement au SiN, un matériau diélectrique de type Low-k (de constante diélectrique k<7) peut être utilisé pour former les espaceurs de deuxième niveau. Par exemple et non limitativement, ce matériau peut être du SiBCN ou du SiCO. On notera que la superposition d’une couche 31 en oxyde et d’une couche 41 en matériau Low-k est très avantageuse pour la limitation des capacités parasites.
Typiquement, on procède pour la première couche 31 à un dépôt dit « conforme » sur une épaisseur par exemple allant de 4 à 10 nm. L’épaisseur de cette couche va définir l’épaisseur du premier niveau d’espaceur, par la dimension doxvisible en figure 4.
Le dépôt est conforme s’il se fait de façon égale quelle que soit l’orientation des surfaces sur lesquelles il est réalisé. Pour obtenir ce résultat, le dépôt est de préférence effectué à l’aide d’un procédé dit ALD, acronyme de l’anglais « Atomic Layer Deposition » ou dépôt de couche atomique, ou encore par PECVD, acronyme de l’anglais « plasma-enhanced chemical vapor deposition » pour dépôt chimique en phase vapeur assisté par plasma, ou encore d’un procédé dit LPCVD, acronyme de l’anglais « low-pressure chemical vapor deposition » pour dépôt chimique en phase vapeur à basse pression. La figure 2 montre une couche 31 conforme. L’intérêt de cette option est de bien maîtriser par ailleurs la hauteur de cette couche, notamment sous les parties horizontales de la couche 41. Dans le cas d’un dépôt conforme, la dimension doxse retrouve aussi suivant l’épaisseur de la couche 31 déposée selon une direction horizontale, parallèlement au plan principal du substrat.
Le dépôt de la deuxième couche 41 peut s’opérer de la même manière que le dépôt de la première couche 31. Cette couche 41 peut être conforme ou non. Par ailleurs, on cherchera à ce que l’épaisseur de la couche 41 soit au moins égale, et de préférence supérieure, à l’épaisseur finale souhaitée pour les espaceurs du deuxième niveau. En effet, en surdimensionnant la couche 41, on garantit la préservation d’une épaisseur suffisante pour le deuxième niveau d’espaceurs (notée dsp1en figure 4), après les étapes qui suivent, comprenant notamment une gravure susceptible d’attaquer quelque peu la zone de la couche 41 correspondant à ce niveau d’espaceurs. À titre d’exemple, l’épaisseur de la couche 41 déposée peut être supérieure à 6 nm, et avantageusement supérieure à 12 nm.
La deuxième couche 41 comprend ainsi une première portion 411 s’étendant parallèlement aux flancs 21 de la grille 2 et une deuxième portion 412 s’étendant suivant la face de la couche de matériau semi-conducteur 13. La première portion 411 s’étend suivant la dimension en épaisseur du substrat 1 jusqu’au contact avec la couche 31 sous-jacente.
Comme montré sur la figure 3, on procède ensuite à une gravure anisotrope des couches 31, 41, c’est-à-dire à une gravure essentiellement verticale, gravure qui se fait donc perpendiculairement au plan du substrat et qui ne grave pas, ou très peu, les parties verticales des couches 31, 41. Ce type de gravure est avantageusement réalisée à partir d’un plasma dans un réacteur de gravure de type à couplage inductif (ICP), possiblement en utilisant une espèce de gravure fluorocarbonée. Avantageusement, les modalités de la gravure anisotrope sont telles que la couche de matériau semi-conducteur 13 sert de couche d’arrêt.
Les conditions d’une telle gravure anisotrope sont par exemple celles-ci pour un réacteur à couplage inductif: pression = 5 milli Torr ; puissance de la source = 300 Watts ; tension de polarisation = 65 Volts ; débit de trifluorométhane (CHF3) = 30 sccm (centimètres cube par minute) ; débit d’hélium (He) = 220 sccm ; température du porte-substrat (par exemple électrostatique) = 60°C. On peut par ailleurs utiliser une chimie fluorocarbonée.
Dans la configuration obtenue à l’issue de la gravure anisotrope, comme présentée à la figure 3, il ne subsiste avantageusement qu’une partie de la deuxième couche 41 dirigée suivant les flancs 21 de la grille. La gravure anisotrope peut par ailleurs avoir légèrement profilé cette partie. Elle est destinée à former les espaceurs 4 de deuxième niveau.
Une large partie de la couche 31 s’étendant sur la couche de matériau semi-conducteur 13 a aussi été enlevée. Subsiste une portion résiduelle 311 protégée de la gravure anisotrope par les parties préservées de la première portion 411 de la couche 41. Cette portion résiduelle 311 s’étend majoritairement suivant les flancs 21 de la grille 2, comme les espaceurs 4. Cependant, la tranche de ces derniers a aussi protégé une zone de pied 312 faisant partie de la portion résiduelle 311 ayant survécu à l’enlèvement partiel de la couche 31. La zone de pied 312 remplit un espace situé entre une surface inférieure de l’espaceur 4 et la face supérieure de la couche de matériau semi-conducteur 13.
De par l’anisotropie de la gravure, les espaceurs 4 et la zone de pied 312 s’inscrivent en continuité, leurs surfaces exposées étant dans le prolongement l’une de l’autre.
On notera que la gravure anisotrope n’a pas impacté l’épaisseur de la zone de pied 312 qui est donc parfaitement contrôlée par les paramètres de dépôt de la couche 31.
Dans l’optique de former un système d’espaceurs en escalier, le profil résultant des deux niveaux d’espaceurs est ensuite ajusté.
Ainsi, à la figure 4, on a représenté le résultat d’une gravure de la zone de pied permettant de générer un retrait 313 entre la surface inférieure de l’espaceur 4, la face supérieure de la couche 13 et le matériau de la couche 31 conservé. La portion conservée de ce dernier matériau forme alors le premier niveau d’espaceurs 3.
Dans la mesure où la zone de gravure où s’effectue le retrait 313 est bien confinée, et comme l’épaisseur de la première couche 31 a été facilement contrôlée jusqu’à ce stade, le contrôle au temps de l’enlèvement de matière à ce niveau peut être précis. Ainsi, la dimension du retrait est bien contrôlée. Dans un mode de réalisation, la largeur du retrait 313 correspond à la largeur du pied des espaceurs 4. Dans tous les cas, on préserve une portion de la couche 31 recouvrant la grille, de sorte à éviter des court-circuit.
Dans un mode de réalisation, la gravure de la zone de pied est une gravure humide opérée avec une solution d’acide fluorhydrique fort dilué, par exemple à 1%, pendant une durée notamment inférieure ou égale à 1 minute.
Suivant un mode de réalisation indicatif, le profil de la structure en escalier des pieds des deux niveaux d’espaceur est ensuite amélioré. En effet, rendre moins droits (moins verticaux) les angles des espaceurs pourra avoir tendance à diminuer les capacités parasites horizontales.
À cet effet, suivant un mode de réalisation, on réalise une attaque supplémentaire permettant d’adoucir les angles des espaceurs, en particulier l’angle de pied des espaceurs 4. Cela peut s’opérer avec une gravure humide d’une solution de gravure très diluée adaptée au matériau à attaquer. Par exemple, il peut s’agir d’une gravure humide avec une solution d’acide fluorhydrique avec une dilution inférieure ou égale à 1 % pendant moins de 30 secondes.
Il résulte de cette attaque une forme, visible en figure 5, avec un arrondi du bord inférieur des espaceurs 3, 4, qui adoucira les angles de l’épitaxie à venir.
La figure 6 illustre l’étape de croissance épitaxiale des zones de source et de drain 5 qui est effectuée ensuite. Comme on l’a vu, cette opération est unique avec le procédé de l’invention alors qu’elle doit être répétée une seconde fois quand on utilise le procédé standard de formation des espaceurs de deux niveaux. La hauteur du pied d’épitaxie, au niveau du retrait 313, est contrôlée par la hauteur doxde la zone de pied 312 et non pas par la phase de croissance épitaxiale. On peut facilement régler la résistance induite par les espaceurs avec la hauteur hepide cette croissance épitaxiale, c’est-à-dire par sa durée, de sorte à surélever suffisamment, par une hauteur h2, la zone épitaxiée relativement à la base des espaceurs 4.
Pour la formation des zones de source et de drain, on pourra procéder à un dopage in-situ de ces zones, c’est-à-dire dans le réacteur épitaxial lui-même en y introduisant sous forme gazeuse les espèces dopantes nécessaires comme le bore (dopage de type P) ou le (dopage de type N). Optionnellement, si on n’a pas recours à un dopage in-situ, ou en complément, on pourra procéder, après formation de la couche épitaxiale, à une implantation des espèces dopantes dans un implanteur. Pour chaque type de dopage, un masquage des zones non concernées par le dopage de ce type pourra être mis en œuvre de manière conventionnelle. Cette étape peut avoir lieu alors que les deux niveaux d’espaceurs sont déjà en place.
Les zones de source et de drain 5 sont globalement désignées zones source/drain puisqu’elles sont très généralement parfaitement symétriques et peuvent jouer l’un ou l’autre rôle en fonction des polarisations électriques qui sont appliquées au transistor.
La figure 7 donne un exemple de résultat final, étant noté que les zones de source/drain 5 comprendront typiquement une zone 52 issue de l’épitaxie et une zone dopée 51 sous-jacente de la couche de matériau semi-conducteur 13.

Claims (12)

  1. Procédé de réalisation d’au moins un transistor comprenant :
    • une grille (2) située au-dessus d’une couche d’un matériau semi-conducteur (13),
    • des espaceurs (3) de premier niveau contre des flancs (21) de la grille (2), et
    • des espaceurs (4) de deuxième niveau recouvrant au moins en partie latéralement les espaceurs (3) de premier niveau, le procédé comprenant successivement:
    • une formation d’une première couche d’espaceur (31) en un premier matériau d’espaceur qui recouvre les flancs (21) de la grille (2) et au moins une zone périphérique de la couche de matériau semi-conducteur (13) entourant la grille (2),
    • une formation d’une deuxième couche d’espaceur (41) en un deuxième matériau d’espaceur, différant du premier matériau d’espaceur, recouvrant la première couche d’espaceur (31), et présentant une première portion (411) présentant une orientation principale dirigée selon les flancs (21) et une deuxième portion (412) présentant une orientation principale dirigée selon la couche de matériau semi-conducteur (13),
    • une réalisation d’une gravure anisotrope de la deuxième couche d’espaceur (41) et de la première couche d’espaceur (31), configurée pour enlever complètement la deuxième portion (412) et conserver au moins une partie de l’épaisseur de la première portion (411) formant les espaceurs (4) de deuxième niveau, et configurée pour ne conserver de la première couche d’espaceur (31) qu’une portion résiduelle (311) protégée de la gravure anisotrope par les espaceurs (4) de deuxième niveau et comprenant une zone de pied (312) au contact de la couche de matériau semi-conducteur (13) et dont la tranche est située dans le prolongement des espaceurs (4) de deuxième niveau,
    • une réalisation d’une gravure de la zone de pied (312), sélective par rapport au deuxième matériau d’espaceur et par rapport au matériau semi-conducteur, et configurée pour enlever seulement une partie de la zone de pied (312) à partir de la tranche de sorte à former, dans la portion résiduelle (311), les espaceurs (3) de premier niveau avec un retrait (313) sous les espaceurs (4) de deuxième niveau,
    • une réalisation de zones de source et de drain (5).
  2. Procédé selon la revendication précédente, dans lequel la réalisation des zones de source et de drain (5) comprend une unique croissance par épitaxie sur la couche de matériau semi-conducteur (13).
  3. Procédé selon l’une quelconque des revendications précédentes, dans lequel la formation de la première couche d’espaceur (31) comprend un dépôt du premier matériau d’espaceur et la formation de la deuxième couche d’espaceur (41) comprend un dépôt du deuxième matériau d’espaceur.
  4. Procédé selon la revendication précédente, dans lequel le dépôt du premier matériau d’espaceur est conforme.
  5. Procédé selon l’une quelconque des revendications précédentes, dans lequel le premier matériau d’espaceur est à base d’un oxyde de matériau semi-conducteur.
  6. Procédé selon l’une quelconque des revendications précédentes, dans lequel le deuxième matériau d’espaceur est un matériau Low-k.
  7. Procédé selon l’une des revendications précédentes, comprenant, après la gravure de la zone de pied (312) et avant la réalisation des zones de source et de drain (5), une attaque au moins des espaceurs (4) de deuxième niveau, configurée pour arrondir une portion d’angle des espaceurs (4) de deuxième niveau bordant le retrait (313), et de préférence pour arrondir aussi les espaceurs (3) de premier niveau.
  8. Procédé selon la revendication précédente, dans lequel l’attaque est opérée avec une solution d’acide fluorhydrique diluée à moins de 1% et durant une durée inférieure ou égale à 1 minute.
  9. Procédé selon l’une des revendications précédentes, dans lequel la réalisation des zones de source et de drain (5) comprend un dopage desdites zones de source et de drain (5) autour des espaceurs (3) de premier niveau et des espaceurs (4) de deuxième niveau.
  10. Procédé selon la revendication précédente, dans lequel le dopage comprend un dopage in-situ des zones de source et de drain (5) lors de la croissance par épitaxie.
  11. Procédé selon l’une quelconque des revendications précédentes, dans lequel la gravure de la zone de pied (312) est opérée par voie humide.
  12. Procédé selon l’une des revendications précédentes, dans lequel on utilise comme couche d’un matériau semi-conducteur (13) une couche superficielle d’une plaque de silicium sur isolant totalement déplétée (FD-SOI).
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261911B1 (en) * 1999-02-13 2001-07-17 Hyundai Electronics Industries Co., Ltd. Method of manufacturing a junction in a semiconductor device
US20040132258A1 (en) * 2003-01-07 2004-07-08 You-Seung Jin MOSFET and method of fabricating the same
US20060040484A1 (en) * 2004-08-20 2006-02-23 International Business Machines Corporation Apparatus and method for staircase raised source/drain structure
FR3025938A1 (fr) 2014-09-17 2016-03-18 Commissariat Energie Atomique Realisation d'espaceurs au niveau de flancs d'une grille de transistor
US9634088B1 (en) * 2016-06-17 2017-04-25 Globalfoundries Inc. Junction formation with reduced CEFF for 22NM FDSOI devices
CN104835737B (zh) * 2014-02-07 2018-09-04 无锡华润上华科技有限公司 半导体器件及其制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261911B1 (en) * 1999-02-13 2001-07-17 Hyundai Electronics Industries Co., Ltd. Method of manufacturing a junction in a semiconductor device
US20040132258A1 (en) * 2003-01-07 2004-07-08 You-Seung Jin MOSFET and method of fabricating the same
US20060040484A1 (en) * 2004-08-20 2006-02-23 International Business Machines Corporation Apparatus and method for staircase raised source/drain structure
CN104835737B (zh) * 2014-02-07 2018-09-04 无锡华润上华科技有限公司 半导体器件及其制作方法
FR3025938A1 (fr) 2014-09-17 2016-03-18 Commissariat Energie Atomique Realisation d'espaceurs au niveau de flancs d'une grille de transistor
US9634088B1 (en) * 2016-06-17 2017-04-25 Globalfoundries Inc. Junction formation with reduced CEFF for 22NM FDSOI devices

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