JPH04209543A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04209543A JPH04209543A JP40071190A JP40071190A JPH04209543A JP H04209543 A JPH04209543 A JP H04209543A JP 40071190 A JP40071190 A JP 40071190A JP 40071190 A JP40071190 A JP 40071190A JP H04209543 A JPH04209543 A JP H04209543A
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- Japan
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- insulating film
- gate electrode
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１１
【産業上の利用分野］この発明は自己整合型のコンタク
トを有する半導体装置の製造方法に関する。 ［０００２］ 【従来の技術】図２はゲート電極２４、配線層３６等を
有する従来の半導体装置の断面図である。コンタクト孔
３３は、層間絶縁膜３５を形成した後、フォトリソグラ
フィ法で位置合わせをし、形成していたために、必ず位
置合わせの誤差δとエツチング時のバラツキ＾との和か
らなる余裕度を考える必要があった。たとえば、ゲート
電極２４のエッチとコンタクト孔３６のエツジとの距離
をｎとすると、 ｒｎ＞δ＋λ」の関係にならなければ
ならない。この事は半導体装置を小さくする時の大きな
障害となっていた。たとえば０． ８μｍルールにおい
ては、δ＝０． ４μｍ、λ＝０．２μｍであるからｎ
〉０．６７１ｍとなる。プロセスマージンをみるとｎは
０゜８７ｚｍ程度必要となる。 ［０００３］
トを有する半導体装置の製造方法に関する。 ［０００２］ 【従来の技術】図２はゲート電極２４、配線層３６等を
有する従来の半導体装置の断面図である。コンタクト孔
３３は、層間絶縁膜３５を形成した後、フォトリソグラ
フィ法で位置合わせをし、形成していたために、必ず位
置合わせの誤差δとエツチング時のバラツキ＾との和か
らなる余裕度を考える必要があった。たとえば、ゲート
電極２４のエッチとコンタクト孔３６のエツジとの距離
をｎとすると、 ｒｎ＞δ＋λ」の関係にならなければ
ならない。この事は半導体装置を小さくする時の大きな
障害となっていた。たとえば０． ８μｍルールにおい
ては、δ＝０． ４μｍ、λ＝０．２μｍであるからｎ
〉０．６７１ｍとなる。プロセスマージンをみるとｎは
０゜８７ｚｍ程度必要となる。 ［０００３］
［０００４］
【従来の技術】で述べたコンタクトとゲート電極との距
離ｎおよびコンタクト孔と素子分離層との距離Ｐを可能
な限り小さくする事により、半導体装置の大きさを小さ
くする事である。 ［０００５］
離ｎおよびコンタクト孔と素子分離層との距離Ｐを可能
な限り小さくする事により、半導体装置の大きさを小さ
くする事である。 ［０００５］
【課題を解決するための手段】ゲート電極・配線膜とそ
の上の絶縁膜を同時にエツチングしパターニングした後
、ゲート電極・配線膜の側壁に側壁絶縁膜をエッチバッ
ク法にて形成し、次にソース・ドレイン・不純物層と導
電体膜を直接接触させるように導電体膜を形成し、導電
体膜を所望の形状にパターニングする。 ［０００６］
の上の絶縁膜を同時にエツチングしパターニングした後
、ゲート電極・配線膜の側壁に側壁絶縁膜をエッチバッ
ク法にて形成し、次にソース・ドレイン・不純物層と導
電体膜を直接接触させるように導電体膜を形成し、導電
体膜を所望の形状にパターニングする。 ［０００６］
【作用】ゲート電極・配線は上部絶縁膜および側壁絶縁
膜にて覆われているために、層間絶縁膜を用いる事なく
その上の導電帯膜をソース・ドレイン不純物層に接触し
て形成できる。すなわちコンタクトを形成するためのマ
スクが不要であるため、半導体素子を微細化できる。 ［０００７］
膜にて覆われているために、層間絶縁膜を用いる事なく
その上の導電帯膜をソース・ドレイン不純物層に接触し
て形成できる。すなわちコンタクトを形成するためのマ
スクが不要であるため、半導体素子を微細化できる。 ［０００７］
【実施例】図１（ａ）〜（ｇ）は本発明の自己整合型（
セルファライン）コンタクト構造を有する金属酸化物半
導体（ＭＯＳ）の製造方法を示す。すなわち、図１（ａ
）に示すようにシリコン等の半導体基板］上に素子分離
用の絶縁膜２、ゲート絶縁膜３を形成した後に、ゲート
電極および配線となる膜４とその上に絶縁＠５とを積層
し、ゲート電極・配線とするためのｌくターニングをフ
ォトレジスト膜６等で行う。ゲート電極・配線膜４は多
結晶シリコン膜やシリサイド摸あるい：は金属膜あるい
は、これらの複合膜などである。またゲート電極・配線
膜４の上の絶縁膜５としてデー１〜電極・配線膜４を酸
化した酸化膜あるいはゲート電極・酸化膜４を窒化した
窒化膜あるいは化学気相成長法（ＣＶＤ法）や物理気相
成長法（ＰＶＤ法）で積層したシリコン酸化膜あるいは
ＣＶＤ法やＰＶＤ法で積層したシリコン窒化膜あるいは
ＣＶＤ法やＰＶＤ法で積層したシリコン酸室ｆヒ膜ある
いはアルミナなどの絶縁膜あるいはこれらの複合膜など
が挙げられる。 ［０００８１次に図１（ｂ）に示すように、パターニン
グされたフォトレジスト膜６をマスクにして絶縁膜５お
よびゲート電極・配線４をパターニングする。このパタ
ニング工程において、絶縁膜５のパターニングとゲート
電極・配線４のパターニングとは同時に行ってもよいし
、別々に行ってもよい。次に図１（Ｃ）に示すように、
薄いソース・ドレイン・不純物層７および８を形成した
後にゲート電極・配線４の側壁絶縁膜となる絶縁膜９を
積層する。この絶縁膜としてＣＶＤ法あるいはＰＶＤ法
により形成したシリコン酸化膜またはシリコン窒化膜ま
たはシリコン酸窒化膜またはアルミナ等が挙げられる。 尚、側壁絶縁膜となる絶縁膜９形成前に、ゲート電極・
配線４のパターニングの時のダメージの除去あるいはシ
リコン基板１の界面の安定化等の目的などのために、ア
ニールあるいは酸化などの熱処理工程を行っても良い。 薄いソース・ドレイン・不純物層７および８は一般にＬ
ＤＤ （Ｌｉｇｈｔ ｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）と呼ばれている。この層は必要なければなくする事
も、もちろん可能である。さらにもっと濃度の濃いソー
ス・ドレイン不純物層とする事もできる。 ［０００９］次に図１（ｄ）に示すように、絶縁膜９を
エツチングし側壁絶縁膜１０を形成する。これはエッチ
バック法と呼ばれ、一般には絶縁膜９の異方性エツチン
グにより、ゲート電極・配線４の側壁に側壁絶縁膜１０
を形成できる。また絶縁膜９のエツチング量は絶縁膜９
のほぼ厚み分であり、側壁絶縁膜１０の均一性のために
は少しオーバエツチングに行う必要がある。この時、絶
縁膜９の下にあるゲート絶縁膜３あるいはゲート電極・
配線４の上の絶縁膜５はある程度エツチングされるので
それを考慮する必要がある。ゲート絶縁膜は薄いのです
べてエツチングされる事も考え、その下のシリコン基板
１は余りエツチングされないように絶縁膜９のエツチン
グ条件を選ぶ必要がある。また、ゲート電極・配線４の
上の絶縁膜もある程度エツチングされる事を考え、ゲ−
上電極・配線４が露出せず、かつ電気的絶縁性が取れる
くらい充分な厚みが必要である。 （ＯＯ１０１次に図１ （ｅ）に示すように、濃いソー
ス・ドレイン・不純物＠１１および１２を形成し、ソー
ス・トレイン・不純物層１１および１２の上に直接接触
するように導電体膜１３を形成する。この際の直接接触
のために、もし導電体膜１３を形成する前にソース・ド
レイン不純物層１１．１２の上に薄い絶縁膜でも残って
いれば、それを除去する事は当然である。この導電帯膜
１３として、多結晶シリコン膜、シリサイド膜、金属膜
あるいはこれらの複合膜が挙げられる。 ［００１１１次に図１（ｆ）に示すように、導電帯膜１
３を所望の形状に加工するために、フォトリソグラフィ
等の方法でレジスト等をパターニングする。この時、ゲ
ート電極上の導電体膜９は通常つながらないようにしな
ければならないため、フォトレジスト膜１４は図１（ｆ
）のようにおいている。一般にＬＳＩを微細化した時に
、ゲート電極・配線が最小ルールになる。フォトレジス
ト膜１４のおいているスペースｍは通常ゲート電極・配
線の幅より小さい方が導電体膜のエツチングの際、ソー
ス・トレインまでエツチングしないようにするために望
ましい。最小ルールであるゲート電極・配線の幅よりも
スペースｍを小さくできるかと言えば特に問題はない。 何故ならゲート電極・配線の上は絶縁膜５がある事もあ
り周囲に比べて高くなっているので、最小ルールよりも
小さい解像度の限界までｍの長さを取っても、フォトレ
ジストは充分にきれる。 ［００１２］次に図１（ｇ）に示すように、パターニン
グされたフォトレジスト膜１４をマスクにして導電帯膜
１３を所望の形状にエツチングする。この時、ゲート電
極・配線４の上のレジストのおいている所もきれて、ソ
ース側とトレイン側で導電帯膜１３が分離される。次に
フォトレジスト膜１４を除去した後、図１（ｈ）に示す
ように、層間絶縁膜１５、その上の第２の導電帯膜１６
などを形成し、半導体装置を作りあげていく。 ［００１３］さて図１ではソース・ドレイン不純物層７
．８．１１．１２との直接コンタクトを述べたが、導電
体膜１３とゲート電極・配線４とのコンタクトを取るに
はどうすればよいかというと、導電体膜１３を形成する
前にマスキングの工程とエツチングの工程を増やして、
ゲート電極・配線４の上の絶縁膜５に接触孔を作成する
とよい。あるいは別の方法として、導電体膜１３を形成
した後、層間絶縁膜１５に接触孔をあけゲート電極・配
線４と第２の導電体膜１６との接触を行えばよい。 ［００１４］上記の説明におけるソース・ドレイン不純
物層７．８あるいは１１，１２に関してはＰ型でもＮ型
てもどちらでも良い事は言うまでもない。 ［００１５］
セルファライン）コンタクト構造を有する金属酸化物半
導体（ＭＯＳ）の製造方法を示す。すなわち、図１（ａ
）に示すようにシリコン等の半導体基板］上に素子分離
用の絶縁膜２、ゲート絶縁膜３を形成した後に、ゲート
電極および配線となる膜４とその上に絶縁＠５とを積層
し、ゲート電極・配線とするためのｌくターニングをフ
ォトレジスト膜６等で行う。ゲート電極・配線膜４は多
結晶シリコン膜やシリサイド摸あるい：は金属膜あるい
は、これらの複合膜などである。またゲート電極・配線
膜４の上の絶縁膜５としてデー１〜電極・配線膜４を酸
化した酸化膜あるいはゲート電極・酸化膜４を窒化した
窒化膜あるいは化学気相成長法（ＣＶＤ法）や物理気相
成長法（ＰＶＤ法）で積層したシリコン酸化膜あるいは
ＣＶＤ法やＰＶＤ法で積層したシリコン窒化膜あるいは
ＣＶＤ法やＰＶＤ法で積層したシリコン酸室ｆヒ膜ある
いはアルミナなどの絶縁膜あるいはこれらの複合膜など
が挙げられる。 ［０００８１次に図１（ｂ）に示すように、パターニン
グされたフォトレジスト膜６をマスクにして絶縁膜５お
よびゲート電極・配線４をパターニングする。このパタ
ニング工程において、絶縁膜５のパターニングとゲート
電極・配線４のパターニングとは同時に行ってもよいし
、別々に行ってもよい。次に図１（Ｃ）に示すように、
薄いソース・ドレイン・不純物層７および８を形成した
後にゲート電極・配線４の側壁絶縁膜となる絶縁膜９を
積層する。この絶縁膜としてＣＶＤ法あるいはＰＶＤ法
により形成したシリコン酸化膜またはシリコン窒化膜ま
たはシリコン酸窒化膜またはアルミナ等が挙げられる。 尚、側壁絶縁膜となる絶縁膜９形成前に、ゲート電極・
配線４のパターニングの時のダメージの除去あるいはシ
リコン基板１の界面の安定化等の目的などのために、ア
ニールあるいは酸化などの熱処理工程を行っても良い。 薄いソース・ドレイン・不純物層７および８は一般にＬ
ＤＤ （Ｌｉｇｈｔ ｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）と呼ばれている。この層は必要なければなくする事
も、もちろん可能である。さらにもっと濃度の濃いソー
ス・ドレイン不純物層とする事もできる。 ［０００９］次に図１（ｄ）に示すように、絶縁膜９を
エツチングし側壁絶縁膜１０を形成する。これはエッチ
バック法と呼ばれ、一般には絶縁膜９の異方性エツチン
グにより、ゲート電極・配線４の側壁に側壁絶縁膜１０
を形成できる。また絶縁膜９のエツチング量は絶縁膜９
のほぼ厚み分であり、側壁絶縁膜１０の均一性のために
は少しオーバエツチングに行う必要がある。この時、絶
縁膜９の下にあるゲート絶縁膜３あるいはゲート電極・
配線４の上の絶縁膜５はある程度エツチングされるので
それを考慮する必要がある。ゲート絶縁膜は薄いのです
べてエツチングされる事も考え、その下のシリコン基板
１は余りエツチングされないように絶縁膜９のエツチン
グ条件を選ぶ必要がある。また、ゲート電極・配線４の
上の絶縁膜もある程度エツチングされる事を考え、ゲ−
上電極・配線４が露出せず、かつ電気的絶縁性が取れる
くらい充分な厚みが必要である。 （ＯＯ１０１次に図１ （ｅ）に示すように、濃いソー
ス・ドレイン・不純物＠１１および１２を形成し、ソー
ス・トレイン・不純物層１１および１２の上に直接接触
するように導電体膜１３を形成する。この際の直接接触
のために、もし導電体膜１３を形成する前にソース・ド
レイン不純物層１１．１２の上に薄い絶縁膜でも残って
いれば、それを除去する事は当然である。この導電帯膜
１３として、多結晶シリコン膜、シリサイド膜、金属膜
あるいはこれらの複合膜が挙げられる。 ［００１１１次に図１（ｆ）に示すように、導電帯膜１
３を所望の形状に加工するために、フォトリソグラフィ
等の方法でレジスト等をパターニングする。この時、ゲ
ート電極上の導電体膜９は通常つながらないようにしな
ければならないため、フォトレジスト膜１４は図１（ｆ
）のようにおいている。一般にＬＳＩを微細化した時に
、ゲート電極・配線が最小ルールになる。フォトレジス
ト膜１４のおいているスペースｍは通常ゲート電極・配
線の幅より小さい方が導電体膜のエツチングの際、ソー
ス・トレインまでエツチングしないようにするために望
ましい。最小ルールであるゲート電極・配線の幅よりも
スペースｍを小さくできるかと言えば特に問題はない。 何故ならゲート電極・配線の上は絶縁膜５がある事もあ
り周囲に比べて高くなっているので、最小ルールよりも
小さい解像度の限界までｍの長さを取っても、フォトレ
ジストは充分にきれる。 ［００１２］次に図１（ｇ）に示すように、パターニン
グされたフォトレジスト膜１４をマスクにして導電帯膜
１３を所望の形状にエツチングする。この時、ゲート電
極・配線４の上のレジストのおいている所もきれて、ソ
ース側とトレイン側で導電帯膜１３が分離される。次に
フォトレジスト膜１４を除去した後、図１（ｈ）に示す
ように、層間絶縁膜１５、その上の第２の導電帯膜１６
などを形成し、半導体装置を作りあげていく。 ［００１３］さて図１ではソース・ドレイン不純物層７
．８．１１．１２との直接コンタクトを述べたが、導電
体膜１３とゲート電極・配線４とのコンタクトを取るに
はどうすればよいかというと、導電体膜１３を形成する
前にマスキングの工程とエツチングの工程を増やして、
ゲート電極・配線４の上の絶縁膜５に接触孔を作成する
とよい。あるいは別の方法として、導電体膜１３を形成
した後、層間絶縁膜１５に接触孔をあけゲート電極・配
線４と第２の導電体膜１６との接触を行えばよい。 ［００１４］上記の説明におけるソース・ドレイン不純
物層７．８あるいは１１，１２に関してはＰ型でもＮ型
てもどちらでも良い事は言うまでもない。 ［００１５］
【発明の効果】ソース・ドレイン不純物層７．８．１１
．１２と導電体膜１３との接触孔のためのマスキング工
程は特に必要がない事から、ゲート電極・配線４とのア
ライメント誤差または素子分離用絶縁膜とのアライメン
ト誤差は全く考える必要がない。さらにソース・トレイ
ン不純物層７．８，１１．１２を露出する工程も簡単な
エツチング（例えばＨＦデイツプにより表面の酸化膜を
除去する）で行えるため ［００１６］、エツチングのバラツキも余り考える必要
がない。従って［従来の技術１で述べたゲート電極４と
コンタクト孔との距離ｎは殆ど０となる。またコンタク
ト孔と素子分離層との距離Ｐも０となる。つまり図１か
ら分かるように、ゲート電極４と導電体膜１３との間に
は側壁絶縁膜１０が存在し、この側壁絶縁膜１０が導電
体膜とゲート電極・配線４との電気的絶縁性を保証して
いる。従って半導体素子の微細化が可能となる。たとえ
ば０．８μｍルールの場合、従来はゲート長０．８μｍ
＋μｍ上とコンタクトスペース０．８μｍ＋コンタクト
孔０． ８μｍ＋コンタクトと素子分離のスペース０．
６μｍ＝３．０７１ｍであるものが、本発明によればゲ
ート長０． ８μｍ＋側壁＋側−ス幅０．２μｍ＋コン
タクト孔０．８μｍ＝１．８μｍとなり、１．２μｍも
大きさが小さくなる。
．１２と導電体膜１３との接触孔のためのマスキング工
程は特に必要がない事から、ゲート電極・配線４とのア
ライメント誤差または素子分離用絶縁膜とのアライメン
ト誤差は全く考える必要がない。さらにソース・トレイ
ン不純物層７．８，１１．１２を露出する工程も簡単な
エツチング（例えばＨＦデイツプにより表面の酸化膜を
除去する）で行えるため ［００１６］、エツチングのバラツキも余り考える必要
がない。従って［従来の技術１で述べたゲート電極４と
コンタクト孔との距離ｎは殆ど０となる。またコンタク
ト孔と素子分離層との距離Ｐも０となる。つまり図１か
ら分かるように、ゲート電極４と導電体膜１３との間に
は側壁絶縁膜１０が存在し、この側壁絶縁膜１０が導電
体膜とゲート電極・配線４との電気的絶縁性を保証して
いる。従って半導体素子の微細化が可能となる。たとえ
ば０．８μｍルールの場合、従来はゲート長０．８μｍ
＋μｍ上とコンタクトスペース０．８μｍ＋コンタクト
孔０． ８μｍ＋コンタクトと素子分離のスペース０．
６μｍ＝３．０７１ｍであるものが、本発明によればゲ
ート長０． ８μｍ＋側壁＋側−ス幅０．２μｍ＋コン
タクト孔０．８μｍ＝１．８μｍとなり、１．２μｍも
大きさが小さくなる。
【図１】図１（ａ）〜（ｈ）は本発明の半導体装置の製
造方法を示す工程順断面図である。
造方法を示す工程順断面図である。
【図２】従来の半導体装置を示す断面図である。
１．２１ 半導体基板
２．２２ 素子分離用絶縁膜
３．２３ ゲート絶縁膜
４．２４ ゲート電極・配線
５ 絶縁膜
６ フォトレジスト膜
７．８ 薄いソース・ドレイン不純物層９ 絶縁膜
１０ 側壁絶縁膜
１１．１２ 濃いソース・ドレイン不純物層１３．３３
導電体膜 １４ フォトレジスト膜 １５．３５ 層間絶縁膜 １６ 第２の導電体膜 ３６ コンタクト孔
導電体膜 １４ フォトレジスト膜 １５．３５ 層間絶縁膜 １６ 第２の導電体膜 ３６ コンタクト孔
【図１】
Claims (1)
- 【請求項１】ＭＯＳ型半導体装置において、ゲート電極
および配線となる膜を積層する工程と、その上に絶縁膜
を形成する工程と、前記絶縁膜およびゲート電極・配線
となる膜をパターニングしゲート電極・配線を形成する
工程と、ゲート電極・配線およびその上の絶縁膜の側壁
を絶縁膜でおおう工程と、ソース・ドレイン等の不純物
層と接触する導電体膜を形成する工程とを含む事を特徴
とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40071190A JPH04209543A (ja) | 1990-12-06 | 1990-12-06 | 半導体装置の製造方法 |
| KR1019910022101A KR100307272B1 (ko) | 1990-12-04 | 1991-12-04 | Mos소자제조방법 |
| US08/093,983 US6544852B1 (en) | 1990-12-04 | 1993-07-19 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40071190A JPH04209543A (ja) | 1990-12-06 | 1990-12-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04209543A true JPH04209543A (ja) | 1992-07-30 |
Family
ID=18510591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40071190A Pending JPH04209543A (ja) | 1990-12-04 | 1990-12-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04209543A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005510872A (ja) * | 2001-11-26 | 2005-04-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | シリコン欠乏雰囲気中のｐｅｃｖｄプロセスを用いた、金属ゲート電極のための酸窒化物スペーサの形成方法 |
-
1990
- 1990-12-06 JP JP40071190A patent/JPH04209543A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005510872A (ja) * | 2001-11-26 | 2005-04-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | シリコン欠乏雰囲気中のｐｅｃｖｄプロセスを用いた、金属ゲート電極のための酸窒化物スペーサの形成方法 |
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