CN108231873A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，包含源极与漏极、设置于源极与漏极之间的通道、设置在通道上的第一栅极介电层、设置在第一栅极介电层上的第一栅极电极、设置在第一栅极电极上的第二栅极介电层，以及设置在第二栅极介电层上的第二栅极电极。第二栅极介电层是由铁电材料所制成。第一栅极电极的底表面的第一面积大于第二栅极介电层的底表面的第二面积，其中第一栅极电极的底表面与第一栅极介电层接触，而第二栅极介电层的底表面与第一栅极电极接触。

Description

半导体装置
技术领域
本揭露是关于一种半导体装置及其制造方法，特别是关于一种半导体装置及包含鳍式场效晶体管的半导体装置的制造方法。
背景技术
次临界摆幅(subthreshold swing)是晶体管的电流-电压特性的特征。在次临界区域中，漏极电流的行为是类似于正向偏压二极管的电流的指数成长。在源极电压、漏极电压及体电压(bulk voltage)固定时，漏极电流的对数值相对于栅极电压的曲线会在金氧半场效晶体管(MOSFET)的操作区间中存在近似对数的线性行为。为了优化次临界行为，提出使用铁电材料的负电容场效晶体管(negative capacitance field effect transistor，NC-FET)。然而，负电容可能导致迟滞现象。
发明内容
本揭露的一态样提供一种半导体装置，其包含源极与漏极、设置于源极与漏极之间的通道、设置在通道上的第一栅极介电层、设置在第一栅极介电层上的第一栅极电极、设置在第一栅极电极上的第二栅极介电层以及设置在第二栅极介电层上的第二栅极电极。第二栅极介电层是由铁电材料所制成。第一栅极电极的底表面的第一面积大于第二栅极介电层的底表面的第二面积，其中第一栅极电极的底表面与第一栅极介电层接触，而第二栅极介电层的底表面与第一栅极电极接触。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并不是按照比例绘示的。事实上，为了进行清楚讨论，许多特征的尺寸可以经过任意缩放。
图1A至图1C绘示根据本揭露一些实施例的负电容场效晶体管的例示图，其中图1A及图1B为剖面视图，且图1C为平面视图。
图2A及图2B显示根据本揭露一些实施例的例示负电容场效晶体管的模拟结果。
图3A及图3B显示根据本揭露一些实施例的例示负电容场效晶体管的模拟结果。
图4绘示根据本揭露另一些实施例的负电容场效晶体管的例示图。
图5A及图5B显示根据本揭露另一些实施例的例示负电容场效晶体管的模拟结果。
图6A至图6E绘示根据本揭露一些实施例的负电容场效晶体管的例示制程(工艺)步骤。
图7A至图7E绘示根据本揭露一些实施例的负电容场效晶体管的例示制程步骤。
图8A至图8D绘示根据本揭露一些实施例的负电容场效晶体管的例示制程步骤。
图9A至图9D绘示根据本揭露一些实施例的负电容场效晶体管的例示制程步骤。
图10A至图10D绘示根据本揭露一些实施例的负电容场效晶体管的例示制程步骤。
图11A至图11D绘示根据本揭露一些实施例的负电容场效晶体管的例示制程步骤。
图12A至图12D绘示根据本揭露一些实施例的负电容场效晶体管的例示制程步骤。
图13A至图13C绘示根据本揭露另一些实施例的负电容场效晶体管的例示图，其中图13A及图13B为剖面视图，且图13C为平面视图。
图14A至图14D绘示根据本揭露一些实施例的负电容场效晶体管的例示制程步骤。
图15A至图15D绘示根据本揭露另一些实施例的负电容场效晶体管的例示图，其中图15A及图15B为剖面视图，且图15C及图15D为平面视图。
图16A至图16B绘示根据本揭露另一些实施例的负电容场效晶体管的例示剖面视图。
图17A至图17D绘示根据本揭露一些实施例的负电容场效晶体管的例示图，其中图17A为剖面视图，且图17B至图17D为平面视图。
图18A至图18C绘示根据本揭露一些实施例的负电容场效晶体管的例示图，其中图18A为剖面视图，且图18B及图18C为平面视图。
图18D至图18F绘示根据本揭露一些实施例的负电容场效晶体管的例示图，其中图18D为剖面视图，且图18E及图18F为平面视图。
图19A及图19B绘示根据本揭露一些实施例的负电容场效晶体管的例示图，其中图19A为剖面视图，且图19B为平面视图。
图20A及图20B绘示根据本揭露一些实施例的负电容场效晶体管的例示剖面视图。
其中，附图标记
10/20：负电容场效晶体管
100/200/300/400：基材
101/201：通道
102/202/302/402：源极与漏极
103/203/303/403：第一栅极介电层
103’/203’：第一介电层
104/204/304/404：第一栅极电极
104’/204’：第一导电层
105/205/305/405：第二栅极介电层
105’/205’：第二介电层
106/206/306/406：第二栅极电极
106’/206’：第二导电层
107/207/407：半导体层
107’/207’：半导体层
110：隔离绝缘层
312：硬遮罩图案
312’：硬遮罩层
314：光阻图案
320：鳍片结构
324：硬遮罩图案
325：隔离区域/隔离绝缘层
332：虚拟栅极电极
332’：多晶硅层
333：栅极空间
334：硬遮罩层
336：侧壁间隙壁
Astack/Amos：底面积
Qstack/Qmos：电荷密度
Vstack/Vmos：电压
X1-X1/X2-X2/X3-X3：线
Y1-Y1/Y2-Y2/Y3-Y3：线
AR：面积比值
SS:次临界性质
具体实施方式
以下揭露提供许多不同实施例或例示，以实施发明的不同特征。以下叙述的成份和排列方式的特定实施例或例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成限制。举例而言，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。许多特征的尺寸可以不同比例绘示，以使其简化且清晰。在相应的图式中，一些层/特征可以为了简化而省略。
再者，空间相对性用语，例如「下方(beneath)」、「在…之下(below)」、「低于(lower)」、「在…之上(above)」、「高于(upper)」等，是为了易于描述图式中所绘示的元素或特征和其他元素或特征的关系。空间相对性用语除了图式中所描绘的方向外，还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本文所用的空间相对性描述也可以如此解读。除此之外，用语「由…制成(made of)」的意义可为「包含(comprising)」或「由…组成(consisting of)」。再者，在以下操作制程中，可在以下操作之间或之后进行一或多个附加的操作，且操作的顺序可变化。
揭露的实施例是关于半导体装置及其制造方法，其具有负电容的平面式场效晶体管(field effect transistors，FETs)及鳍式场效晶体管(fin field effecttransistors，FinFETs)。更特别地是，本揭露提供的负电容栅极堆叠结构，使场效晶体管具有优化的次临界性质。在此揭露的实施例亦可应用于双栅极、环绕栅极(surround-gate)、欧米嘉栅极(omega-gate)或环绕式栅极晶体管(gate-all-around transistor)、二维场效晶体管及/或纳米线晶体管或任何合适的装置。
图1A至图1C绘示根据本揭露一些实施例的负电容场效晶体管的例示图。图1A及图1B为剖面视图，而图1C为平面视图。图1A沿着图1C的Y1-Y1线剖切的剖面视图，其沿着源极-漏极方向(Y方向)剖切，而图1B沿着图1C的X1-X1线剖切的剖面视图，其沿着栅极方向(X方向)剖切。
负电容场效晶体管10包含基材100、通道101及源极与漏极102(其中，S代表源极，且D代表漏极)。在一些实施例中，基材100由合适的元素半导体(例如：硅、钻石或锗)、合适的合金或化合物半导体{例如：IV族化合物半导体硅锗(SiGe)、碳化硅(SiC)、硅锗碳(SiGeC)、锗锡(GeSn)、硅锡(SiSn)、硅锗锡(SiGeSn)、III-V族化合物半导体砷化镓(GaAs)、砷化镓铟(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化铟镓(GaInP)}或其类似物所制成。再者，基材100可包含磊晶层(epi-layer)，其可受应变而增进效能，及/或可包含绝缘层上覆硅(silicon-on-insulator，SOI)结构。
源极与漏极102适当地掺杂杂质。再者，源极与漏极及通道(活性区)被隔离绝缘层110所围绕，例如浅沟槽隔离(shallow trench isolation，STI)，且隔离绝缘层110可例如由氧化硅所制成。
第一栅极介电层103设置在通道101上。在一些实施例中，第一栅极介电层103以氧化物(例如：氧化硅或氮氧化硅)所制成。在其他实施例中，第一栅极介电层103包含一或多层高k值介电(氧化物)层(例如：具有大于3.9的介电常数)。举例而言，第一栅极介电层为单层或多层结构，并具有例如GeO2、HfO2、ZrO2、HfZrO2、Ga2O3、Gd2O3、TaSiO2、Al2O3或TiO2。第一栅极介电层103的形成方法包含化学气相沉积(chemical vapor deposition，CVD)、分子束沉积(molecular-beam deposition，MBD)、原子层沉积(atomic layer deposition，ALD)、物理气相沉积(physical vapor deposition，PVD)及类似方法。在一些实施例中，第一栅极介电层103的厚度的范围为从约1nm至约20nm。
第一栅极电极104做为内部电极，并设置在第一栅极介电层103上。第一栅极电极104可为金属，其选自于由钨、铜、钛、银、铝、钛铝(TiAl)、氮化铝钛(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、硅氮化钽(TaSiN)、锰、钴、隔、镍、铼、铱、钌、铂及锆所组成的一族群。在一些实施例中，第一栅极电极104包含金属，其选自于由氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)及钌(Ru)所组成的一族群。可使用例如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni及Ni-Ta的金属合金，及/或可使用金属氮化物，例如WNx、TiNx、MoNx、TaNx及TaSixNy。在一些实施例中，TiN做为第一栅极电极104。在一些实施例中，第一栅极电极104的厚度的范围为从约1nm至约50nm。
以铁电材料所制成的第二栅极介电层105形成在第一栅极电极104上。铁电材料选自于由铅锗氧化物(Pb3Ge5O11，PGO)、锆钛酸铅(lead zirconate titanate，PZT)、钽酸锶铋(SrBi2Ta2O9，SBT或SBTO)、四硼酸锶(SrB4O7)、钽铌酸锶铋(SraBibTacNbdOx，SBTN)、钛酸锶(SrTiO3，STO)、钛酸钡(BaTiO3，BTO)、钛酸镧铋(BixLay)Ti3O12，BLT、镍酸镧(LaNiO3，LNO)、锰酸钇(YMnO3)、二氧化锆(ZrO2)、硅酸锆(zirconium silicate)、硅铝酸锆(ZrAlSiO)、二氧化铪(HfO2)、氧化锆铪(HfZrOx)、硅酸铪(hafnium silicate，HfSiO4)、氧化铝锆(HfAlO)、氧化铝镧(LaAlO)、氧化镧(lanthanum oxide)、掺杂硅的二氧化铪及五氧化二钽(Ta2O5)所组成的一族群中的一者或多者。在一些实施例中，PbZr0.5Ti0.5O5或Hf0.5Zr0.5O2用做第二栅极介电层105。在一些实施例中，第二栅极介电层105的厚度的范围为从约0.2nm至约50nm，而在其他实施例中，第二栅极介电层105的厚度的范围为从约1nm至约20nm。
再者，第二栅极电极106设置在第二栅极介电层105上。第二栅极电极106可为金属，其选自于由钨、铜、钛、银、铝、钛铝(TiAl)、氮化铝钛(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、硅氮化钽(TaSiN)、锰、钴、隔、镍、铼、铱、钌、铂及锆所组成的一族群。在一些实施例中，第二栅极电极106包含金属，其选自于由氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)及钌所组成的一族群。可使用例如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni及Ni-Ta的金属合金，及/或可使用金属氮化物，例如WNx、TiNx、MoNx、TaNx及TaSixNy。在一些实施例中，TiN做为第二栅极电极106。在一些实施例中，第二栅极电极106的厚度的范围从约5nm至约50nm。第二栅极电极106是以制得第一栅极电极104相同或不同的材料所制成。
如图1A至图1C所示，第二栅极介电层105的尺寸是小于第一栅极介电层103。更特别的是，第一栅极电极104的底表面的第一面积Amos大于第二栅极介电层105的底表面的第二面积Astack，其中第一栅极电极104的底表面与第一栅极介电层103接触，而第二栅极介电层105的底表面于第一栅极电极104接触。换言之，面积比值AR＝Amos/Astack大于1。
在一些实施例中，AR小于或等于10。在另一些实施例中，AR大于或等于1.1，而在其他实施例中，AR大于或等于1.5。在某些实施例中，AR小于或等于6。
图2A至图3B显示根据本揭露一些实施例的例示负电容场效晶体管的模拟结果。在图2A、图2B及图3A中，其显示AR等于1的具体例及AR等于6的具体例。在图2A至图3B，具有6nm的厚度的HfZrO(例如：Hf0.5Zr0.5O2)视为第二栅极介电层105的铁电材料。
当Qmos为由通道101、第一栅极介电层103及第一栅极电极104所产生的金属氧化物半导体(metal-oxide-semiconductor，MOS)结构的电荷密度，而Qstack为由第一栅极电极104、第二栅极介电层105及第二栅极电极106所产生的金属-绝缘体-金属(metal-insulator-metal，MIM)结构的电荷密度，因为电中性，故Qstack＝AR×Qmos。因此，当有效地施加在MIM结构上的电压为Vstack时，Vstack×Qstack＝Vstack×AR×Qmos。据此，Qmos可以有效地增加。另外，当MIM结构的电容值为Cstack时，Cstack×Qstack×Astack＝Cstack×AR×Qmos×Amos/AR，则Cstack可有效地减少。因此，藉由调整AR，可调整MIM结构的电容值Cstack及MOS结构的电容值Cmos。
如图3B所示，随着AR的增加，次临界性质(subthreshold property，SS)可被减少。举例而言，当AR约为3或更大时，次临界性质可低于60mV/decade，而当AR约为6时，次临界性质可小于5(4.8)mV/decade。当AR大于1时，可以减少第二栅极介电层(铁电材料)的物理厚度，以得到相同的等效氧化物厚度。
图4绘示根据本揭露另一些实施例的负电容场效晶体管的例示图。相同于或类似于上述依据图1A至图1C所描述的实施例的材料、配置、尺度及/或制程可用于以下的实施例中，且其详细的解释被省略。
类似图1A至图1C的负电容场效晶体管10，图4的负电容场效晶体管20包含基材200、通道201及源极与漏极202(其中，S代表源极，且D代表漏极)。第一栅极介电层203设置在通道201上。第一栅极电极204设置在第一栅极介电层203上。第二栅极介电层205设置在第一栅极电极204上。在负电容场效晶体管20中，半导体层207插设于第二栅极介电层205及第二栅极电极206之间。半导体层207包含一或多个硅、锗、硅锗、锗锡和砷化镓。半导体层207为非晶形、多晶体或晶体，且可被掺杂或不掺杂。在一实施例中，多晶硅做为半导体层207。
类似图1A至图1C的负电容场效晶体管10，第二栅极介电层205的尺寸是小于第一栅极介电层203。更特别的是，第一栅极电极204的底表面的第一面积Amos大于第二栅极介电层205的底表面的第二面积Astack，其中第一栅极电极204的底表面与第一栅极介电层203接触，而第二栅极介电层205的底表面与第一栅极电极204接触。换言之，面积比值AR＝Amos/Astack大于1。
图5A及图5B显示负电容场效晶体管20的模拟结果。在图5A及图5B中，具有2.24nm的等效氧化物厚度的HfZrO(例如：Hf0.5Zr0.5O2)视为第二栅极介电层205的铁电材料，而掺杂3×1019cm-3的磷的多晶硅视为半导体层207。
藉由使用半导体层207，可额外增进次临界性质。举例而言，当AR为1.8时，次临界性质为20.5mV/decade。
图6A至图6E绘示根据本揭露一些实施例的负电容场效晶体管的例示制程步骤。通过各种视角及绘示的实施例，类似的参考数字用以指出类似的元件。须理解的是，对于此方法的另外的实施例中，额外的操作可提供在图6A至图6E所示制程之前、其中和之后，且以下描述的一些操作可以被取代或去除。此些操作/制程的次序可被调换。相同于或类似于上述依据图1A至图1C及图4所描述的实施例的材料、配置、尺度及/或制程可用于以下的实施例中，且其详细的解释被省略。
在本揭露实施例的制程操作中，如图6A所示，提供基材100。虽然未绘示于图6A中，在一些实施例中，隔离绝缘层(STI)及具有适当掺杂物的井区形成在基材100上。
如图6B所示，藉由CVD、ALD或热氧化法，形成第一栅极介电层103在基材100的一部分上，且基材100的此部分作为通道101。在一些实施例中，对第一栅极介电层103进行图案化，以移除其中不必要的部分。
如图6C所示，藉由CVD、ALD或PVD，例如溅镀沉积(sputter deposition)，形成第一栅极电极104在第一栅极介电层103上。在一些实施例中，对第一栅极电极104进行图案化，以移除其中不必要的部分。
接着，如图6D所示，藉由CVD、ALD或PVD，例如溅镀沉积，形成第二栅极介电层(例如：铁电材料)105在第一栅极电极104上。如图6D所示，对第二栅极介电层105进行图案化，以相较于第一栅极电极104的底面积(Amos)(第一栅极电极的底表面的面积)，使第二栅极介电层105具有较小的底面积(Astack)(第二栅极介电层的底表面的面积)。
然后，如图6E所示，藉由CVD、ALD或PVD，例如溅镀沉积(sputter deposition)，形成第二栅极电极106在第二栅极介电层105上。在一些实施例中，对第二栅极电极106进行图案化，以移除其中不必要的部分。再者，源极与漏极102藉由离子布植(ion implantation)形成。在一些实施例中，源极与漏极102形成在第二栅极电极106被形成之前(例如：在图6B及图6C之间、在图6C及图6D之间或在图6D及图6E之间)。
在一些实施例中，第二栅极电极106及第二栅极介电层105实质具有相同的底面积(尺寸)。在一些实施例中，第一栅极介电层103及第一栅极电极104实质具有相同的底面积(尺寸)。
图7A至图7E绘示根据本揭露一些实施例的负电容场效晶体管的例示制程步骤。通过各种视角及绘示的实施例，类似的参考数字用以指出类似的元件。须理解的是，对于此方法的另外的实施例中，额外的操作可提供在图7A至图7E所示制程之前、其中和之后，且以下描述的一些操作可以被取代或去除的。此些操作/制程的次序可被调换。相同于或类似于上述依据图1A至图1C、图4及图6A至图6E所描述的实施例的材料、配置、尺度及/或制程可用于以下的实施例中，且其详细的解释被省略。
在本揭露实施例的制程操作中，如图7A所示，提供基材100。虽然未绘示于图7A中，在一些实施例中，隔离绝缘层(STI)及具有适当掺杂物的井区形成在基材100上。
如图7B所示，藉由CVD、ALD或热氧化，做为第一栅极介电层103的第一介电层103’形成在基材100的一部分上，且基材100的此部分作为通道101。再者，藉由CVD、ALD或PVD，例如溅镀沉积(sputter deposition)，分别形成做为第一栅极电极104的第一导电层104’在做为第一栅极介电层103的第一介电层103’上。
接着，如图7C所示，藉由微影及蚀刻操作，对第一介电层103’及第一导电层104’进行图案化，藉以形成第一栅极介电层103及第一栅极电极104。
然后，如图7D所示，藉由CVD、ALD或PVD，例如溅镀沉积，形成做为第二栅极介电层105的第二介电层105’(例如：铁电材料层)，且藉由CVD、ALD或PVD，例如溅镀沉积，形成做为第二栅极电极106的第二导电层106’在做为第二栅极介电层105的第二介电层105’上。
接着，如图7E所示，藉由微影及蚀刻操作，对第二介电层105’及第二导电层106’进行图案化，藉以形成第二栅极介电层105及第二栅极电极106。如图7E所示，第二栅极介电层105被图案化，以较第一栅极电极104(Amos)，使第二栅极介电层105具有较小的底面积(Astack)。再者，源极与漏极102藉由离子布植形成。在一些实施例中，源极与漏极102形成在第一栅极介电层103及第一栅极电极104被形成之后，且在第二介电层105’及第二导电层106’被形成之前。
图8A至图8D绘示根据本揭露一些实施例的负电容场效晶体管的例示制程步骤。通过各种视角及绘示的实施例，类似的参考数字用以指出类似的元件。须理解的是，对于此方法的另外的实施例中，额外的操作可提供在图8A至图8D所示制程之前、其中和之后，且以下描述的一些操作可以被取代或去除。此些操作/制程的次序可被调换。相同于或类似于上述依据图1A至图1C、图4、图6A至图6E及图7A至图7E所描述的实施例的材料、配置、尺度及/或制程可用于以下的实施例中，且其详细的解释被省略。
在本揭露实施例的制程操作中，如图8A所示，做为第一栅极介电层103的第一介电层103’、做为第一栅极电极104的第一导电层104’、做为第二栅极介电层105的第二介电层105'及做为第二栅极电极106的第二导电层106’依序形成在基材100上。虽然未绘示于图8A中，在一些实施例中，隔离绝缘层(STI)及具有适当掺杂物的井区形成在基材100上。
然后，如图8B所示，藉由微影及蚀刻操作，对第一介电层103’、第一导电层104’、第二介电层105’及第二导电层106’进行图案化，藉以形成第一栅极介电层103及第一栅极电极104。
接着，在一些实施例中，如图8D所示，藉由微影及蚀刻操作，进一步地对第二介电层105’及第二导电层106’进行图案化，藉以形成第二栅极介电层105及第二栅极电极106。如图8D所示，第二栅极介电层105及第二栅极电极106被图案化，以较第一栅极电极104(Amos)，使第二栅极介电层105具有较小的底面积(Astack)。再者，源极与漏极102藉由离子布植形成。在一些实施例中，源极与漏极102形成在前述四层被图案化之后，且在第二栅极介电层105及第二栅极电极106被图案化之前。
在其他实施例中，如图8C所示，在四层被形成后，藉由微影及蚀刻操作，对第二介电层105’及第二导电层106’进行图案化，藉以形成第二栅极介电层105及第二栅极电极106。然后，如图8D所示，藉由微影及蚀刻操作，对第一介电层103’及第一导电层104’进行图案化，藉以形成第一栅极介电层103及第一栅极电极104。在一些实施例中，遮罩图案形成在第二导电层106’上，且第二导电层106’被图案化。藉由遮罩图案及/或被图案化的第二导电层106’做为蚀刻遮罩，对第二介电层105’进行图案化。
图9A至图9D绘示根据本揭露一些实施例的负电容场效晶体管的例示制程步骤。通过各种视角及绘示的实施例，类似的参考数字用以指出类似的元件。须理解的是，对于此方法的另外的实施例中，额外的操作可提供在图9A至图9D所示制程之前、其中和之后，且以下描述的一些操作可以被取代或去除的。此些操作/制程的次序可被调换。相同于或类似于上述依据图1A至图1C、图4及图6A至图8D所描述的实施例的材料、配置、尺度及/或制程可用于以下的实施例中，且其详细的解释被省略。
如图9A所示，藉由CVD、ALD或PVD，例如溅镀沉积，分别形成第一栅极介电层203及第一栅极电极204在基材200上。在一些实施例中，对第一栅极介电层203及第一栅极电层204进行图案化，以移除其中不必要的部分。
接着，如图9B所示，藉由CVD、ALD或PVD，例如溅镀沉积，形成第二栅极介电层(例如：铁电材料层)205在第一栅极电极204上。如图9B所示，第二栅极介电层205被图案化，以较第一栅极电极204(Amos)，使第二栅极介电层205具有较小的底面积(Astack)。
然后，如图9C所示，半导体层207形成在第二栅极介电层205上。在一些实施例中，对半导体层207进行图案化，以移除其中不必要的部分。
接着，如图9D所示，藉由CVD、ALD或PVD，例如溅镀沉积，形成第二栅极电极206在半导体层207上。在一些实施例中，对第二栅极电极206进行图案化，以移除其中不必要的部分。再者，源极与漏极202藉由离子布植形成。在一些实施例中，源极与漏极202形成在第二栅极电极106被形成之前(例如：在图9A及图9B之间、在图9B及图9C之间或在图9C及图9D之间)。
图10A至图10D绘示根据本揭露一些实施例的负电容场效晶体管的例示制程步骤。通过各种视角及绘示的实施例，类似的参考数字用以指出类似的元件。须理解的是，对于此方法的另外的实施例中，额外的操作可提供在图10A至图10D所示制程之前、其中和之后，且以下描述的一些操作可以被取代或去除。此些操作/制程的次序可被调换。相同于或类似于上述依据图1A至图1C、图4及图6A至图9D所描述的实施例的材料、配置、尺度及/或制程可用于以下的实施例中，且其详细的解释被省略。
如图10A所示，藉由CVD、ALD或热氧化，形成做为第一栅极介电层203的第一介电层203’在基材200的一部分上，且基材200的此部分作为通道201。再者，藉由CVD、ALD或PVD，例如溅镀沉积，形成做为第一栅极电极204的第一导电层204’在做为第一栅极介电层203的第一介电层203’上。
接着，如图10B所示，藉由微影及蚀刻操作，对第一介电层203’及第一导电层204’进行图案化，藉以形成第一栅极介电层203及第一栅极电极204。
然后，如图10C所示，藉由CVD、ALD或PVD，例如溅镀沉积，形成做为第二栅极介电层205的第二介电层205’(例如：铁电材料层)在第一栅极电极204上，以及形成做为半导体层207的半导体层207’在第二介电层205’上。然后，藉由CVD、ALD或PVD，例如溅镀沉积，形成做为第二栅极电极206的第二导电层206’在半导体层207’上。
接着，如图10D所示，藉由微影及蚀刻操作，对第二介电层205’、半导体层207’及第二导电层206’进行图案化，藉以形成第二栅极介电层205、半导体层207及第二栅极电极206。如图10D所示，第二栅极介电层205被图案化，以较第一栅极电极204(Amos)，使第二栅极介电层205具有较小的底面积(Astack)。再者，源极与漏极202藉由离子布植形成。在一些实施例中，源极与漏极202形成在第一栅极介电层203及第一栅极电极204被形成之后，且在第二介电层205’、半导体层207’及第二导电层206’被形成之前。
在一些实施例中，第二栅极电极206、半导体层207及第二栅极介电层205实质具有相同的底面积(尺寸)。在一些实施例中，第一栅极介电层203及第一栅极电极204实质具有相同的底面积(尺寸)。
图11A至图11D绘示根据本揭露一些实施例的负电容场效晶体管的例示制程步骤。通过各种视角及绘示的实施例，类似的参考数字用以指出类似的元件。须理解的是，对于此方法的另外的实施例中，额外的操作可提供在在图11A至图11D所示制程之前、其中和之后，且以下描述的一些操作可以被取代或去除。此些操作/制程的次序可被调换。相同于或类似于上述依据图1A至图1C、图4及图6A至图10D所描述的实施例的材料、配置、尺度及/或制程可用于以下的实施例中，且其详细的解释被省略。
在本揭露实施例的制程操作中，如图11A所示，做为第一栅极介电层203的第一介电层203’、做为第一栅极电极204的第一导电层204’、做为第二栅极介电层205的第二介电层205'、做为半导体层207的半导体层207’及做为第二栅极电极206的第二导电层206’依序形成在基材200上。虽然未绘示于图11A中，在一些实施例中，隔离绝缘层(STI)及具有适当掺杂物的井区形成在基材200上。
然后，如图11B所示，藉由微影及蚀刻操作，对第一介电层203’及第一导电层204’、第二介电层205’、半导体层207’及第二导电层206’进行图案化，藉以形成第一栅极介电层203及第一栅极电极204。
接着，在一些实施例中，如图11D所示，藉由微影及蚀刻操作，进一步对第二介电层205’、半导体层207’及第二导电层206’进行图案化，藉以形成第二栅极介电层205、半导体层207及第二栅极电极206。如图11D所示，第二栅极介电层205及第二栅极电极206被图案化，以较第一栅极电极204(Amos)，使第二栅极介电层205具有较小的底面积(Astack)。再者，源极与漏极202藉由离子布植形成。在一些实施例中，源极与漏极202形成在前述五层被图案化之后，且在第二栅极介电层205及第二栅极电极206被图案化之前。
在其他实施例中，如图11C所示，在前述五层被形成后，藉由微影及蚀刻操作，对第二介电层205’、半导体层207’及第二导电层206’进行图案化，藉以形成第二栅极介电层205、半导体层207’及第二栅极电极106。然后，如图11D所示，藉由微影及蚀刻操作，对第一介电层203’及第一导电层204’进行图案化，藉以形成第一栅极介电层203及第一栅极电极204。
图12A至图13C绘示根据本揭露一些实施例的负电容场效晶体管的例示制程步骤。通过各种视角及绘示的实施例，类似的参考数字用以指出类似的元件。须理解的是，对于此方法的另外的实施例中，额外的操作可提供在图12A至图13C所示制程之前、其中和之后，且以下描述的一些操作可以被取代或去除。此些操作/制程的次序可被调换。相同于或类似于上述依据图1A至图1C、图4及图6A至图11D所描述的实施例的材料、配置、尺度及/或制程可用于以下的实施例中，且其详细的解释被省略。
如图12A所示，硬遮罩层312’形成在基材300(例如：硅)上，且光阻图案314形成在硬遮罩层312’上。硬遮罩层312’包含一或多层绝缘材料，例如氧化硅及氮化硅。
如图12B所示，藉由利用光阻图案做为蚀刻遮罩，硬遮罩层312’被图案化成硬遮罩图案312，然后，藉由利用硬遮罩图案312做为蚀刻遮罩，基材300被图案化成鳍片结构320。
然后，隔离区域325(例如：浅沟槽隔离)形成在鳍片结构320之间。隔离绝缘层325可由合适的介电材料，例如：氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃，低k值介电材料，例如：碳掺杂氧化物，极低k值介电材料，例如：掺杂多孔碳的二氧化硅，聚合物，例如：聚酰亚胺，及上述组合或类似物所制成。在一些实施例中，隔离绝缘层325通过例如CVD、流动式CVD(flowable CVD，FCVD)或旋涂玻璃制程的制程而形成，亦可使用任意适用的制程。接着，延伸并超出鳍片结构320的顶表面的部分隔离绝缘层325，以及遮罩图案312利用例如蚀刻制程、化学机械研磨(chemical mechanical polishing，CMP)或类似制程来移除。再者，如图12C所示，使隔离绝缘层325形成凹陷，以暴露出鳍片结构320的上部分。
接着，如图12D所示，第一栅极介电层303形成在鳍片结构320的上部分上，且第一栅极电极304形成在第一栅极介电层303上。
再者，如图13A至图13C所示，形成第二栅极介电层305(铁电材料)及第二栅极电极306。图13A沿着图13C的X2-X2线剖切的剖面视图，且图13B沿着图13C的Y2-Y2线剖切的剖面视图。
如图13B所示，第二栅极介电层305被形成，且相较于第一栅极电极204的底面积(Amos)，第二栅极介电层305具有较小的底面积(Astack)。再者，藉由离子布植及/或磊晶(外延)成长，形成源极与漏极302。
图14A至图15D绘示根据本揭露一些实施例的负电容场效晶体管的例示制程步骤。通过各种视角及绘示的实施例，类似的参考数字用以指出类似的元件。须理解的是，对于此方法的另外的实施例中，额外的操作可提供在图14A至图15D所示制程之前、其中和之后，且以下描述的一些操作可以被取代或去除。此些操作/制程的次序可被调换。相同于或类似于上述依据图1A至图1C、图4、图6A至图13C所描述的实施例的材料、配置、尺度及/或制程可用于以下的实施例中，且其详细的解释被省略。
在此实施例中，栅极取代技术被使用。
如图14A所示，鳍片结构320藉由硬遮罩图案312图案化，且形成隔离绝缘层325。
然后，如图14B所示，虚拟栅极介电层(图未绘示)及多晶硅层332’形成在鳍片结构320上，且硬遮罩层334进一步形成在多晶硅层332’上。硬遮罩图案324包含一或多层绝缘材料，例如氧化硅及氮化硅。
如图14C所示，藉由利用硬遮罩图案334做为蚀刻遮罩，多晶硅层332’被图案化成虚拟栅极电极332。再者，如图14C所示，侧壁间隙壁336形成在虚拟栅极电极332的相反侧面上。侧壁间隙壁336包含一或多层绝缘材料，例如氧化硅、氮化硅及氮氧化硅。
然后，如图14D所示，藉由干式蚀刻及/或湿式蚀刻，移除虚拟栅极电极332及虚拟栅极介电层，藉以形成栅极空间333。
如图15A所示，在栅极空间333中，形成第一栅极介电层303及第一栅极电极304。在导电材料被形成在第一栅极介电层303上之后，进行平坦化操作(例如：CMP)，以形成第一栅极电极304。第一栅极介电层303由例如高k值介电材料所制成，而第一栅极电极302例如由导电材料(如TiN或其他金属材料)所制成。
然后，如图15B及图15C所示，形成第二栅极介电层305及第二栅极电极306。图15B沿着图15C的X3-X3线剖切的剖面视图。沿着图15C的Y3-Y3线剖切的剖面视图实质相同于图13B。
在一些实施例中，如图15D所示，第二栅极电极304形成为被二鳍片结构(通道)所共用。
图16A及图16B绘示根据本揭露另一些实施例的负电容场效晶体管的例示剖面视图。相同于或类似于上述依据图1A至图1C、图4、图6A至图15D所描述的实施例的材料、配置、尺度及/或制程可用于以下的实施例中，且其详细的解释被省略。
在此实施例中，负电容场效晶体管包含基材400、鳍片结构(通道)420及源极与漏极402(其中，S代表源极，且D代表漏极)。第一栅极介电层403设置在鳍片结构402上。第一栅极电极404设置在第一栅极介电层403上。第二栅极介电层405设置在第一栅极电极404上。在负电容场效晶体管中，半导体层407插设于第二栅极介电层405及第二栅极电极406之间。类似于前述实施例的负电容场效晶体管，第二栅极介电层405的底面积或底表面积小于第一栅极介电层403的底面积或底表面积。
图17A至图17D绘示根据本揭露一些实施例的负电容场效晶体管的例示剖面视图。图17A为类似图1A的剖面视图，且图17B至图17D为平面视图。在图17B至图17D中，仅绘示源极与漏极102、第一栅极电极104及第二栅极介电层105。相同于或类似于上述依据图1A至图1C、图4、图6A至图16B所描述的实施例的材料、配置、尺度及/或制程可用于以下的实施例中，且其详细的解释被省略。
如图17B所示，第二栅极介电层105(及第二栅极电极106)具有实质上为矩形的外型，而在图17C中，第二栅极介电层105(及第二栅极电极106)具有实质上为椭圆形或圆形的外型。然而，只要获得相同的AR，第二栅极介电层105的平面视图外型并不限制。
再者，如图17D所示，第二栅极介电层105于X(栅极)方向上实质具有相同于第一栅极电极104的宽度，且在Y(源极-漏极)方向上，较第一栅极电极104，第二栅极介电层105具有较小的宽度。
在图17B至图17D中，第二绝缘层105的重心(center of gravity，CG)实质上与第一栅极电极104的重心重叠。在一些实施例中，第二绝缘层105的重心沿着X方向从第一栅极电极104的重心位移。
图18A至图18F绘示根据本揭露另一些实施例的负电容场效晶体管的例示图。图18A及图18D为类似于图1A的剖面视图，差异仅在第二栅极介电层105及第二栅极电极106的位置，而图18B、图18C、图18E及图18F为平面视图。在图18B、图18C、图18E及图18F中，仅绘示源极与漏极102、第一栅极电极104及第二栅极介电层105。
如图18B所示，第二栅极介电层105(及第二栅极电极106)具有实质上为矩形的外型，而在图18C中，第二栅极介电层105(及第二栅极电极106)具有实质上为椭圆形或圆形的外型。然而，第二栅极介电层105的平面外型并不受限。相较于漏极，第二栅极介电层105的重心较靠近源极，故第二栅极介电层105的重心从第一栅极电极104的重心位移。
如图18E所示，第二栅极介电层105(及第二栅极电极106)具有实质上为矩形的外型，而在图18F中，第二栅极介电层105(及第二栅极电极106)具有实质上为椭圆形或圆形的外型。然而，只要获得相同的AR，第二栅极介电层105的平面视图外型并不限制。相较于源极，第二绝缘层105的重心较靠近漏极，故第二绝缘层105的重心从第一栅极电极104的重心位移。
图19A及图19B绘示根据本揭露另一些实施例的负电容场效晶体管的例示图。图19A类似于图1A的剖面视图，除了第二栅极介电层105及第二栅极电极106的外型不同，而图19B为平面视图。在图19B中，仅绘示源极与漏极102、第一栅极电极104及第二栅极介电层105。
如图19B所示，第二栅极介电层105于Y(源极-漏极)方向上实质具有相同于第一栅极电极104的宽度，且在X(栅极)方向上，相较于第一栅极电极104的宽度，第二栅极介电层105具有较小的宽度。在图19B中，第二绝缘层105的重心实质上与第一栅极电极104的重心重叠。在一些实施例中，第二绝缘层105的重心沿着X方向从第一栅极电极104的重心位移。
图20A及图20B绘示根据本揭露一些实施例的负电容场效晶体管的例示剖面视图。
在上述实施例中，第一栅极介电层103、第一栅极电极104、第二栅极介电层105及第二栅极电极106的每一者的侧面具有实质垂直的面。在此实施例中，如图20A及图20B所示，第一栅极介电层103、第一栅极电极104、第二栅极介电层105及第二栅极电极106的至少一者具有锥形外型。
甚至在此具体例中，第一栅极电极104的底表面的第一面积Amos大于第二栅极介电层105的底表面的第二面积Astack，其中第一栅极电极104的底表面与第一栅极介电层103接触，而第二栅极介电层105的底表面与第一栅极电极104接触，虽然第二栅极电极106的底表面积可小于第二栅极介电层105的底表面积，及/或第一栅极电极104的底表面积小于第一栅极介电层103的底表面积。
须理解的是，并非所有的优点都有必要在此讨论，没有对所有实施例或例示均适用的优点，且其他实施例或例示可提供不同的优点。
举例而言，在本揭露中，第二栅极介电层(铁电材料层，例如105、205、305及405)的底表面积小于第一栅极介电层(氧化物层，例如103、203、303及403)的底表面积。更特别的是，第一栅极电极104的底表面的第一面积Amos大于第二栅极介电层105的底表面的第二面积Astack，其中第一栅极电极104的底表面与第一栅极介电层103接触，而第二栅极介电层105的底表面与第一栅极电极104接触。藉由使面积比值AR＝Amos/Astack大于1，可调整MIM结构的电容值Cstack及MOS结构的电容值Cmos，且可减少第二栅极介电(铁电)层的物理厚度，以得到相等的等效氧化物厚度。再者，可获得较小的次临界性质(小于60mV/decade)，且不造成迟滞现象。
根据本揭露的一态样，一种半导体装置包含源极与漏极以及设置于源极与漏极之间的通道、设置在通道上的第一栅极介电层、设置在第一栅极介电层上的第一栅极电极、设置在第一栅极电极上的第二栅极介电层以及设置在第二栅极介电层上的第二栅极电极。第二栅极介电层是由铁电材料制成。第一栅极电极的底表面的第一面积大于第二栅极介电层的底表面的第二面积，其中第一栅极电极的底表面与第一栅极介电层接触，而第二栅极介电层的底表面与第一栅极电极接触。
根据本揭露一实施例，上述半导体装置的第一面积与第二面积的面积比值大于1且小于或等于10。
根据本揭露一实施例，上述面积比值大于或等于1.5。
根据本揭露一实施例，上述面积比值小于或等于6。
根据本揭露一实施例，上述铁电材料选自于由铅锗氧化物(Pb3Ge5O11，PGO)、锆钛酸铅(lead zirconate titanate，PZT)、钽酸锶铋(SrBi2Ta2O9，SBT或SBTO)、四硼酸锶(SrB4O7)、钽铌酸锶铋(SraBibTacNbdOx，SBTN)、钛酸锶(SrTiO3，STO)、钛酸钡(BaTiO3，BTO)、钛酸镧铋(BixLay)Ti3O12，BLT、镍酸镧(LaNiO3，LNO)、锰酸钇(YMnO3)、二氧化锆(ZrO2)、硅酸锆(zirconium silicate)、硅铝酸锆(ZrAlSiO)、二氧化铪(HfO2)、氧化锆铪(HfZrOx)、硅酸铪(hafnium silicate)、氧化铝锆(HfAlO)、氧化铝镧(LaAlO)、氧化镧(lanthanum oxide)、掺杂硅的二氧化铪及五氧化二钽(Ta2O5)所组成的族群中的一者或多者。
根据本揭露一实施例，上述第二栅极介电层的一厚度的范围为0.2nm至50nm。
根据本揭露一实施例，上述第一栅极介电层包含氧化物。
根据本揭露一实施例，在上述平面视图中，相较于漏极，第二栅极介电层的重心位于较靠近源极的位置。
根据本揭露一实施例，在上述平面视图中，相较于源极，第二栅极介电层的重心位于较靠近漏极的位置。
根据本揭露一实施例，上述第二栅极介电层在沿着源极-漏极方向上的宽度实质等于第一栅极电极在沿着源极-漏极方向上的宽度。
根据本揭露一实施例，上述第二栅极介电层在沿着栅极方向上的宽度实质等于第一栅极电极在沿着栅极方向上的宽度，且栅极方向垂直于源极-漏极方向。
根据本揭露一实施例，上述半导体装置的次临界斜率小于60mV/decade，第一栅极电极、第二栅极介电层及第二栅极电极所创造的一负电容未呈现迟滞现象。
根据本揭露一实施例，上述半导体装置为平面式场效晶体管。
根据本揭露一实施例，上述半导体装置为鳍式场效晶体管。
根据本揭露的另一态样，一种半导体装置包含源极与漏极以及设置于源极与漏极之间的通道、设置在通道上的第一栅极介电层、设置在第一栅极介电层上的第一栅极电极、设置在第一栅极电极上的第二栅极介电层、设置在第二栅极介电层上的半导体层以及设置在半导体层上的第二栅极电极。第二栅极介电层是由铁电材料制成。第一栅极电极的底表面的第一面积大于第二栅极介电层的底表面的第二面积，其中第一栅极电极的底表面与第一栅极介电层接触，而第二栅极介电层的底表面与第一栅极电极接触。
根据本揭露一实施例，上述第一面积与第二面积的面积比值大于或等于1.5且小于或等于6。
根据本揭露一实施例，上述铁电材料选自于由铅锗氧化物(Pb3Ge5O11，PGO)、锆钛酸铅(lead zirconate titanate，PZT)、钽酸锶铋(SrBi2Ta2O9，SBT或SBTO)、四硼酸锶(SrB4O7)、钽铌酸锶铋(SraBibTacNbdOx，SBTN)、钛酸锶(SrTiO3，STO)、钛酸钡(BaTiO3，BTO)、钛酸镧铋(BixLay)Ti3O12，BLT、镍酸镧(LaNiO3，LNO)、锰酸钇(YMnO3)、二氧化锆(ZrO2)、硅酸锆(zirconium silicate)、硅铝酸锆(ZrAlSiO)、二氧化铪(HfO2)、氧化锆铪(HfZrOx)、硅酸铪(hafnium silicate)、氧化铝锆(HfAlO)、氧化铝镧(LaAlO)、氧化镧(lanthanum oxide)、掺杂硅的二氧化铪及五氧化二钽(Ta2O5)所组成的族群中的一者或多者。
根据本揭露一实施例，上述半导体层包含由硅、锗、硅锗、锗锡及砷化镓所制成的一或多层。
根据本揭露一实施例，上述半导体层的一厚度的范围为1nm至100nm。
根据本揭露的再一态样，一种具有源极与漏极以及设置于源极与漏极之间的通道的半导体装置的制造方法包含第一栅极介电层形成在通道上。第一栅极电极形成在第一栅极介电层上。第二栅极介电层形成在第一栅极电极上。第二栅极电极形成在第二栅极介电层上。第二栅极介电层是由铁电材料制成。对第二栅极介电层进行图案化，以使一栅极电极的底表面的第一面积大于第二栅极介电层的底表面的第二面积，其中第一栅极电极的底表面与第一栅极介电层接触，而第二栅极介电层的底表面与第一栅极电极接触。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (1)

1.一种半导体装置，其特征在于，包含：
一源极与一漏极，以及设置于该源极与该漏极之间的一通道；
一第一栅极介电层，设置在该通道上；
一第一栅极电极，设置在该第一栅极介电层上；
一第二栅极介电层，设置在该第一栅极电极上；以及
一第二栅极电极，设置在该第二栅极介电层上，
其中该第二栅极介电层是由一铁电材料所制成，且
该第一栅极电极的一底表面的一第一面积大于该第二栅极介电层的一底表面的一第二面积，其中该第一栅极电极的该底表面与该第一栅极介电层接触，而该第二栅极介电层的该底表面与该第一栅极电极接触。
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