CN109728089A - 半导体器件及其制造方法 - Google Patents

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Abstract

在制造负电容结构的方法中，在衬底上方形成介电层。在介电层上方形成第一金属层。在形成第一金属层之后，实施退火操作，接着进行冷却操作。形成第二金属层。在冷却操作之后，介电层变成包括斜方晶相的铁电介电层。本发明实施例涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明实施例涉及半导体集成电路，并且更具体地涉及包括负电容场效应晶体管(NC FET)的半导体器件及其制造方法。
背景技术
亚阈值摆幅是晶体管的电流-电压特性的一个特征。在亚阈值区域中，漏极电流行为类似于正向偏压二极管的指数型增长的电流。在该金属氧化物半导体(MOS)FET工作区域中，对数漏极电流相对栅极电压和漏极、源极，和固定的体电压的曲线将呈现出近似的对数线性行为。为了改进亚阈值性能，已经提出了使用铁电材料的负电容场效应晶体管(NCFET)。
发明内容
根据本发明的一些实施例，提供了一种制造负电容结构的方法，所述方法包括：在衬底上方形成介电层；在所述介电层上方形成第一金属层；在形成所述第一金属层之后，实施退火操作，接着进行冷却操作；以及形成第二金属层；其中，在所述冷却操作之后，所述介电层变成包括斜方晶相的铁电介电层。
根据本发明的另一些实施例，还提供了一种制造负电容场效应晶体管(NC-FET)的方法，所述方法包括：在沟道层上方形成介电层；在所述介电层上方形成覆盖金属层；在形成所述覆盖金属层之后，实施退火操作，接着进行冷却操作；在所述覆盖层上方形成阻挡层；以及在所述阻挡层上方形成功函调整层，其中，在所述冷却操作之后，所述介电层变成包括斜方晶相的铁电介电层。
根据本发明的又一些实施例，还提供了一种负电容场效应晶体管(NC-FET)，包括：沟道层，由半导体制成；铁电介电层，设置在所述沟道层上方；以及栅电极层，设置在所述铁电介电层上方，其中，所述铁电介电层包括斜方晶相。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A和图1B示出金属-绝缘体-半导体(MIS)FET型NC FET的截面图，并且图1C示出金属-绝缘体-金属-绝缘体-半导体(MIMIS)FET型NC FET的截面图。
图2A、图2B、图2C和图2D示出根据本发明的实施例的用于负电容结构的制造操作的各个阶段。
图3A、图3B、图3C和图3D示出HfO2的各种原子结构。
图4示出X射线衍射(XRD)测量结果。
图5和图6示出电子能量损失谱(EELS)测量结果。
图7A、图7B、图7C和图7D示出根据本发明的实施例的用于NC FET的制造操作的各个阶段。
图8A、图8B、图8C和图8D示出根据本发明的实施例的用于NC FET的制造操作的各个阶段。
图9A、图9B和图9C示出根据本发明的实施例的用于NC FET的制造操作的各个阶段。
图10A、图10B和图10C示出根据本发明的实施例的用于NC FET的制造操作的各个阶段。
图11A、图11B和图11C示出根据本发明的实施例的用于NC FET的制造操作的各个阶段。
图12A、图12B和图12C示出根据本发明的实施例的用于NC FET的制造操作的各个阶段。
图13A、图13B和图13C示出根据本发明的实施例的用于NC FET的制造操作的各个阶段。
图14A、图14B、图14C和图14D示出根据本发明的实施例的用于NC FET的制造操作的各个阶段。
图15A、图15B、图15C和图15D示出根据本发明的实施例的用于NC FET的制造操作的各个阶段。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。在附图中，为了简明，可省略一些层/部件。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。此外，在接下来的制造工艺中，在所描述的操作中/之间可以存在一个或多个额外的操作，并且可以改变操作的顺序。
为了降低场效应晶体管(FET)的亚阈值摆幅(S.S.)，诸如集成铁电(FE)材料的负电容(NC)技术提供了显著降低VDD(电源)的可行解决方案，并且实现了具有陡峭的S.S.的FET以用于低功率操作。
在NC FET中，具有负电容的电容器(例如，铁电(FE)电容器)串联连接至MOS FET的栅极。在一些实施例中，铁电负电容器可以是通过导电层(例如，导线/接触件)连接至MOSFET的栅极的单独的电容器。在其他实施例中，负电容器的一个电极是MOS FET的栅电极。在这种情况下，在MOS FET的侧壁间隔件内形成负电容器。
在传统的器件中，诸如HfO2的高K栅极材料通常是非晶层。然而，未掺杂的HfO2是非晶态和顺电性的(paraelectric)，其不示出负电容效应。具有钙钛矿结构的铁电材料(诸如PZT或BaTiO3)具有优异的FE特性。然而，由于这些材料的形成与硅基半导体不完全相容，并且由于尺寸效应，铁电性质随着其厚度的减小而降低，所以这些材料仍然具有困难。
在本发明中，提供了示出铁电性能的具有斜方晶相的掺杂的HfO2层及其制造方法。
图1A和图1B示出金属-绝缘体-半导体(MIS)FET型NC FET的截面图，并且图1C示出金属-绝缘体-金属-绝缘体-半导体(MIMIS)FET型NC FET的截面图。尽管图1A-图1C示出平面MOS晶体管结构的NC FET，可以采用鳍式FET和/或全环栅极FET。
如图1A所示，MIS NC FET包括衬底100、沟道101以及源极和漏极102。源极和漏记102适当地掺杂有杂质。此外，通过由例如氧化硅制成的诸如浅沟槽隔离(STI)的隔离绝缘层(未示出)围绕源极和漏极以及沟道(有源区)。
在一些实施例中，在沟道101上方形成界面层103。在一些实施例中，界面层103由厚度在从约0.5nm至约1.5nm的范围内的氧化硅制成。
在界面层103上方设置铁电介电层105。铁电介电层105包括掺杂有从由Si、Zr、Al、La、Y、Gd和Sr构成的组中选择的一种或多种元素的HfO2。在一些实施例中，铁电介电层105包括掺杂有Si和/或Zr的HfO2。在特定实施例中，铁电介电层105包括掺杂有2-6mol％量的Si的HfO2或HfZrO2(Hf:Zr＝1:1)。在本发明中，铁电介电层105包括斜方晶相。在一些实施例中，铁电介电层105的斜方晶态是多晶硅。在一些实施例中，铁电介电层105的厚度在从约1.0nm至约5nm的范围内，并且可以通过诸如ALD或CVD的合适的工艺来形成。
在铁电介电层105上方设置栅电极层106。栅电极层106包括一个或多个金属层。在一些实施例中，栅电极层106包括设置在铁电介电层105上的第一导电层(覆盖层)、设置在第一导电层上的第二层(阻挡层)、设置在第二导电层上的第三导电层(功函调整层)、设置在第三导电层上的第四导电层(粘合层)和/或设置在第四导电层上的第五导电层(主栅极金属层)。
覆盖层包括诸如TiN和掺杂有一种或多种额外的元素的TiN的TiN基材料。在一些实施例中，TiN层掺杂有Si。在一些实施例中，阻挡层包括TaN。
功函调整层包括一层或多层导电材料，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或这些材料中的两种以上的多层。对于n沟道FinFET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，并且对于p沟道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函调整层。
在一些实施例中，粘合层包括Ti、TiN和/或TaN。主栅极金属层包括从W、Cu、Ti、Al和Co的组中选择的金属。
此外，在如图1A所示的栅极结构的相对侧面上形成侧壁间隔件109。侧壁间隔件109包括一层或多层诸如氧化硅、氮化硅和氮氧化硅的绝缘材料。
图1B示出根据另一实施例的金属-绝缘体-半导体(MIS)FET型NC FET的截面图。在图1B中，界面层103具有平坦的形状，并且铁电介电层105共形地形成在栅极间隔中并且具有与栅电极层106的高度大致相等的高度。
在图1C中，类似于图1A和/或图1B，在衬底100上形成沟道101以及源极和漏极102。在沟道101上方设置第一栅极介电层113。在一些实施例中，第一栅极介电层113包括一个或多个高k介电层(例如，具有大于3.9的介电常数)。例如，一个或多个栅极介电层可以包括一层或多层Hf、Al、Zr，它们的组合的金属氧化物或硅酸盐以及它们的多层。其他合适的材料包括金属氧化物、金属合金氧化物形式的La、Mg、Ba、Ti、Pb、Zr以及它们的组合。示例性材料包括MgOx、SiN(Si3N4)、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、GeO2、HfxZr1-xO2、Ga2O3、Gd2O3、TaSiO2、TiO2、HfSiON、YGexOy、YSixOy和LaAlO3等。在特定实施例中，使用HfO2、ZrO2和/或HfxZr1-xO2。第一栅极介电层113的形成方法包括分子束沉积(MBD)、原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)等。在一些实施例中，第一栅极介电层113具有约1.0nm至约5.0nm的厚度。
在一些实施例中，在形成第一栅极介电层113之前，可以在沟道101上方形成界面层(未示出)，并且在界面层上方形成第一栅极介电层113。
在第一栅极介电层113上设置作为内部电极的第一栅电极114。第一栅电极114可以是诸如W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr中的一种或多种金属。在一些实施例中，第一栅电极114包括TiN、WN、TaN和Ru中的一种或多种。可以使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta的金属合金和/或还可以使用诸如WNx、TiNx、MoNx、TaNx和TaSixNy的金属氮化物。在一些实施例中，W、Ti、Ta、TaN和TiN中的至少一个用作第一栅电极114。在一些实施例中，第一栅电极114包括功函调整层。
在第一栅电极114上形成铁电介电层115。铁电介电层115包括掺杂有从由Si、Zr、Al、La、Y、Gd和Sr构成组中选择的一种或多种元素的HfO2。在一些实施例中，铁电介电层115包括掺杂有Si和/或Zr的HfO2。在特定实施例中，铁电介电层115包括掺杂有2-6mol％量的Si的HfO2或HfZrO2(Hf:Zr＝1:1)。在本发明中，铁电介电层115包括斜方晶相。在一些实施例中，铁电介电层115的斜方晶态是多晶硅。在一些实施例中，铁电介电层105的厚度在从约1.0nm至约5nm的范围内，并且可以通过诸如ALD或CVD的合适的工艺形成。
此外，在铁电介电层115上设置作为外部栅极的第二栅电极116。第二栅电极116可以是从W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr的组选择的金属。第二栅电极116由与第一栅电极114相同的材料或不同的材料制成。此外，在如图1C所示的栅极结构的相对侧面上形成侧壁间隔件119。侧壁间隔件119包括一层或多层诸如氧化硅、氮化硅和氮氧化硅的绝缘材料。
如图1A-1C所示，铁电介电层105和115以及第一栅极介电层113在横截面中具有“U形”，在垂直方向上具有较薄的中心部分和较厚的侧面部分。
图2A、图2B、图2C和图2D示出根据本发明的实施例的用于负电容结构的制造操作的各个阶段。应当理解，可以在图2A-图2D所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替换或消除下文中描述的一些操作。可互换操作/工艺的顺序。在下面的实施例中可以使用与图1A-图1C所述的前述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
如图2A所示，在衬底10上形成界面层20。在一些实施例中，衬底10由诸如硅、金刚石或锗的合适的元素半导体；诸如Ⅳ族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、Ⅲ-Ⅴ族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化铟镓(GaInP)等的合适的合金或化合物半导体。此外，衬底10可以包括外延层(epi层)，其可以为了性能增强而应变，和/或可以包括绝缘体上硅(SOI)结构。
在一些实施例中，界面层20是可以通过化学反应形成的氧化硅。例如，可使用去离子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其他方法形成化学氧化硅。其他实施例可以利用不同的材料或工艺，从而用于界面层。在一些实施例中，界面层20具有约0.5nm至约1.5nm的厚度。
然后，在界面层20上方形成介电层30。介电层30包括掺杂有从由Si、Zr、Al、La、Y、Gd和Sr构成的组中选择的一种或多种元素的HfO2。
介电层30的形成方法包括分子束沉积(MBD)、原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)等。在一些实施例中，可以通过ALD使用HfCl4和H2O作为第一前体以及ZrCl4和H2O作为第二前体在从约200℃至400℃范围内的温度下形成掺杂有Zr的HfO2。在用Si掺杂HfO2的情况下，可以使用SiH4、Si2H6和/或SiH2Cl2或其他合适的硅源气体。所沉积的介电层30是非晶的并且是顺电性的。在一些实施例中，介电层30的厚度在从约1nm至约5nm的范围内。
如图2B所示，在形成介电层30之后，在介电层30上形成覆盖层40。在一些实施例中，覆盖层40包括诸如TiN和掺杂有一种或多种额外的元素的TiN的TiN基的材料。在一些实施例中，TiN层掺杂有Si。可以通过ALD、CVD或物理气相沉积(包括溅射或任何其他合适的方法)形成覆盖层40。在一些实施例中，当利用ALD时，在从约400℃至约500℃的范围内的温度下实施ALD。在一些实施例中，覆盖层40的厚度在从约1nm至约5nm的范围内。
如图2C所示，在形成覆盖层40之后，实施退火操作。在惰性气体环境(诸如N2、Ar和/或He)中在从约700℃至约1000℃的范围内的温度下实施退火操作。在一些实施例中，退火时段在从约10秒至1分钟的范围内。退火后，实施冷却操作。在一些实施例中，将衬底冷却至小于100℃或至室温(约25℃)。在形成覆盖层40之后的退火操作提供了驱动力，从而用于将掺杂的HfO2结构从非晶相转变到高温四方相，并且覆盖层40提供了用于在冷却期间将晶体从高温四方相转变到高压铁电斜方相所需的机械应力。
在一些实施例中，在形成覆盖层40之后，在覆盖层40上形成非晶硅层，并且然后实施退火操作。在实施退火操作和冷却操作之后，去除非晶硅层。
如图2D所示，在冷却操作之后，在覆盖层40上方形成由例如TaN制成的阻挡层52。可以通过ALD、CVD或物理气相沉积(包括溅射或任何其他合适的方法)形成阻挡层52。在一些实施例中，当利用ALD时，在从约300℃至约400℃的范围内的温度下实施ALD。在一些实施例中，阻挡层52的厚度在从约1nm至约5nm的范围内。在一些实施例中，在形成阻挡层52之后，可以实施退火操作以将非晶结构转换成斜方晶态结构。
此外，在阻挡层52上形成功函调整层54。在一些实施例中，功函调整层54包括用于p型晶体管的TiN和用于n型晶体管的TiAl。可以使用任何其他合适的金属材料作为功函调整层54。在一些实施例中，还在用于p型晶体管的TiN功函调整层上形成TiAl层。可以通过ALD、CVD或物理气相沉积(包括溅射或任何其他合适的方法)形成功函调整层54。在一些实施例中，当利用ALD时，在从约300℃至约400℃的范围内的温度下实施ALD。在一些实施例中，功函调整层54的厚度在从约1nm至约5nm的范围内。
此外，在功函调整层54上方形成主栅极金属层58。主栅极金属层58包括诸如W、Cu、Ti、Al和Co或其他合适的材料的一种或多种金属。在一些实施例中，当主栅极金属层58为W时，在功函调整层54上形成粘合层56。在一些实施例中，粘合层56是Ti。如图2D所示，栅电极50可以包括设置在覆盖层40上的阻挡层52，设置在阻挡层52上的功函调整层54，设置在功函调整层54上的粘合层56以及主栅极金属层58。在一些实施例中，覆盖层可以认为是栅电极50的部分。
图3A、图3B、图3C和图3D示出HfO2的各种原子结构。图3A示出所沉积的掺杂的HfO2的非晶结构。如图3B所示，通过加热，非晶态结构转变成四方晶态结构(相)。如图3C所示，当具有四方晶态结构的加热的HfO2用其上的覆盖金属冷却时，HfO2变成斜方晶态结构(相)。如图3D所示，如果具有四方晶态结构的加热的HfO2在其上没有覆盖金属的情况下被冷却，则HfO2变成单片晶体结构(monolithic crystal structure)(左)和四方晶态结构(右)的混合物。斜方晶系HfO2具有非中心对称结构，并且因此通过四个氧离子位移产生自发极化。因此，通过斜方晶系HfO2可以获得更好的铁电性质。
图4示出X射线衍射(XRD)测量结果。样品是所沉积的3纳米厚的掺杂的HfO2，并且在利用覆盖层的退火操作之后是3纳米厚的掺杂的HfO2。所沉积的掺杂HfO2示出显示非晶结构的宽谱。相比之下，在利用覆盖层的退火操作之后的掺杂HfO2示出对应于斜方相的峰。
图5和图6示出电子能量损失谱(EELS)测量结果。如上所述，在将介电层30转换成斜方晶相之后，利用一些热操作来形成额外的层。在ALD生长期间通过原位掺杂引入到HfO2中的掺杂剂元素(诸如半导体材料(Si)和金属元素(Zr、Al、La、Y、Gd和/或Sr)大致均匀地分布在掺杂的HfO2层中。如图5和图6所示，由覆盖层40(TiN基材料)产生的Ti扩散到HfZrO2层中。如图5所示，当TiAl层用作n型晶体管的功函调整层54时，Al也可以扩散到HfZrO2层中。在一些实施例中，HfZrO2层包括5-7mol％量的Al。如图6所示，当TiN层用作p型晶体管的功函调整层54时，源自TiN功函调整层的Ti也可以扩散到HfZrO2层中。对于p型晶体管，即使在TiN功函调整层上形成TiAl层，Al也不会扩散到HfZrO2层中(低于检测极限)。在一些实施例中，HfZrO2层包括2-5mol％量的Ti。
在一些实施例中，铁电HfO2层由斜方晶相组成。在其他实施例中，基本由斜方晶相形成铁电HfO2层。在这种情况下，斜方晶相约为铁电HfO2层的80％或更多，并且剩余的相可以是非晶相、单片相和/或四方相。
图7A-图13C示出根据本发明的实施例的用于NC FET的制造操作的各个阶段。应当理解，可以在图7A-图13C所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替换或消除下文中描述的一些操作。可互换操作/工艺的顺序。在下面的实施例中可以使用与图1A-图2D所述的前述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
图7A示出透视图，并且图7B是沿着X方向的截面图，示出根据本发明的实施例的制造操作的各个阶段中的一个。如图7A和图7B所示，提供衬底200。在一些实施例中，衬底200由诸如硅、金刚石或锗的合适的元素半导体；诸如Ⅳ族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、Ⅲ-Ⅴ族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化铟镓(GaInP)等的合适的合金或化合物半导体。此外，衬底200可以包括外延层(epi层)，其可以为了性能增强而应变，和/或可以包括绝缘体上硅(SOI)结构。衬底200的上部可以是Si和SiGe的多层。
图7C示出透视图，并且图7D是沿着X方向的截面图，示出根据本发明的实施例的制造操作的各个阶段中的一个。如图7C和图7D所示，通过蚀刻衬底200并形成隔离绝缘层220来形成鳍结构210。可以通过任何合适的方法来图案化鳍结构210。例如，可以使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)来图案化鳍结构210。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或芯轴来图案化鳍结构210。在一些实施例中，鳍结构210的宽度在从约4nm至约10nm的范围内，并且鳍结构210的间距在从约10nm至约50nm的范围内。
接着，绝缘材料层220形成在鳍结构上方，由此嵌入鳍结构。绝缘材料层220可以由诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物、这些的组合等的合适的介电材料制成。在一些实施例中，通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺的工艺形成绝缘材料层220，尽管可以使用任何可接受的工艺。如图7C和图7D所示，后续地，使用例如蚀刻工艺、化学机械抛光(CMP)等来去除绝缘材料层220的在鳍结构210的顶面上方延伸的部分。
图8A示出透视图，并且图8B是沿着X方向的截面图，示出根据本发明的实施例的制造操作的各个阶段中的一个。此外，如图8A和图8B所示，凹进绝缘材料层220，从而使得暴露鳍结构210的上部。凹进的绝缘材料层220称为隔离绝缘层或浅沟槽隔离(STI)。在一些实施例中，从隔离绝缘层220的上表面测量的暴露的鳍结构210的高度在约30nm至约100nm的范围内。
图8C示出透视图，并且图8D是沿着X方向的截面图，示出根据本发明的实施例的制造操作的各个阶段中的一个。后续地，如图8C和图8D所示，在鳍结构210的上部上方形成伪栅极介电层215。在一些实施例中，伪栅极介电层215是由CVD或ALD形成的氧化硅层。在一些实施例中，伪栅极介电层215的厚度在从约1nm至约3nm的范围内。
然后，在伪栅电极层215上方形成多晶硅层230，并且还在多晶硅层上形成硬掩模层。如图9A-图9C所示，通过合适的光刻和蚀刻操作将硬掩模层图案化为硬掩模图案235。在一些实施例中，硬掩模图案235包括一层或多层诸如氧化硅和氮化硅的绝缘材料。
图9A示出透视图，图9B是沿着Y方向的截面图，并且图9C是沿着X方向的截面图，示出根据本发明的实施例的制造操作的各个阶段中的一个。如图9A-图9C所示，通过使用硬掩模图案235作为蚀刻掩模，将多晶硅层图案化为伪栅电极230。在一些实施例中，伪栅电极230的宽度在从约8nm至约20nm的范围内。
图10A示出透视图，图10B是沿着Y方向的截面图，并且图10C是沿着X方向的截面图，示出根据本发明的实施例的制造操作的各个阶段中的一个。在伪栅电极230的相对的侧面上形成侧壁间隔件240。侧壁间隔件240包括一层或多层诸如氧化硅、氮化硅和氮氧化硅的绝缘材料。此外，在鳍结构210的源极/漏极区上方形成源极/漏极外延层250。源极/漏极外延层250包括用于n型FET的SiP、SiAs、SiGeP、SiGeAs、GeP、GeAs和/或SiGeSn或其他合适的材料，以及用于p型FET的SiB、SiGa、SiGeB、SiGeGa、GeB、GeGa和/或SiGeSn或其他合适的材料。在一些实施例中，源极/漏极外延层250的厚度在从约3nm至约8nm的范围内。在一些实施例中，在源极/漏极外延层250上方形成诸如硅化物层的合金层。
图11A示出透视图，图11B是沿着Y方向的截面图，并且图11C是沿着X方向的截面图，示出根据本发明的实施例的制造操作的各个阶段中的一个。后续地，如图11A-图11C所示，形成接触蚀刻停止层(CESL)245和层间介电层260，并且实施诸如CMP操作的平坦化操作，以暴露伪栅电极230的上表面。
在一些实施例中，CESL层245由诸如SiN和SiON的氮化硅基材料制成，并且层间介电层260由诸如SiO2的氧化硅基材料或低k材料制成。在一些实施例中，在形成层间介电层之后实施退火操作。
图12A示出透视图，图12B是沿着Y方向的截面图，并且图12C是沿着X方向的截面图，示出根据本发明的实施例的制造操作的各个阶段中的一个。然后，如图12A-图12C所示，通过使用干蚀刻和/或湿蚀刻来去除伪栅电极230和伪栅极介电层215，从而形成栅极间隔265。此外，如图12A-图12C所示，在栅极间隔265中，形成界面层271和介电层270。如上所述，界面层271由氧化硅制成，并且介电层270是掺杂的HfO2层。
图13A示出透视图，图13B是沿着Y方向的截面图，并且图13C是沿着X方向的截面图，示出根据本发明的实施例的制造操作的各个阶段中的一个。然后，类似于图2A-图2D所述的操作，可以可选地形成覆盖层(未示出)，并且实施退火操作以将非晶态HfO2层转化成斜方晶态HfO2层。此外，如图13A-图13C所示，形成栅电极280。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成覆盖层和栅电极。在形成用于栅电极的导电材料之后，实施诸如CMP的平坦化操作以去除位于层间介电层260之上的多余的材料。
在形成栅极结构之后，实施进一步的CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的各个部件。
图14A-图14D示出根据本发明的一些实施例的用于NC FinFET的其他制造操作。贯穿各个视图和示例性实施例，相同的参考标号用于代表相同的元件。应当理解，可以在图14A-图15D所示的工艺之前，期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替换或消除下文中描述的一些操作。可互换操作/工艺的顺序。在下面的实施例中可以使用与图1A、图2A-图2D和图7A-13C所述的前述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
如图14A所示，通过使用硬掩模图案312来图案化鳍结构320，并且形成隔离绝缘层325。然后，如图14B所示，在鳍结构320上方形成伪栅极介电层(未示出)和多晶硅层332，并且还在多晶硅层332上形成硬掩模图案334。在一些实施例中，硬掩模图案334包括一层或多层诸如氧化硅和氮化硅的绝缘材料。
通过使用硬掩模图案334作为蚀刻掩模，将多晶硅层332图案化为伪栅电极332。此外，如图14C所示，在伪栅电极332的相对侧面上形成侧壁间隔件336，并且形成层间介电层342。侧壁间隔件336包括一层或多层诸如氧化硅、氮化硅和氧氮化硅的绝缘材料，并且层间介电层342包括一层或多层诸如二氧化硅(SiO2)和SiON的氧化硅基的材料的绝缘材料。侧壁间隔件336的材料与层间介电层342的材料彼此不同，从而使得可以选择性地蚀刻这些层中的每个。在一个实施例中，侧壁间隔件336由SiOCN、SiCN或SiON制成，并且层间介电层342由SiO2制成。
然后，如图14D所示，通过使用干蚀刻和/或湿蚀刻来去除伪栅电极332和伪栅极介电层，从而形成栅极间隔333。
如图15A和图15B所示，在栅极间隔中，形成第一栅极介电层303和第一栅电极304。在第一栅极介电层303上方形成导电材料之后，实施诸如CMP的平坦化操作以形成第一栅电极304。第一栅极介电层303由例如高k介电材料制成，并且第一栅电极304由例如诸如TiN或其他金属材料的导电材料制成。此外，实施回蚀刻操作以减小第一栅极介电层303和第一栅电极304的高度。可使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成导电材料。
然后，如图15C和图15D所示，在栅极间隔333中形成铁电介电层305和第二栅电极306。通过参考图2A-图2D描述的操作形成铁电介电层305。在铁电介电层305上方形成导电材料。如图15C和图15D所示，在铁电介电层305上方形成导电材料之后，实施诸如CMP的平坦化操作以形成第二栅电极306。
在形成栅极结构之后，实施进一步的CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的各种部件。
在美国专利申请第15/476,221号和第15/447,479号中描述了用于制造MIMIS NCFET的其他方法和结构，并且上述专利中的每个的全部内容都结合于此作为参考。
应该理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
例如，在本发明中，具有斜方晶相的掺杂的HfO2可用于NC FET。通过在退火操作期间使用覆盖金属层，可以将已经沉积的HfO2层的非晶结构有效地转化为斜方晶态结构。与其他钙钛矿铁电薄膜(例如PZT或BaTiO3)相比，本文公开的铁电HfO2可以保持极化而不退化至3nm。
根据本发明的一个方面，在制造负电容结构的方法中，在衬底上方形成介电层。在介电层上方形成第一金属层。在形成第一金属层之后，实施退火操作，接着进行冷却操作。形成第二金属层。在冷却操作之后，介电层变成包括斜方晶相的铁电介电层。在一个或多个前述或以下实施例中，介电层包括掺杂有从由Si、Zr、Al、La、Y、Gd和Sr构成的组中选择的一种或多种的HfO2。在一个或多个前述或以下实施例中，介电层包括掺杂有2-6mol％量的Si的HfO2或HfZrO2。在一个或多个前述或下述实施例中，在惰性气体环境中在从700℃至1000℃范围内的温度下实施退火操作。在一个或多个前述或以下实施例中，在冷却操作之后形成第二金属层。在一个或多个前述或以下实施例中，第一金属层包括TiN或掺杂有Si的TiN。在一个或多个前述或以下实施例中，第二金属层是TaN。在一个或多个前述或以下实施例中，斜方晶相是多晶硅。在一个或多个前述或以下实施例中，所形成的介电层是非晶的。
根据本发明的另一方面，在制造负电容场效应晶体管(NC-FET)的方法中，在沟道层上方形成介电层。在介电层上方形成覆盖金属层。在形成覆盖金属层之后，实施退火操作，接着进行冷却操作。在覆盖层上方形成阻挡层。在阻挡层上方形成功函调整层。在冷却操作之后，介电层变成包括斜方晶相的铁电介电层。在一个或多个前述或以下实施例中，介电层包括含有Si的HfO2的或含有Zr的HfO2。在一个或多个前述或以下实施例中，在惰性气体环境中在从700℃至1000℃范围内的温度下实施退火操作。在一个或多个前述或以下实施例中，覆盖金属层包括TiN或掺杂有Si的TiN。在一个或多个前述或以下实施例中，在冷却操作之后形成阻挡层。在一个或多个前述或以下实施例中，阻挡层是TaN。在一个或多个前述或以下实施例中，还在功函调整层上方形成栅极金属层。在一个或多个前述或以下实施例中，在形成栅极金属层之前，还在功函调整层上方形成粘合层。在一个或多个前述或以下实施例中，在形成介电层之前，还在沟道层上方形成界面氧化物层。
根据本发明的另一方面，在制造负电容鳍式场效应晶体管(NC-FinFET)的方法中，在鳍结构上方形成伪栅极结构。在位于伪栅极结构的相对侧上的鳍结构上方形成源极/漏极结构。在源极/漏极结构上方形成层间介电层。去除伪栅极结构，由此暴露鳍结构的沟道区。在沟道区上方形成介电层。在介电层上方形成覆盖金属层。在形成覆盖金属层之后，实施退火操作，接着进行冷却操作。形成包括一个或多个金属层的栅电极。在冷却操作之后，介电层变成包括斜方晶相的铁电介电层。在一个或多个前述或以下实施例中，包括斜方晶相的介电层包括含有Si的HfO2或含有Zr的HfO2，并且还包括Ti。
根据本发明的一个方面，负电容结构包括第一导电层，设置在第一导电层上方的铁电介电层以及设置在铁电介电层上方的第二导电层。铁电介电层包括斜方晶相。在一个或多个前述或以下实施例中，铁电介电层包括掺杂有从由Si、Zr、Al、La、Y、Gd和Sr构成的组中选择的一种或多种的HfO2。在一个或多个前述或以下实施例中，铁电介电层包括掺杂有选自Si和Zr中的至少一种的HfO2。在一个或多个前述或以下实施例中，铁电介电层还包括2-5mol％量的Ti。在一个或多个前述或以下实施例中，铁电介电层还包括5-7mol％量的Al。在一个或多个前述或以下实施例中，铁电介电层包括掺杂有2-6mol％量的Si的HfO2。在一个或多个前述或以下实施例中，铁电介电层包括HfZrO2。在一个或多个前述或以下实施例中，第二金属层包括TiN或掺杂有Si的TiN。
根据本发明的另一方面，负电容场效应晶体管(NC-FET)包括由半导体制成的沟道层，设置在沟道层上方的铁电介电层以及设置在铁电介电层上方的栅电极层。铁电介电层包括斜方晶相。在一个或多个前述或以下实施例中，铁电介电层包括掺杂有从由Si、Zr、Al、La、Y、Gd和Sr构成的组中的一种或多种的HfO2。在一个或多个前述或以下实施例中，铁电介电层包括掺杂有选自Si和Zr中的至少一种的HfO2。在一个或多个前述或以下实施例中，栅电极层包括设置在铁电介电层上的第一导电层，并且第一导电层由TiN或掺杂有一种或多种元素的TiN制成。在一个或多个前述或以下实施例中，栅电极层还包括设置在第一导电层上的第二导电层，并且第二导电层由TaN制成。在一个或多个前述或以下实施例中，栅电极层还包括设置在第二导电层上的功函调整层以及设置在功函调整层上方的钨层。在一个或多个前述或以下实施例中，NC-FET是p型FET，并且功函调整层包括TiN。在一个或多个前述或以下实施例中，铁电介电层还包括2-5mol％量的Ti。在一个或多个前述或以下实施例中，NC-FET是n型FET，并且功函调整层包括TiAl。在一个或多个前述或以下实施例中，铁电介电层还包括5-7mol％量的Al。在一个或多个前述或以下实施例中，NC-FET是鳍式FET，并且沟道层是鳍结构的部分。
根据本发明的另一方面，负电容场效应晶体管(NC-FET)包括由半导体制成的沟道层，设置在沟道层上方的第一介电层，设置在第一介电层上方的第一导电层，设置在第一导电层上方的第二介电层以及设置在第二介电层上方的栅电极层。第二介电层包括具有斜方晶相的HfO2。
根据本发明的一些实施例，提供了一种制造负电容结构的方法，所述方法包括：在衬底上方形成介电层；在所述介电层上方形成第一金属层；在形成所述第一金属层之后，实施退火操作，接着进行冷却操作；以及形成第二金属层；其中，在所述冷却操作之后，所述介电层变成包括斜方晶相的铁电介电层。
在上述方法中，所述介电层包括HfO2，HfO2掺杂有选自由Si、Zr、Al、La、Y、Gd和Sr组成的组中的一种或多种元素。
在上述方法中，所述介电层包括掺杂有2-6mol％量的Si的HfO2或HfZrO2。
在上述方法中，在惰性气体环境中在从700℃至1000℃的范围内的温度下实施所述退火操作。
在上述方法中，在所述冷却操作之后形成所述第二金属层。
在上述方法中，所述第一金属层包括TiN或掺杂有Si的TiN。
在上述方法中，所述第二金属层是TaN。
在上述方法中，所述斜方晶相是多晶硅。
在上述方法中，所述介电层形成为非晶的。
根据本发明的另一些实施例，还提供了一种制造负电容场效应晶体管(NC-FET)的方法，所述方法包括：在沟道层上方形成介电层；在所述介电层上方形成覆盖金属层；在形成所述覆盖金属层之后，实施退火操作，接着进行冷却操作；在所述覆盖层上方形成阻挡层；以及在所述阻挡层上方形成功函调整层，其中，在所述冷却操作之后，所述介电层变成包括斜方晶相的铁电介电层。
在上述方法中，所述介电层包括含有Si的HfO2或含有Zr的HfO2。
在上述方法中，在惰性气体环境中在从700℃至1000℃的范围内的温度下实施所述退火操作。
在上述方法中，所述覆盖金属层包括TiN或掺杂有Si的TiN。
在上述方法中，在所述冷却操作之后形成所述阻挡层。
在上述方法中，所述阻挡层是TaN。
在上述方法中，还包括在所述功函调整层上方形成栅极金属层。
在上述方法中，还包括在形成所述栅极金属层之前，在所述功函调整层上方形成粘合层。
在上述方法中，还包括在形成所述介电层之前，在所述沟道层上方形成界面氧化物层。
根据本发明的又一些实施例，还提供了一种负电容场效应晶体管(NC-FET)，包括：沟道层，由半导体制成；铁电介电层，设置在所述沟道层上方；以及栅电极层，设置在所述铁电介电层上方，其中，所述铁电介电层包括斜方晶相。
在上述负电容场效应晶体管中，所述铁电介电层包括HfO2，HfO2掺杂有选自由Si、Zr、Al、La、Y、Gd和Sr组成的组中的一种或多种元素。
上面概述了若干实施例或实例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例或实例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造负电容结构的方法，所述方法包括：
在衬底上方形成介电层；
在所述介电层上方形成第一金属层；
在形成所述第一金属层之后，实施退火操作，接着进行冷却操作；以及
形成第二金属层；
其中，在所述冷却操作之后，所述介电层变成包括斜方晶相的铁电介电层。
2.根据权利要求1所述的方法，其中，所述介电层包括HfO2，HfO2掺杂有选自由Si、Zr、Al、La、Y、Gd和Sr组成的组中的一种或多种元素。
3.根据权利要求1所述的方法，其中，所述介电层包括掺杂有2-6mol％量的Si的HfO2或HfZrO2。
4.根据权利要求1所述的方法，其中，在惰性气体环境中在从700℃至1000℃的范围内的温度下实施所述退火操作。
5.根据权利要求1所述的方法，其中，在所述冷却操作之后形成所述第二金属层。
6.根据权利要求1所述的方法，其中，所述第一金属层包括TiN或掺杂有Si的TiN。
7.根据权利要求1所述的方法，其中，所述第二金属层是TaN。
8.根据权利要求1所述的方法，其中，所述斜方晶相是多晶硅。
9.一种制造负电容场效应晶体管(NC-FET)的方法，所述方法包括：
在沟道层上方形成介电层；
在所述介电层上方形成覆盖金属层；
在形成所述覆盖金属层之后，实施退火操作，接着进行冷却操作；
在所述覆盖层上方形成阻挡层；以及
在所述阻挡层上方形成功函调整层，
其中，在所述冷却操作之后，所述介电层变成包括斜方晶相的铁电介电层。
10.一种负电容场效应晶体管(NC-FET)，包括：
沟道层，由半导体制成；
铁电介电层，设置在所述沟道层上方；以及
栅电极层，设置在所述铁电介电层上方，
其中，所述铁电介电层包括斜方晶相。
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