CN114975617A - 铁电场效晶体管装置 - Google Patents

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CN114975617A CN202210322710.0A CN202210322710A CN114975617A CN 114975617 A CN114975617 A CN 114975617A CN 202210322710 A CN202210322710 A CN 202210322710A CN 114975617 A CN114975617 A CN 114975617A
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黄彦杰
陈海清
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Abstract

铁电场效晶体管装置，包括使用原子层沉积(ALD)沉积的铁电材料层。借由控制ALD沉积序列的参数，可以设计铁电层的晶体结构和铁电特性。包括相对较短前驱物脉冲持续时间和连续前驱物脉冲之间的清洗持续时间的ALD沉积序列可提供具有相对均匀晶粒尺寸和小平均晶粒尺寸的铁电层，这可以提供有效的铁电效能。包括相对较长前驱物脉冲持续时间和连续前驱物脉冲之间的清洗持续时间的ALD沉积序列可提供具有较不均匀晶粒尺寸和较大平均晶粒尺寸的铁电层。具有较大平均晶粒尺寸的铁电层可表现增强的结晶度和稳定的正交晶相，特别是在相对较薄的层中。

Description

铁电场效晶体管装置
技术领域
本公开是关于一种铁电场效晶体管装置，特别是具有改进的铁电特性的铁电场效晶体管装置。
背景技术
铁电(ferroelectric；FE)存储器由于其快速的写入/读取速度、低功耗和小尺寸而成为下一代非易失性存储器优势的候选者。然而，可能难以将FE材料与常用的半导体装置材料和结构整合，同时保持合适的铁电特性和装置效能。
发明内容
本公开提供一种铁电场效晶体管装置。铁电场效晶体管装置包括栅极电极、半导体通道层、栅极介电材料、源极电极、以及漏极电极。栅极介电材料包括位在栅极电极和半导体通道层之间的铁电材料层。铁电材料层包括7nm或更大的平均晶粒尺寸。源极电极接触半导体通道层。漏极电极接触半导体通道层。
本公开提供一种铁电随机存取存储器装置。铁电随机存取存储器装置包括晶体管和电容。晶体管包括栅极电极、半导体通道层、栅极介电材料、源极电极、以及漏极电极。栅极介电材料位在栅极电极和半导体通道层之间。源极电极接触半导体通道层。漏极电极接触半导体通道层。电容包括第一电极板、第二电极板、以及铁电材料层。第一电极板耦接至晶体管的源极电极或漏极电极中之一者。铁电材料层位在第一电极板和第二电极板之间。铁电材料层包括7nm或更大的平均晶粒尺寸。
本公开提供一种铁电装置结构的制造方法。铁电装置结构的制造方法包括使用原子层沉积制程形成铁电材料层；以及在300℃和900℃之间的温度下退火铁电材料层。当铁电材料层的厚度大于阈值厚度时，多个原子层沉积前驱物脉冲的每一者的脉冲持续时间为1秒或更短，并且多个连续原子层沉积前驱物脉冲之间的清洗持续时间为3秒或更短。当铁电材料层的上厚度小于阈值厚度时，原子层沉积前驱物脉冲的每一者的脉冲持续时间大于1秒，并且连续原子层沉积前驱物脉冲之间的清洗持续时间大于3秒。
附图说明
公开实施例可通过阅读以下的详细说明以及范例并配合相应的图式以更详细地了解。需要注意的是，依照业界的标准操作，各种特征部件并未依照比例绘制。事实上，为了清楚论述，各种特征部件的尺寸可以任意地增加或减少。
图1A是根据各种实施例的显示了可用于形成铁电(FE)材料层的原子层沉积(atomic layer deposition；ALD)系统的前驱物脉冲序列(precursor pulse sequence)的曲线图。
图1B是根据各种实施例的显示了可用于形成FE材料层的ALD系统的替代前驱物脉冲序列的曲线图。
图2A是在退火制程之前和之后借由如图1A所示的ALD前驱物脉冲序列所沉积的FE材料层的结构的示意图。
图2B是在退火制程之前和之后借由如图1B所示的ALD前驱物脉冲序列所沉积的FE材料层的结构的示意图。
图3显示了借由如图1A和图1B所示的ALD前驱物脉冲序列个别沉积的两个样品氧化铪锆FE材料层的X光绕射(X-ray diffraction；XRD)图案。
图4A是根据本公开实施例的在形成铁电(FE)装置结构的阵列之前的第一示例性结构的垂直剖面图。
图4B是根据本公开实施例的在形成铁电(FE)装置结构的阵列期间的第一示例性结构的垂直剖面图。
图4C是根据本公开实施例的形成上层金属互连结构之后的第一示例性结构的垂直剖面图。
图5A是根据本公开实施例的在形成铁电场效晶体管(ferroelectric fieldeffect transistor；FeFET)装置的制程期间的示例性中间结构的垂直剖面图，显示了在基板上方的第一介电层和在第一介电层上方的底部电极层。
图5B是根据本公开实施例的在形成FeFET装置的制程期间的示例性中间结构的垂直剖面图，显示了沉积在底部电极层的上表面上方的铁电(FE)材料层
图5C是根据本公开实施例的在形成FeFET装置的制程期间的示例性中间结构的垂直剖面图，显示了沉积在FE材料层的上表面上方的可选绝缘层。
图5D是根据本公开实施例的在形成FeFET装置的制程期间的示例性中间结构的垂直剖面图，显示了沉积在可选绝缘层的上表面上方的通道层。
图5E是根据本公开实施例的在形成FeFET装置的制程期间的示例性中间结构的垂直剖面图，显示了在通道层的上表面上方的图案化掩膜。
图5F是根据本公开实施例的在蚀刻制程之后形成FeFET装置的制程期间的示例性中间结构的垂直剖面图，蚀刻制程在第一介电材料层上方形成多层结构。
图5G是根据本公开实施例的在形成FeFET装置的制程期间的示例性中间结构的垂直剖面图，FeFET装置包括形成在多层结构的上表面和侧表面上方以及在第一介电材料层的暴露的上表面上方形成的第二介电材料层。
图5H是根据本公开实施例的在形成FeFET装置的制程期间的示例性中间结构的垂直剖面图，显示了穿过第二介电材料层形成的开口以暴露通道层的上表面。
图5I是根据本公开实施例的包括形成在通道层的源极区和漏极区上方的源极电极和漏极电极的FeFET装置的垂直剖面图。
图6是根据本公开实施例的FeFET装置的替代示例性结构的垂直剖面图，其包括嵌入在第一介电材料层中的掩埋栅极电极、位在掩埋栅极电极的上表面和第一介电材料层上方的应力层，以及位在应力层的上表面上方的种子层
图7是根据本公开实施例的包括顶部栅极电极结构的FeFET装置的替代示例性结构的垂直剖面图。
图8A是根据本公开实施例的是铁电随机存取存储器(ferroelectric randomaccess memory；FeRAM)装置的示例性结构的垂直剖面图。
图8B是根据本公开实施例的示意性地显示FeRAM装置的存储器单元的电路图。
图9是根据本公开各种实施例的显示形成铁电装置结构的方法的操作的流程图。
其中，附图标记说明如下：
100：前驱物脉冲序列、序列、脉冲序列、ALD脉冲序列、短脉冲/清洗ALD序列
101-a：第一前驱物脉冲
101-b：第一前驱物脉冲
101-c：第一前驱物脉冲
101-d：第一前驱物脉冲
102-a：第二前驱物脉冲
102-b：第二前驱物脉冲
103-a：第三前驱物脉冲
103-b：第三前驱物脉冲
200：前驱物脉冲序列、序列、脉冲序列、ALD脉冲序列、长脉冲/清洗序列、长脉冲/清洗沉积序列
201-a：第一前驱物脉冲
201-b：第一前驱物脉冲
202-a：第二前驱物脉冲
203-a：第三前驱物脉冲
Tpulse：前驱物脉冲持续时间
Tpurge：清洗持续时间
240：晶粒
241：晶粒
243：退火制程
301：曲线
302：曲线
303：箭头
8：基板
10：半导体材料层、半导体材料基板
12：浅沟槽隔离结构
14：主动区
15：半导体通道
18：金属-半导体合金区
20：栅极结构
22：栅极介电质
24：栅极电极
26：介电栅极间隔物
28：栅极盖帽介电质
31A：平坦化介电层
31B：第一互连级介电层
32：第二互连级介电层
41V：接点通孔结构
41L：第一金属线
42V：第一金属通孔结构
42L：第二金属线
50：存储器阵列区
52：外围逻辑区、逻辑区
75：互补式金属氧化物半导体电路
L0：接点级结构
L1：第一互连级结构
L2：第二互连级结构
33：第三互连级介电层
95：阵列
L3：第三互连级结构
30：互连级介电层
34：第四互连级介电层
35：第五互连级介电层
36：第六互连级介电层
37：第七互连级介电层
40：金属互连结构
43V：第二金属通孔结构
43L：第三金属线
44V：第三金属通孔结构
44L：第四金属线
45V：第四金属通孔结构
45L：第五金属线
46V：第五金属通孔结构
46L：第六金属线
47V：第六金属通孔结构
47B：金属焊垫
L4：第四互连级结构
L5：第五互连级结构
L6：第六互连级结构
L7：第七互连级结构
210：第一介电层、第一介电材料层
220：底部电极层、掩埋栅极电极、底部栅极电极层
240：铁电材料层
245：可选绝缘层
246：界面区
246a：第一界面区部分
246b：第二界面区部分
250：通道层
251：图案化掩膜
255：多层结构
260：第二介电材料层
270：图案化掩膜
271：区域
272：区域
273：开口
274：开口
276：源极区
277：漏极区
400：铁电场效晶体管装置
290：源极电极
291：漏极电极
500：铁电场效晶体管装置、铁电场效晶体管结构
230：应力层
235：种子层
600：铁电场效晶体管装置
601：源极区
603：漏极区
605：通道区
610：半导体材料层
620：上栅极电极
640：铁电材料层
655：多层结构
660：介电材料层
690：源极电极
691：漏极电极
700：铁电随机存取存储器装置
701：源极区
702：栅极介电层
703：漏极区
704：存取晶体管
705：通道区
706：电容
710：半导体材料层、基板
720：栅极电极
730：第一电极板
740：铁电材料层
750：第二电极板
755：多层结构
760：介电材料层
770：导体、导线
790：源极电极
791：漏极电极
711：存储器单元
800：方法
801：操作
803：操作
具体实施方式
本公开提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定实施例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下本公开不同实施例可能重复使用相同的参考符号及/或标记。这些重复系为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，是为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在图式中绘示的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。除非另有明确说明，假定具有相同图式标记的每一个元件具有相同的材料成分，并且具有在相同厚度范围内的厚度。
本公开涉及铁电(FE)结构，包括金属-铁电-半导体(metal-ferroelectric-semiconductor；MFS)结构，例如金属-铁电-半导体场效晶体管(MFS-FeFET)结构和铁电随机存取存储器(FeRAM)结构，特别是包括FE材料的存储器单元、晶体管和存储器结构。
铁电材料是当外部电场为零时可以具有自发非零电极化(即非零总电偶极矩)的材料。自发电极化可以借由在相反方向上施加的强外部电场反转。电极化不仅取决于测量时的外部电场，还取决于外部电场的历史(history)，并因此具有迟滞回线(hysteresisloop)。电极化的最大值称为饱和极化(saturation polarization)。在不再施加(即关闭(turned off))引起饱和极化的外部电场之后所保留的电极化称为残余极化。为了实现零极化而需要在残余极化的相反方向上施加的电场的大小称为矫顽电场(coerciveelectrical field)。
各种实施例涉及铁电场效应晶体管(FeFET)结构及其制造方法。FeFET是新兴装置，其中FE层用作栅极电极和半导体材料层的通道区之间的栅极绝缘层。FE层中的永久电场极化(permanent electrical field polarization)导致这种类型的装置在没有任何电性偏压的情况下保持晶体管的状态(开启(on)或关闭(off))。
在一些实施例中，铁电(FE)结构，例如FeFET结构，可以形成存储器阵列的存储器单元。在基于FeFET的存储器单元中，位在栅极电极和半导体材料层的通道区之间的FE材料可以具有两个稳定的残余极化状态。在一种残余极化状态中，FeFET可以永久在“开启”状态，而在另一种残余极化状态中，FeFET可以永久在“关闭”状态。因此，FE层的极化状态可用于以非易失性方式对信息(即位元)进行编码。借由感测跨越FeFET的端点(terminal)(例如：源极端和漏极端)的电阻，可以非破坏性地读取基于FeFET的存储器单元的逻辑状态。为了重新编程(re-program)基于FeFET的存储器单元，可以对FeFET施加足够高的电压以引起FE材料的极化状态反转，从而改变FeFET存储器单元的逻辑状态。
额外的实施例涉及铁电随机存取存储器(FeRAM)结构及其制造方法。FeRAM是另一类型的存储器装置，其中每一个存储元件(即“存储器单元”)包括以一个晶体管、一个电容(即“1T-1C”)配置电性耦接至存取晶体管的电容。FeRAM存储器单元的存取晶体管可以是金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor；MOSFET)，也可以是薄膜晶体管(thin-film transistor；TFT)。FeRAM存储器单元的电容可以包括位在一对金属电极板之间的铁电(FE)介电层。电容的电极板之一者可以耦接至存取晶体管的端点，使得存取晶体管可以用于控制包括FE材料层的电容上的电荷。
在FeRAM存储器单元中，电容中FE层的极化状态可用于编码存储器单元的逻辑状态。FeRAM存储器单元可以借由对电容的电极板施加电荷来编程，导致电极板之间的FE材料层在两个稳定的残余极化状态之一者中极化。FE材料层的残余极化的方向可以非易失性方式编码存储器单元的逻辑状态(即“0”或“1”)。为了读取FeRAM存储器单元的逻辑状态，存取晶体管可以强制电容的FE材料层进入既定的逻辑状态(例如：“0”逻辑状态)，并且电容的输出线上的电流可以被感测。在电容已被编程具有既定逻辑状态(例如：“0”逻辑状态)的情况下，在电容的输出线上没有感测到电流，从而表示存储器单元被编程为具有既定逻辑状态。然而，在电容被编程为具有相反逻辑状态(例如：“1”逻辑状态)的情况下，FE材料层的极化状态的反转会导致短电流脉冲在电容的输出线上流动。此电流脉冲的感测表示单元被编程为具有与既定逻辑状态相反的逻辑状态(例如：“1”逻辑状态)。由于此过程可能会覆盖存储器单元的逻辑状态，因此FeRAM存储器装置中的读取过程被认为是破坏性过程，并且在读取操作之后，存储器单元的逻辑状态可能需要重新编程。
为了形成基于铁电的存储器装置的目的，通常希望具有高残余极化和高矫顽电场。高残余极化可以增加电信号的幅度。高矫顽电场使存储器装置更稳定，抵抗由噪声级电场(noise-level electrical field)和干扰(interference)引起的扰动(perturbation)。
FE材料层的铁电特性，例如残余极化、矫顽场(coercive field)(Ec)、极化-电场(polarization-electric field；P-E)回线矩形度(loop squareness)等，可以取决于FE材料层的晶体结构。特别是，对于基于氧化铪(HfO的铁电材料，例如氧化铪锆(HZO)，良好的FE特性可以取决于具有良好形成和稳定的正交晶相。举例来说，FE材料(例如氧化铪锆(HZO))需要强正交晶相以表现出高极化和矫顽场。这两个特性都会影响FE装置在存储器中保持资料的能力。
使用薄膜晶体管(TFT)技术和结构(包括氧化物半导体的使用)制造FE装置结构(例如FeFET和FeRAM结构)是后段(back-end-of-line；BEOL)整合的有吸引力的选择，因为TFT可以在低温下处理，并因此不会损坏先前制造的装置。然而，迄今为止，已证明难以制造具有提供足够铁电特性和装置效能的晶体结构的铁电材料层。
在各种实施例中，可以使用原子层沉积(ALD)来沉积用于FE装置结构的铁电(FE)材料层，例如基于氧化铪的FE材料层。ALD沉积制程是薄膜沉积制程，其中借由将表面暴露于交替序列(alternating sequence)的气态物质(可称为前驱物脉冲)来在表面上成长薄膜。各种实施例包括控制ALD沉积序列(ALD deposition sequence)的参数以设计FE装置结构中的FE材料层的晶体结构和铁电特性。在一些实施例中，FE材料层可以使用ALD沉积序列形成，包括在连续前驱物脉冲(successive precursor pulse)之间的相对较短的前驱物脉冲持续时间(precursor pulse duration)Tpulse和相对较短的清洗持续时间(purgeduration)Tpurge。这可以提供具有相对均匀的晶粒尺寸(grain size)和小平均晶粒尺寸(mean grain size)(例如：≤3nm)的FE材料层，这可以提供有效的铁电效能。在其他实施例中，FE材料层可以使用ALD沉积序列形成，包括在连续前驱物脉冲之间的相对较长的前驱物脉冲持续时间Tpulse和相对较长的清洗持续时间Tpurge。这可以提供具有较不均匀的晶粒尺寸和较大平均晶粒尺寸(例如：≥7nm)的FE材料层。已经发现具有较大平均晶粒尺寸的FE材料层可以沿着垂直于该层沉积的表面的方向表现出增强的结晶度(crystallinity)并且包括稳定的正交晶相，特别是在相对薄的FE材料层中(例如：厚度≤15nm)，从而可以提供改进的铁电特性
图1A和图1B是根据各种实施例的显示了可以用于形成铁电(FE)材料层的原子层沉积(ALD)系统的前驱物脉冲序列100、200的曲线图。在图1A和图1B所示的示例性实施例中，借由ALD沉积的FE材料层可以包括氧化铪锆(HfxZr1-xO2，0≤x≤1，(即“HZO”)，例如Hf0.5Zr0.5O2)，尽管应理解其他合适的铁电材料层可以使用如图1A和图1B所示的ALD脉冲序列使用适当的前驱物物质来沉积。
参照图1A和图1B，随着时间t，引入ALD反应腔室的ALD前驱物脉冲的序列100、200随着时间t示意性地显示。在ALD沉积制程开始之前，进行中(in-progress)的装置结构，例如进行中的FeFET及/或FeRAM结构，可以放置在ALD反应腔室中。在图1A所示的脉冲序列100中，可以将包括第一前驱物材料的第一前驱物脉冲101-a引入到ALD反应腔室中。在多个实施例中，第一前驱物脉冲101-a可以包括氧前驱物材料，例如水蒸气(H2O)、氧气(O2)及/或臭氧(O3)。其他合适的氧前驱物在本公开的预期范围内。第一前驱物可以与进行中的装置结构的暴露表面的材料反应，该材料可以是介电材料、导电材料(例如金属)及/或半导体材料，以在进行中的装置结构的表面上沉积一层氧气。在图1A所示的脉冲序列100中，第一前驱物脉冲101-a可以在脉冲持续时间Tpulse期间被引入到ALD反应腔室中，脉冲持续时间Tpulse为1秒或更短，例如0.1至1秒。
再次参照图1A，在第一前驱物脉冲101-a的引入之后，可以使用惰性气体(例如：氮气(N2)、氩气(Ar)等)清洗ALD反应腔室。可以随着清洗持续时间Tpurge清洗ALD反应腔室，清洗持续时间Tpurge可以是3秒或更短，例如在约2秒和3秒之间。在清洗ALD反应室之后，可以将第二前驱物脉冲102-a引入到ALD反应腔室中。在各种实施例中，第二前驱物脉冲102-a可以包括铪前驱物。合适的铪前驱物可包括双(甲基-η5-环戊二烯基)二甲基铪(Hf[C5H4(CH3)]2(CH3)2)、双(甲基-η5-环戊二烯基)甲氧基甲基铪(HfCH3(OCH3)[(C2H5(CH3)]2、四(二甲基酰胺基)铪(IV)(Hf(N(CH3)2)4)、以及四(乙基甲基酰胺基)铪(IV)(Hf(N(CH3(C2H5)))4)。其他合适的铪前驱物在本公开的预期范围内。铪前驱物可以与氧反应以在先前沉积的氧层上沉积铪层。在图1A所示的脉冲序列100中，第二前驱物脉冲102-a可以随着脉冲持续时间Tpulse被引入到ALD反应腔室中，脉冲持续时间Tpulse为1秒或更短，例如0.1至1秒。
再次参照图1A，在第二前驱物脉冲102-a的引入之后，可以再次使用惰性气体随着清洗持续时间Tpurge清洗ALD反应腔室，清洗持续时间Tpurge可以是3秒或更短，例如在约2秒和3秒之间。在清洗ALD反应腔室之后，可以将包括第一前驱物材料的第一前驱物脉冲101-b引入到ALD反应腔室中。第一前驱物材料可以是如上面所述的氧前驱物。第一前驱物可以与铪反应以在先前沉积的铪层上沉积氧层。第一前驱物脉冲101-b可以随着脉冲持续时间Tpulse被引入到ALD反应腔室中，脉冲持续时间Tpulse为1秒或更短，例如0.1至1秒。
再次参照图1A，在第一前驱物脉冲101-b的引入之后，ALD反应腔室可以随着清洗持续时间Tpurge使用惰性气体被清洗，清洗持续时间Tpurge可以是3秒或更短，例如在约2秒到约3秒之间。在清洗ALD反应室之后，可以将第三前驱物脉冲103-a引入到ALD反应腔室中。在各种实施例中，第三前驱物脉冲103-a可以包括锆前驱物。合适的锆前驱物可以包括四氯化锆(ZrCl4)、锆(IV)叔丁醇(Zr[OC(CH3)3]4)、双(甲基-η5-环戊二烯基)甲氧基甲基锆(Zr(CH3C5H4)2CH3OCH3)、四(二甲基酰胺基)锆(IV)(Zr(N(CH3)2)4)、以及四(乙基甲基酰胺基)锆(IV)(Zr(N(CH3(C2H5)))4)。其他合适的锆前驱物在本公开的预期范围内。第三前驱物可以与氧反应以在先前沉积的氧层上沉积锆层。在图1A所示的脉冲序列100中，第三前驱物脉冲103-a可以随着脉冲持续时间Tpulse被引入到ALD反应腔室中，脉冲持续时间Tpulse为1秒或更短，例如0.1至1秒。
接着可以借由引入氧前驱物的第一前驱物脉冲101-c来重复此序列，接着是铪前驱物的第二前驱物脉冲102-b、氧前驱物的第一前驱物脉冲101-d和锆前驱物的第三前驱物脉冲103-b等等，以在进行中的装置结构的表面上方沉积具有所需厚度的铁电材料层(即氧化铪锆)。在实施例中，铁电材料层的总厚度可以在0.1nm至100nm的范围内，但是也可以使用更小和更大的厚度。
应理解在图1A中所示的脉冲序列100中的前驱物脉冲的顺序可以在各种实施例中修改。举例来说，包含铪前驱物的第二前驱物脉冲102和包含锆前驱物的第三前驱物脉冲103的顺序可以反转，使得可以在沉积初始铪层之前沉积初始锆层。在其他实施例中，初始前驱物脉冲可以是包含铪前驱物的第二前驱物脉冲102，接着是包含氧前驱物的第一前驱物脉冲101、包含锆前驱物的第三前驱物脉冲103和包含氧前驱物的另一个第一前驱物脉冲101，并且此脉冲序列可以重复所需次数以沉积铁电材料层。替代地，脉冲序列的初始前驱物脉冲可以是包含锆前驱物的第三前驱物脉冲103，接着是包含氧前驱物的第一前驱物脉冲101、包含铪前驱物的第二前驱物脉冲102和包含氧前驱物的另一个第一前驱物脉冲101，并且此脉冲序列可以重复所需次数以沉积铁电材料层。
图1B显示了用于形成铁电材料层的ALD前驱物脉冲的替代脉冲序列200。图1B所示的脉冲序列200可以与图1A的脉冲序列100相似，除了替代脉冲序列200可以为每一个前驱物脉冲使用更长的脉冲持续时间Tpulse，并且可以在每一个连续前驱物脉冲之间包括更长的清洗持续时间Tpurge。为了便于描述，参照图1A所示和描述的脉冲序列100也可以称为“短脉冲/清洗”序列，并且如图1B所示并在下面进一步详细描述的脉冲序列200也可以被称为“长脉冲/清洗”序列。
参照图1B，第一前驱物脉冲201-a可以包括第一前驱物材料。在多个实施例中，第一前驱物脉冲201-a可以包括如上面所述的氧前驱物材料。在图1B所示的脉冲序列200中，可以在脉冲持续时间Tpulse期间将第一前驱物脉冲201-a引入到ALD反应腔室中，脉冲持续时间Tpulse为大于1秒。在各种实施例中，脉冲持续时间Tpulse可以在大于1秒和高达约5秒的范围内。
在第一前驱物脉冲201-a的引入之后，可以使用惰性气体(例如：氮气(N2)、氩气(Ar)等)清洗ALD反应腔室。可以随着清洗持续时间Tpurge清洗ALD反应室，清洗持续时间Tpurge可以大于3秒。在各种实施例中，清洗持续时间Tpurge可以在大于3秒和高达约10秒的范围内。在清洗ALD反应室之后，可以将第二前驱物脉冲202-a引入到ALD反应腔室中。在各种实施例中，第二前驱物脉冲202-a可以包括铪前驱物，如上面所述。第二前驱物脉冲202-a可以随着脉冲持续时间Tpulse被引入到ALD反应腔室中，脉冲持续时间Tpulse大于1秒(例如：1秒<Tpulse≤～5秒)。
在第二前驱物脉冲202-a的引入之后，可以再次使用惰性气体随着清洗持续时间Tpurge清洗ALD反应腔室，清洗持续时间Tpurge大于3秒(例如：3秒<Tpurge≤～10秒)。接着，包含氧前驱物的第一前驱物脉冲201-b可以随着脉冲持续时间Tpulse被引入到ALD反应腔室中，脉冲持续时间Tpulse大于1秒(例如：1秒<Tpulse≤～5秒)。可以再次使用惰性气体随着清洗持续时间Tpurge清洗反应腔室，清洗持续时间Tpurge大于3秒(例如：3秒<Tpurge≤～10秒)。接着包含如上面所述的锆前驱物的第三前驱物脉冲202-a可以随着脉冲持续时间Tpulse被引入到ALD反应腔室中，脉冲持续时间Tpulse大于1秒(例如：1秒<Tpulse≤～5秒)。
接着可以借由引入氧前驱物的第一前驱物脉冲201来重复此序列，接着是铪前驱物的第二前驱物脉冲202、氧前驱物的第一前驱物脉冲201和锆前驱物的第三前驱物脉冲203等等，以在进行中的装置结构的表面上方沉积具有所需厚度的铁电材料层(即氧化铪锆)。在实施例中，铁电材料层的总厚度可以在0.1nm至100nm的范围内，但是也可以使用更小和更大的厚度。
在图1B中所示的脉冲序列200中的前驱物脉冲的顺序可以在各种实施例中修改。举例来说，包含铪前驱物的第二前驱物脉冲202和包含锆前驱物的第三前驱物脉冲203的顺序可以反转，使得可以在沉积初始铪层之前沉积初始锆层。在其他实施例中，初始前驱物脉冲可以是包含铪前驱物的第二前驱物脉冲202，接着是包含氧前驱物的第一前驱物脉冲201、包含锆前驱物的第三前驱物脉冲203和包含氧前驱物的另一个第一前驱物脉冲201，并且此脉冲序列可以重复所需次数以沉积铁电材料层。替代地，脉冲序列的初始前驱物脉冲可以是包含锆前驱物的第三前驱物脉冲203，接着是包含氧前驱物的第一前驱物脉冲201、包含铪前驱物的第二前驱物脉冲202和包含氧前驱物的另一个第一前驱物脉冲201，并且此脉冲序列可以重复所需次数以沉积铁电材料层。
使用具有如图1A所示的相对较短脉冲持续时间Tpulse和清洗持续时间Tpurge(即“短脉冲/清洗”序列)的ALD脉冲序列100沉积的铁电材料层与使用具有如图1B所示的相对较长脉冲持续时间Tpulse和清洗持续时间Tpurge(即“长脉冲/清洗”序列)的ALD脉冲序列200沉积的铁电材料层相比可以具有不同的结构和铁电特性。这在图2A和图2B中显示，其示意性地显示了借由短脉冲/清洗ALD序列100(图2A)和借由长脉冲/清洗序列200(图2B)沉积的FE材料层240的结构。图2A和图2B的左侧显示了在ALD沉积制程之后沉积的FE材料层240，并且图2A和图2B的右侧显示了在退火制程之后的FE材料层240，例如在300℃至900℃之间的温度下进行1秒和1小时之间退火。
如图2A的左侧所示，使用短脉冲/清洗序列100沉积的FE材料层240在结构上接近非晶(amorphous)，包括具有相对小的平均晶粒尺寸和整体低水平结晶度(low level ofcrystallinity)的晶粒241。相反地，在图2B的左侧所示的使用长脉冲/清洗序列200沉积的FE材料层240包括具有显著更大的平均晶粒尺寸和表现要更高水平结晶度的晶粒241。
图2A和图2B的右侧个别显示了在300℃至900℃之间的温度下进行1秒和1小时之间的退火制程(由箭头243表示)之后的使用短脉冲/清洗序列100和长脉冲/清洗序列200沉积的FE材料层240。如图2A所示，在退火制程243之后，使用短脉冲/清洗序列100沉积的FE材料层240具有显著增加的结晶度，并且包括大抵均匀尺寸的晶粒241。在各种实施例中，通过短脉冲/清洗序列100形成的退火的FE材料层的平均晶粒尺寸可以小于约3nm，如使用谢乐公式(Scherrer equation)确定的。
如图2B所示，在退火制程243之后，与使用短脉冲/清洗序列100沉积的FE材料层相比，使用长脉冲/清洗序列200沉积的FE材料层240包括具有晶粒尺寸上显著较低均匀性的晶体结构。此外，在图2B中的晶粒241的平均尺寸明显大于在图2A中的FE材料层。在各种实施例中，通过长脉冲/清洗序列200形成的退火的FE材料层的平均晶粒尺寸可以大于7nm(例如：在8nm和12nm之间)，并且可以是约10nm或更大，如使用谢乐公式(Scherrer equation)确定的。
图3显示了两个样品氧化铪锆FE材料层的X光绕射(XRD)图案。曲线301是使用如图1A所示的短脉冲/清洗ALD沉积序列100形成的FE材料层的XRD图案。曲线301是使用如图1B所示的长脉冲/清洗ALD沉积序列200形成的FE材料层的XRD图案。两个样品在沉积制期间使用相同的脉冲持续时间与清洗持续时间的比率(Tpulse：Tpurge)借由ALD形成，并且两个样品都包括大抵相同的厚度和铪(Hf)：锆(Zr)：氧(O)比率。箭头303显示了(111)晶面(crystalplane)在约31度的XRD波峰，并且指示晶相的存在，包括正交(o相)晶相、四方(t相)晶相和立方(c相)晶相，其促进材料的铁电特性。曲线302的窄、明确定义的波峰表示使用长脉冲/清洗沉积序列200形成的FE材料层中存在较大的晶粒尺寸。
对于FE装置件结构(例如FeFET和FeRAM结构)，通常使用具有更小并且均匀的晶粒尺寸的FE材料层以提供更小的晶粒边界(grain boundary)并且最小化漏电。更小并且更均匀的晶粒尺寸还可有助于稳定晶体结构，例如正交晶相，其促进FE材料层的铁电特性。
然而，已经发现具有相对较大平均晶粒尺寸的FE材料层(例如平均晶粒尺寸为7nm或更大，包括高达10nm或更大)可以表现出优异的铁电特性，包括高残余极化(2Pr)。特别地，使用长脉冲/清洗ALD沉积序列200形成并且具有相对较大的平均晶粒尺寸的FE材料层可以沿着垂直于该层沉积的表面的方向具有增强的结晶度，并且已经显示出具有稳定的正交晶相。使用长脉冲/清洗序列形成的FE材料层的铁电特性在相对薄的FE材料层中特别强。在较厚的FE材料层中，晶粒尺寸可能变得过大，并且对于铁电特性的优选晶相(例如正交晶相)可能变得不稳定。
因此，在各种实施例中，制造铁电(FE)装置结构(例如FeFET结构及/或FeRAM结构)的方法可以包括在FE材料层的厚度大于阈值厚度(threshold thickness)的实施例中，使用短脉冲/清洗ALD沉积序列来沉积FE材料层，以及当FE材料层的厚度小于或等于阈值厚度时，使用长脉冲/清洗ALD沉积序列来沉积FE材料层。在各种实施例中，阈值厚度可以在5nm和15nm之间的范围内，例如在8nm和12nm之间，包括约10nm。
图4A是根据本公开实施例的在形成FE装置结构(例如FeFET及/或FeRAM存储器装置)的阵列之前的第一示例性结构的垂直剖面图。参照图4A，根据本公开各种实施例，在形成FE装置结构的阵列之前显示了根据本公开实施例的第一示例性结构。第一示例性结构包括包含半导体材料层10的基板8。基板8可以包括块体半导体基板(bulk semiconductorsubstrate)(例如硅基板)，其中半导体材料层从基板8的顶表面连续延伸到基板8的底表面，或者基板8可以包括绝缘体上半导体层，绝缘体上半导体层包括作为顶部半导体层覆盖在掩埋绝缘体层(例如氧化硅层)上的半导体材料层10。示例性结构可以包括各种装置区，其可以包括存储器阵列区50，其中可以后续形成至少一个非易失性存储器单元的阵列。
示例性结构还可以包括外围逻辑区52，其中可以后续形成在每一个非易失性存储器单元的阵列和包括场效晶体管的外围电路之间的电性连接。存储器阵列区50和逻辑区52的区域可用于形成外围电路的各种元件。
半导体装置(例如场效晶体管(FET))可以在前段(front-end-of-line；FEOL)操作期间形成在半导体材料层10上及/或在半导体材料层10中。举例来说，可以借由形成浅沟槽并且后续使用介电材料(例如氧化硅)填充浅沟槽以在半导体材料层10的上部中形成浅沟槽隔离结构12。其他合适的介电材料在本公开的预期范围内。可以借由执行掩膜的离子注入制程在半导体材料层10的上部的各个区域中形成各种掺杂井(未明确显示)。
可以借由沉积和图案化栅极介电层、栅极电极层和栅极盖帽介电层(gate capdielectric layer)，在基板8的顶表面上方形成栅极结构20。每一个栅极结构20可以包括栅极介电质22、栅极电极24和栅极盖帽介电质28的垂直堆叠，在此处将其称为栅极堆叠(22、24、28)。可以执行离子注入制程以形成延伸注入区(extension implant region)，其可以包括源极扩展区和漏极扩展区。可以围绕栅极堆叠(22、24、28)形成介电栅极间隔物26。栅极堆叠(22、24、28)和介电栅极间隔物26的每一个组件(assembly)构成栅极结构20。可以执行额外的离子注入制程，其使用栅极结构20作为自我对准注入掩膜以形成深主动区。这种深主动区可以包括深源极区和深漏极区。深主动区的上部可以与延伸注入区的一部分重叠。延伸注入区和深主动区的每一个组合可以构成主动区14，其可以是源极区或漏极区，这取决于电性偏压。半导体通道15可以形成在相邻的一对主动区14之间的每一个栅极堆叠(22、24、28)下方。金属-半导体合金区18可以形成在每一个主动区14的顶表面上。场效晶体管可以形成在半导体材料层10上。每一个场效晶体管可以包括栅极结构20、半导体通道15、一对主动区14(其中一个用作源极区并且另一个用作漏极区)和可选的金属-半导体合金区18。互补式金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)电路75可以设置在半导体材料层10上，其可以包括用于晶体管(例如薄膜晶体管(TFT)和后续形成的存储器装置)的阵列的外围电路。
后续可以形成各种互连级结构(interconnect-level structure)，其在形成鳍式背面栅极场效晶体管(fin back gate field effect transistor)的阵列之前形成，并且在此处被称为下互连级结构(L0、L1、L2)。在将在两级互连级金属线上方后续形成TFT和存储器装置的二维阵列的情况下，下互连级结构(L0、L1、L2)可包括接点级结构(contact-level structure)L0、第一互连级结构L1和第二互连级结构L2。接点级结构L0可以包括平坦化介电层31A和各种接点通孔结构(contact via structure)41V，平坦化介电层31A包括可平坦化的介电材料(例如氧化硅)，接点通孔结构41V接触主动区14或栅极电极24中的相应一者，并且形成在平坦化介电层31A内。第一互连级结构L1包括第一互连级介电(interconnect level dielectric；ILD)层31B和形成在第一ILD层31B内的第一金属线41L。第一ILD层31B也称为第一线级介电层(first line-level dielectric layer)。第一金属线41L可以接触接点通孔结构41V的相应一者。第二互连级结构L2包括第二ILD层32，其可以包括第一通孔级介电材料层(first via-level dielectric material layer)和第二线级介电材料层或线和通孔级介电材料层(line-and-via-level dielectric materiallayer)的堆叠。第二ILD层32可以形成在第二互连级金属互连结构(42V、42L)内，其包括第一金属通孔结构42V和第二金属线42L。第二金属线42L的顶表面可以与第二ILD层32的顶表面共平面。
图4B是根据本公开实施例的在形成铁电基装置(ferroelectric-based device)(例如TFT FeFET存储器单元及/或FeRAM存储器单元)的阵列期间的第一示例性结构的垂直剖面图。参考图4B，可以在第二互连级结构L2上方的存储器阵列区50中形成非易失性存储器单元的阵列95，非易失性存储器单元例如TFT FeFET装置及/或FeRAM装置。非易失性存储器单元的阵列95的结构和制程操作的细节后续在下面详细描述。第三ILD层33可以在非易失性存储器单元的阵列95的形成期间形成。在非易失性存储器单元的阵列95的层级形成的所有结构的集合在此处被称为第三互连级结构L3。
图4C是根据本公开实施例的在形成上级金属互连结构之后的第一示例性结构的垂直剖面图。参照图4C，可以在第三ILD层33中形成第三互连级金属互连结构(43V、43L)。第三互连级金属互连结构(43V、43L)可以包括第二金属通孔结构43V和第三金属线43L。后续可以形成额外的互连级结构，其在此处称为上互连级结构(L4、L5、L6、L7)。举例来说，上互连级结构(L4、L5、L6、L7)可以包括第四互连级结构L4、第五互连级结构L5、第六互连级结构L6和第七互连级结构L7。第四互连级结构L4可以包括其中形成有第四互连级金属互连结构(44V、44L)的第四ILD层34，第四互连级金属互连结构可以包括第三金属通孔结构44V和第四金属线44L。第五互连级结构L5可以包括其中形成有第五互连级金属互连结构(45V、45L)的第五ILD层35，第五互连级金属互连结构可以包括第四金属通孔结构45V和第五金属线45L。第六互连级结构L6可以包括其中形成有第六互连级金属互连结构(46V、46L)的第六ILD层36，第六互连级金属互连结构可以包括第五金属通孔结构46V和第六金属线46L。第七互连级结构L7可以包括其中形成有第六金属通孔结构47V(其为第七互连级金属互连结构)和金属焊垫47B的第七ILD层37。金属焊垫47B可以被配置用于焊料接合(solder bonding)(其可采用C4球焊(C4ball bonding)或线焊(wire bonding))，或可以被配置用于金属对金属接合(例如铜对铜接合)。
每一个ILD层可以称为ILD层30。每一个互连级金属互连结构可以称为金属互连结构40。位在相同的互连级结构(L2至L7)内的金属通孔结构和上方的金属线的每一个连续组合可以借由采用两个单镶嵌制程顺序地形成为两个区别的结构(two distinctstructure)，或者可以采用双镶嵌制程同时形成为单一结构(unitary structure)。每一个金属互连结构40可以包括相应的金属衬垫(例如具有2奈米(nm)至20nm的范围内的厚度的氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)层)和相应的金属填充材料(例如钨(W)、铜(Cu)、钴(Co)、钼(Mo)、钌(Ru)、其他元素金属、或合金或其组合)。用作金属衬垫和金属填充材料的其他合适的材料在本公开的预期范围内。各种蚀刻停止介电层和介电盖帽层可以插入在垂直相邻的一对ILD层30之间，或者可以结合到ILD层30中的一或多者。
虽然本公开被描述为采用其中非易失性存储器单元(例如TFT FeFET及/或FeRAM装置)的阵列95可以形成为第三互连级结构L3的部件的实施例，但是此处明确设想了其中非易失性存储器单元的阵列95可以形成为任何其他互连级结构(例如：L1至L7)的部件的实施例。此外，虽然使用其中形成一组八个互连级结构的实施例来描述本公开，但是在此处明确设想了其中使用不同数量的互连级结构的实施例。此外，此处明确设想了其中两个或更多个非易失性存储器单元的阵列95可以提供在存储器阵列区50中的多个互连级结构内的实施例。虽然本公开被描述为采用其中非易失性存储器单元的阵列95可以形成在单一个互连级结构中的实施例，但是此处明确设想了其中非易失性存储器单元的阵列95可以形成在两个垂直邻接的互连级结构上方的实施例。此外，此处明确设想了其中非易失性存储器单元的阵列95可以形成在半导体材料层10上或形成在半导体材料层10内(例如：在前段(FEOL)操作中)的实施例。
图5A至图5I是根据本公开各种实施例的在形成FeFET装置(例如TFT FeFET装置)的制程期间的示例性结构的顺序垂直剖面图。FeFET装置可以形成如第1C图所示的存储器单元的阵列95的存储器单元。图5A显示了沉积在基板10上方的第一介电层210，以及沉积在第一介电层210上方的底部电极层220。参照图5A，第一介电层210可以沉积在合适的基板10上方，例如图4A至图4C所示的半导体装置基板。基板10可以包括在FEOL制程期间形成的控制元件。在一些实施例中，一或多个额外介电层(例如ILD层)可以沉积在基板10和第一介电层210之间。在这样的实施例中，可以省略第一介电层210。举例来说，上面关于图4B和图4C讨论的ILD层33可以沉积在基板10上方或代替基板10。
第一介电层210可以由任何合适的介电材料形成，例如氧化硅(SiO2)等，或高k介电材料，例如氮化硅(Si3N4)、氧化铪(HfO2)、氧化铪硅(HfSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(Hf0.5Zr0.5O2)、氧化钽(Ta2O5)、氧化铝(Al2O3)、二氧化铪-氧化铝(HfO2-Al2O3)、氧化锆(ZrO2)等。在一些实施例中，第一介电层210可以是形成在基板10上的原生氧化层(native oxide layer)。其他合适的介电材料也可以在本公开的预期范围内。
可以使用任何合适的沉积制成来沉积第一介电层210。在此，合适的沉积制程可以包括化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physical vapordeposition；PVD)、原子层沉积(ALD)、高密度等离子体CVD(high density plasma CVD；HDPCVD)、金属有机CVD(metalorganic CVD；MOCVD)、等离子体辅助CVD(plasma enhancedCVD；PECVD)、溅镀、激光剥蚀(laser ablation)等。
再次参照图5A，底部电极层220可以沉积在第一介电层210上。底部电极层220可以包括任何合适的导电材料，例如铜(Cu)、铝(Al)、锆(Zr)、钛(Ti)、氮化钛(TiN)、钨(W)、钽(Ta)、氮化钽(TaN)、钼(Mo)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、铱(Ir)、铁(Fe)、铍(Be)、铬(Cr)、锑(Sb)、钼(Mo)、锇(Os)、钍(Th)、钒(V)、其合金和其组合。用于底部电极层220的其他合适的材料在本公开的预期范围内。在一些实施例中，底部电极层220的材料可以可选地具有比后续形成在底部电极层220上方的铁电(FE)材料层的热膨胀系数(coefficient of thermal expansion；CTE)更低的CTE。使用具有比上方的FE材料层的CTE更低的CTE的底部电极层220，可以在FE材料层上施加拉伸应力，并且改善FE材料层的铁电特性，如下面进一步详细讨论的。在多个实施例中，底部电极层220的材料的CTE可以小于14×10-6/K。
可以使用任何合适的沉积制程来沉积底部电极层220。举例来说，合适的沉积制程可以包括物理气相沉积(PVD)、溅射、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体辅助化学气相沉积(PECVD)或其组合。底部电极层220的厚度可以在10nm至100nm的范围内，但是也可以使用更小和更大的厚度。
图5B是在形成FeFET装置的制程期间的示例性中间结构的垂直剖面图，显示了沉积在底部电极层220的上表面上方的铁电(FE)材料层240。FE材料层240可以由任何合适的铁电材料形成。在各种实施例中，Fe材料层240可以是基于氧化铪的铁电材料，例如HfxZr1- xOy，其中0≤x≤1且y>0(例如：Hf0.5Zr0.5O2)、二氧化铪(HfO2)、氧化铪硅(HfSiO)、氧化铪镧(HfLaO)等。在各种实施例中，FE材料层240可以是掺杂有离子半径小于铪的原子(例如：铝(Al)、硅(Si)等)和/或掺杂有离子半径大于铪的原子(例如：镧(La)、钪(Sc)、钙(Ca)、钡(Ba)、钆(Gd)、钇(Y)、锶(Sr)等)的氧化铪锆(HZO)。掺杂物的浓度可以被配置以改善FE材料层240的铁电特性，例如增加残余极化。在各种实施例中，离子半径小于铪的掺杂物及/或离子半径大于铪的掺杂物可以具有在约1mol.％(摩尔分率)和约20mol.％之间的掺杂浓度。在一些实施例中，FE材料层240的FE材料可以包括氧空缺(xygen vacancy)。FE材料中的氧空缺可以促进Fe材料层240中正交(o相)晶相的形成。
在一些实施例中，FE材料层240的FE材料可以包括掺杂有钪(Sc)的氮化铝(AlN)。用于FE材料层240的其他合适的材料在本公开的预期范围内，包括但不限于氧化锆(ZrO2)、锆酸铅(PbZrO3)、锆钛酸铅(Pb[ZrxTi1-x]O3，(0≤x≤1)(PZT))、锆钛酸铅镧(Pb1-xLaxZr1- yTiyO3(PLZT))、钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、铌酸铅(PbNb2O6)、铌酸锂(LiNbO3)、钽酸锂(LiTaO3)、镁铌酸铅(PbMg1/3Nb2/3O3(PMN))、钪钽酸铅(PbSc1/2Ta1/2O3(PST))、钽酸锶铋(SrBi2Ta2O9(SBT))、钛酸铋钠(Bi1/2Na1/2TiO3)及其组合。
在多个实施例中，FE材料层240可以包括单层FE材料，或可以具有不同成分的多层FE材料。在各种实施例中，FE材料层240可以具有包括立方晶相、四方晶相及/或正交晶相的晶体结构。在多个实施例中，FE材料层240可以包括基于氧化铪的铁电材料，例如HfxZr1-xOy，并且可以具有使得具有立方、四方和/或正交晶体结构的FE材料的体积比具有单斜晶体结构的FE材料的体积大50％以上的结构。
FE材料层240沿着z轴方向的厚度可以在0.1nm至100nm的范围内，但是也可以使用更小和更大的厚度。在各种实施例中，FE材料层240可以借由原子层沉积(ALD)制程形成。FE材料层240可以使用如上面所述的短脉冲/清洗ALD沉积序列形成，其中其中每一个前驱物脉冲的脉冲持续时间Tpulse为1秒或更短(例如0.1至1秒)，并且连续前驱物脉冲之间的清洗持续时间Tpurge为3秒或更短(例如2和3秒之间)。替代地，FE材料层240可以使用如上面所述的长脉冲/清洗ALD沉积序列形成，其中其中每一个前驱物脉冲的脉冲持续时间Tpulse大于1秒(例如大于1秒，并且小于或等于5秒)，并且连续前驱物脉冲之间的清洗持续时间Tpurge大于3秒(例如大于3秒，并且小于或等于10秒)。在一些实施例中，可以对沉积的FE材料层240进行退火制程以提高FE材料层240的结晶度。退火制程可以包括使FE材料层240经受300℃和900℃之间的温度下1秒和1小时之间。在使用短脉冲/清洗制程形成FE材料层240的实施例中，FE材料层240的平均晶粒尺寸可以是3nm或更小。在使用长脉冲/清洗制程形成FE材料层240的实施例中，FE材料层的平均晶粒尺寸可以是7nm或更大，例如在8nm和12nm之间，并且在一些实施例中可以是10nm或更大。
在一些实施例中，当沿着z轴方向的FE材料层240的总厚度大于阈值厚度时，可以使用如上面所述的短脉冲/清洗ALD沉积序列来沉积FE材料层240。在一些实施例中，当沿着z轴方向的FE材料层240的总厚度小于或等于阈值厚度时，可以使用如上面所述的长脉冲/清洗ALD沉积序列来沉积FE材料层240。在各种实施例中，阈值厚度可以在5nm和15nm之间的范围内，例如在8nm和12nm之间，包括约10nm。
在各种实施例中，FE材料层240可以可选地在平行于FE材料层240的顶表面及/或底表面的方向上处于拉伸应变之下。在多个实施例中，FE材料层240可以在FE材料层240的至少一部分上方经受在1.5％和3.0％之间的拉伸应变。如上面所述，相对于例如可能会降低材料的铁电特性的单斜晶相的其他结构，使FE材料层240经受拉伸应变可以促进晶体结构(例如正交晶相)的形成和稳定性，这可以增加材料的铁电特性。在各种实施例中，FE材料层240上的拉伸应变可以至少部分地由底部电极层220和FE材料层240之间的热膨胀系数(CTE)的不匹配引起。如上面所述，在各种实施例中，底部电极层220的材料可以具有比FE层240的材料的CTE更低的CTE。举例来说，FE材料层240包括具有14×10-6/K的CTE的氧化铪锆(HZO)的实施例中，底部电极层220可以包括具有小于14×10-6/K的CTE的材料。具有较低CTE的合适导电材料包括但不限于铂(Pt)、钛(Ti)、氮化钛(TiN)、钨(W)、钽(Ta)、氮化钽(TaN)、铁(Fe)、镍(Ni)、铍(Be)、铬(Cr)、钴(Co)、锑(Sb)、铱(Ir)、钼(Mo)、锇(Os)、钍(Th)、钒(V)、其合金及其组合。在各种实施例中，借由对图5B所示的中间结构进行退火制程，可以在FE材料层240中引起拉伸应变，例如上面所述的用于提高FE材料层240的结晶度的退火制程，这可以包括将中间结构在300℃和900℃之间的温度下退火1秒到1小时，接着进行冷却周期(cool down period)。在冷却周期期间，由于CTE的差异，FE材料层240可以比底部电极220收缩更大的程度。这可以在平行于FE材料层240的顶表面及/或底表面的方向上拉伸FE材料层240，从而使FE材料层240经受永久拉伸应变(permanent tensile strain)。
图5C是在形成FeFET装置的制程期间的示例性中间结构的垂直剖面图，显示了沉积在FE材料层240的上表面上方的可选绝缘层245。参照图5C，可选绝缘层245(也称为“阻挡”层)可以包括介电材料层，例如高k介电材料。在此处，高k介电材料具有大于3.9的介电常数并且可以包括但不限于氧化铪(HfO2)、氧化铪硅(HfSiO4)、硅酸锆(ZrSiO4)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfxZrx-1Oy)(HZO)、氮化硅(Si3N4)、氧化钽(Ta2O5)、氧化铝(Al2O3)、铝酸镧(LaAlO3)、二氧化铪-氧化铝(HfO2-Al2O3)、氧化锆(ZrO2)、氧化镁(MgO)、氧化钇(Y2O3)、氧化镧(La2O3)、氧化锶(SrO)、氧化钆(Gd2O3)、氧化钙(CaO)、氧化钪(Sc2O3)、它们的组合等。在实施例中，可选绝缘层245可以包括硅(Si)、镁(Mg)、铝(Al)、氧化钇(Y2O3)、镧(La)、锶(Sr)、钆(Gd)、氮(N)、钪(Sc)、钙(Ca)等，包括硅(Si)、镁(Mg)、铝(Al)、氧化钇(Y2O3)、镧(La)、锶(Sr)、钆(Gd)、氮(N)、钪(Sc)、钙(Ca)等的任何组合化合物。其他合适的介电材料在本公开的范围内。
可选绝缘层245可以使用任何合适的沉积制程来沉积，如上面所述。在各种实施例中，可选的绝缘层245可以使用原子层沉积(ALD)来沉积。可选绝缘层245的厚度可以在0.1nm至10nm的范围内，但是也可以使用更小和更大的厚度。
可选绝缘层245可用作FE材料层240和后续可以在可选绝缘层245上方形成的半导体通道层之间的屏障(barrier)。可选绝缘层245可以有助于降低表面状态密度(surfacestate density)(Dit)并且抑制载子(即电子及/或电洞)从半导体通道层注入。在各种实施例中，可选绝缘层245的材料可以具有比后续形成的半导体通道层的能隙更高的能隙(Eg)。举例来说，后续形成的半导体通道层是非晶氧化铟镓锌(InGaZnO4(a-IGZO))，具有能隙Eg约为3.16eV，可选绝缘层245的材料可以具有更大的能隙(例如：Eg≥3.5eV，例如Eg≥5.0eV)。此外，可选绝缘层245的材料与半导体通道层之间的导带偏移(conduction band offset)(ECBO)和价带偏移(valence band offset)(EVBO)可以足够大(例如：ECBO>1eV，EVBO>1eV)，以阻挡电荷载子(包括电子和电洞)注入可选绝缘层245，从而最小化来自半导体通道层的电流泄漏。在各种实施例中，可选绝缘层245可以包括硅掺杂的氧化铪，例如氧化铪硅(Hf1- xSixOy)，其中x>0.1且y>0。
在一些实施例中，FE材料层240可以包括氧化铪锆(HZO)，并且可选绝缘层245可以包括含铪的介电材料，例如掺杂硅的氧化铪。与FE材料层240和可选绝缘层245之间的界面相邻的界面区246可以包括位在FE材料层240内的第一界面区部分246a，以及与第一界面区部分246a相邻、位在可选绝缘层245内的第二界面区部分246b。第一界面区部分246a和第二界面区部分246b中的每一者可以具有至少1nm的厚度。在各种实施例中，在界面区246内，氧的原子百分比与锆的原子百分比的比率可以≥1，并且氧的原子百分比与铪的原子百分比的比率可以>1。
图5D是在形成FeFET装置的制程期间的示例性中间结构的垂直剖面图，显示了沉积在可选绝缘层245的上表面上方的通道层250。在不存在可选绝缘层245的实施例中，通道层250可以沉积在FE材料层240的上表面上方。通道层可以由合适的半导体材料构成，例如氧化物半导体材料(例如：非晶氧化铟镓锌，或“a-IGZO”)、硅、硅锗、III-V族半导体材料(例如砷化镓(GaAs)、砷铟化镓(GaAsIn)等)、及/或II-VI族半导体材料(例如：氧化锌(ZnO)、氧化镁(MgO)、氧化钆(GdO)等)。其他合适的半导体材料在本公开的预期范围内。
在各种实施例中，通道层250可以由氧化物半导体材料构成，例如MxM’yZnzO，其中0<(x，y，z)<1。M可以是选自铟(In)和锡(Sn)或其组合的金属，并且M’可以是选自镓(Ga)、铪(Hf)、锆(Zr)、钛(Ti)、铝(Al)、锶(Sr)、钡(Ba)、钪(Sc)、镁(Mg)、镧(La)和钆(Gd)或其组合的金属。在一些实施例中，通道层250可以是非晶氧化铟镓锌(a-IGZO)。在其他实施例中，铟可以部分或全部被另一种金属(例如锡(Sn))取代，其可以被配置以在通道层250内提供高载子迁移率。替代地，或除此之外，镓可以部分或全部被另一种金属取代，例如铪(Hf)、锆(Zr)、钛(Ti)、铝(Al)、锶(Sr)、钡(Ba)、钪(Sc)、镁(Mg)、镧(La)或钆(Gd)中的一或多者，其可以被配置以减少氧空缺和较低的表面状态(Dit)。
在各种实施例中，通道层250可以具有在0.1和100nm之间(例如：在1nm和70nm之间)的厚度，但是可以使用更大或更小的厚度。可以使用如上面所述的合适的沉积制程来沉积通道层250。在各种实施例中，通道层250可以使用原子层沉积(ALD)来沉积。
图5E是在形成FeFET装置的制程期间的示例性中间结构的垂直剖面图，显示了在通道层250的上表面上方的图案化掩膜251。图案化掩膜251可以使用微影来被图案化，以移除掩膜材料的多个部分，并且暴露通道层250的上表面的多个部分。
图5F是在蚀刻制程之后形成FeFET装置的制程期间的示例性中间结构的垂直剖面图，蚀刻制程在第一介电材料层210上方形成多层结构255。参照图5F，可以通过图案化掩膜251执行蚀刻制程以移除通道层250、可选绝缘层245、FE材料层240和底部电极层220的多个部分。在蚀刻制程之后，通道层250、可选绝缘层245、FE材料层240和底部电极层220的剩余部分可以形成多层结构255。在一些实施例中，蚀刻制程可以在第一介电层210上方产生多个离散的(discrete)多层结构255。第一介电层210的上表面可以暴露在个别多层结构255之间。在蚀刻制程之后，可以使用合适的制程移除图案化掩膜251，例如借由灰化或借由使用溶剂溶解。
图5G是在形成FeFET装置的制程期间的示例性中间结构的垂直剖面图，FeFET装置包括形成在多层结构255的上表面和侧表面上方以及在第一介电材料层210的暴露的上表面上方形成的第二介电材料层260。第二介电材料层260可以由合适的介电材料构成，例如氧化硅、氧化铝等。其他材料在本公开的预期范围内。在一些实施例中，第二介电材料层260可以是低k介电材料。可以使用如上面所述的合适的沉积方法来沉积介电材料层260。
再次参考图5G，可以在第二介电材料层260的上表面上方形成图案化掩膜270。图案化掩膜270可以使用微影被图案化以移除掩膜材料的多个部分，并且暴露第二介电材料层260的上表面的区域271和272。第二介电材料层260的暴露的区域271和272可以个别对应后续可在多层结构255中形成的源极区和漏极区的位置。
图5H是在形成FeFET装置的制程期间的示例性中间结构的垂直剖面图，显示了形成穿过第二介电材料层260以暴露通道层250的上表面的开口273和274。参照图5H，可以通过图案化掩膜270蚀刻示例性中间结构以移除第二介电材料层260的多个部分，并且暴露在开口273和274的底部中的通道层250的上表面。通过开口273和274暴露的通道层250的多个区域可以个别对应FeFET装置的源极区276和漏极区277。在蚀刻制程之后，可以使用合适的制程移除图案化掩膜270，例如借由灰化或借由使用溶剂溶解。
在一些实施例中，可以通过在第二介电材料层260中的开口273和274对通道层250的源极区276和漏极区277进行等离子体处理。在多个实施例中，等离子体处理可以是氦(He)等离子体处理。通道层250的源极区276和漏极区277的等离子体处理可以进行5秒和5分钟之间，例如30秒和120秒之间(例如：约60秒)。等离子体处理可以以大于0.3W/cm2的功率密度进行，例如在0.8和1.2W/cm2之间(例如；约0.98W/cm2)。等离子体处理可以降低源极区276和漏极区277的接触电阻(contact resistance)。在各种实施例中，例如在通道层250由氧化物半导体材料(例如：a-IGZO)构成的情况下，等离子体处理还可以产生在源极区276和漏极区277下方的通道层250的区域，其可以相对富含氧空缺。通道层250的富氧空缺区可以降低通道层250的源极-栅极和漏极-栅极电阻。
图5I是FeFET装置400的垂直剖面图，其包括形成在通道层250的源极区276和漏极区277上方的源极电极290和漏极电极291。参照图5I，源极电极290和漏极电极291可以包括任何合适的导电材料，例如氮化钛(TiN)、钼(Mo)、铜(Cu)、铝(Al)、锆(Zr)、钛(Ti)、钨(W)、钽(Ta)、氮化钽(TaN)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、铱(Ir)、铁(Fe)、铍(Be)、铬(Cr)、锑(Sb)、锇(Os)、钍(Th)、钒(V)、其合金以及其组合。其他合适的电极材料在本公开的范围内。源极电极290和漏极电极291可以个别电性接触通道层250的源极区276和漏极区277。源极电极290和漏极电极291可以使用任何合适的沉积方法沉积，例如物理气相沉积(PVD)、溅镀、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体辅助化学气相沉积(PECVD)或其组合。在各种实施例中，源极电极290和漏极电极291可以借由在第二介电材料层260的上表面上方和在穿过第二介电材料层260的开口273、274内沉积一层导电材料来形成。接着，可以使用平坦化制程(例如化学机械平坦化(chemical mechanical planarization；CMP)制程)从第二介电材料层260的上表面上方移除导电材料的多个部分，并且提供接触通道层250的上表面的离散的源极电极290和漏极电极291。在多个实施例中，源极电极290和漏极电极291的上表面可以与第二介电材料层260的上表面共平面。在多个实施例中，源极电极290和漏极电极291可以在源极电极290和漏极电极291的下表面和上表面之间具有在约50nm和约1000nm之间的厚度。
图5I中所示的FeFET装置400可以包括位在半导体通道层250(其可以是氧化物半导体材料(例如：a-IGZO))和底部电极层220(其也可以被称为“底部栅极电极”或“背面栅极电极”)之间的FE材料层240(例如氧化铪锆(HZO)层)。源极电极290和漏极电极291可以接触半导体通道层250的表面。在一些实施例中，FE材料层240的平均晶粒尺寸可以是7nm或更大，例如在8nm和12nm之间，并且在一些实施例中可以是10nm或更大。
图6是FeFET装置500的替代示例性结构的垂直剖面图，其包括嵌入在第一介电材料层220中的掩埋栅极电极220、位在掩埋栅极电极220和第一介电材料层210的上表面上方的应力层230，以及位在应力层230的上表面上方的种子层235。参照图6，掩埋栅极电极220被示为嵌入在第一介电层210中。掩埋栅极电极220可以借由在第一介电层210的表面上形成光阻层(未显示)，并且使用微影技术图案化光阻层来形成。光阻层的图案可以通过图案化的光阻层执行的蚀刻制程转移到第一介电层210，并因此第一介电材料层210可以被图案化为包括一或多个沟槽。可以使用如上面所述的合适的沉积制程在一或多个沟槽中沉积导电材料，并且可以执行平坦化制程以从第一介电材料层210的上表面上方移除导电材料，从而提供嵌入第一介电材料层210内的一或多个离散的掩埋栅极电极220。
替代地，可以使用如上面所述的合适的沉积制程在第一介电材料层210的上表面上沉积连续电极层，例如图5A中所示的底部栅极电极层220。可以移除连续电极层的选定部分(例如：通过使用微影制程形成的图案化掩膜蚀刻连续电极层)，以在第一介电材料层210上形成一或多个离散的图案化电极层。接着，可以在第一介电层210的暴露表面、图案化电极层的侧表面以及可选地在图案化电极层的上表面上方形成额外的介电材料。接着可以执行平坦化制程以平坦化图案化电极层和第一介电材料层210的上表面，以提供嵌入第一介电材料层210中的一或多个离散的掩埋栅极电极220。
在其他实施例中，掩埋栅极电极220可以嵌入在半导体材料层中，例如图4A至图4C中所示的半导体材料层10。
掩埋栅极电极220可以包括任何合适的导电材料，例如铜(Cu)、铝(Al)、锆(Zr)、钛(Ti)、氮化钛(TiN)、钨(W)、钽(Ta)、氮化钽(TaN)、钼(Mo)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、铱(Ir)、铁(Fe)、铍(Be)、铬(Cr)、锑(Sb)、钼(Mo)、锇(Os)、钍(Th)、钒(V)、其合金以及其组合。用于掩埋栅极电极220的其他合适的导电材料在本公开的预期范围内。在一些实施例中，掩埋栅极电极220的材料可以可选地具有比后续形成在掩埋栅极电极220上方的铁电(FE)材料层240的热膨胀系数(CTE)更低的CTE。如上面参照图5A至图5I所示的实施例所讨论的，使用具有比上方的FE材料层的CTE更低的CTE的底部电极层220，可以在FE材料层240上施加拉伸应力，并且改善FE材料层的铁电特性。在多个实施例中，在FE材料层240可以包括具有14×10-6/K的CTE的氧化铪锆(HZO)，并且底部电极层220可以包括具有小于14×10-6/K的CTE的材料。
再次参照图6，可以在掩埋栅极电极220和第一介电材料层210的上表面上方沉积可选的应力层230。可选的应力层230可以包括金属氧化物材料，其可以用作后续形成在可选的应力层230上方的FE材料层240的缓冲层。可选的应力层230可以是与FE材料层240的铁电材料具有晶格不匹配的材料，使得在FE材料层240中引起拉伸应变。已知在许多FE材料中(例如氧化铪锆)，晶格参数的微小变化可以导致较大部分的FE材料相对于其他晶相(例如单斜晶相)具有期望的晶相(例如正交晶相)。由于应力层230和FE材料层240之间的晶格不匹配引起的拉伸应变可以提供具有改进的铁电特性的FE层，例如增加的残余极化(Pr)。
可选的应力层230可以包括金属氧化物材料，例如氧化钽(Ta2O5)、氧化钾(K2O)、氧化铷(Rb2O)、氧化锶(SrO)、氧化钡(BaO)、非晶氧化钒(a-V2O3)、非晶氧化铬(a-Cr2O3)、非晶氧化镓(a-Ga2O3)、非晶氧化铁(a-Fe2O3)、非晶氧化钛(a-Ti2O3)、非晶氧化铟(a-In2O3)、铝酸钇(YAlO3)、氧化铋(Bi2O3)、氧化镱(Yb2O3)、氧化镝(Dy2O3)、氧化钆(Gd2O3)、钛酸锶(SrTiO3)、钪酸镝(DyScO3)、钪酸铽(TbScO3)、钪酸钆(GdScO3)、钪酸钕(NdScO3)、镓酸钕(NdGaO3)、铝酸锶钽镧(LaSrAlTaO3(LSAT))及其组合。在各种实施例中，应力层230可以包括多层结构，包括由锰酸镧锶(LaSrMnO3(LMSO))构成的至少一层。举例来说，应力层230可以包括双层结构，例如LSMO/SrTiO3、LSMO/DyScO3、LSMO/TbScO3、LSMO/GdScO3、LSMO/NdScO3、LSMO/NdGaO3和LSMO/LSAT。用于应力层230的其他合适的材料在本公开的预期范围内。在各种实施例中，可选的应力层230的晶格常数(a0)可以大于FE材料层240的材料的面内晶格常数(in-plane lattice constant)，以在FE材料层240中引起拉伸应变。
可选的应力层230可以使用任何合适的沉积制程来沉积。在各种实施例中，可选的应力层230可以使用原子层沉积(ALD)或脉冲激光沉积(pulsed laser deposition；PLD)来沉积。在一些实施例中，可选的应力层230可以在300℃和700℃之间的温度下热退火30秒到10分钟以增加应力层230的结晶度。也可以使用更长或更短的退火时间以及更高或更低的退火温度。替代地或额外地，应力层230可以使用合适的沉积技术(例如：PLD)沉积为准单晶金属氧化物材料(quasi-single crystal metal oxide material)。可选的应力层230的厚度可以在0.5nm至5nm的范围内，但是也可以使用更小和更大的厚度。
在各种实施例中，在图6中所示的FeFET结构500的FE材料层240可以在FE材料层240的至少一部分上方经受在1.5％和3.0％之间的拉伸应变。如上面所述，使FE材料层240经受拉伸应变，相对于其他结构(例如可能会降低材料铁电特性的单斜晶相)，可以促进晶体结构的形成和稳定性(例如正交晶相)，这可以增加材料的铁电特性。在存在可选的应力层230的各种实施例中，FE材料层240上的拉伸应变可以至少部分地由应力层230和FE材料层240之间的晶格不匹配引起。替代地，或除此之外，FE材料层240上的拉伸应变可以至少部分地由掩埋栅极电极220和FE材料层240之间的热膨胀系数(CTE)的不匹配引起。
再次参照图6，可选的种子层235可以沉积在可选的应力层230的上表面上方。在不存在可选的应力层230的实施例中，可选的种子层235可以沉积在掩埋栅极电极220和第一介电材料层210的上表面上方。可选的种子层235(也称为铁电促进层)可以包括被配置以促进在后续形成在其上的FE材料层240中形成期望的晶体结构的材料。举例来说，种子层235在后续形成的FE材料层中，相对于单斜晶相(m相)可以促进立方(c相)、四方(t相)及/或正交(o相)晶相的形成，并且还可以抑制FE材料层中t相晶体结构向m相晶体结构的转变。这可以导致FE材料层具有改进的铁电特性，例如增加的残余极化(Pr)。
在各种实施例中，可选的种子层235可以是金属氧化物材料，例如氧化锆(ZrO2)、氧化锆-氧化钇(ZrO2-Y2O3)、氧化铪(HfO2)、氧化铝(Al2O3)和氧化铪锆(HfxZr1-xO2，其中0≤x≤1)及其组合。用于种子层235的其他合适的材料在本公开的预期范围内。种子层235可以包括单层金属氧化物材料，或者可以具有不同成分的多层金属氧化物材料。在各种实施例中，种子层材料可以具有包括立方晶相、四方晶相及/或正交晶相的晶体结构。
可选的种子层235可以使用任何合适的沉积制程来沉积。在各种实施例中，可选的种子层235可以使用原子层沉积(ALD)或脉冲激光沉积(PLD)来沉积。在一些实施例中，可选的种子层235可以在300℃和700℃之间的温度下热退火30秒到10分钟以增加种子层235的结晶度。在存在可选的应力层230的实施例中，应力层230和种子层235可以同时退火或者可以在分开的退火操作中退火。替代地或额外地，种子层235可以使用合适的沉积技术(例如：PLD)沉积为准单晶金属氧化物材料。可选的种子层235的厚度可以在0.1nm至5nm的范围内，但是也可以使用更小和更大的厚度。
在可选的种子层235的沉积之后，可以执行上面参照图5B至图5I描述的制程操作，以提供如图6所示的FeFET装置500。在一些实施例中，在沉积FE材料层240之后，可以在FE材料层240的上表面上方沉积额外的种子层(图6中未显示)。可选绝缘层245可以沉积在额外的种子层的上表面上方。在不存在可选绝缘层245的实施例中，通道层250可以沉积在额外的种子层的上表面上方。额外的种子层可以具有与上述可选的种子层235相同或相似的成分和结构。额外的种子层可以包括被配置以促进在下方的FE材料层240中形成和保持期望的晶体结构的材料。
图7是根据本公开实施例的包括顶部栅极电极结构的FeFET装置600的替代示例性结构的垂直剖面图。参照图7，包括顶部栅极电极结构的FeFET装置600可以包括位在半导体材料层610上方的FE材料层640和位在FE材料层640上方的上栅极电极620。上栅极电极620和FE材料层640可以被包括在位在半导体材料层610的通道区605上方的多层结构655中。源极电极690和漏极电极691可以位在多层结构655的相对两侧，并且可以个别接触半导体材料层610的源极区601和漏极区603。介电材料层660可以位在多层结构655和半导体材料层610的上表面上方，以及多层结构655的侧表面上方。介电材料层660可以横向围绕源极电极690和漏极电极691，并且可以将源极电极690和漏极电极691与包括上栅极电极620和FE材料层640的多层结构655横向分开。
在各种实施例中，半导体材料层610可以包括半导体材料基板(例如图4A至图4C中所示的半导体材料基板10)的上部。替代地，半导体材料层610可以是绝缘体上半导体层，其包括半导体材料层610作为在一或多个掩埋绝缘体层(例如一或多个氧化硅层)上方的顶部半导体层。半导体材料层610可以由合适的半导体材料构成，例如硅、硅锗、III-V族半导体材料(例如砷化镓(GaAs)、砷铟化镓(GaAsIn)等)、II-VI族半导体材料(例如：氧化锌(ZnO)、氧化镁(MgO)、氧化钆(GdO)等)等。在一些实施例中，可以通过掩膜离子注入制程在半导体材料层610中形成源极区601和漏极区603。在一些实施例中，半导体材料层610可以由氧化物半导体材料构成，例如非晶氧化铟镓锌(即“a-IGZO”)。其他合适的半导体材料在本公开的预期范围内。
借由在半导体材料层610的上表面上方沉积多个材料层(包括至少连续的FE材料层640和连续的上栅极电极层620)、在多个材料层上方形成图案化掩膜、以及通过图案化掩膜执行蚀刻制程以移除材料层的多个部分，并且在半导体材料层610的上表面上方提供一或多个离散的多层结构655，以在半导体材料层610的通道区605上方可以形成多层结构655，其也可以被称为“栅极堆叠”。介电材料层660接着可以沉积在半导体材料层610的上表面上方以及多层结构655的上表面和侧表面上方。可以通过介电材料层660形成开口以暴露半导体材料层610的源极区601和漏极区603，并且可以沉积导电材料在开口中以形成接触半导体材料层610的源极区601和漏极区603的源极电极690和漏极电极691。
再次参照图7，FE材料层640可以包括等效的成分和结构，并且可以使用与上面参照图5B描述的FE材料层240相同的制程形成。因此，省略了对FE材料层640的重复讨论。在各种实施例中，FE材料层640可以使用如上面参照图1A和图1B描述的脉冲序列100、200借由ALD形成。相似地，上栅极电极620以及源极电极690和漏极电极691可以包括等效的成分和结构，并且可以使用与如上面参照图5A和图5I描述的底部电极层220以及源极电极290和漏极电极291的相同制程来形成。因此，省略了对上栅极电极620以及源极电极690和漏极电极691的重复讨论。
在一些实施例中，多层结构655可以进一步包括位在半导体材料层610的上表面和FE材料层640之间的可选应力层及/或可选种子层(图7中未显示)。在一些实施例中，多层结构655可以进一步包括位在FE材料层640的上表面和上栅极电极620之间的可选种子层(图7中未显示)。可选应力层和可选种子层可以包括等效的成分和结构，并且可以使用与上面参照图6描述的可选的应力层230和可选的种子层235的相同制程形成。因此，省略了对可选应力层和可选种子层的重复讨论。
图8A是根据本公开实施例的FeRAM装置700的示例性结构的垂直剖面图。参照图8A，FeRAM装置700可以包括电性耦接至存取晶体管704的电容706。在各种实施例中，存取晶体管704可以是场效晶体管(FET)，并且可以具有与图7中所示的FeFET装置600的结构相似的结构。特别地，多层结构755(即“栅极堆叠”)可以位在半导体材料层710的表面上方。多层结构755可以覆盖半导体材料层710的通道区705。源极电极790和漏极电极791可以位在多层结构755的相对两侧，并且可以个别接触半导体材料层710的源极区701和漏极区703。介电材料层760可以位在多层结构755和半导体材料层710的上表面上方，以及多层结构755的侧表面上方。介电材料层760可以横向围绕源极电极790和漏极电极791，并且可以将源极电极790和漏极电极791与多层结构655横向分开。
存取晶体管704的多层结构755可以包括在半导体材料层710上方的栅极介电层702和在栅极介电层702上方的栅极电极(其也可以被称为“字元线”)。多层结构755可以通过与上面参照图7描述的多层结构655等效的方法形成，因此省略重复讨论。栅极介电层702可以由任何合适的介电材料构成，例如例如氧化硅(SiO2)等，或高k介电材料，例如氮化硅(Si3N4)、氧化铪(HfO2)、氧化铪硅(HfSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(Hf0.5Zr0.5O2)、氧化钽(Ta2O5)、氧化铝(Al2O3)、二氧化铪-氧化铝(HfO2-Al2O3)、氧化锆(ZrO2)等。在一些实施例中，栅极介电层702可以是形成在基板710上的原生氧化层。在一些实施例中，栅极介电层702可以包括铁电材料，例如氧化铪锆(HZO)、钪(Sc)掺杂的氮化铝(AlN)等。其他合适的介电材料也可以在本公开的预期范围内。在各种实施例中，栅极介电层702可以通过如上面所述的合适的沉积制程形成。
栅极电极720以及源极电极790和漏极电极791可以包括等效的成分和结构，并且可以使用与如上面参照图5A和图5I描述的底部电极层220以及源极电极290和漏极电极291的相同制程来形成。因此，省略了对栅极电极720以及源极电极790和漏极电极791的重复讨论。
电容706可以包括与存取晶体管704的漏极电极791电性接触的第一电极板730。在各种实施例中，第一电极板730可以形成在漏极电极791的上表面上方，并且可以被介电材料层760横向围绕。第一电极板730沿着x轴方向的长度尺寸可以大于漏极电极791沿着x轴方向的长度尺寸。第一电极板730可由任何合适的导电材料构成，例如铜(Cu)、铝(Al)、锆(Zr)、钛(Ti)、氮化钛(TiN)、钨(W)、钽(Ta)、氮化钽(TaN)、钼(Mo)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、铱(Ir)、铁(Fe)、铍(Be)、铬(Cr)、锑(Sb)、钼(Mo)、锇(Os)、钍(Th)、钒(V)、其合金和其组合。用于第一电极板730的其他合适的导电材料在本公开的预期范围内。可以使用如上面所述的合适的沉积制程来形成第一电极板730。
再次参照图8A，FE材料层740可以位在电容706的第一电极板730的上表面上方。在一些实施例中，FE材料层740沿着x轴方向的长度尺寸可以等于第一电极板730的长度尺寸。FE材料层740可以被介电材料层760横向围绕。FE材料层740可以包括等效的成分和结构，并且可以使用与上面参照图5B描述的FE材料层240的相同制程形成。因此，省略了对FE材料层740的重复讨论。在各种实施例中，电容706的FE材料层740可以使用如上面参照图1A和图1B描述的脉冲序列100、200借由ALD形成。
再次参照图8A，电容706还可以包括位在FE材料层740的上表面上方的第二电极板750。第二电极板750沿着x轴方向的长度尺寸可以等于第一电极板730和FE材料层740的长度尺寸。第二电极板750可以被介电材料层760横向围绕。第二电极板750可以由任何合适的导电材料构成，例如铜(Cu)、铝(Al)、锆(Zr)、钛(Ti)、氮化钛(TiN)、钨(W)、钽(Ta)、氮化钽(TaN)、钼(Mo)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、铱(Ir)、铁(Fe)、铍(Be)、铬(Cr)、锑(Sb)、钼(Mo)、锇(Os)、钍(Th)、钒(V)、其合金和其组合。用于第二电极板750的其他合适的导电材料在本公开的预期范围内。可以使用如上面所述的合适的沉积制程来形成第二电极板750。
再次参照图8A，导体770(例如金属线或导电通孔)可以电性接触第二电极板750的上表面。导体770沿着x轴方向的长度尺寸可以小于第二电极板750沿着x轴方向的长度尺寸。导体770可以由任何合适的导电材料构成，例如铜(Cu)、铝(Al)、锆(Zr)、钛(Ti)、氮化钛(TiN)、钨(W)、钽(Ta)、氮化钽(TaN)、钼(Mo)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、铱(Ir)、铁(Fe)、铍(Be)、铬(Cr)、锑(Sb)、钼(Mo)、锇(Os)、钍(Th)、钒(V)、其合金和其组合。用于导体770的其他合适的导电材料在本公开的预期范围内。可以使用如上面所述的合适的沉积制程来形成导体770。
在图8A所示的FeRAM装置700的实施例中，电容706被示为电性耦接至存取晶体管704的漏极电极791。然而，在其他实施例中，包括铁电材料层740的电容706可以电性耦接至存取晶体管704的源极电极790。
图8B是电路图，其示意性地显示了FeRAM装置的存储器单元711，例如上面参照图8A描述的FeRAM装置700。参照图8B，存储器单元711包括耦接至电容706的存取晶体管704，电容706包括FE材料层740作为电容介电材料。FeRAM存储器装置可以包括以二维或三维阵列配置来布置的多个存储器单元711。在一些实施例中，导电字元线720可以在第一方向上连续地延伸，并且可以用作(或可以电性耦接至)阵列的多个存储器单元711的存取晶体管704的栅极电极720。导电位元线790可以在第二方向(其可以横向于(transverse)第一方向)上连续地延伸，并且可以用作(或可以电性耦接至)阵列的多个存储器单元711的存取晶体管704的源极电极790。每一个存储器单元711的电容706可以电性耦接在存取晶体管704的漏极电极791和导线770之间。存取晶体管704可以控制漏极电极791中的电流，并且从而可以控制施加到电容706的电荷。如上面所述，电容706的电荷状态可以确定FE材料层740的极化方向，并因此可以用于编程(即写入)存储器单元711的逻辑状态。为了读取逻辑状态，可以控制晶体管将电容706重新编程到既定逻辑状态，并且可以检测来自电容706的电流响应。如果电容706已经被编程为具有与既定逻辑状态相同的逻辑状态，则没有检测到电流，从而表示存储器单元711被编程为具有既定逻辑状态。如果电容被编程为具有与既定逻辑状态相反的逻辑状态，FE材料层740的极化反转导致来自电容706的可检测电流响应，因此表示存储器单元711被编程为具有相反的逻辑状态。
图9是根据本公开各种实施例的显示了形成铁电(FE)装置结构(例如个别如图5I、图6和图7所示的FeFET装置400、500、600，或如图8A所示的FeRAM装置700)的方法800的操作的流程图。参照图1A、图1B、图5B和图9，在方法800的操作801中，可以使用原子层沉积(ALD)制程形成铁电(FE)材料层240、640、740。当铁电材料层240、640、740的厚度大于阈值厚度时，每一个ALD前驱物脉冲的脉冲持续时间Tpulse可以是1秒或更短，并且连续ALD前驱物脉冲之间的清洗持续时间Tpurge可以是3秒或更短，并且当铁电材料层240、640、740的厚度小于阈值厚度时，每一个ALD前驱物脉冲的脉冲持续时间Tpulse可以大于1秒，并且连续ALD前驱物脉冲之间的清洗持续时间Tpurge可以大于3秒。参照图2A、图2B、图5B和图9，在方法800的操作803中，铁电材料层240、640、740可以在300℃和900℃之间的温度下退火1秒到1小时。
参照所有图式并且根据本公开各种实施例，铁电场效晶体管(FeFET)装置400、500、600包括栅极电极220、620；半导体通道层250、610；栅极介电材料，包括位在栅极电极220、620和半导体通道层250、610之间的铁电材料层240、640，其中铁电材料层240、640包括7nm或更大的平均晶粒尺寸；源极电极290、690，接触半导体通道层250、610；以及漏极电极291、691，接触半导体通道层250、610。
在一个实施例中，铁电材料层240、640包括在8nm和12nm之间的平均晶粒尺寸。
在另一个实施例中，铁电材料层240、640的厚度在0.1nm和15nm之间。
在另一个实施例中，铁电材料层240、640的厚度在0.1nm和10nm之间。
在另一个实施例中，铁电材料层240、640包括HfxZr1-xOy，其中0≤x≤1且y>0。
在另一个实施例中，铁电材料层240、640掺杂有铝(Al)、硅(Si)、镧(La)、钪(Sc)、钙(Ca)、钡(Ba)、镓(Gd)、钇(Y)和锶(Sr)中的一或多者。
在另一个实施例中，具有立方、四方及/或正交晶体结构的铁电材料层240、640的体积比具有单斜晶结构的铁电材料层240、640的体积大50％以上。
在另一个实施例中，半导体通道层250、610包括具有化学式MxM’yZnzO的氧化物半导体材料，其中0<(x,y,z)<1，M是选自铟(In)和锡(Sn)及其组合的第一金属，M’是选自镓(Ga)、铪(Hf)、锆(Zr)、钛(Ti)、铝(Al)、锶(Sr)、钡(Ba)、钪(Sc)、镁(Mg)、镧(La)和钆(Gd)及其组合的第二金属。
在另一个实施例中，FeFET装置400、500包括底部栅极配置，其包括位在栅极电极220上方的栅极介电材料240和位在栅极介电材料240上方的半导体通道层250。
在另一个实施例中，栅极电极220是嵌入在介电材料层210中的掩埋栅极电极。
在另一个实施例中，FeFET装置600包括顶部栅极配置，其包括位在半导体通道层610上方的栅极介电材料640和位在栅极介电材料640上方的栅极电极620。
在另一个实施例中，FeFET装置500包括位在栅极电极220和铁电材料层240之间的应力层230和种子层235中的至少一者。
在另一个实施例中，FeFET装置500包括位在铁电材料层240和半导体通道层250之间的种子层235和阻挡层245中的至少一者。
另一个实施例涉及铁电随机存取存储器(FeRAM)装置700，包括晶体管704，晶体管704包括栅极电极720；半导体通道层710；栅极介电材料702，位在栅极电极720和半导体通道层710之间；源极电极790，接触半导体通道层710；以及漏极电极791，接触半导体通道层710；以及FeRAM装置700更包括电容706，电容706包括第一电极板730，耦接至晶体管704的源极电极790或漏极电极791中之一者；第二电极板750；以及铁电材料层740，位在第一电极板730和第二电极板750之间，其中铁电材料层740包括7nm或更大的平均晶粒尺寸。
在一个实施例中，铁电材料层740包括在8nm和12nm之间的平均晶粒尺寸。
在另一个实施例中，铁电材料层740的厚度在0.1nm和15nm之间。
在另一个实施例中，铁电材料层740包括HfxZr1-xOy，其中0≤x≤1且y>0。
另一个实施例涉及一种制造铁电装置结构的方法，包括使用原子层沉积(ALD)制程形成铁电材料层240、640、740，其中当铁电材料层240、640、740的厚度大于阈值厚度时，多个ALD前驱物脉冲的每一者的脉冲持续时间Tpulse为1秒或更短，并且多个连续ALD前驱物脉冲之间的清洗持续时间Tpurge为3秒或更短，并且当铁电材料层240、640、740的厚度小于阈值厚度时，ALD前驱物脉冲的每一者的脉冲持续时间Tpulse大于1秒，并且连续ALD前驱物脉冲之间的清洗持续时间Tpurge大于3秒；以及在300℃和900℃之间的温度下退火铁电材料层240、640、740。
在一个实施例中，阈值厚度为15nm或更小。
在另一个实施例中，铁电材料层240、640、740的厚度小于阈值厚度，脉冲持续时间Tpulse在1秒到5秒的范围内，并且清洗持续时间Tpurge在3秒到10秒的范围内。
前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更佳地了解本公开。本技术领域中具有通常知识者应可理解，且可轻易地以本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (1)

1.一种铁电场效晶体管装置，包括：
一栅极电极；
一半导体通道层；
一栅极介电材料，包括位在上述栅极电极和上述半导体通道层之间的一铁电材料层，其中上述铁电材料层包括7nm或更大的平均晶粒尺寸；
一源极电极，接触上述半导体通道层；以及
一漏极电极，接触上述半导体通道层。
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