KR20240005533A - 3차원 강유전체 메모리 소자 - Google Patents
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Abstract
3차원 강유전체 메모리 소자가 개시된다. 개시된 3차원 강유전체 메모리 소자는 기판 위로 적층된 복수의 게이트 전극; 상기 복수의 게이트 전극과 접하는 복수의 강유전체층; 상기 복수의 강유전체층과 접하는 복수의 중간 전극; 상기 복수의 중간 전극과 접하는 게이트 절연층; 및 상기 게이트 절연층과 접하는 채널층;을 포함한다. 여기서, 상기 중간 전극의 폭은 상기 중간 전극과 접하는 상기 강유전체층의 폭보다 크다.
Description
본 개시는 3차원 강유전체 메모리 소자에 관한 것이다.
종래의 하드 디스크가 SSD(Solid State Drive)로 대체되면서 비휘발성 메모리 소자인 낸드(NAND) 플래시 메모리 소자가 널리 상용화되고 있다. 최근에는 소형화 및 고집적화에 따라 기판에 수직인 방향으로 다수의 메모리 셀이 적층된 3차원 낸드 플래시 메모리 소자가 개발되고 있다.
최근에는 3차원 낸드 플래시 메모리 소자에 낮은 동작 전압 및 빠른 프로그래밍 속도 등의 장점을 가지는 강유전체 전계 효과 트랜지스터(FeFET: Ferroelectric Field Effect Transistor)를 적용하려는 연구가 진행되고 있다.
예시적인 실시예는 3차원 강유전체 메모리 소자를 제공한다.
일 측면에 있어서,
기판;
상기 기판 위로 적층된 복수의 게이트 전극;
상기 복수의 게이트 전극과 접하는 복수의 강유전체층;
상기 복수의 강유전체층과 접하는 복수의 중간 전극;
상기 복수의 중간 전극과 접하는 게이트 절연층; 및
상기 게이트 절연층과 접하는 채널층;을 포함하며,
상기 중간 전극의 폭은 상기 중간 전극과 접하는 상기 강유전체층의 폭보다 큰 3차원 강유전체 메모리 소자가 제공된다.
상기 복수의 게이트 전극은 상기 기판에 수직인 방향으로 적층되며, 상기 각 게이트 전극은 상기 기판에 나란한 방향으로 연장될 수 있다.
상기 강유전체층은 상기 기판에 나란한 상기 게이트 전극의 상하면 및 상기 기판에 수직인 상기 게이트 전극의 일측면에 마련될 수 있다.
상기 중간 전극과 접하는 상기 강유전체층의 면적은 상기 중간 전극과 접하는 상기 게이트 절연층의 면적 보다 작을 수 있다.
상기 중간 전극의 폭은 상기 중간 전극과 접하는 상기 강유전체층의 폭의 1.2배 ~ 5배가 될 수 있다.
상기 중간 전극의 폭은 15nm ~ 100nm가 될 수 있다.
상기 게이트 전극과 상기 중간 전극은 각각 독립적으로 W, TiN, TaN, WN, NbN, Mo, Ru, Ir, RuO, IrO, 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다.
상기 복수의 게이트 전극 사이에는 제1 절연층이 마련될 수 있다.
상기 제1 절연층은 SiO, SiOC 및 SiON 중 적어도 하나를 포함할 수 있다.
상기 제1 절연층은 7nm ~ 100nm의 두께를 가질 수 있다.
상기 강유전체층은 플로라이트(fluorite)계 물질, 질화물계 물질, 또는 페로브스카이트(perovskite)를 포함할 수 있다.
상기 강유전체층은 3nm ~ 20nm의 두께를 가질 수 있다.
상기 복수의 중간 전극 사이에는 제2 절연층이 마련될 수 있다.
상기 제2 절연층은 상기 제1 절연층과 다른 절연 물질을 포함할 수 있다. 상기 제2 절연층은 SiN을 포함할 수 있다.
상기 제2 절연층의 폭은 5nm ~ 20nm가 될 수 있다.
상기 게이트 절연층은 SiO, SiN, AlO, HfO 및 ZrO 중 적어도 하나를 포함할수 있다.
상기 채널층은 상기 복수의 게이트 전극에 대응하여 공통으로 마련될 수 있다.
상기 채널층은 상기 기판에 수직인 방향으로 연장되어 마련될 수 있다.
상기 채널층은 IV족 반도체, Ⅲ-Ⅴ족 반도체, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질(2D semiconductor material), 양자점(quantum dot), 또는 유기 반도체를 포함할 수 있다.
다른 측면에 있어서,
전술한 3차원 강유전체 메모리 소자를 포함하는 전자 장치가 제공된다.
또 다른 측면에 있어서,
기판에 수직인 방향으로 복수의 제1 절연층 및 복수의 희생층을 교대로 적층하는 단계;
상기 제1 절연층들 및 상기 희생층들을 관통하는 채널홀을 상기 기판에 수직하게 형성하는 단계;
상기 채널홀의 내벽에 절연 물질층, 제2 절연층, 제3 절연층 및 채널층을 순차적으로 증착하는 단계;
상기 희생층들을 제거한 다음, 상기 절연 물질층을 식각하여 상기 제2 절연층을 노출시키는 단계;
상기 노출된 제2 절연층을 식각하여 상기 기판에 수직인 방향으로 연장된 복수의 리세스(recess)를 형성하는 단계;
상기 복수의 리세스를 채우도록 복수의 중간 전극을 형성하는 단계;
상기 희새층들이 제거된 공간의 내벽에 복수의 강유전체층을 증착하는 단계; 및
상기 복수의 강유전체층의 내측에 복수의 게이트 전극을 형성하는 단계;를 포함하는 3차원 강유전체 메모리 소자의 제조방법이 제공된다.
상기 채널홀의 내벽에 채널층을 형성한 다음, 상기 채널홀의 내부를 채우도록 산화물층을 형성하는 단계가 더 포함될 수 있다.
상기 기판의 수직인 방향으로의 상기 중간 전극의 폭은 상기 중간 전극과 접하는 상기 강유전체층의 폭 보다 클 수 있다.
상기 기판의 수직인 방향으로의 상기 중간 전극의 폭은 상기 중간 전극과 접하는 상기 강유전체층의 폭의 1.2배 ~ 5배가 될 수 있다.
상기 제1 절연층은 SiO, SiOC 및 SiON 중 적어도 하나를 포함할 수 있다.
상기 희생층은 SiN을 포함할 수 있다.
상기 절연 물질층은 SiO, SiOC 및 SiON 중 적어도 하나를 포함할 수 있다.
상기 제2 절연층은 SiN을 포함할 수 있다.
상기 제3 절연층은 SiO, SiN, AlO, HfO 및 ZrO 중 적어도 하나를 포함할 수있다.
상기 채널층은 IV족 반도체, Ⅲ-Ⅴ족 반도체, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질, 양자점, 또는 유기 반도체를 포함할 수 있다.
상기 강유전체층은 플로라이트계 물질, 질화물계 물질, 또는 페로브스카이트를 포함할 수 있다.,
상기 게이트 전극과 상기 중간 전극은 각각 독립적으로 W, TiN, TaN, WN, NbN, Mo, Ru, Ir, RuO, IrO, 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에 따른 3차원 강유전체 메모리 소자에서는 중간 전극의 폭을 중간 전극과 접하는 강유전체층의 폭보다 크게 함으로써 게이트 절연층과 접하는 중간 전극의 면적을 강유전체층와 접하는 중간 전극의 면적보다 크게 할 수 있다. 이에 따라, 강유전체층의 정전 용량에 대한 게이트 절연층의 정전 용량의 비율을 증가시킬 수 있으므로, 게이트 절연층에 인가되는 전계를 감소시킬 수 있다. 따라서, 게이트 절연층의 열화를 방지하고 비교적 낮은 전압으로도 3차원 강유전체 메모리 소자를 용이하게 구동할 수 있다.
도 1은 예시적인 실시예에 따른 3차원 강유전체 메모리 소자를 도시한 사시도이다.
도 2는 도 1에 도시된 예시적인 실시예에 따른 3차원 강유전체 메모리 소자의 등가 회로도를 도시한 것이다.
도 3은 도 1의 Ⅲ-Ⅲ'선을 따라 본 단면도이다.
도 4는 도 3의 A 부분을 확대하여 도시한 것이다.
도 5 내지 도 12는 예시적인 실시예에 따른 3차원 강유전체 메모리 소자의 제조방법을 설명하기 위한 도면들이다.
도 13은 예시적인 실시예에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 2는 도 1에 도시된 예시적인 실시예에 따른 3차원 강유전체 메모리 소자의 등가 회로도를 도시한 것이다.
도 3은 도 1의 Ⅲ-Ⅲ'선을 따라 본 단면도이다.
도 4는 도 3의 A 부분을 확대하여 도시한 것이다.
도 5 내지 도 12는 예시적인 실시예에 따른 3차원 강유전체 메모리 소자의 제조방법을 설명하기 위한 도면들이다.
도 13은 예시적인 실시예에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위, 아래, 좌, 우에 있는 것뿐만 아니라 비접촉으로 위, 아래, 좌, 우에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이러한 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 예시적인 실시예에 따른 3차원 강유전체 메모리 소자(100)를 도시한 사시도이다. 도 1에 도시된 3차원 강유전체 메모리 소자(100)는 예를 들면, 수직형 낸드 플래시 메모리 소자가 될 수 있다.
도 1을 참조하면, 3차원 강유전체 메모리 소자(100)는 기판(101)의 표면에 실질적으로 수직인 방향으로 적층된 복수의 메모리셀(memory cell)을 포함한다. 여기서, 각 메모리셀은 후술하는 바와 같이, 강유전체 전계효과 트랜지스터(FeFET: Ferroelectric Field Effect Transistor)를 포함할 수 있다.
기판(101)에는 기판(101)의 표면에 실질적으로 수직인 방향(z 방향)으로 제1 절연층(111) 및 게이트 전극(120)이 교대로 적층된 수직 적층형 구조체가 마련되어 있다. 도 1에는 기판(101)에 하나의 수직 적층형 구조체가 마련된 경우가 예시적으로 도시되어 있으나, 이에 한정되지 않고 기판(101)에 복수의 수직 적층형 구조체가 서로 이격되게 마련될 수도 있다. 수직 적층형 구조체에는 복수의 채널홀(170)이 기판(101)의 표면에 수직인 방향으로 게이트 전극(120) 및 제1 절연층(111)을 관통하도록 형성될 수 있다.
기판(101)은 다양한 재질을 포함할 수 있다. 예를 들면, 기판(101)은 단결정 실리콘 기판, 화합물 반도체 기판 또는 SOI(Silicon on Insulator) 기판을 포함할 수 있다. 하지만 이는 단지 예시적인 것으로, 이외에도 다양한 재질의 기판(101)이 사용될 수 있다. 또한 기판(101)에는 예를 들어 도핑에 의한 불순물 영역, 트랜지스터 등과 같은 전자 소자, 또는 데이터를 저장하는 메모리셀들을 선택하고 제어하는 주변 회로(periphery circuit) 등이 더 포함될 수 있다.
도 2는 도 1에 도시된 예시적인 실시예에 따른 3차원 강유전체 메모리 소자(100)의 등가 회로도를 도시한 것이다.
도 2를 참조하면, 기판(101)에 수직인 방향으로 복수의 강유전체 전계효과 트랜지스터(180)가 적층되어 있으며, 여기서, 각 강유전체 전계효과 트랜지스터(180)는 중간 전극(도 3의 140)을 포함하는 MFMIS(Metal Ferroelectric Metal Insulator Semiconductor) 구조를 가질 수 있다. 기판(101)에 수직인 방향으로 적층된 복수의 강유전체 전계효과 트랜지스터(180)는 소스 및 드레인을 통해 직렬로 연결되며, 기판(101)에 나란한 방향으로 배치되는 강유전체 전계효과 트랜지스터들(180)의 게이트 전극들(120)은 워드 라인(WL)에 전기적으로 연결되어 있다.
도 3은 도 1의 Ⅲ-Ⅲ'선을 따라 본 단면도이며, 도 4는 도 3의 A 부분을 확대하여 도시한 것이다.
도 3 및 도 4를 참조하면, 기판(101)에 실질적으로 수직인 방향(z 방향)으로 MFMIS 구조의 강유전체 전계효과 트랜지스터들(도 2의 180)이 적층되어 있다. 여기서, 각 강유전체 전계효과 트랜지스터(180)는 게이트 전극(120), 강유전체층(130), 중간 전극(140), 제3 절연층(113, 게이트 절연층) 및 채널층(150)을 포함한다.
기판(101)에 수직인 방향으로 복수의 게이트 전극(120)이 적층되어 있으며, 게이트 전극들(120) 사이에는 제1 절연층(111)이 마련되어 있다. 여기서, 각 게이트 전극(120) 및 각 제1 절연층(111)은 기판(101)에 실질적으로 나란한 방향으로 연장되게 마련될 수 있다.
게이트 전극(120)은 금속, 금속 질화물, 금속 산화물, 폴리 실리콘 등과 같은 도전성 물질을 포함할 수 있다. 예를 들면, 게이트 전극(120)은 W, TiN, TaN, WN, NbN, Mo, Ru, Ir, RuO, IrO, 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 하지만 이는 단지 예시적인 것으로, 이외에도 게이트 전극(120)은 다른 다양한 도전성 물질을 포함할 수 있다. 게이트 전극(120)의 두께(기판(101)에 수직인 방향으로의 두께)는 대략 5nm ~ 100nm 가 될 수 있지만, 이에 한정되는 것은 아니다.
제1 절연층(111)은 게이트 전극들(120) 사이의 절연을 위한 것으로, 예를 들면, SiO, SiOC 및 SiON 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되지는 않는다. 이러한 제1 절연층(111)의 두께(기판(101)에 수직인 방향으로의 두께)는 대략 7nm ~ 100nm가 될 수 있지만, 이는 단지 예시적인 것이다.
각 게이트 전극(120)에는 강유전체층(130)이 마련되어 있다. 강유전체층(130)은 게이트 전극(120)의 표면에 마련될 수 있으며, 기판(101)에 나라한 방향의 양표면과 기판(101)에 수직인 방향의 일측면에 마련될 수 있다. 다시 말해, 강유전체(130)층은 게이트 전극(120)의 일측면에서 연장되어 게이트 전극(120)의 상하면을 덮도록 마련될 수 있다. 강유전체층(130)의 상하면은 제1 절연층(111)과 접할 수 있다.
강유전체는 결정화된 물질 구조에서 단위셀(unit cell) 내 전하 분포가 non-centrosymmetric 하여 자발적인 dipole(electric dipole), 즉, 자발 분극(spontaneous polarization)을 갖는다. 또한, 강유전체는 외부 전기장이 없는 상태에서도 dipole에 의한 잔류 분극(remnant polarization)을 갖는다. 그리고, 강유전체에서는 외부 전기장에 의해 분극의 방향이 도메인(domain) 단위로 바뀔(switching) 수 있다.
강유전체층(130)은 예를 들면, 플로라이트(fluorite)계 물질, 질화물계 물질 또는 페로브스카이트(perovskite) 등을 포함할 수 있다. 질화물계 물질은 예를 들면, AlScN을 포함할 수 있으며, 페로브스카이트는 예를 들면, PZT, BaTiO3, PbTiO3 등을 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.
플로라이트계 물질은 예를 들면, Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있다. 구체적인 예로서, 강유전체층(130)은 하프늄 산화물(HfO), 지르코늄 산화물(ZrO) 및 하프늄-지르코늄 산화물(HfZrO) 중 적어도 하나를 포함할 수 있다. 강유전체층(130)을 구성하는 하프늄 산화물(HfO), 지르코늄 산화물(ZrO) 및 하프늄-지르코늄 산화물(HfZrO)은 사방정계(orthorhombic crystal system)의 결정 구조를 가질 수 있다. 강유전체층(130)은 예를 들면, Si, Al, La, Y, Sr 및 Gd 중 적어도 하나의 도펀트를 더 포함할 수도 있다. 게이트 전극에 마련되는 강유전체층의 두께는 대략 3nm ~ 20nm 정도가 될 수 있지만, 이는 단지 예시적인 것이다.
강유전체층(130)의 일측면은 채널홀(170)의 내벽을 구성하며, 이 채널홀(170)의 내벽에는 기판(101)에 나란한 방향으로 중간 전극(140), 제3 절연층(113), 채널층(150) 및 산화물층(160)이 순차적으로 적층되어 있다. 이에 대해서 이하에서 구체적으로 설명한다.
각 강유전체층(130)에는 중간 전극(140)이 마련되어 있다. 중간 전극(140)은 기판(101)에 수직인 강유전체층(130)의 일측면에 마련될 수 있다. 중간 전극(140)은 게이트 전극(120)과 마찬가지로 도전성 물질을 포함할 수 있다. 예를 들면, 중간 전극(140)은 W, TiN, TaN, WN, NbN, Mo, Ru, Ir, RuO, IrO, 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 중간 전극(140)은 게이트 전극(120)과 동일한 도전성 물질을 포함하거나 또는 게이트 전극(120)과 다른 도전성 물질을 포함할 수도 있다.
중간 전극(140)은 강유전체층(130)의 일측면에서 기판(101)에 수직인 방향으로 연장되게 마련될 수 있다. 이러한, 중간 전극(140)은 기판(101)에 수직인 방향으로의 폭(W1) 및 기판(101)에 나란한 방향으로의 두께를 가질 수 있다. 기판(101)에 수직인 방향으로의 중간 전극(140)의 폭(W1)은 중간 전극(140)과 접하는 강유전체층(130)의 폭(W2)보다 클 수 있다. 이에 따라, 후술하는 제3 절연층(113)과 접하는 중간 전극(140)의 면적은 강유전체층(130)와 접하는 중간 전극(140)의 면적보다 클 수 있다. 여기서, 중간 전극(140)과 접하는 제3 절연층(113)의 폭은 중간 전극(140)의 폭(W1)과 거의 동일할 수 있다.
예를 들어, 게이트 전극(120)의 두께가 5nm 이고, 강유전체층(130)의 두께가 3nm인 경우에 중간 전극(140)과 접하는 강유전체층(130)의 폭(W2)은 11nm 정도가 될 수 있다. 이 경우 기판(101)에 수직인 방향으로의 중간 전극(140)의 폭(W1)은 11nm 보다 크고 100nm 보다 작을 수 있다. 구체적인 예를 들면, 기판(101)에 수직인 방향으로의 중간 전극(140)의 폭(W1)은 15nm ~ 100nm 가 될 수 있다.
기판(101)에 수직인 방향으로의 중간 전극(140)의 폭(W1)은 중간 전극(140)과 접하는 강유전체층(130)의 폭(W2)의 1.2배~ 5배가 될 수 있다. 하지만, 이에 한정되는 것은 아니다. 기판(101)에 나란한 방향으로의 중간 전극(140)의 두께는 대략 5nm ~ 20nm 정도가 될 수 있지만, 이는 단지 예시적인 것이다.
중간 전극들(140) 사이에는 제2 절연층(112)이 마련될 수 있다. 여기서, 중간 전극들(140) 사이의 제2 절연층(112)은 기판(101)에 수직인 방향으로 대략 5nm ~ 20nm 정도의 폭을 가질 수 있다. 중간 전극(140)과 제2 절연층(112)은 기판(101)에 나란한 방향으로 서로 동일한 두께를 가질 수 있다.
제2 절연층(112)은 중간 전극들(140) 사이의 절연을 위한 것으로, 전술한 제1 절연층(111)과 다른 절연 물질을 포함할 수 있다. 예를 들면, 제2 절연층(112)은 SiN을 포함할 수 있지만, 이에 한정되지는 않는다.
중간 전극(140) 및 제2 절연층(112)에는 제3 절연층(113)이 기판(101)에 수직인 방향으로 마련되어 있다. 여기서, 제3 절연층(113)은 게이트 절연층으로서, 예를 들면, SiO, SiN, AlO, HfO 및 ZrO 중 적어도 하나를 포함할 수 있지만 이에 한정되는 것은 아니다. 제3 절연층(113)은 대략 1nm ~ 10nm의 두께를 가질 수 있지만, 이는 단지 예시적인 것이다.
제3 절연층(113)에는 채널층(150)이 마련되어 있다. 채널층(150)은 복수의 게이트 전극(120)에 대응하여 기판(101)에 수직인 방향으로 마련될 수 있다. 이에 따라, 기판(101)에 수직으로 적층된 복수의 강유전체 전계효과 트랜지스터(180)는 하나의 채널층(150)을 공유할 수 있다.
채널층(150)은 반도체 물질을 포함할 수 있다. 예를 들면, 채널층(150)은 예를 들면, Si, Ge, SiGe 등과 같은 IV 족 반도체 또는 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 또한, 채널층(150)은 예를 들면, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질(2D semiconductor material), 양자점(quantum dot), 또는 유기 반도체를 포함할 수도 있다. 여기서, 산화물 반도체는, 예컨대, InGaZnO 등을 포함할 수 있고, 이차원 반도체 물질은 예컨대, TMD(transition metal dichalcogenide)나 그래핀(graphene)을 포함할 수 있으며, 양자점은 콜로이달 양자점(colloidal QD), 나노결정(nanocrystal) 구조 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것에 불과하고, 본 실시예는 이에 한정되지 않는다.
채널층(150)은 도펀트를 더 포함할 수 있다. 여기서, 도펀트는 p형 도펀트 또는 n형 도펀트를 포함할 수 있다. p형 도펀트는 예를 들면, B, Al, Ga, In 등과 같은 Ⅲ족 원소를 포함할 수 있으며, n형 도펀트는 예를 들면, P, As, Sb 등과 같은 Ⅴ족 원소를 포함할 수 있다.
이러한 채널층(150)은 대략 1nm ~ 20nm의 두께를 가질 수 있지만, 이에 한정되는것은 아니다. 채널층(150)에는 채널홀(170)의 내부를 채우도록 산화물층(160)이 더 마련될 수 있다.
각 강유전체 전계효과 트랜지스터(180)에서 게이트 전극(120)에 인가된 게이트 전압에 따라 강유전 분극 방향이 결정됨으로써 메모리 동작이 수행될 수 있다. 여기서, 비휘발성 메모리 동작이 수행되기 위해서는 강유전 분극 스위칭이 일어나는 항전기장(coercive field) 보다 높은 크기의 게이트 전압이 게이트 전극(120)에 인가될 수 있다.
본 실시예에 따른 3차원 강유전체 메모리 소자(100)에서는 강유전체층(130)과 게이트 절연층인 제3 절연층(113) 사이에 중간 전극(140)을 마련하고, 이 중간 전극(140)의 폭을 중간 전극(140)과 접하는 강유전체층(130)의 폭보다 크게 함으로써 게이트 전극(120)과 중간 전극(140) 사이에 있는 강유전체층(130)의 정전 용량과 중간 전극(140)과 채널층(150) 사이에 있는 제3 절연층(113)의 정전 용량의 비율을 조절할 수 있으며, 이에 따라 3차원 강유전체 메모리 소자(100)의 신뢰성을 향상시킬 수 있다.
3차원 강유전체 메모리 소자(100)에서, 중간 전극(140)의 폭을 중간 전극(140)과 접하는 강유전체층(130)의 폭보다 크게 함으로써 제3 절연층(113)과 접하는 중간 전극(140)의 면적을 강유전체층(130)와 접하는 중간 전극(140)의 면적보다 크게 할 수 있다. 이에 따라, 강유전체층(130)의 정전 용량에 대한 제3 절연층(113)의 정전 용량의 비율을 증가시킬 수 있으므로, 제3 절연층(113)에 인가되는 전계를 감소시킬 수 있다. 따라서, 제3 절연층(113)의 열화를 방지하고 비교적 낮은 전압으로도 3차원 강유전체 메모리 소자(100)를 용이하게 구동할 수 있다.
이하에서는 전술한 3차원 강유전체 메모리 소자(100)를 제조하는 방법에 대해 설명한다. 도 5 내지 도 12는 예시적인 실시예에 따른 3차원 강유전체 메모리 소자의 제조방법을 설명하기 위한 도면들이다.
도 5를 참조하면, 기판(101)에 수직인 방향으로 복수의 제1 절연층(111) 및 복수의 희생층(121)을 교대로 적층한다. 기판(101)은 다양한 재질을 포함할 수 있다. 예를 들면, 기판(101)은 단결정 실리콘 기판, 화합물 반도체 기판 또는 SOI 기판을 포함할 수 있다. 하지만 이는 단지 예시적인 것으로, 이외에도 다양한 재질의 기판(101)이 사용될 수 있다. 또한 기판(101)에는 예를 들어 도핑에 의한 불순물 영역, 트랜지스터 등과 같은 전자 소자, 또는 데이터를 저장하는 메모리셀들을 선택하고 제어하는 주변 회로(periphery circuit) 등이 더 포함될 수 있다.
제1 절연층(111)은 예를 들면, SiO, SiOC 및 SiON 중 적어도 하나를 포함할 수 있지만, 이에 한정되지는 않는다. 이러한 제1 절연층(111)은 예를 들어 대략 7nm ~ 100nm의 두께로 형성될 수 있지만, 이는 단지 예시적인 것이다. 희생층(121)은 제1 절연층(111)과 식각 선택성을 가지는 물질을 포함할 수 있다. 예를 들면, 희생층(121)은 SiN을 포함할 수 있지만, 이에 한정되지는 않는다.
도 6을 참조하면, 복수의 제1 절연층(111) 및 복수의 희생층(121)을 관통하는 채널홀(170)을 형성한다. 여기서, 채널홀(170)은 기판(101)에 실질적으로 수직인 방향으로 형성될 수 있다. 이러한 채널홀(170)의 내벽을 통해 제1 절연층(111) 및 희생층(121)의 측면이 노출될 수 있다.
도 7을 참조하면, 채널홀(170)의 내벽에 절연 물질층(111'), 제2 절연층(112), 제3 절연층(113) 및 채널층(150)을 순차적으로 증착한다. 채널홀(170)의 내벽에 증착되는 절연 물질층(111')은 제1 절연층(111)과 동일한 절연 물질을 포함할 수 있다. 하지만, 반드시 이에 한정되지는 않는다. 예를 들어, 절연 물질층(111')은 SiO, SiOC 및 SiON 중 적어도 하나를 포함할 수 있다.
절연 물질층(111')에는 제2 절연층(112)이 형성될 수 있다. 제2 절연층(112)은 제1 절연층(111) 및 절연 물질층(111')과 식각 선택성을 가지는 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(112)은 SiN을 포함할 수 있지만, 이에 한정되지는 않는다. 이러한 제2 절연층(112)은 대략 5nm ~ 20nm 의 두께로 형성될 수 있지만, 이는 단지 예시적인 것이다.
제2 절연층(112)에는 제3 절연층(113)이 형성될 수 있다. 제3 절연층(113)은 게이트 절연층으로서, 예를 들면, SiO, SiN, AlO, HfO 및 ZrO 중 적어도 하나를 포함할 수 있다. 이러한 제3 절연층(113)은 대략 1nm ~ 10nm의 두께로 형성될 수 있다. 하지만, 이는 단지 예시적인 것이다.
제3 절연층(113)에는 채널층(150)이 형성될 수 있다. 채널층(150)은 반도체 물질을 포함할 수 있다. 예를 들면, 채널층(150)은 예를 들면, Si, Ge, SiGe 등과 같은 IV 족 반도체 또는 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 또한, 채널층(150)은 예를 들면, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질(2D semiconductor material), 양자점(quantum dot), 또는 유기 반도체를 포함할 수도 있다. 여기서, 산화물 반도체는, 예컨대, InGaZnO 등을 포함할 수 있고, 이차원 반도체 물질은 예컨대, TMD(transition metal dichalcogenide)나 그래핀(graphene)을 포함할 수 있으며, 양자점은 콜로이달 양자점(colloidal QD), 나노결정(nanocrystal) 구조 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것에 불과하고, 본 실시예는 이에 한정되지 않는다.
채널층(150)은 도펀트를 더 포함할 수 있다. 여기서, 도펀트는 p형 도펀트 또는 n형 도펀트를 포함할 수 있다. p형 도펀트는 예를 들면, B, Al, Ga, In 등과 같은 Ⅲ족 원소를 포함할 수 있으며, n형 도펀트는 예를 들면, P, As, Sb 등과 같은 Ⅴ족 원소를 포함할 수 있다. 이러한 채널층(150)은 대략 1nm ~ 20nm의 두께를 가질 수 있지만, 이에 한정되는것은 아니다. 채널층(150)에는 채널홀(170)의 내부를 채우도록 산화물층(160)이 더 형성될 수 있다.
도 8을 참조하면, 희생층(121)을 식각하여 제거한다. 이에 따라, 희생층(121)이 제거된 공간(122)을 통해 절연 물질층(111')이 노출된다. 이어서, 도 9를 참조하면, 희생층(121)이 제거된 공간(122)을 통해 노출된 절연 물질층(111')을 식각하여 제거한다. 이에 따라, 희생층(121)이 제거된 공간(122)을 통해 제2 절연층(112)이 노출된다.
도 10을 참조하면, 희생층(121)이 제거된 공간(122)을 통해 노출된 제2 절연층(112)을 식각하여 리세스(recess, 190)를 형성한다. 여기서, 리세스(190)는 기판(101)에 수직인 방향으로 연장되어 형성될 수 있다. 이에 따라, 기판(101)에 수직인 방향으로의 리세스(190)의 폭은 희생층(121)이 제거된 공간(122)의 폭보다 클 수 있다. 예를 들어, 기판(101)에 수직인 방향으로의 리세스(190)의 폭은 희생층(121)이 제거된 공간(122)의 폭의 1.2배 ~ 5배가 될 수 있다. 하지만, 이는 단지 예시적인 것이다.
도 11을 참조하면, 제2 절연층(112)의 식각을 통해 형성된 리세스(190)의 내부를 채우도록 중간 전극(140)을 증착한다. 따라서, 기판(101)에 수직인 방향으로의 중간 전극(140)의 폭은 희생층(121)이 제거된 공간(122)의 폭보다 클 수 있다. 중간 전극(140)은 예를 들면, W, TiN, TaN, WN, NbN, Mo, Ru, Ir, RuO, IrO, 및 폴리 실리콘 중 적어도 하나를 포함할 수 있지만, 이에 한정되지는 않는다. 이 중간 전극(140)은 제2 절연층(112)과 동일한 두께로 형성될 수 있다.
도 12를 참조하면, 희생층(121)이 제거된 공간(122)의 내벽에 강유전체층(130)을 증착한 다음, 이 강유전체층(130)의 내측에 게이트 전극(120)을 형성한다.
강유전체층(130)은 예를 들면, 플로라이트(fluorite)계 물질, 질화물계 물질 또는 페로브스카이트(perovskite) 등을 포함할 수 있다. 질화물계 물질은 예를 들면, AlScN을 포함할 수 있으며, 페로브스카이트는 예를 들면, PZT, BaTiO3, PbTiO3 등을 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.
플로라이트계 물질은 예를 들면, Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있다. 구체적인 예로서, 강유전체층(130)은 하프늄 산화물(HfO), 지르코늄 산화물(ZrO) 및 하프늄-지르코늄 산화물(HfZrO) 중 적어도 하나를 포함할 수 있다. 강유전체층(130)을 구성하는 하프늄 산화물(HfO), 지르코늄 산화물(ZrO) 및 하프늄-지르코늄 산화물(HfZrO)은 사방정계(orthorhombic crystal system)의 결정 구조를 가질 수 있다. 강유전체층(130)은 예를 들면, Si, Al, La, Y, Sr 및 Gd 중 적어도 하나의 도펀트를 더 포함할 수도 있다. 게이트 전극에 마련되는 강유전체층의 두께는 대략 3nm ~ 20nm 정도가 될 수 있지만, 이는 단지 예시적인 것이다.
강유전체층(130)의 내측에는 게이트 전극(120)이 형성되어 있다. 게이트 전극(120)은 예를 들면, W, TiN, TaN, WN, NbN, Mo, Ru, Ir, RuO, IrO, 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 하지만 이는 단지 예시적인 것이다. 이러한 게이트 전극(120)의 두께(기판(101)에 수직인 방향으로의 두께)는 대략 5nm ~ 100nm 가 될 수 있지만, 이에 한정되는 것은 아니다.
이상에서 설명된 3차원 강유전체 메모리 소자(200)는 다양한 전자 장치에서 데이터 저장을 위해 사용될 수 있다. 도 13은 예시적인 실시예들에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 13을 참고하면, 캐시 메모리(cache memory)(1510), ALU(1520) 및 제어 유닛(1530)이 CPU(Central Processing Unit,1500)을 구성할 수 있고, 캐시 메모리(1510)는 SRAM(static random access memory)으로 이루어질 수 있다. CPU(1500)와 별개로, 메인 메모리(1600) 및 보조 스토리지(1700)가 구비될 수도 있다. 메인 메모리(1600)는 DRAM 소자를 포함할 수 있으며, 보조 스토리지(1700)은 전술한 3차원 강유전체 메모리 소자(100)를 포함할 수 있다. 경우에 따라, 소자 아키텍쳐(architecture)는 서브-유닛들(sub-units)의 구분없이, 하나의 칩에서 컴퓨팅(computing) 단위 소자들과 메모리 단위 소자들이 상호 인접하는 형태로 구현될 수 있다.
이상에서 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
100.. 3차원 강유전체 메모리 소자
101.. 기판
111.. 제1 절연층
111'.. 절연 물질층
112.. 제2 절연층
113.. 제3 절연층
120.. 게이트 전극
121.. 희생층
122.. 희생층이 제거된 공간
130.. 강유전체층
140.. 중간 전극
150.. 채널층
160.. 산화물층
170.. 채널홀
190.. 리세스
101.. 기판
111.. 제1 절연층
111'.. 절연 물질층
112.. 제2 절연층
113.. 제3 절연층
120.. 게이트 전극
121.. 희생층
122.. 희생층이 제거된 공간
130.. 강유전체층
140.. 중간 전극
150.. 채널층
160.. 산화물층
170.. 채널홀
190.. 리세스
Claims (20)
- 기판;
상기 기판 위로 적층된 복수의 게이트 전극;
상기 복수의 게이트 전극과 접하는 복수의 강유전체층;
상기 복수의 강유전체층과 접하는 복수의 중간 전극;
상기 복수의 중간 전극과 접하는 게이트 절연층; 및
상기 게이트 절연층과 접하는 채널층;을 포함하며,
상기 중간 전극의 폭은 상기 중간 전극과 접하는 상기 강유전체층의 폭보다 큰 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 복수의 게이트 전극은 상기 기판에 수직인 방향으로 적층되며, 상기 각 게이트 전극은 상기 기판에 나란한 방향으로 연장되는 3차원 강유전체 메모리 소자. - 제 2 항에 있어서,
상기 강유전체층은 상기 기판에 나란한 상기 게이트 전극의 상하면 및 상기 기판에 수직인 상기 게이트 전극의 일측면에 마련되는 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 중간 전극과 접하는 상기 강유전체층의 면적은 상기 중간 전극과 접하는 상기 게이트 절연층의 면적 보다 작은 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 중간 전극의 폭은 상기 중간 전극과 접하는 상기 강유전체층의 폭의 1.2배 ~ 5배인 3차원 강유전체 메모리 소자. - 제 5 항에 있어서,
상기 중간 전극의 폭은 15nm ~ 100nm인 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 게이트 전극과 상기 중간 전극은 각각 독립적으로 W, TiN, TaN, WN, NbN, Mo, Ru, Ir, RuO, IrO, 및 폴리 실리콘 중 적어도 하나를 포함하는 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 복수의 게이트 전극 사이에는 제1 절연층이 마련되는 3차원 강유전체 메모리 소자. - 제 8 항에 있어서,
상기 제1 절연층은 SiO, SiOC 및 SiON 중 적어도 하나를 포함하는 3차원 강유전체 메모리 소자. - 제 8 항에 있어서,
상기 제1 절연층은 7nm ~ 100nm의 두께를 가지는 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 강유전체층은 플로라이트(fluorite)계 물질, 질화물계 물질, 또는 페로브스카이트(perovskite)를 포함하는 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 강유전체층은 3nm ~ 20nm의 두께를 가지는 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 복수의 중간 전극 사이에는 제2 절연층이 마련되는 3차원 강유전체 메모리 소자. - 제 13 항에 있어서,
상기 제2 절연층은 상기 제1 절연층과 다른 절연 물질을 포함하는 3차원 강유전체 메모리 소자. - 제 13 항에 있어서,
상기 제2 절연층은 SiN을 포함하는 3차원 강유전체 메모리 소자. - 제 13 항에 있어서,
상기 제2 절연층의 폭은 5nm ~ 20nm인 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 게이트 절연층은 SiO, SiN, AlO, HfO 및 ZrO 중 적어도 하나를 포함하는 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 채널층은 상기 복수의 게이트 전극에 대응하여 공통으로 마련되는 메모리 소자. - 제 18 항에 있어서,
상기 채널층은 상기 기판에 수직인 방향으로 연장되어 마련되는 3차원 강유전체 메모리 소자. - 제 18 항에 있어서,
상기 채널층은 IV족 반도체, Ⅲ-Ⅴ족 반도체, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질(2D semiconductor material), 양자점(quantum dot), 또는 유기 반도체를 포함하는 3차원 강유전체 메모리 소자.
Priority Applications (4)
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|---|---|---|---|
| KR1020220082764A KR20240005533A (ko) | 2022-07-05 | 2022-07-05 | 3차원 강유전체 메모리 소자 |
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Family Applications (1)
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|---|---|---|---|
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