JP7173909B2 - 半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、半導体記憶装置に関する。
強誘電体メモリが不揮発性メモリとして注目されている。特に、ＭＦＩＳ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造やＭＦＭＩＳ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の１トランジスタ型のメモリセルは、高集積化が可能となるため大容量の不揮発性メモリへの適用が期待される。
強誘電体メモリでは、分極の不安定性に起因する電荷保持特性の劣化が問題となる。強誘電体メモリの分極の安定性を増大させ、強誘電体メモリの信頼性を向上することが望まれる。
米国特許第９８１８４６８号明細書
本発明が解決しようとする課題は、信頼性の向上が可能な半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、層間絶縁層とゲート電極層とが第１の方向に交互に積層された積層体と、積層体の中に設けられ、第１の方向に延びる半導体層と、半導体層とゲート電極層との間に設けられた第１の絶縁層と、第１の絶縁層とゲート電極層との間に設けられた導電層と、導電層とゲート電極層との間に設けられ、強誘電体を含む第２の絶縁層と、を備え、第１の方向に隣り合う２つの導電層は、層間絶縁層を間に挟んで離間し、ゲート電極層の第１の方向の第１の厚さは、導電層の第１の方向の第２の厚さより小さく、前記第２の絶縁層は、前記導電層と前記ゲート電極層との間の第１の領域と、前記ゲート電極層と前記層間絶縁層との間の第２の領域と、を有し、前記第１の領域が前記強誘電体を含み、前記第２の領域が常誘電体を含む。
実施形態の半導体記憶装置のメモリセルアレイの回路図。 実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 実施形態の半導体記憶装置のメモリセルの模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の作用及び効果の説明図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、半導体記憶装置を構成する部材の結晶系の同定には、例えば、ナノビーム回折法（Ｎａｎｏ Ｂｅａｍ Ｄｉｆｆｒａｃｔｉｏｎ：ＮＢＤ）を用いることが可能である。
実施形態の半導体記憶装置は、層間絶縁層とゲート電極層とが第１の方向に交互に積層された積層体と、積層体の中に設けられ、第１の方向に延びる半導体層と、半導体層とゲート電極層との間に設けられた第１の絶縁層と、第１の絶縁層とゲート電極層との間に設けられた導電層と、導電層とゲート電極層との間に設けられ、強誘電体を含む第２の絶縁層と、を備え、第１の方向に隣り合う２つの導電層は、層間絶縁層を間に挟んで離間し、ゲート電極層の第１の方向の第１の厚さは、導電層の第１の方向の第２の厚さより小さい。
実施形態の半導体記憶装置は、ＭＦＭＩＳ構造のメモリセルトランジスタＭＴを有する３次元ＮＡＮＤフラッシュメモリである。
図１は、実施形態の半導体記憶装置のメモリセルアレイの回路図である。
実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ１００は、図１に示すように複数のワード線ＷＬ（ゲート電極層）、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ（半導体層）、及び、複数のメモリストリングＭＳを備える。
複数のワード線ＷＬがｚ方向（第１の方向）に配置される。複数のビット線ＢＬは、ｚ方向に延びる。以下、ｚ方向に直交するｙ方向を第２の方向と称し、ｚ方向及びｙ方向に直交するｘ方向を第３の方向と称する。
図１に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルトランジスタＭＴ、及び、ドレイン選択トランジスタＳＤＴで構成される。ビット線ＢＬとドレイン選択ゲート線ＳＧＤにより１本のメモリストリングＭＳが選択され、ワード線ＷＬにより１個のメモリセルトランジスタＭＴが選択可能となる。
図２は、実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図２は、図１のメモリセルアレイ１００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルの断面を示す。
図２（ａ）は、メモリセルアレイ１００のｙｚ断面図である。図２（ａ）は、図２（ｂ）のＢＢ’断面である。図２（ｂ）は、メモリセルアレイ１００のｘｙ断面図である。図２（ｂ）は、図２（ａ）のＡＡ’断面である。図２（ａ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
図３は、実施形態の半導体記憶装置のメモリセルの模式断面図である。図３は、メモリセルの一部の拡大断面図である。
メモリセルアレイ１００は、図２、図３に示すように、複数のワード線ＷＬ（ゲート電極層）、半導体層１０、複数の層間絶縁層１２、ゲート絶縁層１４（第１の絶縁層）、金属層１６（導電層）、強誘電体層１８（第２の絶縁層）を備える。複数のワード線ＷＬと複数の層間絶縁層１２が積層体３０を構成する。強誘電体層１８は、強誘電体領域１８ａ（第１の領域）と常誘電体領域１８ｂ（第２の領域）とを有する。
ワード線ＷＬ及び層間絶縁層１２は、例えば、図示しない半導体基板上に設けられる。
ワード線ＷＬと層間絶縁層１２は、半導体基板の上に、ｚ方向（第１の方向）に交互に積層される。ワード線ＷＬは、ｚ方向に離間して配置される。複数のワード線ＷＬと複数の層間絶縁層１２が積層体３０を構成する。
ワード線ＷＬは、板状の導電体である。ワード線ＷＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。ワード線ＷＬは、ゲート電極層の一例である。
層間絶縁層１２は、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１２は、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層１２は、例えば、酸化シリコンである。
半導体層１０は、積層体３０の中に設けられる。半導体層１０は、ｚ方向に延びる。半導体層１０は、積層体３０を貫通して設けられる。半導体層１０は、例えば、円柱状である。
半導体層１０は、例えば、多結晶の半導体である。半導体層１０は、例えば、多結晶シリコンである。半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
ゲート絶縁層１４は、半導体層１０とワード線ＷＬとの間に設けられる。ゲート絶縁層１４は、半導体層１０と金属層１６との間に設けられる。
ゲート絶縁層１４は、半導体層１０の側面に沿って設けられる。ゲート絶縁層１４は、半導体層１０と層間絶縁層１２との間にも設けられる。ゲート絶縁層１４は、隣り合うメモリセルトランジスタＭＴの間で分断されることなく設けられる。
ゲート絶縁層１４は、例えば、酸化物、又は、酸窒化物である。ゲート絶縁層１４は、例えば、酸化シリコンである。
ゲート絶縁層１４のｙ方向の厚さは、例えば、１ｎｍ以上１０ｎｍ以下である。
金属層１６は、ゲート絶縁層１４とワード線ＷＬとの間に設けられる。金属層１６は、ゲート絶縁層１４と強誘電体層１８との間に設けられる。
ｚ方向に隣り合う２つの金属層１６は、層間絶縁層１２を間に挟んで離間している。ｚ方向に隣り合うメモリセルトランジスタＭＴの金属層１６は、分断されている。
金属層１６は、例えば、金属、金属窒化物、又は、金属炭化物である。金属層１６は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、窒化チタン、窒化タングステン、窒化タンタル、炭化チタン、炭化タングステン、及び、炭化タンタルからなる群から選ばれる少なくとも一つの材料を含む。金属層１６は、例えば、窒化チタンである。
金属層１６のｙ方向の厚さは、例えば、３ｎｍ以上１５ｎｍ以下である。
強誘電体層１８は、金属層１６とワード線ＷＬとの間に設けられる。強誘電体層１８は、例えば、金属層１６及びワード線ＷＬに接する。
強誘電体層１８は、強誘電体領域１８ａ（第１の領域）と常誘電体領域１８ｂ（第２の領域）とを有する。強誘電体領域１８ａは、金属層１６とワード線ＷＬとの間に設けられる。常誘電体領域１８ｂは、ワード線ＷＬと層間絶縁層１２との間に設けられる。常誘電体領域１８ｂは、常誘電体領域１８ｂは、ワード線ＷＬのｚ方向に設けられる。例えば、層間絶縁層１２に接する。強誘電体領域１８ａと常誘電体領域１８ｂは、略同一の化学組成を有する。
強誘電体層１８は、強誘電体を含む。強誘電体領域１８ａは、強誘電体を含む。強誘電体領域１８ａは、直方晶系の結晶を含む。常誘電体領域１８ｂは、常誘電体を含む。常誘電体領域１８ｂは、単斜晶系の結晶を含む。
強誘電体層１８は、例えば、酸化ハフニウムを含む。強誘電体層１８は、酸化ハフニウムを主成分とする。酸化ハフニウムを主成分とするとは、強誘電体層１８に含まれる物質の中で、酸化ハフニウムのモル比率が最も高いことを意味する。酸化ハフニウムのモル比率は、例えば、９０％以上である。
強誘電体層１８を構成する酸化ハフニウムは、例えば、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロジム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含んでも良い。上記元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。
強誘電体領域１８ａは、例えば、強誘電体の酸化ハフニウムを含む。強誘電体領域１８ａは、例えば、直方晶系（Ｏｒｔｈｏｒｈｏｍｂｉｃ）の酸化ハフニウム結晶を含む。強誘電体領域１８ａは、例えば、直方晶系の酸化ハフニウムを主とする酸化ハフニウムである。酸化ハフニウムは、例えば、第三直方晶系（Ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１ 、空間群番号２９番）を主とする酸化ハフニウムである。なお、直方晶系は斜方晶系とも称される。
常誘電体領域１８ｂは、例えば、常誘電体の酸化ハフニウムを含む。常誘電体領域１８ｂは、例えば、単斜晶系（Ｍｏｎｏｃｌｉｎｉｃ）の酸化ハフニウム結晶を含む。常誘電体領域１８ｂは、例えば、単斜晶系の酸化ハフニウムを主とする酸化ハフニウムである。
ワード線ＷＬのｚ方向の第１の厚さ（図３中のｄ１）は、金属層１６のｚ方向の第２の厚さ（図３中のｄ２）より小さい。
強誘電体層１８が、酸化ハフニウムを含む場合、ワード線ＷＬのｚ方向の第１の厚さｄ１（ｎｍ）と、金属層１６のｚ方向の第２の厚さｄ２（ｎｍ）との間には、例えば、下記不等式が成立する。
ｄ２≧ｄ１＋１０・・・（不等式）
ワード線ＷＬのｚ方向の第１の厚さｄ１は、例えば、５ｎｍ以上４０ｎｍ以下である。金属層１６のｚ方向の第２の厚さｄ２は、例えば、１５ｎｍ以上５０ｎｍ以下である。
強誘電体層１８のｙ方向の厚さは、例えば、５ｎｍ以上１５ｎｍ以下である。
金属層１６のｙ方向の幅（図３中のｗ）は、略一定である。ワード線ＷＬの半導体層１０の側の端部の第１の方向には、金属層１６は存在しない。ワード線ＷＬと層間絶縁層１２との間には、金属層１６は存在しない。
実施形態のメモリセルでは、強誘電体層１８に含まれる強誘電体の分極反転状態を、ワード線ＷＬと半導体層１０の間に印加する電圧によって制御する。強誘電体層１８の分極反転状態により、メモリセルトランジスタＭＴの閾値電圧が変化する。メモリセルトランジスタＭＴの閾値電圧が変化することで、メモリセルトランジスタＭＴのオン電流が変化する。例えば、閾値電圧が高くオン電流が低い状態をデータ“０”、閾値電圧が低くオン電流が高い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
次に、実施形態の半導体記憶装置の製造方法の一例について説明する。図４、図５、図６、図７、図８、図９、図１０、図１１、図１２は、実施形態の半導体記憶装置の製造方法を示す模式断面図である。図４、図５、図６、図７、図８、図９、図１０、図１１、図１２は、それぞれ、図２（ａ）に対応する断面を示す。図４、図５、図６、図７、図８、図９、図１０、図１１、図１２は、半導体記憶装置のメモリセルアレイ１００の製造方法の一例を示す。
最初に、図示しない半導体基板の上に、酸化シリコン層５０と窒化シリコン層５２とを交互に積層する（図４）。酸化シリコン層５０と窒化シリコン層５２により積層体３０が形成される。酸化シリコン層５０と窒化シリコン層５２は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。酸化シリコン層５０の一部は、最終的に層間絶縁層１２となる。
次に、酸化シリコン層５０と窒化シリコン層５２に開口部５４を形成する（図５）。開口部５４は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。
次に、開口部５４の内面に露出した窒化シリコン層５２を、ウェットエッチングにより選択的に後退させる（図６）。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン層５２を酸化シリコン層５０に対して選択的にエッチングする。
次に、窒化チタン膜５６を、開口部５４内、及び、窒化シリコン層５２が後退した領域内に形成する（図７）。窒化チタン膜５６は、例えば、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＡＬＤ法）により形成する。窒化チタン膜５６の一部は、最終的に金属層１６となる。
次に、開口部５４の内面の窒化チタン膜５６を、エッチングにより除去する（図８）。窒化チタン膜５６は、例えば、ＲＩＥ法によりエッチングして除去する。
次に、開口部５４内に酸化シリコン膜５８を形成する。そして、酸化シリコン膜５８の上に多結晶シリコン膜６０を形成し、開口部５４を埋め込む（図９）。酸化シリコン膜５８及び多結晶シリコン膜６０は、例えば、ＣＶＤ法により形成する。
次に、図示しないエッチング用の溝を用いて、窒化シリコン層５２をウェットエッチングより選択的に除去する（図１０）。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン層５２を酸化シリコン層５０、窒化チタン膜５６に対して選択的にエッチングする。
次に、窒化シリコン層５２が除去された領域に、酸化ハフニウム膜６２を形成する（図１１）。酸化ハフニウム膜６２は、例えば、ＡＬＤ法により形成する。酸化ハフニウム膜６２は、最終的に強誘電体層１８となる。
次に、酸化ハフニウム膜６２の上に、タングステン膜６４を形成する（図１２）。タングステン膜６４は、例えば、ＣＶＤ法により形成される。タングステン膜６４は、最終的にワード線ＷＬとなる。
タングステン膜６４の形成後に、結晶化アニールを行う。結晶化アニールにより、酸化ハフニウム膜６２のタングステン膜６４と窒化チタン膜５６に挟まれた領域が強誘電体となる。この領域が、強誘電体領域１８ａとなる。一方、酸化ハフニウム膜６２のタングステン膜６４と酸化シリコン層５０に挟まれた領域は常誘電体となる。この領域が、常誘電体領域１８ｂとなる。
以上の製造方法により、実施形態の半導体記憶装置のメモリセルアレイ１００が製造される。
次に、実施形態の半導体記憶装置の作用及び効果について説明する。
ＭＦＩＳ構造やＭＦＭＩＳ構造の１トランジスタ型のメモリセルでは、分極の不安定性に起因する電荷保持特性の劣化が問題になる。この原因は、絶縁層がゲート電極と半導体層との間に存在することにより生ずる減分極電界により、強誘電体層の中で反転できない分極ドメインが残るためと考えられる。強誘電体層の中で反転できない分極ドメインが存在すると、強誘電体層の分極が不安定になり、電荷保持特性が劣化すると考えられる。
ＭＦＭＩＳ構造は、ゲート電極と半導体層との間には、ＭＦＭキャパシタとＭＩＳキャパシタが直列に接続した構造である。ＭＦＭキャパシタの面積をＭＩＳキャパシタの面積よりも小さくすることで、減分極電界を弱め、電荷保持特性を向上させることが可能である。
実施形態の半導体記憶装置の場合、ワード線ＷＬ／強誘電体層１８／金属層１６がＭＦＭキャパシタを構成する。また、金属層１６／ゲート絶縁層１４／半導体層１０がＭＩＳキャパシタを構成する。
実施形態の半導体記憶装置は、ワード線ＷＬのｚ方向の第１の厚さ（図３中のｄ１）は、金属層１６のｚ方向の第２の厚さ（図３中のｄ２）より小さい。したがって、ワード線ＷＬ／強誘電体層１８／金属層１６で構成されるＭＦＭキャパシタの面積が、金属層１６／ゲート絶縁層１４／半導体層１０で構成されるＭＩＳキャパシタの面積よりも小さくなる。よって、減分極電界を弱め、電荷保持特性を向上させることが可能となる。
更に減分極電界を弱め、電荷保持特性を向上させる観点から、強誘電体層１８の抗電界で決まるメモリウィンドウＭＷｖを、強誘電体層１８の分極量で決まるメモリウィンドウＭＷｐよりも大きくすることが好ましい。すなわち、ＭＷｖ≧ＭＷｐとすることが好ましい。
抗電界で決まるメモリウィンドウＭＷｖは、下記式（１）で表される。また、分極量で決まるメモリウィンドウＭＷｐは、下記式（２）で表される。
Figure 0007173909000001
Figure 0007173909000002
式（１）、式（２）において、Ｅｃは抗電界、ｔＦＥは強誘電体層の膜厚、Ｐｒは残留分極、εは強誘電体層の誘電率、ｓはＭＦＭキャパシタ面積／ＭＩＳキャパシタ面積である。実施形態の半導体記憶装置の場合、ｓはｄ１／ｄ２で近似できる。
図１３は、実施形態の半導体記憶装置の作用及び効果の説明図である。図１３は、強誘電体層１８が酸化ハフニウムの場合にＭＷｖ≧ＭＷｐを充足する条件を示す。Ｅｃ、ｔＦＥ、Ｐｒ、εを網羅的に変化させて、ＭＷｖ≧ＭＷｐを充足する条件を求めた。図１３に示すように、ワード線ＷＬのｚ方向の第１の厚さｄ１と、金属層１６のｚ方向の第２の厚さｄ２が下記不等式を満たすことで、ＭＷｖ≧ＭＷｐが充足される。
ｄ２≧ｄ１＋１０・・・（式）
したがって、強誘電体層１８が酸化ハフニウムの場合、ワード線ＷＬのｚ方向の第１の厚さｄ１と、金属層１６のｚ方向の第２の厚さｄ２が下記不等式を満たすことが、減分極電界を弱め、電荷保持特性を向上させる観点から好ましい。
ｄ２≧ｄ１＋１０・・・（式）
実施形態の半導体記憶装置では、ゲート絶縁層１４が隣り合うメモリセルトランジスタＭＴの間で分断されることなく設けられる。言い換えれば、金属層１６の端部の両側にも、ゲート絶縁層１４が存在する。このため、金属層１６の端部から回り込む電界により、金属層１６／ゲート絶縁層１４／半導体層１０で構成されるＭＩＳキャパシタの面積が実効的に大きくなる。したがって、隣り合うメモリセルトランジスタＭＴの間でゲート絶縁層１４が分断される場合と比較して、ＭＦＭキャパシタ面積／ＭＩＳキャパシタ面積が小さくなる。よって、減分極電界が弱まり、電荷保持特性が向上する。
また、金属層１６の端部でゲート絶縁層１４が加工されていないため、隣り合うメモリセルトランジスタＭＴの間でゲート絶縁層１４が分断される場合と比較して、ゲート絶縁層１４の信頼性が向上する。
実施形態の半導体記憶装置では、強誘電体層１８のワード線ＷＬと層間絶縁層１２とに挟まれる領域が、常誘電体の常誘電体領域１８ｂである。同一材料で形成される場合、常誘電体の誘電率は強誘電体の誘電率よりも低い。したがって、ワード線ＷＬと層間絶縁層１２とに挟まれる領域が、強誘電体である場合と比較すると、ワード線ＷＬ間の容量が低減され、ワード線ＷＬの寄生容量が低減する。したがって、低消費電力かつ高速な半導体記憶装置が実現できる。
実施形態の半導体記憶装置において、金属層１６のｙ方向の幅（図３中のｗ）は、略一定であることが好ましい。ワード線ＷＬの半導体層１０の側の端部の第１の方向には、金属層１６は存在しないことが好ましい。ワード線ＷＬと層間絶縁層１２との間には、金属層１６は存在しないことが好ましい。上記構成により、ＭＦＭキャパシタ面積／ＭＩＳキャパシタ面積の増加が抑制される。よって、減分極電界が弱まり、電荷保持特性が向上する。また、ワード線ＷＬ間の容量が低減され、ワード線ＷＬの寄生容量が低減する。よって、低消費電力かつ高速な半導体記憶装置が実現できる。
以上、実施形態の半導体記憶装置によれば、減分極電界が弱まり、電荷保持特性が向上する。よって、信頼性の向上が可能な半導体記憶装置が実現できる。
実施形態では、強誘電体層１８が酸化ハフニウムである場合を例に説明したが、強誘電体層１８にその他の強誘電体、例えば。チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマスストロンチウム（ＳＢＴ）、チタン酸バリウム（ＢＴＯ）、又は、ポリフッ化ビニリデン（ＰＶＤＦ）を用いることも可能である。
実施形態では、ワード線ＷＬの間に、層間絶縁層１２が設けられる場合を例に説明したが、ワード線ＷＬの間は、例えば、空洞であっても構わない。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ 層間絶縁層
１４ ゲート絶縁層（第１の絶縁層）
１６ 金属層（導電層）
１８ 強誘電体層（第２の絶縁層）
１８ａ 強誘電体領域（第１の領域）
１８ｂ 常誘電体領域（第２の領域）
３０ 積層体
ＷＬ ワード線（ゲート電極層）

Claims (11)

  1. 層間絶縁層とゲート電極層とが第１の方向に交互に積層された積層体と、
    前記積層体の中に設けられ、前記第１の方向に延びる半導体層と、
    前記半導体層と前記ゲート電極層との間に設けられた第１の絶縁層と、
    前記第１の絶縁層と前記ゲート電極層との間に設けられた導電層と、
    前記導電層と前記ゲート電極層との間に設けられ、強誘電体を含む第２の絶縁層と、
    を備え、
    前記第１の方向に隣り合う２つの前記導電層は、前記層間絶縁層を間に挟んで離間し、
    前記ゲート電極層の前記第１の方向の第１の厚さは、前記導電層の前記第１の方向の第２の厚さより小さく、
    前記第２の絶縁層は、前記導電層と前記ゲート電極層との間の第１の領域と、前記ゲート電極層と前記層間絶縁層との間の第２の領域と、を有し、
    前記第１の領域が前記強誘電体を含み、前記第２の領域が常誘電体を含む、半導体記憶装置。
  2. 層間絶縁層とゲート電極層とが第１の方向に交互に積層された積層体と、
    前記積層体の中に設けられ、前記第１の方向に延びる半導体層と、
    前記半導体層と前記ゲート電極層との間に設けられた第１の絶縁層と、
    前記第１の絶縁層と前記ゲート電極層との間に設けられた導電層と、
    前記導電層と前記ゲート電極層との間に設けられ、強誘電体を含む第２の絶縁層と、
    を備え、
    前記第１の方向に隣り合う２つの前記導電層は、前記層間絶縁層を間に挟んで離間し、
    前記ゲート電極層の前記第１の方向の第１の厚さは、前記導電層の前記第１の方向の第２の厚さより小さく、
    前記第２の絶縁層は、前記導電層と前記ゲート電極層との間の第１の領域と、前記ゲート電極層と前記層間絶縁層との間の第２の領域と、を有し、
    前記第１の領域が直方晶系の結晶を含み、前記第２の領域が単斜晶系の結晶を含む、半導体記憶装置。
  3. 前記第２の絶縁層は酸化ハフニウムを含む請求項１又は請求項２いずれか一項記載の半導体記憶装置。
  4. 前記第１の厚さをｄ１（ｎｍ）、前記第２の厚さをｄ２（ｎｍ）とした場合に、下記不等式が成立する請求項３記載の半導体記憶装置。
    ｄ２≧ｄ１＋１０・・・（式）
  5. 前記第１の絶縁層は、前記半導体層と前記層間絶縁層との間に設けられる請求項１ないし請求項４いずれか一項記載の半導体記憶装置。
  6. 前記第１の方向に直交する第２の方向の前記導電層の幅は、略一定である請求項１ないし請求項５いずれか一項記載の半導体記憶装置。
  7. 前記導電層は、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、窒化チタン、窒化タングステン、窒化タンタル、炭化チタン、炭化タングステン、及び、炭化タンタルからなる群から選ばれる少なくとも一つの材料を含む請求項１ないし請求項６いずれか一項記載の半導体記憶装置。
  8. 第１の方向に離間して配置された複数のゲート電極層と、
    前記第１の方向に延びる半導体層と、
    前記半導体層と前記ゲート電極層との間に設けられた第１の絶縁層と、
    前記第１の絶縁層と前記ゲート電極層との間に設けられた導電層と、
    前記導電層と前記ゲート電極層との間に設けられ、強誘電体を含む第２の絶縁層と、
    を備え、
    前記第１の方向に隣り合う２つの前記導電層は離間し、
    前記ゲート電極層の前記第１の方向の第１の厚さは、前記導電層の前記第１の方向の第２の厚さより小さく、
    前記第２の絶縁層は、前記導電層と前記ゲート電極層との間の第１の領域と、前記ゲート電極層の前記第１の方向に位置する第２の領域と、を有し、
    前記第１の領域が前記強誘電体を含み、前記第２の領域が常誘電体を含む、半導体記憶装置。
  9. 第１の方向に離間して配置された複数のゲート電極層と、
    前記第１の方向に延びる半導体層と、
    前記半導体層と前記ゲート電極層との間に設けられた第１の絶縁層と、
    前記第１の絶縁層と前記ゲート電極層との間に設けられた導電層と、
    前記導電層と前記ゲート電極層との間に設けられ、強誘電体を含む第２の絶縁層と、
    を備え、
    前記第１の方向に隣り合う２つの前記導電層は離間し、
    前記ゲート電極層の前記第１の方向の第１の厚さは、前記導電層の前記第１の方向の第２の厚さより小さく、
    前記第２の絶縁層は、前記導電層と前記ゲート電極層との間の第１の領域と、前記ゲート電極層の前記第１の方向に位置する第２の領域と、を有し、
    前記第１の領域が直方晶系の結晶を含み、前記第２の領域が単斜晶系の結晶を含む、半導体記憶装置。
  10. 前記第２の絶縁層は酸化ハフニウムを含む請求項８又は請求項９記載の半導体記憶装置。
  11. 前記第１の厚さをｄ１（ｎｍ）、前記第２の厚さをｄ２（ｎｍ）とした場合に、下記不等式が成立する請求項１０記載の半導体記憶装置。
    ｄ２≧ｄ１＋１０・・・（式）
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