CN112470277A - 用于3D NAND类型MFMIS FeFET以实现3D铁电非易失性数据存储的架构、方法和存储器单元 - Google Patents
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Abstract
一种三维存储器，包括：衬底；形成在衬底上的交替的堆叠缓冲层和堆叠导体层的堆叠层；以及形成该堆叠层中并且从该堆叠层的顶表面沿深度方向延伸到该衬底的顶表面的沟道。该沟道可以包括在形成在该沟道中的该堆叠层的表面上的沟道绝缘体层以及形成在该沟道绝缘体层的表面上的沟道半导体层。堆叠导体层可以包括第一金属区段、第二金属区段以及位于第一金属区段与第二金属区段之间的铁电材料。
Description
技术领域
本公开总体上涉及三维电子存储器，并且更特别地，涉及提高3D NAND类型铁电场效应晶体管(FeFET)存储器中的存储器单元的密度。
背景技术
通过改进工艺技术、电路设计、编程算法和制作工艺将平面存储器单元缩放到了更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制作技术变得具有挑战性而且成本更加高昂。因而，平面存储器单元的存储器密度接近上限。用于存取三维(3D)存储器架构的存储器的三维(3D)存储器架构可以解决平面存储器单元中的密度限制。
随着半导体技术的进步，3D存储器器件(例如，3D NAND存储器器件)不断缩放更多的缓冲/导体层。因此，缓冲/导体层的沟道孔内的制作工艺变得越来越困难。
发明内容
本公开的3D存储器架构解决了目前的现有技术3D存储器架构的问题，并且提供了很多益处。本公开的架构具有增加数据存储密度以及降低存储器位成本的优点。特别地，本公开的架构利用凹陷的中间金属栅极，以实现增大的耦合比并且改进FeFET开关能力。在三维堆叠层内形成一个在另一个顶部上的栅极可以形成NAND串，以增加位密度，并且降低成本，同时提供比常规3D NAND存储器单元更好的性能和功率。
根据一个方面，提供了一种三维存储器，其包括：衬底；形成在衬底上的交替的堆叠缓冲层和堆叠导体层的堆叠层；以及形成在该堆叠层中并且从该堆叠层的顶表面沿深度方向延伸到该衬底的顶表面的沟道。该沟道可以包括形成在该沟道中的该堆叠层的表面上的沟道绝缘体层以及形成在该沟道绝缘体层的表面上的沟道半导体层。至少一个堆叠导体层可以包括第一金属区段、第二金属区段以及位于第一金属区段与第二金属区段之间的铁电材料。
在一些示例中，第一金属区段可以具有沿深度方向的第一厚度，并且第二金属区段可以具有沿深度方向的第二厚度，并且第一厚度可以大于第二厚度。
在一些示例中，铁电材料在铁电材料与第一金属区段之间的界面处可以具有等于第一厚度的沿深度方向的厚度。
在一些示例中，铁电材料可以被形成为覆盖第一金属区段以及堆叠缓冲层的与至少一个堆叠导体层相邻的表面中的每者并且具有凹陷的层，并且第二金属区段可以形成在铁电材料的凹陷中。
在一些示例中，第二金属区段、铁电材料、第一金属区段、沟道绝缘体层和沟道半导体层可以被配置为形成场效应晶体管(FET)。
在一些示例中，沟道绝缘体层可以是二氧化硅层，并且沟道半导体层可以是多晶硅层。
在一些示例中，第一金属区段和第二金属区段中的每一个可以包括铂铑合金层。
在一些示例中，铁电材料可以是锆钛酸铅(PZT)薄膜。
根据另一方面，提供了一种形成三维存储器的方法。该方法可以包括：在衬底的顶表面上形成交替的堆叠缓冲层和堆叠间隔体层的堆叠层；在该堆叠层中形成沟道，该沟道从堆叠层的顶表面沿深度方向延伸到衬底的顶表面；去除堆叠间隔体层的通过形成沟道而暴露的部分；在堆叠间隔体层的暴露部分之上沉积第一金属层；去除第一金属层的在沟道中的部分，以形成通过堆叠缓冲层间隔开的第一金属区段；在沟道中的堆叠层的表面上沉积沟道绝缘体层；在沟道绝缘体层的表面上沉积沟道半导体层；从该堆叠层去除堆叠间隔体层的剩余部分；在第一金属区段之上沉积铁电材料区段；以及在铁电材料区段之上沉积第二金属区段。
在一些示例中，堆叠间隔体层可以是氮化物层，并且可以通过使用热磷酸的湿法化学批量工艺去除堆叠间隔体层的部分和剩余部分。
在一些示例中，去除第一金属层的部分可以包括各向同性刻蚀工艺。
在一些示例中，去除第一金属层的部分可以暴露沟道中的衬底的顶表面。
在一些示例中，可以在衬底的顶表面之上沉积该沟道绝缘体层，并且该方法可以包括去除该沟道绝缘体层的与衬底的顶表面接触的部分，以暴露衬底的该顶表面。可以在衬底的暴露的顶表面上沉积沟道半导体层。
在一些示例中，该方法还可以包括，在沉积沟道半导体层之后，用绝缘材料填充沟道的剩余空腔。
根据又一方面，提供了一种铁电存储器单元，其形成在衬底上形成的堆叠层布局的缓冲层之间。该铁电存储器单元可以包括具有第一电容的金属-绝缘体-半导体结构以及具有第二电容并且形成在缓冲层之间的空腔中的金属-铁电-金属结构。金属-绝缘体-半导体结构的绝缘体和半导体可以形成在沟道的内表面上，该沟道穿过该堆叠层布局垂直地延伸至衬底的顶表面。
在一些示例中，该金属-绝缘体-半导体结构和金属-铁电-金属结构可以被配置为基于第一电容和第二电容的比值来划分施加到该铁电存储器单元的栅极的栅极电压。
在一些示例中，该铁电存储器单元可以被配置为作为场效应晶体管操作。
在一些示例中，该金属-铁电-金属结构可以包括：具有第一厚度并且与绝缘体接触的第一金属区段；具有小于第一厚度的第二厚度的第二金属区段；以及位于第一金属区段与第二金属区段之间的铁电材料。
在一些示例中，该铁电材料可以具有凹陷，并且第二金属区段可以形成在铁电材料的凹陷中。
根据又一方面，提供了一种三维铁电存储器单元阵列，其包括：形成在衬底上的交替的堆叠缓冲层和堆叠导体层的堆叠层，每一个堆叠导体层具有形成在其中的金属-铁电-金属结构；以及形成在堆叠层中并且从堆叠层的顶表面沿深度方向延伸到衬底的顶表面的沟道，该沟道包括与金属-铁电- 金属结构中的每一个连接的垂直沟道半导体层和垂直沟道绝缘体层，以形成多个金属-绝缘体-半导体结构。
附图说明
在参考下文对示例性实施例的描述以及附图考虑时，本公开的前述方面、特征和优点将得到进一步理解，其中，类似的附图标记表示类似的要素。在描述附图中示出的本公开的示例性实施例时，为了清除起见，可以使用特定术语。然而，不旨在使本公开的各个方面限制于所使用的特定术语。
图1是常规FeFET存储器单元的功能图。
图2是常规3D NAND类型FeFET存储器的区段的侧视图。
图3是根据实施例的3D NAND类型FeFET存储器的侧视图。
图4是用于形成图3的3D NAND类型FeFET存储器的例程的流程图。
图5A-图5I是图4的例程的步骤的侧视图。
具体实施方式
本技术应用在三维存储器领域，并且特别地应用在三维NAND(3D NAND)类型铁电场效应晶体管(FeFET)存储器。
图1示出了基本FeFET的一般化示例。特别地，图1是常规FeFET存储器单元100的侧视图。存储器单元100形成在衬底110上。在图1的特定示例中，FeFET是n沟道FeFET，其中，p掺杂衬底112具有位于晶体管的源极122和漏极124处的n掺杂源极区域114和n掺杂漏极区域116。在源极122区域与漏极124区域之间的衬底的栅极区域之上形成金属栅极触点132。在操作中，施加到栅极触点132的电压可以控制源极122与漏极 124之间的沟道142的打开，从而引起源极122与漏极124之间的电流的流动。栅极触点132可以被布置为用于存储器阵列中的字线的触点，由此如果跨越源极和漏极施加电压，则施加到栅极的电压使存储器单元偏置并且使数据被编程到该单元或者从该单元读取。
与就常规而言以金属栅极与衬底之间的绝缘体或电介质材料(例如，氧化物)为特征的标准场效应晶体管(FET)不同，FeFET包括替换该绝缘体或电介质材料的铁电材料134。另外，与提供与晶体管间隔开的电容器的标准FeRAM不同，FeFET的铁电材料既用作晶体管栅极又用作电容器。铁电材料134可以是被形成为薄膜的钛酸铋(Bi4Ti3O12)铁电体、或Pb1- xLnxTiO3(PLT)或者其他相关的混合锆酸盐/钛酸盐(PLZT)。铁电材料以两个稳定的极化状态为特征，从而使其即使当去除偏置电压时，也能够存储二元状态(例如，高于阈值电压对比低于阈值电压)。
对标准FeFET结构的一种替代方案是金属-铁电-金属-绝缘体-半导体 (MFMIS)结构。使铁电材料与半导体材料对接可能引起相互混合问题，其可能导致铁电材料的劣化。在MFMIS结构中，铁电层与半导体层间隔开，从而避免相互混合和劣化的问题。
可以将MFMIS结构看作两个结构：MFM结构和MIS结构。这些结构可以共享单一中部金属(或中间金属)层，或者每一个结构可以具有其自己的中间金属层，该中间金属层与其他结构的中间金属层对接。每一个结构可以具有其自己的电容，由此在这两个电容结构之间划分施加到该 MFMIS结构的栅极的电压。根据用于从铁电材料缓冲半导体的绝缘体材料的类型，可能需要相对较高的电压来操作MFMIS FeFET。
已经做出努力以提高用于FeFET存储器单元的存储密度。图2示出了涉及3D NAND类型MFMIS单元阵列200的示例，其中，在衬底210上形成由交替的绝缘缓冲层220和导电层232的堆叠层。阵列200的MFMIS FeFET单元在形成在堆叠层中的沟道内垂直对准。
每一个单元可以被认为是其自己的MFMIS结构，该MFMIS结构包括形成在交替的堆叠层中的金属层232中的一个，以及覆盖金属层232的铁电层234、第二金属或中间金属层236、绝缘体层238和半导体层240中的每一个的部分。铁电层234、中间金属层236、绝缘体层238和半导体层240 可以围绕形成在堆叠层中的挖空的沟道的周边垂直地形成。可以使用绝缘材料222填充沟道的未被其他层占据的部分。与图1的FeFET结构类似，每一个金属层232可以连接到存储器阵列的字线，由此，如果电压被施加到连接到沟道的顶部的位线，则施加到金属层232的触点的电压将使得数据被编程至该单元或者从该单元读取。
在图2的示例中，中间金属层用作MFMIS结构的中间电极，并且这一中间电极被沟道中的所有单元所共享。然而，共享中间电极会引起处于同一沟道中的单元之间的严重串扰。额外的困难在于，用于中间金属层236、绝缘体层238和半导体层240的分层工艺带来在中间电极与半导体层之间(例如，在沟道的顶部或底部边缘处)可能发生短路的风险。
图3示出了根据本公开的实施例的3D NAND类型MFMIS单元阵列 300。该阵列包括沿垂直方向布置的多个MFMIS单元结构。MFMIS单元结构可以形成在衬底310上形成的交替的堆叠缓冲层320和堆叠导体层330 的堆叠层内。此外，MFMIS单元结构可以形成在沿深度方向形成在堆叠层 320、330中的垂直沟道中。在一些示例中，堆叠导体层330可以具有在大约80nm到110nm之间的厚度，并且可以优选为大约100nm，并且堆叠缓冲层320可以具有在大约90nm到160nm之间的厚度，并且可以优选为大约150nm。
每一个堆叠导体层可以包括构成MFMIS结构的一部分的多个导体层。在图3的示例中，堆叠导体层330包括以下各项中的每一个：被定位为 MFMIS结构的栅极触点的栅极金属332；铁电材料334；以及既用作MFMIS 结构的MIS部分的金属又用作MFMIS结构的MFM部分中与栅极金属332 相对的金属的中间金属336。铁电材料位于栅极金属332和中间金属336中的每一个之间。栅极金属332和中间金属部分中的每一个可以包括导电材料(例如，铂铑合金)层。铁电材料可以包括铁电材料层，例如，锆钛酸铅(PZT)薄膜。
在图3的示例中，沟道是圆柱形孔，其从堆叠层的顶表面延伸到衬底 310的顶表面。另外，在图3的示例中，沟道是锥形的，其在堆叠层的顶表面处具有比在衬底310的顶表面处更大的直径。使沟道变圆并且成锥形可以提高将均匀层清洁地沉积到沟道的侧壁上的能力。然而，在其他示例中，沟道可以是不同的形状，例如，椭圆形或方形，并且可以具有从顶部到底部一致的直径。
在图3的示例中，沟道绝缘体层338形成在沟道的侧壁的表面上以及沟道内。沟道绝缘体层338可以包括绝缘体材料，例如氧化硅、氮化硅、氮氧化硅或其任何组合。二氧化硅层可以具有在大约5nm到15nm之间的厚度。沟道绝缘体层338用作MFMIS结构的MIS部分的中间的绝缘体。沟道绝缘体层338接触形成在堆叠层的导体层330中的MFM部分中的每一个的中间金属部分336，由此中间金属部分336用作MFMIS结构的MIS部件中的金属部分。
沟道半导体层340形成在沟道绝缘体层338的表面上。沟道半导体层 340可以包括诸如多晶硅的半导体材料。多晶硅层可以具有在大约5nm到 15nm之间的厚度。沟道绝缘体层338将沟道半导体层340与堆叠层中的每一个导体层330的中间金属部分336间隔开。这样，分层的沟道绝缘体层 338和沟道半导体层340在沟道的内表面之上的分层导致多个金属-绝缘体- 半导体结构的形成。另外，通过两个金属区段在每一个导体层330内的分层以及铁电材料334在两个金属区段332、336中的每一个之间的定位，分层的沟道绝缘体层338和沟道半导体层340在沟道的内表面之上的分层导致多个MFMIS结构的形成。
在图3的示例中，MFM部分的区段沿深度方向具有不同宽度或厚度。特别地，栅极金属332具有在大约5nm到15nm之间的厚度，而铁电材料 334和中间金属336中的每一个具有大于栅极金属的厚度的厚度，例如，在大约5nm到15nm之间。更特别地，导体层330的其中沉积中间金属336 的部分可以用中间金属336填充，使得导体层330沿深度方向的整个高度都被该部分中的中间金属所填充。然后，铁电材料334可以沉积在导体层 330的剩余部分之上，但是不填充导体层330的剩余部分的整个高度。例如，铁电材料可以被形成为在导体层330的顶表面(与正上面的缓冲层相邻) 和导体层330的底表面(与正下面的缓冲层相邻)之上并且在中间金属336 的侧壁上的层。这样可以留下空腔，然后栅极金属332可以沉积到该空腔中。铁电材料层可以具有在大约5nm到15nm之间的厚度，尽管铁电材料 334的与中间金属336对接的部分可以沿深度方向具有等于中间金属336的厚度的厚度。
栅极金属332、铁电材料334、中间金属336、沟道绝缘体层338和沟道半导体层340共同形成了场效应晶体管(FET)，该场效应晶体管(FET) 具有对应于其中的MFM结构和MIS结构的两个电容区域。
图4是用于形成图3中所示的示例性3D NAND类型FeFET存储器的例程400的流程图。应当理解，在一些实例中，可以改变例程400的步骤的顺序。此外，在一些实例中，可以省略例程400的步骤，可以添加其他步骤，或者是这两者的组合。另外，图5A-图5I是根据例程400的步骤制造的3D NAND类型FeFET存储器的侧视图，以便说明该例程。
在框402处，在衬底的顶表面上形成堆叠层。堆叠层的形成可以涉及已知沉积技术和工艺，包括但不限于原子层沉积(ALD)、化学气相沉积 (CVD)和物理气相沉积(PVD)。堆叠层可以包括交替的堆叠缓冲层和堆叠间隔体层。缓冲层可以包括缓冲材料，例如，氧化物材料，例如，二氧化硅。堆叠间隔体层可以用作占位材料，其最终被去除并且被用于存储器单元结构的MFM部分的导体材料所替代。例如，间隔体层可以包括氮化物材料。
在框404处，在堆叠层中形成一个或多个沟道。沟道可以在从堆叠层的顶表面延伸到衬底的顶表面的深度方向上形成。可以使用本领域已知的任何常规工艺形成沟道，例如图案化和/或干法或湿法刻蚀工艺。图5A示出了形成在衬底310上的具有交替的氧化物层320和氮化物层325的半导体堆叠层的部分以及形成在堆叠层内的两个沟道。
形成沟道导致堆叠层沿沟道的内表面的暴露。在框406处，在堆叠层的间隔体层中形成凹陷。可以通过去除氮化物的部分来形成凹陷。这可以使用湿法化学批量工艺(例如，使用热磷酸的湿法化学批量工艺)完成。图5B示出了沿沟道的边缘形成的多个凹陷326。作为凹陷形成步骤的结果，任何给定氧化物层的侧面到侧面长度可以大于在该给定氧化物层的上方和下方的直接相邻的氮化物层中的每一个的侧面到侧面长度。
在框408处，在暴露部分之上并且向氮化物层的凹陷中沉积中间金属层。沉积中间金属层使得在框406处形成的凹陷被中间金属填充。沉积过量的中间金属是为了确保所有凹陷都被完全填充。图5C示出了已经形成在沟道之上并且填充凹陷326的中间金属336。可以从图5C看出，可以沉积足够的中间金属336，以在沟道的内表面之上形成完整的材料层。
在框410处，去除形成在沟道的内表面上的中间金属层。去除中间金属可以涉及各向同性刻蚀工艺，并且可以导致中间金属的形成在凹陷中的部分彼此间隔开。换言之，氧化物层可以将每一个中间金属与相邻中间金属完全间隔开。图5D示出了彼此间隔开的各个中间金属部分336，其中已经去除了先前形成在沟道内的中间金属的剩余部分。
在框412处，在沟道的内表面上沉积沟道绝缘体层。沟道绝缘体层可以是二氧化硅，并且可以以均匀层的形式沉积在沟道中的每一个之上。图5E示出了以相对均匀的厚度沉积的沟道绝缘体层338。在一些实例中，沟道侧壁的锥形化使得相对均匀的沉积更易于执行。
在框414处，去除沟道绝缘体层的在沟道基部处的部分。可以使用本领域已知的常规工艺来去除该部分，所述常规工艺例如图案化和/或干法或湿法刻蚀工艺。沟道绝缘体层部分的去除可以在沟道的底部处暴露衬底的顶表面。图5E还示出了沟道绝缘体层338的底部部分，该层与衬底310的顶表面接触的地方缺失。
在框416处，在沟道绝缘体层的表面上沉积沟道半导体层。沟道半导体层可以是多晶硅，并且该沉积可以以相对均匀的多晶硅层覆盖整个沟道。可以使用诸如ALD、CVD、PVD或另一合适的工艺的已知薄膜沉积工艺来形成该层。图5E还示出了已经在沟道侧壁以及衬底310的暴露顶表面之上以相对均匀的厚度沉积的沟道半导体层340。如上文结合沟道绝缘体层所指出的，在一些实例中，沟道侧壁的锥形化使得相对均匀的沉积更易于执行。
在框418处，用填充材料填充沟道的剩余未填充部分。填充材料可以是电绝缘材料，例如电介质，或者更特别地，例如氧化物，或者甚至更特别地，例如二氧化硅。填充材料被提供以覆盖沟道半导体层，并且确保存储器单元电绝缘。在图5F的示例中，用填充材料322填充整个沟道，并且沟道半导体层340完全被该材料覆盖，尽管在其他情况下，在沟道中可以留下开口。
在框420处，去除堆叠间隔体层的剩余部分。在氮化物间隔体层的情况下，可以使用湿法化学批量工艺(例如，使用热磷酸的湿法化学批量工艺)来完成该去除。氮化物的去除形成了与堆叠层内的中间金属接触的凹陷。图5G示出了形成在沟道的堆叠层内的多个第二凹陷328。
在框422处，在通过去除堆叠间隔体层而形成的凹陷中沉积铁电材料区段层。铁电材料可以覆盖并且接触堆叠层中的中间金属。图5H示出了形成在通过去除剩余氮化物而留下的凹陷328中的铁电材料334的薄膜，并且进一步示出了覆盖中间金属338以及覆盖凹陷328的上表面和下表面的铁电材料334。
在框424处，在通过去除堆叠间隔体层形成的凹陷的剩余部分中沉积栅极金属层。可以在铁电材料之上形成栅极金属层，使得铁电材料夹在栅极金属与中间金属之间。图5I示出了填充通过去除剩余氮化物而留下的凹陷328的整个剩余部分并且覆盖铁电材料334以及覆盖凹陷328的上表面和下表面的栅极金属332。
例程400导致每一个沟道包括沿垂直方向对准的多个电间隔开的 FeFET存储器单元，由此用单独的晶体管元件的栅极替代了原始堆叠层的每一个氮化物层。另外，每一个晶体管元件具有用于FeFET堆叠层的MFMIS 结构的优点，因为用夹在两金属之间的铁电材料替代了原始堆叠层的每一个氮化物层。最后，每一个晶体管元件具有电隔离的FeFET元件的优点，因为每一个结构的MFM部分与相邻单元的其他MFM部分物理地间隔开并且电隔离。这可以导致阵列的部件之间的串扰的降低甚至消除。
另外，例程400导致在中间金属与铁电材料之间的增大的表面面积。以前，栅极金属与铁电材料之间的耦合面积限制于通过沟道暴露的栅极金属的截面面积，因为铁电金属将完全沉积在沟道中，而且将仅在该暴露的截面处与栅极金属接触。然而，通过在堆叠层的导电层内沉积铁电材料和栅极金属两者，可以基于所沉积的材料的几何结构来控制两种材料的耦合面积。特别地，在上文所示的示例中，铁电材料被形成为具有空腔的薄膜，栅极金属可以填充到该空腔中。铁电材料的形状的凹形性质增大了其表面面积，这进而增大了其与栅极金属之间的耦合面积。最终，这可以导致在铁电膜中的增加的电场，从而实现更好的耦合比，并且可以改进FeFET开关能力。
本公开的实施例可以被实施成三维铁电非易失性数据存储器件的部分，例如，包括基于FeFET的存储器单元的存储器阵列。在实践当中，位线可以位于形成在堆叠层中的沟道上方，并且每一个栅极金属电极可以连接到相应的字线。结果，可以通过对连接到其中形成给定存储器单元的沟道的位线和连接到给定存储器单元的栅极电极的字线中的每一个进行偏置来存取给定存储器单元。存取存储器单元可以涉及从存储器单元读取数据，将数据编程到存储器单元，或者两者的组合。
尽管本文已经参考特定实施例描述了本公开，但是应当理解，这些实施例仅说明本公开的原理和应用。因此，应当理解，在不脱离所附权利要求限定的本公开的精神和范围的情况下，可以对所例示的实施例做出很多修改，并且可以设计其他布置。
Claims (20)
1.一种三维存储器，包括：
衬底；
形成在所述衬底上的交替的堆叠缓冲层和堆叠导体层的堆叠层；以及
形成在所述堆叠层中并且从所述堆叠层的顶表面沿深度方向延伸到所述衬底的顶表面的沟道，其中，所述沟道包括：
形成在所述沟道中的所述堆叠层的表面上的沟道绝缘体层；以及
形成在所述沟道绝缘体层的表面上的沟道半导体层，
其中，至少一个堆叠导体层包括：
第一金属区段；
第二金属区段；以及
位于所述第一金属区段与所述第二金属区段之间的铁电材料。
2.根据权利要求1所述的三维存储器，其中，所述第一金属区段具有沿所述深度方向的第一厚度，并且其中，所述第二金属区段具有沿所述深度方向的第二厚度，其中，所述第一厚度大于所述第二厚度。
3.根据权利要求2所述的三维存储器，其中，所述铁电材料在所述铁电材料与所述第一金属区段之间的界面处具有沿所述深度方向等于所述第一厚度的厚度。
4.根据权利要求3所述的三维存储器，其中，所述铁电材料被形成为覆盖所述第一金属区段以及所述堆叠缓冲层的与所述至少一个堆叠导体层相邻的表面中的每者并且具有凹陷的层，并且其中，所述第二金属区段形成在所述铁电材料的所述凹陷中。
5.根据权利要求1所述的三维存储器，其中，所述第二金属区段、所述铁电材料、所述第一金属区段、所述沟道绝缘体层和所述沟道半导体层被配置为形成场效应晶体管(FET)。
6.根据权利要求1所述的三维存储器，其中，所述沟道绝缘体层是二氧化硅层，并且其中，所述沟道半导体层是多晶硅层。
7.根据权利要求1所述的三维存储器，其中，所述第一金属区段和所述第二金属区段中的每一个包括铂铑合金层。
8.根据权利要求1所述的三维存储器，其中，所述铁电材料是锆钛酸铅(PZT)薄膜。
9.一种形成三维存储器的方法，包括：
在衬底的顶表面上形成交替的堆叠缓冲层和堆叠间隔体层的堆叠层；
在所述堆叠层中形成沟道，所述沟道从所述堆叠层的顶表面沿深度方向延伸到所述衬底的所述顶表面；
去除所述堆叠间隔体层的通过形成所述沟道而暴露的部分；
在所述堆叠间隔体层的暴露部分之上沉积第一金属层；
去除所述第一金属层的在所述沟道中的部分，以形成通过所述堆叠缓冲层间隔开的第一金属区段；
在所述沟道中的所述堆叠层的表面上沉积沟道绝缘体层；
在所述沟道绝缘体层的表面上沉积沟道半导体层；
从所述堆叠层去除所述堆叠间隔体层的剩余部分；
在所述第一金属区段之上沉积铁电材料区段；以及
在所述铁电材料区段之上沉积第二金属区段。
10.根据权利要求9所述的方法，其中，所述堆叠间隔体层是氮化物层，并且其中，通过使用热磷酸的湿法化学批量工艺来去除所述堆叠间隔体层的所述部分和所述剩余部分。
11.根据权利要求9所述的方法，其中，去除所述第一金属层的部分包括各向同性刻蚀工艺。
12.根据权利要求9所述的方法，其中，去除所述第一金属层的部分暴露所述沟道中的所述衬底的顶表面。
13.根据权利要求12所述的方法，其中，在所述衬底的所述顶表面之上沉积所述沟道绝缘体层，其中，所述方法还包括去除所述沟道绝缘体层的与所述衬底的所述顶表面接触的部分，以暴露所述衬底的所述顶表面，并且其中，在所述衬底的暴露的顶表面上进一步沉积所述沟道半导体层。
14.根据权利要求9所述的方法，还包括，在沉积所述沟道半导体层之后，用绝缘材料填充所述沟道的剩余空腔。
15.一种铁电存储器单元，所述铁电存储器单元形成在衬底上形成的堆叠层布局的缓冲层之间，所述铁电存储器单元包括：
具有第一电容的金属-绝缘体-半导体结构，其中，所述金属-绝缘体-半导体结构的绝缘体和半导体形成在沟道的内表面上，所述沟道穿过所述堆叠层布局垂直地延伸到所述衬底的顶表面；以及
具有第二电容并且形成在所述缓冲层之间的空腔中的金属-铁电-金属结构。
16.根据权利要求15所述的铁电存储器单元，其中，所述金属-绝缘体-半导体结构和所述金属-铁电-金属结构被配置为基于所述第一电容和所述第二电容的比值来划分施加到所述铁电存储器单元的栅极的栅极电压。
17.根据权利要求15所述的铁电存储器单元，其中，所述铁电存储器单元被配置为作为场效应晶体管操作。
18.根据权利要求15所述的铁电存储器单元，其中，所述金属-铁电-金属结构包括：
具有第一厚度并且与所述绝缘体接触的第一金属区段；
具有小于所述第一厚度的第二厚度的第二金属区段；以及
位于所述第一金属区段与所述第二金属区段之间的铁电材料。
19.根据权利要求18所述的铁电存储器单元，其中，所述铁电材料具有凹陷，并且其中，所述第二金属区段形成在所述铁电材料的所述凹陷中。
20.一种三维铁电存储器单元阵列，包括：
形成在衬底上的交替的堆叠缓冲层和堆叠导体层的堆叠层，其中，每一个堆叠导体层具有形成在其中的金属-铁电-金属结构；以及
形成在所述堆叠层中并且从所述堆叠层的顶表面沿深度方向延伸到所述衬底的顶表面的沟道，其中，所述沟道包括与所述金属-铁电-金属结构中的每一个连接的垂直沟道半导体层和垂直沟道绝缘体层，以形成多个金属-绝缘体-半导体结构。
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