CN111799263A - 一种三维nand铁电存储器及其制备方法 - Google Patents
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Abstract
本发明公开了一种三维NAND铁电存储器及其制备方法，其中，三维NAND铁电存储器，包括：依次层叠设置的基底层(1)、导电层(2)和叠构层，所述叠构层包括交叠设置的多层隔离层和多层控制栅电极层；及多组通道组，多组通道组中每一组均包括两个通道，所述两个通道均贯穿叠构层设置，两个通道的底端嵌于导电层(2)，且两个通道的底端连通，两个通道之间设置有使两个通道的控制栅电极层分离开的分离层(6)，通道内壁上依次设置有缓冲层(7)、铁电薄膜层(8)、沟道层(9)，使两个通道形成多个铁电场效应晶体管(13)串联组成的通道组(5)。该存储器的通道组设置可以获得更为紧凑的布线，实现更高密度集成，且可靠性更高。
Description
技术领域
本发明涉及存储器技术领域，尤其涉及一种三维NAND铁电存储器及其制备方法。
背景技术
晶体管型铁电存储器——铁电场效应晶体管(FeFET)是用铁电薄膜材料替代场效应晶体管(MOSFET)中的栅介质层，通过改变铁电薄膜材料的极化方向来控制沟道电流的导通和截止，从而实现信息的存储。FeFET存储器具有非易失性、低功耗、读写速度快等优点，且单元结构简单，理论存储密度大。因而，FeFET存储器被认为是最有潜力的新型存储器之一。
三维集成是实现高密度FeFET存储器的重要方向。然而，现有技术的三维FeFET存储器还存在不足之处：首先，源极和漏极控制晶体管分别位于存储单元串的上下两端，会影响后续工艺中的金属布线；其次，沟道材料采用载流子迁移率较低的多晶硅，使得存储器的数据读取电压较大、读出电流较小；还有，制备过程中的刻蚀步骤会损伤介质层/缓冲层或者铁电薄膜层，从而影响存储器的可靠性。
发明内容
(一)发明目的
本发明的目的是提供一种三维NAND铁电存储器及其制备方法以解决现有技术布线不便，读出电流小和可靠性不足的问题。
(二)技术方案
为解决上述问题，本发明的第一方面提供了一种三维NAND铁电存储器，包括：依次层叠设置的基底层、导电层和叠构层，所述叠构层包括交叠设置的多层隔离层和多层控制栅电极层；及多个通道组，所述多个通道组中每一个均包括两个通道，两个所述通道均贯穿所述叠构层设置，两个所述通道的底端嵌于所述导电层，且两个所述通道的底端连通，两个所述通道之间设置有使两个所述通道的控制栅电极层分离开的分离层，所述通道内壁上依次设置有缓冲层、铁电薄膜层、沟道层，使两个所述通道形成多个铁电场效应晶体管，所述多个铁电场效应晶体管串联组成一个通道组。
进一步地，还包括：填充层，设置在所述沟道层内，用于填满所述通道组。
进一步地，所述基底层为半导体衬底。
进一步地，所述导电层为金属电极或者重掺杂的半导体材料。
进一步地，所述隔离层的材料为：二氧化硅或介电常数小于二氧化硅的绝缘材料。
进一步地，所述控制栅电极层的材料为：重掺杂多晶硅、氮化物金属电极或钨。
进一步地，所述缓冲层的材料为二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)、二氧化铪(HfO2)、二氧化锆(ZrO2)、二氧化钛(TiO2)、氧化镧(La2O3)、氮氧硅铪(HfSiON)及二氧化锗(GeO2)中的一种或多种的组合。
进一步地，所述沟道层的材料为具有高载流子迁移率的氧化物半导体材料，包括但不限于氧化铟镓锌(InGaZnO)、氧化铟锌(InZnO)、氧化铟锡锌(InSnZnO)、氧化锌锡(ZnSnO)、氧化锌铝锡(ZnAlSnO)、氧化硅锌锡(SiZnSnO)、氧化铟铝锌(InAlZnO)、氧化铟锆锌(InZrZnO)、氧化铟铪锌(InHfZnO)、氧化锌(ZnO)和氧化镓(Ga2O3)。
进一步地，所述铁电薄膜层为：二氧化铪(HfO2)；掺杂的二氧化铪(HfO2)，所述掺杂的二氧化铪(HfO2)的掺杂元素为硅、铝、锆、镧、铈、锶、镥、钆、钪、钕、锗、氮中的一种或多种；二氧化锆(ZrO2)；或掺杂的二氧化锆(ZrO2)。
进一步地，所述沟道层的厚度小于其耗尽层宽度。
进一步地，所述填充层的材料为二氧化硅(SiO2)、氮化硅(Si3N4)或氮氧化硅(SiON)。
根据本发明的另一个方面，提供一种三维NAND铁电存储器的制备方法，包括：
S1：在基底层上形成导电层；
S2：在所述导电层上刻蚀形成多个沟槽，并通过沉积介质将多个所述沟槽填充满，形成沟槽充满介质的导电层；
S3：在所述沟槽充满介质的导电层上交叠沉积多层隔离层和多层控制栅电极层，形成叠构层；
S4：在多个所述沟槽中每个所述沟槽两端的上方刻蚀形成两个通孔，且两个所述通孔均贯穿所述叠构层；
S5：去除所述沟槽中的填充介质，使每个所述沟槽两端上方的两个通孔的底端连通；
S6：在每个所述沟槽及其上方的两个所述通孔的内壁依次沉积缓冲层、铁电薄膜层和沟道层；
S7：在每个所述沟槽上面的所述两个通道之间形成分离层，所述分离层至少贯穿所述叠构层中的所有控制栅电极层，形成一个通道组，得到多个通道组组成的三维NAND铁电存储器。
进一步地，所述步骤S6之后，在步骤S7之前，还包括：在所述沟道层的内壁上沉积填充层以充满所述通孔和沟槽。
(三)有益效果
本发明的上述技术方案具有如下有益的技术效果：
本发明存储器的通道组设置，在其两端设置选择晶体管时能够获得更为紧凑的布线，有利于实现更高密度集成。
同时，本发明在铁电薄膜层与控制栅电极层之间设置缓冲层可以作为铁电薄膜层生长的种子层或应力调控层，有利于促进铁电薄膜层中铁电相的生成，能够提升铁电薄膜层和FeFET存储器的性能；还可以避免铁电薄膜层与控制栅电极直接接触引起的元素扩散和界面反应问题，防止铁电薄膜层的性能退化；而且还可以有效地降低漏电流，提升FeFET存储器的保持性能。另外，选用高载流子迁移率的氧化物半导体材料作为沟道层，可以使FeFET存储器获得更大的读取电流和读取速度，且所选氧化物半导体材料沟道层可以使铁电薄膜层生成铁电相，使FeFET存储器具备存储功能，而铁电薄膜层与所选氧化物半导体材料沟道层之间几乎无界面层，可以使FeFET存储器实现更小的工作电压。而沟道层中增加的填充层，减少了沟道层的体积，可以减少沟道层中的缺陷，有助于提升FeFET存储器的疲劳性能和改善FeFET存储器中各FeFET之间的差异性，增加FeFET存储器的可靠性。
本发明提供的制备方法避免了铁电薄膜层的刻蚀，进一步增加了FeFET存储器的可靠性。
附图说明
图1是根据本发明第一实施方式的三维NAND铁电存储器的结构示意图；
图2是根据本发明第一实施方式的三维NAND铁电存储器中的铁电场效应晶体管的放大图；
图3-图9是根据本发明另一方面提供一可选实施方式的三维NAND铁电存储器制作过程结构变化的示意图。
附图标记：
1：基底层；2：导电层；3a-3g：隔离层；4a-4f：控制栅电极层；5：通道组；6：分离层；7：缓冲层；8：铁电薄膜层；9：沟道层；10：填充层；11a：充满介质的沟槽；11b：沟槽；12：通孔；13：铁电场效应晶体管。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
如图1所示，在本发明实施例的第一方面，提供了一种三维NAND铁电存储器，包括：依次层叠设置的基底层1、导电层2和叠构层，叠构层包括交叠设置的多层隔离层和多层控制栅电极层；及多个通道组5，多个通道组5中每一个均包括两个通道，两个通道均贯穿叠构层设置，两个通道的底端嵌于导电层2，且两个通道的底端连通，两个通道之间设置有使两个通道的多层控制栅电极层分离开的分离层6，通道内壁上依次设置有缓冲层7、铁电薄膜层8、沟道层9，使两个通道形成多个铁电场效应晶体管13，多个铁电场效应晶体管13串联组成一个通道组5。
实际上，隔离层和控制栅电极的层数根据需要而定，图中仅展示6层控制栅电极4a-4f和7层隔离层3a-3g；贯穿叠层结构的多个通道组5，通道组5的数量根据需要而定，图中仅展示2个，每个通道组5的底部嵌入于导电层2中。
分离层6，设置在每个通道组5的中部，至少贯穿叠层结构中的所有控制栅电极层，如控制栅电极层4a-4f，以分离开每个通道组5中两个通道的控制栅电极层，形成多个铁电场效应晶体管13串联组成的通道组5，通道组5中包含的铁电场效应晶体管13的数量为控制栅电极层数的两倍。
每个铁电场效应晶体管13由缓冲层7、铁电薄膜层8、沟道层9和每一层控制栅电极层的一部分组成，其放大图如图2所示。
本实施例存储器的通道组设置可以获得更为紧凑的布线，实现更高密度集成，因为，对于NAND存储器，需要设置源端和漏端选择晶体管，若为一个垂直通道，那么在通道的顶部和底部各要设置一个选择晶体管，底部选择晶体管的电极引出来较麻烦；采用两个底部连通的垂直通道，即通道组5，则选择晶体管都设置在两个通道的顶端，较方便。
可选的，基底层1为半导体衬底，可以为硅、锗、硅锗或砷化镓。
可选的，导电层2为金属电极或者重掺杂的半导体材料。
若导电层2为金属电极，基底1与导电层2中间将设置一层绝缘材料；可选的，导电层2可以是Ti、Ta、HfN、TiN、W、TaN等金属电极中的一种或多种。
若导电层2为重掺杂的半导体材料，导电层2与基底1形成pn结；可选的，当基底1为p型半导体时，导电层2为中掺杂的n型半导体。其中，重掺杂是指浓度很高。
可选的，隔离层3的材料为：二氧化硅或介电常数小于二氧化硅的绝缘材料。
可选的，控制栅电极层4的材料为：重掺杂多晶硅、氮化物金属电极或钨。
可选的，缓冲层7的材料为：二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)、二氧化铪(HfO2)、二氧化锆(ZrO2)、二氧化钛(TiO2)、氧化镧(La2O3)、氮氧硅铪(HfSiON)及二氧化锗(GeO2)中的一种或多种的组合。
可选的，铁电薄膜层8为：二氧化铪；掺杂的二氧化铪，掺杂的二氧化铪的掺杂元素为硅、铝、锆、镧、铈、锶、镥、钆、钪、钕、锗、氮中的一种或多种；二氧化锆；或掺杂的二氧化锆。
可选的，沟道层9的材料为具有高载流子迁移率的氧化物半导体材料，且与铁电薄膜层8之间化学反应较弱、几乎不生成界面层，还使铁电薄膜层8具备铁电相，包括但不限于氧化铟镓锌(InGaZnO)、氧化铟锌(InZnO)、氧化铟锡锌(InSnZnO)、氧化锌锡(ZnSnO)、氧化锌铝锡(ZnAlSnO)、氧化硅锌锡(SiZnSnO)、氧化铟铝锌(InAlZnO)、氧化铟锆锌(InZrZnO)、氧化铟铪锌(InHfZnO)、氧化锌(ZnO)、氧化镓(Ga2O3)等。
其中，高载流子迁移率的氧化物半导体材料作为沟道层9，可以获得更大的读取电流和读取速度，且铁电薄膜层8与氧化物半导体沟道层9之间几乎无界面层，可以实现更小的工作电压。
可选的，沟道层9的厚度小于其耗尽层厚度。
在一个实施例中，还包括填充层10，设置在所述沟道层9内，用于填满所述通道。
本实施例中，在沟道层中增加了填充层，相当于减少了器件中多晶沟道层的体积，这可以减少多晶沟道层中的缺陷，有助于提升器件的疲劳性能和改善器件之间的差异性。
可选的，填充层10的材料为二氧化硅(SiO2)、氮化硅(Si3N4)或氮氧化硅(SiON)。
如图3-图9所示，在本发明实施例的另一个方面，提供一种三维NAND铁电存储器的制备方法，包括：
S1：在基底层1上形成导电层2；
若导电层2为重掺杂的半导体材料，通过采用离子注入工艺向基底1的表面注入离子，以在基底1的表面形成导电层2，且导电层2和基底1形成pn结。例如：基底1为p型半导体，则导电层2为重掺杂的n型半导体，重掺杂是指浓度很高。
若导电层2为金属电极，先在基底1的上面形成一层绝缘材料，然后沉积金属电极以形成导电层2，比如Ti、Ta、HfN、TiN、W或TaN等金属电极。
S2：在导电层2上刻蚀形成多个沟槽11b，并通过沉积介质将多个沟槽填充满，形成沟槽充满介质的导电层2；
S3：在沟槽充满介质的导电层2上交叠沉积多层隔离层和多层控制栅电极层，形成叠构层；
S4：在多个沟槽中每个沟槽两端的上方刻蚀形成两个通孔12，且两个通孔12均贯穿叠构层；
S5：去除沟槽中的填充介质，使每个沟槽两端上方的两个通孔12的底端连通；
S6：在每个沟槽11b及其上方的两个通孔12的内壁依次沉积缓冲层7、铁电薄膜层8和沟道层9；
S7：在每个沟槽11b上面的两个通道之间形成分离层6，分离层6至少贯穿叠构层中的所有控制栅电极层，形成一个通道组5，得到多个通道组5组成的三维NAND铁电存储器。
可选的，步骤S2中的沉积介质为二氧化硅、氮氧化硅和氮化硅中的一种或多种混合。沉积方法为热氧化、化学气相沉积(CVD)、溅射(sputtering)、原子层沉积(ALD)中的任一种或多种。
可选的，步骤S3沉积的隔离层为二氧化硅或介电常数比二氧化硅更小的绝缘材料，沉积方法为化学气相沉积(CVD)、溅射(sputtering)、原子层沉积(ALD)中的任一种。
可选的，步骤S3沉积的控制栅电极层为重掺杂的多晶硅，氮化物金属电极，钨(W)中的任一种，沉积方法为化学气相沉积(CVD)、溅射(sputtering)、原子层沉积(ALD)和金属有机物气相沉积(MOCVD)中的任一种。
可选的，步骤S4中形成通孔12的方法为湿法或干法刻蚀工艺。
可选的，步骤S5中利用湿法刻蚀工艺去除沟槽11b中的填充介质。
可选的，步骤S6沉积的铁电薄膜层8可以为二氧化铪(HfO2)或掺杂的HfO2，掺杂元素包括硅(Si)、铝(Al)、锆(Zr)、镧(La)、铈(Ce)、锶(Sr)、镥(Lu)、钆(Gd)、钪(Sc)、钕(Nd)、锗(Ge)、氮(N)等中的一种或多种，还可以为二氧化锆(ZrO2)以及掺杂的ZrO2，沉积方法为化学气相沉积(CVD)或原子层沉积(ALD)。
可选的，步骤S6沉积的缓冲层7为二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)、二氧化铪(HfO2)、二氧化锆(ZrO2)、二氧化钛(TiO2)、氧化镧(La2O3)、氮氧硅铪(HfSiON)及二氧化锗(GeO2)等中的一种或多种，沉积方法为化学气相沉积(CVD)或原子层沉积(ALD)。
可选的，步骤S6沉积的沟道层9为氧化铟镓锌(InGaZnO)、氧化铟锌(InZnO)、氧化铟锡锌(InSnZnO)、氧化锌锡(ZnSnO)、氧化锌铝锡(ZnAlSnO)、氧化硅锌锡(SiZnSnO)、氧化铟铝锌(InAlZnO)、氧化铟锆锌(InZrZnO)、氧化铟铪锌(InHfZnO)、氧化锌(ZnO)或氧化镓(Ga2O3)等，沉积方法为化学气相沉积(CVD)或原子层沉积(ALD)。
可选的，步骤S7中形成分离层6的方法为干法或湿法刻蚀工艺。
在一个实施例中，所述步骤S6之后，在步骤S7之前，还包括：
在沟道层9的内壁上沉积填充层10以充满所述通孔12和沟槽11b。
可选的，沉积的所述填充层10为SiO2、SiON和Si3N4中的一种，沉积方法化学气相沉积(CVD)或原子层沉积(ALD)。
本发明旨在保护一种三维NAND铁电存储器，包括：依次层叠设置的基底层1、导电层2和叠构层，叠构层包括交叠设置的多层隔离层和多层控制栅电极层；及多组通道组，多组通道组中每一组均包括两个通道，两个通道均贯穿叠构层设置，两个通道的底端嵌于导电层2，且两个通道的底端连通，两个通道之间设置有使两个通道的控制栅电极层分离开的分离层6，通道内壁上依次设置有缓冲层7、铁电薄膜层8、沟道层9，使两个通道形成多个铁电场效应晶体管13串联组成的通道组5。该存储器的通道组设置可以获得更为紧凑的布线，实现更高密度集成。
另一方面本发明在铁电薄膜层8与控制栅电极层之间设置缓冲层7可以避免铁电薄膜层8与控制栅电极层的直接接触、元素扩散和化学反应；并且，设置的缓冲层7可以作为铁电薄膜层8生长的种子层或应力调控层，从而提升铁电薄膜层8和FeFET存储器的性能，而且还可以有效地降低漏电流，提升FeFET存储器的保持性能。另外，选用高载流子迁移率的氧化物半导体材料作为沟道层9，可以使FeFET存储器获得更大的读取电流和读取速度，且铁电薄膜层8与氧化物半导体沟道层9之间几乎无界面层，可以使FeFET存储器实现更小的工作电压。沟道层9中增加的填充层10，减少了沟道层9的体积，有助于提升FeFET存储器的疲劳性能和改善FeFET存储器中各铁电场效应晶体管13之间的差异性，增加FeFET存储器的可靠性。
应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。
Claims (10)
1.一种三维NAND铁电存储器，其特征在于，包括：
依次层叠设置的基底层(1)、导电层(2)和叠构层，所述叠构层包括交叠设置的多层隔离层和多层控制栅电极层；及
多个通道组(5)，所述多个通道组中每一个均包括两个通道，两个所述通道均贯穿所述叠构层设置，两个所述通道的底端嵌于所述导电层(2)，且两个所述通道的底端连通，两个所述通道之间设置有使两个所述通道的控制栅电极层分离开的分离层(6)，所述通道内壁上依次设置有缓冲层(7)、铁电薄膜层(8)、沟道层(9)，使两个所述通道形成多个铁电场效应晶体管(13)，所述多个铁电场效应晶体管(13)串联组成一个通道组(5)。
2.根据权利要求1所述的三维NAND铁电存储器，其特征在于，还包括，所述沟道层(9)的内壁设置有填充层(10)，以填满所述通道，所述填充层(10)的材料为二氧化硅(SiO2)、氮化硅(Si3N4)或氮氧化硅(SiON)。
3.根据权利要求1或2所述的三维NAND铁电存储器，其特征在于，所述基底层(1)材料为硅、锗、硅锗或砷化镓。
4.根据权利要求1或2所述的三维NAND铁电存储器，其特征在于，所述隔离层的材料为二氧化硅或介电常数小于二氧化硅的绝缘材料；所述控制栅电极层的材料为重掺杂多晶硅、氮化物金属电极或钨。
5.根据权利要求1或2所述的三维NAND铁电存储器，其特征在于，所述缓冲层(7)的材料为：二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)、二氧化铪(HfO2)、二氧化锆(ZrO2)、二氧化钛(TiO2)、氧化镧(La2O3)、氮氧硅铪(HfSiON)及二氧化锗(GeO2)中的一种或多种的组合。
6.根据权利要求1或2所述的三维NAND铁电存储器，其特征在于，所述沟道层(9)的材料为具有高载流子迁移率的氧化物半导体材料，是氧化铟镓锌(InGaZnO)、氧化铟锌(InZnO)、氧化铟锡锌(InSnZnO)、氧化锌锡(ZnSnO)、氧化锌铝锡(ZnAlSnO)、氧化硅锌锡(SiZnSnO)、氧化铟铝锌(InAlZnO)、氧化铟锆锌(InZrZnO)、氧化铟铪锌(InHfZnO)、氧化锌(ZnO)和氧化镓(Ga2O3)等中的任一种。
7.根据权利要求1或2所述的三维NAND铁电存储器，其特征在于，所述铁电薄膜层(8)为：
二氧化铪(HfO2)；
掺杂的二氧化铪(HfO2)，所述掺杂的二氧化铪的掺杂元素为硅、铝、锆、镧、铈、锶、镥、钆、钪、钕、锗、氮中的一种或多种；
二氧化锆(ZrO2)；或
掺杂的二氧化锆(ZrO2)。
8.根据权利要求1或2所述的三维NAND铁电存储器，其特征在于，所述沟道层(9)的厚度小于其耗尽层宽度。
9.一种如权利要求1-8任一项所述的三维NAND铁电存储器的制备方法，其特征在于，包括：
S1：在基底层(1)上形成导电层(2)；
S2：在所述导电层(2)上刻蚀形成多个沟槽(11b)，并通过沉积介质将多个所述沟槽填充满，形成沟槽充满介质的导电层(2)；
S3：在所述沟槽充满介质的导电层(2)上交叠沉积多层隔离层和多层控制栅电极层，形成叠构层；
S4：在多个所述沟槽中每个所述沟槽两端的上方刻蚀形成两个通孔(12)，且两个所述通孔(12)均贯穿所述叠构层；
S5：去除所述沟槽(11b)中的填充介质，使每个所述沟槽两端上方的两个通孔(12)的底端连通；
S6：在每个所述沟槽及其上方的两个所述通孔(12)的内壁依次沉积缓冲层(7)、铁电薄膜层(8)和沟道层(9)；
S7：在每个所述沟槽上面的所述两个通道之间形成分离层(6)，所述分离层(6)至少贯穿所述叠构层中的所有控制栅电极层，形成一个通道组(5)，得到多个通道组(5)组成的三维NAND铁电存储器。
10.根据权利要求9所述的方法，其特征在于，所述步骤S6之后，在步骤S7之前，还包括：
在沟道层(10)的内壁上沉积填充层(11)以充满所述通孔(13)和沟槽(11b)。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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