CN102479823B - 一种垂直型nrom存储结构及其制备方法 - Google Patents
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Abstract
本发明公开了一种垂直型NROM存储结构及其制备方法。该垂直型NROM存储结构包括：硅衬底；位于硅衬底表面的浅槽隔离区；位于硅衬底表面，被浅槽隔离区包围的漏极；位于漏极上方的竖直沟道；位于竖直沟道上端，被隔离介质包围的漏极区域；形成于竖直沟道表面的存储功能层堆栈结构；在沟道表面分隔存储功能层堆栈结构的隔离介质层；以及栅电极。本发明提供的垂直型NROM存储结构可以在一个存储单元中实现4-bit以上数据存储，由于引入了隔离介质来抑制相邻存储位之间的串扰，所以相比于平面结构的NROM器件，该结构可以满足进一步的变比要求。该存储器件有效利用了竖直方向的空间，极大的提高了集成密度。
Description
技术领域
本发明涉及微电子器件及存储器技术领域，尤其涉及以一种垂直型NROM存储结构及其制备方法。
背景技术
当今GB规模的浮栅型快闪存储单元的特征尺寸已缩小到65nm以下的纳米尺度，已产生一系列的科学问题及高压操作、可靠性下降、浮栅交叉耦合等技术瓶颈待以解决，并正面临着及如何持续缩小化及高密度化的严峻挑战。由于浮栅型快闪存储器将电荷存储在单个存储节点(浮栅)上，隧道氧化层中的任何一个缺陷就足以造成电荷的大量泄漏，一般认为浮栅结构中隧道氧化层是阻碍其尺寸缩小的关键因素；另外高压操作的特点及高可靠的要求还将引起小尺寸效应、漏电增加、编程效率下降、可靠性退化及浮栅耦合效应等众多新的器件物理问题和技术限制，其尺寸如何持续缩小正面临着严峻的挑战。
新一代非挥发性半导体存储器技术将朝着小尺寸、低电压、高密度、低功耗、低成本、薄膜化和系统集成等方向发展。基于陷阱或量子阱存储原理的电荷俘获型技术(CTM：Charge Trapping Memory)由于其多方面的优势近几年来受到广泛重视，将成为45nm以下节点CMOS前端工艺兼容非挥发存储技术的主流发展方向。电荷陷阱存储器件的基本结构如图1所示。
近年来，Saifun，AMD，Sony，Sumsung，Macronix和Motorola等公司及一些研究机构对电荷俘获型存储器技术进行了大量的研究，并将其作为下一代非挥发性存储器技术发展的主要方向。
其中，飞索半导体(Spansion)于2007年量产了基于Mirror Bit技术的1G NROM存储芯片，迅速占领了相当的市场份额。由于该技术可以实现在1个存储单元中实现2-bit的数据存储，可以在不增加芯片面积的前提下成倍提高集成密度，所以被广泛认为是一种重要而具有很大发展潜力的技术。图2为NROM器件的结构示意图。由于分离陷阱存储的特点，可以将电子分别存储在靠近源端和漏端氮化硅材料中，在同一个器件的左右两端分别实现一位数据的存储(所以称为Mirror Bit技术)。NROM技术中多值存储方案的应用和阵列设计可以很大程度提高存储密度。NROM器件的阵列示意图如图3所示。
但是，随着器件尺寸的进一步缩小，NROM技术也将面临挑战。原因是其左右两端所存储的电子实际上分布在靠近源端或者漏端大约30nm的区域中，因此，如器件的栅长小于60nm，两位数据将无法分辨，失去其多位存储的优势。另一方面，由于在NROM器件保持和重复擦写的过程中，都存在电子的横向迁移和再分布，出于对器件可靠性的考虑，源漏两端所存的数据亦需要一定距离(20nm以上)的物理隔离。所以综合考虑器件各方面性能的要求，NROM器件的尺寸很难降低到80nm以下。
基于上述考虑，本专利指出一种垂直沟道的NROM器件及其制备方法。该方案在连续的存储介质薄膜中引入了隔离介质，有效解决了两位数据之间的串扰问题，同时，为了进一步缩小器件尺寸，提高集成密度，本发明采用了垂直沟道结构。基于本发明所指出的结构，可以在一个存储单元中实现4-bit数据的存储。
发明内容
(一)要解决的技术问题
针对NROM技术进一步发展将面临的两数据位之间存在的串扰问题，本发明的主要目的在于提供一种制造工艺简单、制造成本低、可以进一步提高集成密度的垂直型NROM存储结构及其制备方法。同时，本发明指出的结构可以克服前文所述的NROM器件中两Bit数据相互串扰的问题，将NROM技术向更高技术节点推进。
(二)技术方案
为达到上述目的，本发明提供了一种垂直型NROM存储结构，包括：
硅衬底；
位于硅衬底表面的浅槽隔离区；
位于硅衬底表面，被浅槽隔离区包围的漏极；
位于漏极上方的竖直沟道；
位于竖直沟道上端，被隔离介质包围的漏极区域；
形成于竖直沟道表面的存储功能层堆栈结构；
在沟道表面分隔存储功能层堆栈结构的隔离介质层；以及
栅电极。
上述方案中，所述竖直沟道由沿垂直方向的多晶硅材料构成，所述存储功能层堆栈结构由隧穿层、俘获层和阻塞层堆叠构成，且沿竖直沟道与所述隔离介质层表面堆叠，并在竖直沟道表面处被隔离介质层分隔为4段。
上述方案中，该结构的一个存储单元在被分隔开的4段俘获层薄膜中实现4-bit数据的存储。
上述方案中，该结构采用沟道热电子注入机制进行编程，采用FN隧穿或者带带热空穴隧穿机制进行擦除。
为达到上述目的，本发明还提供了一种制备垂直型NROM存储结构的方法，该方法包括：
A、在硅衬底上形成浅槽隔离区域；
B、在硅衬底上的依次交替淀积第一介质材料和第二介质材料，并刻蚀图形化，形成堆栈结构；
C、介质刻蚀，在特定区域露出硅衬底，并进行N型注入形成漏极埋层；
D、多晶硅填充，形成竖直沟道；
E、选择性刻蚀，去除第一介质材料，并在多晶硅沟道表面依次淀积隧穿层、俘获层和阻塞层材料，形成存储功能层堆栈结构；
F、淀积导体材料，并图形化刻蚀，形成栅电极；
G、离子注入，并退火处理，形成器件源极。
上述方案中，步骤D中所述多晶硅填充，采用CVD或者PVD方式淀积形成，或者采用分子束外延的方式形成。
上述方案中，步骤E中所述选择性刻蚀，对第一介质材料和第二介质材料具有高选择刻蚀比，第一介质材料和第二介质材料为SiO2、Si3N4、HfO2、SiON或高介电常数材料。
上述方案中，步骤E中所述隧穿层材料为SiO2、HfO2、ZrO2或HfSiO，或者采用SiO2/高介电常数堆叠进行能带调制的复合隧穿势垒结构。
上述方案中，步骤E中所述俘获层材料为Si3N4、HfO2、ZrO2、HfON或SiON，或者采用Si3N4/高介电常数堆叠进行能带调制的俘获层结构。
上述方案中，步骤E中所述阻塞层材料为SiO2、Al2O3、HfAlO或HfSiO，或者采用SiO2/高介电常数堆叠进行能带调制的阻塞层结构。
上述方案中，步骤F中所述栅电极采用多晶硅电极或者金属电极，该金属电极为Ag、Au、Cu、W、Ti、Pt、Ru、TiN、WN或TaN。
上述方案中，步骤E中所述隧穿层、俘获层和阻塞层堆叠结构具有合理的厚度及能带匹配结构，以获得优良的存储性能；所述隧穿层厚度为2nm至10nm，俘获层厚度为4nm至10nm，阻塞层厚度为10nm至20nm。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、利用本发明，在连续的存储介质薄膜中引入了隔离介质，有效解决了两位数据之间的串扰问题。同时，在每个存储节点可以应用多级存储技术(MLC)，进一步提高器件的存储密度。
2、本发明采用了垂直沟道结构，有效利用竖直方向的空间，可以进一步缩小器件尺寸，提高集成密度。
附图说明
图1为传统的电荷陷阱的基本结构示意图；
图2为采用Mirror-bit技术的NROM单元结构及存储原理示意图；
图3为NROM技术的阵列结构示意图；
图4为本发明提供的垂直型NROM存储结构的原理示意图；
图5为本发明提供的垂直型NROM技术的阵列原型示意图；
图6-1至图6-8为本发明所述结构的简单工艺实现流程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明提供的垂直型NROM存储结构可以在一个存储单元中实现4-bit以上数据存储，由于引入了隔离介质来抑制相邻存储位之间的串扰，所以相比于平面结构的NROM器件，该结构可以满足进一步的变比要求。该存储器件有效利用了竖直方向的空间，极大的提高了集成密度，同时具有制造工艺简单，成本低，与传统的硅平面CMOS工艺兼容的优点，有利于本发明的广泛推广和应用。
如图4所示，图4为本发明提供的垂直型NROM存储结构的原理示意图。该垂直型NROM存储结构包括：硅衬底；位于硅衬底表面的浅槽隔离区；位于硅衬底表面，被浅槽隔离区包围的漏极；位于漏极上方的竖直沟道；位于竖直沟道上端，被隔离介质包围的漏极区域；形成于竖直沟道表面的存储功能层堆栈结构；在沟道表面分隔存储功能层堆栈结构的隔离介质层；以及栅电极。
其中，所述竖直沟道由沿垂直方向的多晶硅材料构成，所述存储功能层堆栈结构由隧穿层、俘获层和阻塞层堆叠构成，且沿竖直沟道与所述隔离介质层表面堆叠，并在竖直沟道表面处被隔离介质层分隔为4段。
本发明提供的垂直型NROM存储结构的一个存储单元在被分隔开的4段俘获层薄膜中实现4-bit数据的存储，并且由于所述隔离介质层的存在，在器件尺寸进一步缩小时，所述隔离介质层能够阻断源漏两端所存储电子信息的交叠，有效抑制数据串扰，增强器件可靠性和变比能力；同时，在4段分离的俘获层介质薄膜中可应用多级存储技术，进一步提高器件的存储密度。
本发明提供的垂直型NROM存储结构可以采用沟道热电子注入(CHE)机制进行编程，采用FN隧穿或者带带热空穴隧穿(BBT)机制进行擦除，以上述方式实现位访问的功能。为适应特别应用，也可以采用其他，如FN注入、直接隧穿注入等各种编程擦除方式。为了增大读取电流，提高读取灵敏性，并采用反向读取技术(Reverse read)。
基于图4所示的垂直型NROM存储结构的原理示意图，本发明还提供了一种制备垂直型NROM存储结构的方法，包括以下步骤：
步骤101：在硅衬底上形成浅槽隔离区域；
步骤102：在硅衬底上的依次交替淀积第一介质材料和第二介质材料，并刻蚀图形化，形成堆栈结构；
步骤103：介质刻蚀，在特定区域露出硅衬底，并进行N型注入形成漏极埋层；
步骤104：多晶硅填充，形成竖直沟道；
步骤105：选择性刻蚀，去除第一介质材料，并在多晶硅沟道表面依次淀积隧穿层、俘获层和阻塞层材料，形成存储功能层堆栈结构；
步骤106：淀积导体材料，并图形化刻蚀，形成栅电极；
步骤107：离子注入，并退火处理，形成器件源极。
其中，步骤104中所述多晶硅填充，采用CVD或者PVD方式淀积形成，或者采用分子束外延的方式形成。步骤105中所述选择性刻蚀，对第一介质材料和第二介质材料具有高选择刻蚀比，第一介质材料和第二介质材料为SiO2、Si3N4、HfO2、SiON或高介电常数材料。步骤105中所述隧穿层材料为SiO2、HfO2、ZrO2或HfSiO，或者采用SiO2/高介电常数堆叠进行能带调制的复合隧穿势垒结构。步骤105中所述俘获层材料为Si3N4、HfO2、ZrO2、HfON或SiON，或者采用Si3N4/高介电常数堆叠进行能带调制的俘获层结构。步骤105中所述阻塞层材料为SiO2、Al2O3、HfAlO或HfSiO，或者采用SiO2/高介电常数堆叠进行能带调制的阻塞层结构。步骤105中所述隧穿层、俘获层和阻塞层堆叠结构具有合理的厚度及能带匹配结构，以获得优良的存储性能；所述隧穿层厚度为2nm至10nm，俘获层厚度为4nm至10nm，阻塞层厚度为10nm至20nm。步骤106中所述栅电极采用多晶硅电极或者金属电极，该金属电极为Ag、Au、Cu、W、Ti、Pt、Ru、TiN、WN或TaN。
在本发明的一个实施例中，采用了传统的SiO2、Si3N4材料实现了上述垂直沟道NROM结构。如图图6-1至图6-8所示，图6-1至图6-8是用来说明本发明一个实施例的示意图。图6-1在硅衬底上由标准工艺形成STI浅槽隔离与有源区区域；图6-2在完成有源区图形的硅衬底上交替淀积Si3N4和SiO2介质，形成图示堆栈结构；图6-3特定区域刻蚀，露出硅衬底表面，离子注入，形成器件源级区域；图6-4多晶硅淀积，填充特定区域，形成竖直沟道；图6-5热磷酸去除Si3N4介质；图6-6热氧化生长SiO2隧穿介质层，并依次LPCVD淀积Si3N4和SiO2作为俘获层和阻塞层；图6-7多晶硅淀积填充，形成栅电极；图6-8离子注入，形成器件漏极区域。在此基础上执行隔离介质淀积，接触孔，金属互连等常规CMOS工艺，完成器件的完整制备。
由上述可知，在本发明的实施例中，制备工艺简单、制造成本低、与传统的硅平面CMOS工艺的兼容性非常好，便于工业应用和推广。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种垂直型NROM存储结构，其特征在于，包括：
硅衬底；
位于硅衬底表面的浅槽隔离区；
位于硅衬底表面，被浅槽隔离区包围的源极；
位于源极上方的竖直沟道；
位于竖直沟道上端，被隔离介质包围的漏极；
形成于竖直沟道表面的存储功能层堆栈结构；
在沟道表面分隔存储功能层堆栈结构的隔离介质层；以及
栅电极；
其中，所述竖直沟道由沿垂直方向的多晶硅材料构成，所述存储功能层堆栈结构由隧穿层、俘获层和阻塞层堆叠构成，且沿竖直沟道与所述隔离介质层表面堆叠，并在竖直沟道表面处被隔离介质层分隔为4段；该结构的一个存储单元在被分隔开的4段俘获层薄膜中实现4-bit数据的存储；该结构采用沟道热电子注入机制进行编程，采用FN隧穿或者带带热空穴隧穿机制进行擦除。
2.一种制备垂直型NROM存储结构的方法，其特征在于，该方法包括：
A、在硅衬底上形成浅槽隔离区域；
B、在硅衬底上的依次交替淀积第一介质材料和第二介质材料，并刻蚀图形化，形成堆栈结构；
C、介质刻蚀，在特定区域露出硅衬底，并进行N型注入形成源极埋层；
D、多晶硅填充，填充特定区域，形成竖直沟道；
E、选择性刻蚀，去除第一介质材料，并在多晶硅沟道表面依次淀积隧穿层、俘获层和阻塞层材料，形成存储功能层堆栈结构；
F、淀积导体材料，并图形化刻蚀，形成栅电极；
G、离子注入，并退火处理，形成器件漏极；
其中，在硅衬底上的依次交替淀积的第一介质材料和第二介质材料，第二介质材料是包围竖直沟道上的漏极，且在沟道表面分隔存储功能层堆叠结构。
3.根据权利要求2所述的制备垂直型NROM存储结构的方法，其特征在于，步骤D中所述多晶硅填充，采用CVD或者PVD方式淀积形成，或者采用分子束外延的方式形成。
4.根据权利要求2所述的制备垂直型NROM存储结构的方法，其特征在于，步骤E中所述选择性刻蚀，对第一介质材料和第二介质材料具有高选择刻蚀比，第一介质材料和第二介质材料为SiO2、Si3N4、HfO2或SiON。
5.根据权利要求2所述的制备垂直型NROM存储结构的方法，其特征在于，步骤E中所述隧穿层材料为SiO2、HfO2、ZrO2或HfSiO，或者采用SiO2／高介电常数堆叠进行能带调制的复合隧穿势垒结构。
6.根据权利要求2所述的制备垂直型NROM存储结构的方法，其特征在于，步骤E中所述俘获层材料为Si3N4、HfO2、ZrO2、HfON或SiON，或者采用Si3N4／高介电常数堆叠进行能带调制的俘获层结构。
7.根据权利要求2所述的制备垂直型NROM存储结构的方法，其特征在于，步骤E中所述阻塞层材料为SiO2、A12O3、HfAlO或HfSiO，或者采用SiO2／高介电常数堆叠进行能带调制的阻塞层结构。
8.根据权利要求2所述的制备垂直型NROM存储结构的方法，其特征在于，步骤F中所述栅电极采用多晶硅电极或者金属电极，该金属电极为Ag、Au、Cu、W、Ti、Pt、Ru、TiN、WN或TaN。
9.根据权利要求2所述的制备垂直型NROM存储结构的方法，其特征在于，步骤E中所述隧穿层、俘获层和阻塞层堆叠结构具有合理的厚度及能带匹配结构，以获得优良的存储性能；所述隧穿层厚度为2nm至10nm，俘获层厚度为4nm至10nm，阻塞层厚度为10nm至20nm。
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