CN105633090A - 非挥发性内存总成及其制作方法 - Google Patents

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Abstract

一种非挥发性内存总成，包括基底、第一介电层、抹除闸极、浮动闸极、第二介电层、耦合介电层以及耦合控制闸极。基底具有源极区以及汲极区，第一介电层形成于基底上。抹除闸极、浮动闸极及选择闸极形成于第一介电层上。第二介电层及耦合介电层分别形成于抹除闸极、浮动闸极及选择闸极之间以及上方，且耦合控制闸极形成于耦合介电层上。第一介电层具有一在深度方向上以定义源极区的第一图案开口，第一介电层于第一图案开口具有第一厚度。第一介电层在深度方向上于浮动闸极的投影下方具有第二厚度，并且于选择闸极的投影下方具有第三厚度。第一厚度大于第二厚度及第二厚度大于第三厚度。本发明还提出一种非挥发内存总成的制作方法。

Description

非挥发性内存总成及其制作方法
技术领域
本发明是有关于一种非挥发性内存总成及其制作方法，特别是一种利用介电层作为硬屏蔽的镶嵌及平坦化制程，以形成抹除闸极及选择闸极。
背景技术
分离式闸极组件，已经广泛用于在独立及嵌入式非挥发性应用中。因为它具有较小扇区清除及电路设计容易支持的特性，目前在愈益壮大及竞争严峻的嵌入式非挥发性IC产业，像是应用在微控制器MCU及智能卡(smartcard)，分离式闸极非挥发性已经越来越重要。
市面上分离式闸极非挥发性内存总成技术中，如Microchip及SST公司的双层多晶硅分离式闸极具有简易制作技术及可靠稳定度，故对终端用户而言目前为最被认可的方式。在非挥发性核心中，此技术具有双层多晶硅为作为浮动闸极的第一多晶硅及选择闸极的第二多晶硅。然而，随着IC装置尺寸持续缩小，因为它用于源极扩散及浮动闸耦合的大面积特性，双多晶硅分离式闸极不久将能满足尺寸缩小上的需求。
藉由额外添加的多晶硅层来作为耦合控制闸极(如耦合控制闸极)，由于三多晶硅分离式闸极的记忆单元尺寸缩小，使得三多晶硅分离式闸极演变越来越重要。在非挥发性核心中，此技术具有三层多晶硅作为浮动闸极的第一多晶硅、耦合控制闸极第二多晶硅、及抹除闸极/选择闸极的第三多晶硅。
类似于众所皆知堆栈-闸极非挥发性内存总成(如ETOX)，首先设置浮动闸极在位线方向，然后形成耦合控制闸极来当作蚀刻浮动闸极的屏蔽罩。藉由第三多晶硅及回蚀刻来形成抹除闸极及选择闸极间隔物，同时形成抹除闸极及选择闸极。因为抹除闸极及选择闸极包含不同用途的不同闸极介电层，所以选择闸极晶体管氧化层及抹除闸极穿隧氧化层的制程整合需仔细处理。
不幸地，在现存的形成分离式闸极结构及方法中上述要求并不容易实现。而且，浮动闸极及选择闸极间的绝缘介电层必须整合在可视为浮动闸极及抹除闸极间绝缘的穿隧氧化层其组成之中。这将使制程复杂化及制程弹性封闭化。最终且最关切地，现存三多晶硅分离式闸极制程不可避免地牵涉蚀刻，以及牵涉从用来形成抹除节点的浮动闸极多晶硅其粗糙表面的氧化层成长。假设制作中多晶硅表面及穿隧氧化层并没有非常仔细处理，浮动闸极多晶硅的不均匀微表面结构，将引起无法预期的穿隧氧化层可靠度问题。
发明内容
鉴于上述问题，本发明提出一种非挥发性内存总成及其制作方法，特别是一种利用介电层作为硬屏蔽的镶嵌及平坦化制程，以形成抹除闸极及选择闸极。
本发明又一目的，在于提供一种非挥发性内存总成及其制作方法，在选择闸极侧墙形成ON或ONO间隔物，以达到浮动闸极至选择闸极的稳健绝缘性。
为达上述目的，本发明揭露一种非挥发性内存总成的制作方法，步骤包括：
提供一基底；
在基底上形成一第一基底介电层；
在第一基底介电层上形成一牺牲层；
在第一基底介电层及牺牲层上定义一第一图案开口以及一第二图案开口；
根据第一图案开口进行离子布植；
选择性改变第一基底介电层厚度，牺牲层在水平方向上的间隔形成一镶嵌沟槽；
在第一基底介电层上方形成一第一多晶硅层，填入镶嵌沟槽；
在第一多晶硅层上形成一覆盖介电层；
在基底上形成一第二基底介电层，及第一多晶硅层及覆盖介电层的两侧形成一侧墙介电层；
形成一第二多晶硅层，填入第一多晶硅层及侧墙介电层在水平方向上所形成的间隔；
在第二多晶硅层、侧墙介电层及覆盖介电层形成一耦合介电层；
在耦合介电层上选择性形成一第三多晶硅层；以及
定义一第三图案开口进行离子布植。
较佳地，利用光阻为硬罩，根据所定义第一图案开口及第二图案开口以外区域进行牺牲层蚀刻，在第一基底介电层上形成分隔的牺牲层。
较佳地，利用第一图案开口，生成以增厚位于第一图案开口下方的第一基底介电层。
较佳地，利用第二图案开口，重新生成以减薄位于第二图案开口下方的第一基底介电层。
较佳地，在第二图案开口上方牺牲层的两侧，分别形成一间隔物，间隔物是电性绝缘。
较佳地，形成第一多晶硅层包括，在第一基底介电层上于第一图案开口形成一抹除闸极，以及在第一基底介电层上于第二图案开口形成一选择闸极。
较佳地，去除牺牲层，根据所定义第一图案开口及第二图案开口区域为屏蔽，去除第一多晶硅层以外位于第一基底介电层上所形成的牺牲层。
较佳地，去除第一基底介电层，根据所定义第一图案开口及第二图案开口区域为屏蔽，去除第一多晶硅层以外位于第一基底介电层上所形成的第一基底介电层。
较佳地，定义一第三图案开口，根据所定义第三图案开口以外区域为屏蔽，去除于第三图案开口以外区域所形成的第二多晶硅层。
较佳地，定义一第一介电层，包括在基底上所形成的第一基底介电层及第二基底介电层。
较佳地，定义一第二介电层，包括在第一多晶硅层两侧所形成的侧墙介电层，及第二多晶硅层上所形成的覆盖介电层，且第二介电层包覆抹除闸极及选择闸极。
本发明揭露一种非挥发性内存总成，包括一基底、一第一介电层、一抹除闸极、一浮动闸极、一第二介电层、一耦合介电层以及一耦合控制闸极。
基底靠近基底的表面形成一源极区及一汲极区，源极区以及汲极区间隔一通道区。第一介电层形成于基底上，及第一介电层具有一在深度方向上以定义源极区的第一图案开口。抹除闸极形成于第一介电层上，及抹除闸极在深度方向上位于第一图案开口的投影上方。浮动闸极形成于第一介电层上，且靠近抹除闸极。选择闸极形成于第一介电层上，及靠近浮动闸极，且选择闸极及浮动闸极在深度方向上位于通道区的投影上方。第二介电层形成于第一介电层上，且包覆抹除闸极及选择闸极，及浮动闸极位于相邻第二介电层之间。耦合介电层形成于抹除闸极、浮动闸极、选择闸极及第二介电层上。耦合控制闸极形成于耦合介电层上。
前述第一介电层于第一图案开口具有一第一厚度，且第一介电层在深度方向上分别于浮动闸极的投影下方具有一第二厚度及于选择闸极的投影下方具有一第三厚度，其中，第一厚度大于第二厚度及第二厚度大于第三厚度。
较佳地，第二介电层位于抹除闸极的两侧，是由第一图案开口的两侧朝远离抹除闸极的方向以形成。
较佳地，第一介电层上具有一第二图案开口，第二图案开口在深度方向上是用于定义选择闸极。
较佳地，第一介电层上具有一第三图案开口，第三图案开口在深度方向上是用于定义汲极区。
较佳地，选择闸极具有一间隔物，间隔物形成于在第二图案开口上方选择闸极的两侧，间隔物是电性绝缘。
较佳地，抹除闸极及选择闸极是形成于一镶嵌沟槽内，及抹除闸极及选择闸极的间隔内系浮动闸极及第二介电层。
较佳地，第二介电层位于抹除闸极及选择闸极上方是一覆盖介电层，覆盖介电层平行于第一介电层。
附图说明
附图1A至附图1N是本发明非挥发性内存总成及其制作方法的制作流程图。
附图2A至附图2B是本发明非挥发性内存总成的结构图。
附图3A至附图3B是本发明非挥发性内存总成的间隔物。
附图4A至附图4B是本发明非挥发性内存总成的结构图。
附图5是本发明非挥发性内存矩阵。
附图6A至附图6E是本发明非挥发性内存矩阵的剖面图。
主要组件符号说明。
10 基底
101 第一基底介电层
102 第二基底介电层
11 第一多晶硅层
12 第二多晶硅层
13 第三多晶硅层
151、251 覆盖介电层
152 侧墙介电层
153、253 间隔物
16 牺牲层
17 镶嵌沟槽
191 第一图案开口
192 第二图案开口
193 第三图案开口
2、20、3、4 非挥发性内存总成
201 源极区
202 汲极区
203 通道区
21 抹除闸极(EG)
22 选择闸极(SG)
23 浮动闸极(FG)
24 耦合控制闸极(CG)
25 第一介电层
2501 第一厚度
2502 第二厚度
2503 第三厚度
26 第二介电层
28 耦合介电层
291 穿隧介电层
292 晶体管介电层
293 浮动闸介电层
5 非挥发性内存矩阵
5011、5012 源极区
5221-5224 选择闸极(SG)
5231-5234 浮动闸极(FG)
5241、5242 耦合控制闸极(CG)
560-565 位线
580-583 字符线。
具体实施方式
关于半导体制程，如氧化层生成、微影、沉积、蚀刻、清洗、扩散、离子布植、化学气相沈积及物理气相沈积等制程技术的应用，对于本发明所使用的制程技术，若使用制程技术过程中，其技术本身不延伸成为本发明的技术特征，将不额外说明。
本发明揭露一种尺度缩小及具可靠的多晶硅对多晶硅，以及多晶硅对源极接面抹除特色，属于三多晶硅分离式闸极的非挥发性内存总成的结构及其制作。
比照现有公知技术上形成三多晶硅分离式闸极，其为抹除闸极(EG)21及选择闸极(SG)22为利用操作浮动闸极(FG)23及耦合控制闸极(CG)堆栈的两面，来回蚀刻定义的间隔物153、253，而本发明藉由第一多晶硅沉积及平面化，利用牺牲层16(可以为氮化硅、氧化硅或二者结合)以形成稳健单元结构的镶嵌作为用来抹除闸极(EG)21及选择闸极(SG)22的图案定义。
本发明揭露一种非挥发性内存总成的制作方法(S1)，且属于三多晶硅分离式闸极的非挥发性内存总成。
请参阅附图1A，首先，提供一基底10(S101)；例如基底10为p型或n型硅(Si)基板，透过若干半导体制程技术，在基底10迭加若干不同层以制作半导体组件。接着，在基底10上形成一第一基底介电层101，第一基底介电层101为氧化硅(SiO2)，将硅基板透过高温热氧化形成氧化硅，氧化硅厚度介于100Å - 200Å。
在第一基底介电层101上形成一牺牲层16，并且利用微影术(Lithography)在光阻上定义图案，在牺牲层16形成一第一图案开口191及一第二图案开口192(S102)。于是，牺牲层16在水平方向上形成间隔，第一底介电层101上位于第一图案开口191及第二图案开口192以外区域形成牺牲层16。
所谓图案开口，先制作一光阻层或一屏蔽层，利用微影术使光阻层图案化，或者微影术结合蚀刻制程使屏蔽层图案化，使此区域内并无存在光阻或屏蔽，而此区域外存在光阻或屏蔽，故一整层光阻层或屏蔽中形成空缺开口，即图案开口(opening)。
于一实施例中，牺牲层16厚度介于300Å - 2000Å，较佳为1000Å，牺牲层16可为单层的氮化硅(SiN) 或氮氧硅化合物(SiON)，或者牺牲层16可为堆栈多层介电层，如氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)或氧化物-氮化物-氧化物-氮化物(Oxide-Nitride-Oxide-Nitride，ONON)。
请参阅附图1B，进行离子布植(S104)；对第一图案开口191下方的基底10进行离子布植，在基底10的表面内所形成一源极区201，包括扩散区。例如，利用离子布植在P型硅基板上，制作一N型井区(N-well)源极区201。
请参阅附图1C，藉由离子布植所形成的源极区201，选择性增厚第一基底介电层101(S105)；利用第一图案开口191，增厚位于第一图案开口191下方的第一基底介电层101。例如，热氧化(thermal oxidation)使氧化硅增加厚度，使氧化硅原本厚度为100Å - 200Å增厚介于300Å - 600Å，较佳为450Å。另外，使第一基底介电层101增加厚度，更可透过沉积(deposition)基底10介电材料至第一基底介电层101。
请参阅附图1D，藉由选择性增厚位于第一图案开口191下方的第一基底介电层101，接着进行非选择性湿式蚀刻第一基底介电层101，改变第一基底介电层101的厚度，以形成选择性减薄第一基底介电层101(S106)，利用第二图案开口192，减薄位于第二图案开口192下方的第一基底介电层101。例如，使用反应性离子蚀刻(reactive ion etching，RIE)或湿式蚀刻(wet etching)去除原来的第一基底介电层101，接着形成较薄的介电层而使氧化硅减少厚度，使氧化硅原本厚度为100Å - 200Å减薄介于10Å - 150Å。
于一实施例中，第一基底介电层101于第一图案开口191具有一第一厚度2501介于300Å - 600Å，第一基底介电层101于第二图案开口192具有一第三厚度2503界10Å - 150Å；其中，位于第二图案开口的第一基底介电层101包括高介电材料(high-K)，例如为氮化氧硅(SiON)、二氧化铪(HfO2)或五氧化二钽(Ta2O5)，且保持厚度低于20Å的等效氧化层厚度(equivalent oxide thickness，EOT)。其中，除了上述步骤外，更包括退火步骤以及其他处理第一基底介电层101缺陷等相关步骤。
特别地，藉由选择性增厚位于第一图案开口191下方的第一基底介电层101及选择性减薄位于第二图案开口192下方的第一基底介电层101，在水平方向上，牺牲层16在第一基底介电层101上所形成的间隔形成一镶嵌沟槽17，且镶嵌沟槽17位于第一图案开口191及第二图案开口192的投影上方。
请参阅附图1E，在第一基底介电层101上方形成一第一多晶硅层11，填入镶嵌沟槽17(S107)；位于第一图案开口191及第二图案开口192的投影上方，牺牲层16在第一基底介电层101上所形成的间隔而形成镶嵌沟槽17，所填入第一多晶硅层11包括，位于第一图案开口191的第一基底介电层101上方形成一第一多晶硅层11的抹除闸极(EG)21，及第一基底介电层101上方形成一第一多晶硅层11的选择闸极(SG)22，即第一多晶硅层11内包括第一多晶硅层11的抹除闸极(EG)21及第一多晶硅层11的选择闸极(SG)22。
进一步，位于第一图案开口191的第一基底介电层101上方形成一抹除闸极(EG)21，及位于第二图案开口192的第一基底介电层101上方形成一选择闸极(SG)22，其中，减薄后的第二图案开口192下方的第一基底介电层101为选择闸极(SG)22的晶体管介电层292。例如，沉积多晶硅(poly-Si)后，并再蚀刻多晶硅至预定厚度，以形成抹除闸极(EG)21及选择闸极(SG)22。
请参阅附图1F，形成一覆盖介电层151(S108)；利用微影术在光阻上定义镶嵌沟槽17以外区域为屏蔽，在填入镶嵌沟槽17的第一多晶硅层11上，形成一覆盖介电层151；即在抹除闸极(EG)21及选择闸极(SG)22上形成覆盖介电层151。例如，化学气相沉积(chemicalvapor deposition，CVD)沉积覆盖介电层151，并再蚀刻覆盖介电层151至预定厚度。或者热氧化第一多晶硅层11以形成覆盖介电层151。
请参阅附图1G，去除牺牲层16(S109)；利用微影术在光阻上定义镶嵌沟槽17区域为屏蔽覆盖介电层151，去除在第一基底介电层101上镶嵌沟槽17以外区域所形成的牺牲层16，即去除在水平方向上抹除闸极(EG)21及选择闸极(SG)22以外的第一基底介电层101上所形成的牺牲层16；因此，第一多晶硅层11及覆盖介电层151在水平方向上形成彼此间隔，故覆盖介电层151及其所覆盖的抹除闸极(EG)21不相连于覆盖介电层151及其所覆盖的选择闸极(SG)22。例如，反应性离子蚀刻去除氮化硅的牺牲层16，或者湿蚀刻去除氮化硅的牺牲层16，并且覆盖介电层151并未受此蚀刻过程所影响。
请参阅附图1H，去除第一基底介电层101(S110)；利用微影术在光阻上定义镶嵌沟槽17区域为屏蔽，去除镶嵌沟槽17以外区域所形成的第一基底介电层101覆盖介电层151，即去除在水平方向上抹除闸极(EG)21及选择闸极(SG)22以外的第一基底介电层101上所形成的第一基底介电层101。例如，反应性离子蚀刻去除氧化硅的第一基底介电层101，或者湿蚀刻去除氧化硅的第一基底介电层101，并且覆盖介电层151并未受此蚀刻过程所影响。
请参阅附图1I，形成一第二基底介电层102及一侧墙介电层152(S111)；使基底10上氧化成为第二基底介电层102，及在水平方向上使抹除闸极(EG)21及选择闸极(SG)22上氧化成为侧墙介电层152，因此，第一多晶硅层11、覆盖介电层151及侧墙介电层152在水平方向上形成间隔。例如，化学气相沉积以沉积氧化硅，或者将硅基板透过高温热氧化形成氧化硅。
特别地，位于第一图案开口191上方的侧墙介电层152，由第一图案开口191的两侧朝远离抹除闸极(EG)21的方向，沉积在抹除闸极(EG)21的两侧成为侧墙介电层152，即第一图案开口191在水平方向上的宽度等于抹除闸极(EG)21在水平方向上的宽度；换句话说，第一图案开口191在水平方向上相邻两牺牲层16的间隔内，只包含抹除闸极(EG)21。
请参阅附图1J，形成一第二多晶硅层12，填入第一多晶硅层11及侧墙介电层152在水平方向上所形成的间隔(S112)；利用微影术在光阻上定义第一多晶硅层11、覆盖介电层151及侧墙介电层152区域为屏蔽，在第二基底介电层102上形成第二多晶硅层12，且第二多晶硅层12在水平方向上形成间隔。第二多晶硅层12包括，位于第一图案开口191及第二图案开口192以外区域第二基底介电层102上方形成第二多晶硅层12；其中，位于抹除闸极(EG)21及选择闸极(SG)22之间第二多晶硅层12，为第二多晶硅层12的浮动闸极(FG)23。例如，沉积多晶硅后，并再蚀刻多晶硅至预定厚度，进一步，利用微影术使第二多晶硅层12以形成一独立区块的浮动闸极(FG)23。
请参阅附图1K，利用微影术(Lithography)在光阻上定义图案，在二多晶硅层12形成一第三图案开口193，去除位于第三图案开口193上第二多晶硅层12 (S113)；利用微影术制作图案化光阻为屏蔽，去除在深度方向上位于第三图案开口193的第二多晶硅层12，或者位于汲极区202的投影上方的第二多晶硅层12，即去除靠近选择闸极(SG)22且远离浮动闸极(FG)23的第二多晶硅层12。例如，反应性离子蚀刻去除此区第二多晶硅层12，或者湿蚀刻去除此区第二多晶硅层12，并且上述其他层并未受此蚀刻过程所影响。
请参阅附图1L，在第二多晶硅层12、覆盖介电层151及侧墙介电层152上形成一耦合介电层28(S114)；沉积耦合介电层28并覆盖上述第二多晶硅层12、覆盖介电层151及侧墙介电层152。例如，化学气相沉积以沉积堆栈氧化层-氮硅化合物-氧化层(oxide-nitride-oxide，ONO)，或者化学气相沉积以沉积高介电材料(high-k)。
请参阅附图1M，在耦合介电层28上选择性形成一第三多晶硅层13(S115)；利用微影术在光阻上定义图案为屏蔽，沉积第三多晶硅层13，形成一第三多晶硅层13的耦合控制闸极(CG)24，及部份覆盖耦合介电层28上方。。另外，进行离子布植(S116)，利用第三图案开口193进行离子布植，位于第二基底介电层102及耦合介电层28堆栈的深度方向上在基底10的表面内形成一汲极区202，仅第二基底介电层102一部分及耦合介电层28堆栈在汲极区202上方，在源极区201及汲极区202之间，形成通道区203。
最后，根据非挥发性内存总成的制作方法(S1)，顺序完成组件各部分，完成非挥发性内存总成2。
另外，请参阅附图1J，利用微影术在光阻上定义第一多晶硅层11及侧墙介电层152区域为屏蔽，填入第一多晶硅层11及侧墙介电层152在水平方向上所形成间隔的第二多晶硅层12，以蚀刻方式降低第二多晶硅层12至预定厚度，在耦合介电层28上沉积第三多晶硅层13，并同样以蚀刻方式降低第三多晶硅层13至预定厚度，形成单独控制的耦合控制闸极(CG)24，请参阅附图1N，完成非挥发性内存总成20。
注意地，在形成第二基底介电层102及侧墙介电层152(S111)的步骤，进一步，本发明定义一第一介电层25及一第二介电层26，以代表在水平方向及深度方向上不同步骤中所形成的介电层。首先，第一介电层25包括，在基底10上所形成的第一基底介电层101及在基底10上所形成的第二基底介电层102。另外，第二介电层26包括，在第一基底介电层101上所形成的侧墙介电层152及覆盖介电层151，亦即，位于第一介电层25上的第二介电层26包覆第一多晶硅层11。
进一步，定义一穿隧介电层291，介于第一多晶硅层11的抹除闸极(EG)21及第二多晶硅层12的浮动闸极(FG)23间的侧墙介电层152，为穿隧介电层291。定义一晶体管介电层292，位于第一多晶硅层11的选择闸极(SG)22下方的第一基底介电层101，为晶体管介电层292。定义一浮动闸介电层293，位于第二多晶硅层12的浮动闸极(FG)23下方的第二基底介电层102，为浮动闸介电层293。
换言之，所定义的第一介电层25，包括第一基底介电层101的晶体管介电层292及第二基底介电层102的浮动闸介电层293。另外，所定义的第二介电层26，包括侧墙介电层152的穿隧介电层291及覆盖介电层151。
于一实施例中，第一介电层25在深度方向上，于浮动闸极(FG)23的投影下方具有一第二厚度2502介于70Å - 150Å，较佳为100Å。其中，除了上述步骤外，更包括退火步骤以及其他处理第一介电层25缺陷等相关步骤。
另外，根据非挥发性内存总成的制作方法(S1)，完成三多晶硅分离式闸极的非挥发性内存总成2、20，沉积第一多晶硅层11(S107)，形成第一多晶硅层11的抹除闸极(EG)21及选择闸极(SG)22，沉积第二多晶硅层12(S112)，形成第二多晶硅层12的浮动闸极(FG)23，及沉积第三多晶硅层13(S115)，形成第三多晶硅层13的耦合控制闸极(CG)24。
关于镶嵌(damascene)技术，在步骤(S106)中形成镶嵌沟槽17以填入第一多晶硅层11，通常以成长一层二氧化硅(SiO2)或氮化硅(Si3N4)，以作为硬屏蔽(hard mask)，如此在后续制程中，如去除光阻等过程中，硬屏蔽将可避免制程中其下方介电层遭到蚀刻破坏。进一步，部分结构利用镶嵌硬屏蔽(buried hard mask)技术，于制程中搭配蚀刻中止层或硬屏蔽设计，以达到结构制作并减少制程中所产生的对准误差。
藉由去除牺牲层16，接着藉由回填回蚀刻及图案化的第二多晶硅层12，以成为浮动闸极(FG)23。在沉积每一选择闸极(SG)22及浮动闸极(FG)23多晶硅(S112)之前，独立地制作选择闸极(SG)22的晶体管介电层292及抹除闸极(EG)21的穿隧介电层291(S111)。其中，在沉积形成第一介电层25及侧墙介电层152(S111)的步骤中，第一介电层25于浮动闸极(FG)23的投影下方，即浮动闸介电层293，及第一介电层25于选择闸极(SG)22的投影下方，即选择闸极(SG)22的晶体管介电层292；侧墙介电层152位于抹除闸极(EG)21及浮动闸极(FG)23之间，即抹除闸极(EG)21的穿隧介电层291。
请参阅附图2A及附图2B，本发明揭露一种非挥发性内存总成2，且属于三多晶硅分离式闸极的非挥发性内存总成2。非挥发性内存总成2包括一基底10，靠近基底10的表面形成一源极区201及一汲极区202，及源极区201及汲极区202间隔一通道区203 。接着，在基底10上形成一第一介电层25，及第一介电层25具有一第一图案开口191，此第一图案开口191在深度方向上可用于定义源极区201。
接着，在第一介电层25上形成一抹除闸极(EG)21，抹除闸极(EG)21在深度方向上位于第一图案开口191的投影上方。在形成第一多晶硅层11(S107)的步骤中，第一多晶硅层11包括，位于第一图案开口191的第一基底介电层101上方形成抹除闸极(EG)21，其中在形成第一介电层25及第二介电层26(S111)的步骤中，第一介电层25更包括第一基底介电层101及第二基底介电层102。
再者，在第一介电层25上形成一浮动闸极(FG)23，浮动闸极(FG)23靠近抹除闸极(EG)21。在形成第二多晶硅层12(S112)的步骤中，第二多晶硅层12一部分位于抹除闸极(EG)21及选择闸极(SG)22之间，并利用微影术使第二多晶硅层12形成一独立区块的浮动闸极(FG)23。
再者，在第一介电层25上形成一选择闸极(SG)22，选择闸极(SG)22靠近浮动闸极(FG)23，且选择闸极(SG)22及浮动闸极(FG)23在深度方向上位于通道区203的投影上方。在形成第一多晶硅层11(S107)的步骤中，第一多晶硅层11包括，位于第二图案开口192的第一基底介电层101上方形成选择闸极(SG)22，其中，在形成第一介电层25及第二介电层26(S111)的步骤中，第一介电层25更包括第一基底介电层101及第二基底介电层102。
第二介电层26，在第一介电层25上形成多晶硅间的侧墙介电层152，且位于抹除闸极(EG)21及浮动闸极(FG)23之间，及位于浮动闸极(FG)23及选择闸极(SG)22之间。在形成第一介电层25及第二介电层26(S111)的步骤中，第二介电层26沉积在抹除闸极(EG)21、选择闸极(SG)22及覆盖介电层251上；特别地，第二介电层26，位于第一图案开口191的两侧朝远离抹除闸极(EG)21的方向，沉积在抹除闸极(EG)21的两侧成为第二介电层26，即第一图案开口191在水平方向上的宽度等于抹除闸极(EG)21在水平方向上的宽度。换句话说，第一图案开口191在水平方向上相邻两牺牲层16的间隔内，只包含抹除闸极(EG)21。
承上，一耦合介电层28，形成于抹除闸极(EG)21、浮动闸极(FG)23、选择闸极(SG)22及侧墙介电层152上；在形成耦合介电层28(S114)的步骤中，沉积耦合介电层28并覆盖上述各层且堆栈在最上方，沉积耦合介电层28。请参阅附图1M，耦合介电层28为连续凹凸起伏，以覆盖第二介电层26、抹除闸极(EG)21、选择闸极(SG)22及浮动闸极(FG)23；进一步，请参阅附图1N，相对于抹除闸极(EG)21及选择闸极(SG)22，于浮动闸极(FG)23上的耦合介电层28在深度方向上较靠近第一介电层25。另外，耦合介电层28在沿着第一介电层25及第二介电层26以覆盖，故耦合介电层28在深度方向上位于第三图案开口193的投影上方，且覆盖第一介电层25，及靠近第三图案开口193的选择闸极(SG)22一侧的第二介电层26。
最后，一耦合控制闸极(CG)24，形成于耦合介电层28上。因此，本发明的第一介电层25于第一图案开口191具有一第一厚度2501，且第一介电层25在深度方向上于浮动闸极(FG)23的投影下方具有一第二厚度2502，以及，第一介电层25在深度方向上于选择闸极(SG)22的投影下方具有一第三厚度2503，其中，第一厚度2501大于第二厚度2502且第二厚度2502大于第三厚度2503。
注意地，第二介电层26位于抹除闸极(EG)21及浮动闸极(FG)23之间，即抹除闸极(EG)21的穿隧介电层291；第一介电层25于选择闸极(SG)22的投影下方，即选择闸极(SG)22的晶体管介电层292；另外，第一介电层25于浮动闸极(FG)23的投影下方，即浮动闸极(FG)23的浮动闸介电层293。
于一实施例中，第一介电层25具有第一图案开口191，此第一图案开口191在深度方向上可用于定义源极区201；第一介电层25具有第二图案开口192，此第二图案开口192在深度方向上可用于定义选择闸极(SG)22；第一介电层25具有第三图案开口193，此第三图案开口193在深度方向上可用于定义汲极区202。
于一实施例中，请参阅附图3A，在第二图案开口192上方两侧的牺牲层16的侧墙，在选择性减薄第一基底介电层101(S106)的步骤后，分别形成一间隔物153，间隔物153为电性绝缘。此外，连续地氮化硅及氧化硅的沉积及干/湿选择性蚀刻，在选择闸极(SG)22及浮动闸极(FG)23多晶硅沉积(S112)之前，进行必需的微影术步骤，以便于在选择闸极(SG)22侧墙形成ON或ONO间隔物153，达到浮动闸极(FG)23至选择闸极(SG)22间的稳健绝缘性及干扰困境。
添加氮化硅及氧化硅的制程整合，在形成抹除闸极(EG)21及选择闸极(SG)22期间，允许在选择闸极(SG WL)镶嵌以选择性形成ON或ONO间隔物153，达到浮动闸极(FG)23至择闸极(SG WL)的稳健绝缘性。
另一方面，上述开始地牺牲层16可以为牺牲层16及第一多晶硅的组合，在后续地去除牺牲层16之后，多晶硅成为镶嵌的硬屏蔽一部分及稍后被当作为浮动闸极(FG)23。在去除牺牲层16之后，不需要进行额外浮动闸极(FG)多晶硅回填及平面化。
然而，为了独立制作抹除闸极(EG)21的穿隧介电层291及选择闸极(SG)22的晶体管介电层292，可以用选择性去除被回填多晶硅闸极(一般SG)其中之一，来插入额外多晶硅的回填及平面化制程。连续的氮化硅及氧化硅的沉积及干/湿选择性蚀刻，有利于抹除闸极(EG)21及选择闸极(SG)22基材，对于形成穿隧介电层291及晶体管介电层292的选择性接触。
藉由本发明所制作的分离式闸极的非挥发性内存总成2、20，具有低功率热电子注入写入程序化、具高可靠地多晶硅对多晶硅穿隧抹除及逻辑兼容低电压读取的特性。透过在低电压快速读取选择闸极(SG WL)其逻辑兼容的氧化层，能够精准控制写入程序化的电压及电流。藉由预先形成的穿隧介电层291，与ON或ONO衬垫间隔物153，使得抹除注入端的浮动闸极(FG)23具有不被破坏的良好表面，可达到高度具可靠的抹除。
最重要地，读取电压可以轻易地达到，藉由最尖端逻辑兼容性来尺寸缩小，及藉由独立选择闸极(SG WL)晶体管氧化层整合来允许大电流输出。如上述分离式闸极的非挥发性内存总成的类似镶嵌制作，应用于现有公知技术上平面化组件结构及类似FINFET的先进非平面化组件，进一步积极地尺寸微缩且并无显著的制程困难。
藉由标准信道热电子注入于作为辅助晶体管，用于小电流写入程序化控制(非已知堆栈闸极ETOX写入程序化)的选择闸极( (SG)，写入程序化如上述非挥发性分离式闸极单元。本发明的非挥发性内存总成2、20、3、4能够通过抹除闸极(EG)21及/或源极区201扩散来抹除。
依照在一些应用(类似 EEPROM)上电性地需求，抹除闸极(EG)21及耦合控制闸极(CG)可以为物理性地或电性地绑在一起、或者甚至耦合控制闸极(CG)24替代抹除闸极(EG)21用来增强浮动闸极(FG)23用于低电压操作的耦合率。
请参阅附图1J，在沉积及回蚀刻平面化第二多晶硅(此为多晶硅)(S112)之后制程步骤。请参阅附图4A，接着选择性蚀刻去除在镶嵌在第一基底介电层101上方所形成第一多晶硅层11的抹除闸极(EG)21，以及如附图4B所示最终单元的结构示意图，其中藉由耦合控制闸极(CG)24及耦合介电层28替代抹除闸极(EG)21界面，耦合比率显著增加。此特别有利于在比一般抹除电压相对地较低的浮动闸极(FG)23到源极区201接面抹除。
本发明为了提供在选择闸极(SG)22及浮动闸极(FG)23之间稳健绝缘层，一般采用ON或ONO组合作为选择闸极(SG)22多晶硅的侧墙。藉由外部氧化层的各向异性蚀刻，及选择性去除在镶嵌区域接触到的氮化硅，可以为轻易地达成沉积ONO薄膜。因此，请参阅附图3B，具有在选择闸极(SG)22镶嵌的选择性ONO间隔物253，并且，如图所示最终单元结构的示意图。
在从浮动闸极(FG)23抹除电子期间，穿隧介电层291陷阱捕捉为造成操作循环窗口变窄及耐压衰减的主要原因。一般而言，高温成长氧化硅或高温硅烷(SiH4)反应的CVD制作氧化层，二者皆为良好穿隧介电层291选择。藉由描述氧化硅中氮数量，经过一氧化氮(NO)或氧化亚氮(N2O)处理氧化硅后，可进一步减少介于氧化硅及氧化硅/硅界面的陷阱密度。
然而，含过渡氮的氧化硅变成严重电子陷阱，及在极端例子中类似SONOS，氮丰富的薄膜作为电荷储存媒介而非明显穿隧路径。 因此，必须控制在氧化硅所包含的氮数量。在本发明中，如此制作顺序的主要优点为，可以独立地制备第二介电层26的侧墙介电层152及选择闸极(SG)22于第一介电层25的晶体管介电层292。
换句话说，请参阅附图1D，用于选择闸极(SG)22晶体管的高介电常数(high-k)介电层(包括氮氧硅化合物SiON)，随着主要数据流逻辑电压及技术节点尺寸微缩，在去除牺牲层16之后，使用高介电常数(high-k)介电层(类似HfO2、Ta2O5等)作为选择闸极(SG)22介电层时，虽然高介电常数(high-k)材料具较窄能带同时改善侧墙介电层152的穿隧，但毕竟无法独立调整第二介电层26的侧墙介电层152形成的穿隧特性。独立制备第二介电层26的侧墙介电层152及选择闸极(SG)22于第一介电层25的晶体管介电层292的优点，即在于可以单独利用氮氧硅化合物(SiON)作为选择闸极(SG)22介电层，藉由现有公知技术上能改善穿隧介电层291的一氧化氮(NO)或氧化亚氮(N2O)处理，可以控制氮氧硅化合物(SiON)中氮含量。
请参阅附图5，本发明揭露由非挥发性内存总成2、20、3、4所构成的一非挥发性内存矩阵5，为上表面的顶视图且仅显示部份非挥发性内存矩阵5。其中，非挥发性内存矩阵5具有若干非挥发性内存总成2、20、3、4，并延着互相垂直的第一方向X以及第二方向Y呈棋盘状的排列。附图5共包括24组非挥发性内存总成2、20、3、4，其每一列，即第一方向X，包括6组非挥发性内存总成2、20、3、4，且每一栏，即第二方向Y，包括4组非挥发性内存总成2、20、3、4。
承上，每一列的选择闸极(SG)22延着第一方向X相连，在电性上互相连接，如5221、5222、5223、5224所示。源极区201，每一栏相邻的非挥发性内存总成2、20、3、4相邻二者共享，且位于同一列共享的源极区201延着第一方向X相连，在电性上互相连接，如5011、5012所示。耦合控制闸极(CG)24，每一栏中相邻的非挥发性内存总成2、20、3、4相邻二者共享，且位于同一列共享的耦合控制闸极(CG)24延着第一方向X相连，在电性上互相连接，如5241、5242所示。
每一栏的汲极区202则经由穿孔，由一延着第二方向Y延伸的金属层相连，在电性上互相连接，如位线560、561、562、563、564、565所示。若干非挥发性内存总成2、20、3、4的浮动闸极(FG)23则彼此独立不相连，且电性上为绝缘状态，与外界并无电性相连接，用以储存若干非挥发性内存总成2、20、3、4的储存状态，如非挥发性内存总成2、20、3、4的字符线580、581、582、583分别对应至其浮动闸极(FG)23，如5231、5232、5233、5234所示。
于一实施例中，请参阅附图6A至附图6E，本发明应用于鳍状晶体管(FINFET)的结构基底，分别为非挥发性内存矩阵5沿不同剖面线的结构剖面图，其中，以具有间隔物153、253的非挥发性内存总成3所构成的矩阵单元。附图6A为沿A - A’剖面线、第6B图为沿C -C’剖面线、第6C图为沿B - B’剖面线、第6D图为沿F - F’、附图6E为沿D - D’剖面线的非挥发性内存矩阵5的剖面图。
针对本发明的非挥发性内存总成2、20、3、4所构成的非挥发性内存矩阵5的操作方法作说明。本非挥发性内存矩阵5的结构，能够进行以共享源极区201的相邻两列为单位的局部抺除操作。例如欲抺除字符线582、583所在的两列非挥发性内存总成2、20、3、4，在共享的如5012所示源极区201，施以6V的电压，并在共享的耦合控制闸极(CG)5242，施以负9V的电压。如此电子将从浮动闸极(FG)23穿隧而进入源极区201，最后此两列的浮动闸极(FG)5233、5234，其等效极性为正电。
进行写入“0”操作，例如对非挥发性内存总成2、20、3、4字符线582进行写入“0”操作，在源极区5012，施以5至6V的电压，在耦合控制闸极(CG)5242，施以9V的电压，在汲极区202，施以0V的电压，而在选择闸极(SG)5223，施以约1V的电压，此时藉由热电子注入机制，电子将由信道中的高电场区域穿隧进入浮动闸极(FG)5233，最后浮动闸极(FG)5233的等效极性为负电。
进行读取操作，例如对非挥发性内存总成2、20、3、4字符线582进行读取操作，在源极区5012，以及耦合控制闸极(CG) 5242，施以0V的电压（或耦合控制闸极(CG)5242亦可施以Vcc的电压，此Vcc为内存电路的供给电压值，例如0.18微米制程下，此电压通常为1.8V），在汲极区202，施以约1V的电压，而在选择闸极(SG) 5223，施以Vcc的电压。此时，其选择闸极(SG)5223下方的通道区203为导通状态。
假设非挥发性内存总成2、20、3、4字符线582的储存状态为“0”，即浮动闸极(FG)5233的等效极性为负电，则通道的电流大小几乎为0；另一方面，假设非挥发性内存总成2、20、3、4字符线582的储存状态为“1”，亦其浮动闸极(FG)5233的等效极性为正电，此时通道存在电流，大小约为30µA。藉由侦测通道区203的电流大小，即可得知非挥发性内存总成2、20、3、4的储存内容。

Claims (18)

1.一种非挥发性内存总成的制作方法，其特征在于，包括下列步骤：
(1) 提供一基底；
(2) 在所述基底上形成一第一基底介电层；
(3) 在所述第一基底介电层上形成一牺牲层；
(4) 在所述第一基底介电层及所述牺牲层上定义一第一图案开口以及一第二图案开口；
(5) 根据所述第一图案开口进行离子布植；
(6) 选择性改变所述第一基底介电层厚度，所述牺牲层在水平方向上间隔形成一镶嵌沟槽；
(7) 在所述第一基底介电层上方形成一第一多晶硅层，填入所述镶嵌沟槽；
(8) 在所述第一多晶硅层上形成一覆盖介电层；
(9) 在所述基底上形成一第二基底介电层，及所述第一多晶硅层及所述覆盖介电层的两侧形成一侧墙介电层；
(10) 形成一第二多晶硅层，填入所述第一多晶硅层及所述侧墙介电层在水平方向上所形成的间隔；
(11) 在所述第二多晶硅层、所述侧墙介电层及所述覆盖介电层形成一耦合介电层；
(12) 在所述耦合介电层上选择性形成一第三多晶硅层；以及
(13) 定义一第三图案开口进行离子布植。
2.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，步骤(4)更包含利用光阻为硬罩，根据所定义第一图案开口及所述第二图案开口以外区域进行牺牲层蚀刻，在所述第一基底介电层上形成分隔的牺牲层。
3.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，步骤(6)为利用所述第一图案开口，生成以增厚位于所述第一图案开口下方的第一基底介电层。
4.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，步骤(6)为利用所述第二图案开口，重新生成以减薄位于所述第二图案开口下方的第一基底介电层。
5.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，步骤(6)更包括：
(6-1)在所述第二图案开口上方所述牺牲层的两侧，分别形成一间隔物，所述间隔物是电性绝缘。
6.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，步骤(7)为形成所述第一多晶硅层包括，在所述第一基底介电层上于所述第一图案开口形成一抹除闸极(EG)，以及在所述第一基底介电层上于所述第二图案开口形成一选择闸极(SG)。
7.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，步骤(8)更包括：
(8-1)去除所述牺牲层，根据所定义所述第一图案开口及所述第二图案开口区域为屏蔽，去除所述第一多晶硅层以外位于所述第一基底介电层上所形成的牺牲层。
8.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，步骤(8)更包括：
(8-2)去除所述第一基底介电层，根据所定义所述第一图案开口及所述第二图案开口区域为屏蔽，去除所述第一多晶硅层以外位于所述第一基底介电层上所形成的第一基底介电层。
9.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，步骤(10)更包括：
(10-1) 定义一第三图案开口，根据所定义所述第三图案开口以外区域为屏蔽，去除于所述第三图案开口以外区域所形成的第二多晶硅层。
10.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，定义一第一介电层，包括在所述基底上所形成的第一基底介电层及所述第二基底介电层。
11.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，定义一第二介电层，包括在所述第一多晶硅层两侧所形成的侧墙介电层，及所述第二多晶硅层上所形成的覆盖介电层，且所述第二介电层包覆所述抹除闸极(EG)及所述选择闸极(SG)。
12.一种非挥发性内存总成，其特征在于，包括：
一基底，靠近所述基底的表面形成一源极区及一汲极区，所述源极区及所述汲极区间隔一通道区；
一第一介电层，形成于所述基底上，及所述第一介电层具有一在深度方向上以定义所述源极区的第一图案开口；
一抹除闸极(EG)，形成于所述第一介电层上，及所述抹除闸极(EG)在深度方向上位于所述第一图案开口的投影上方；
一浮动闸极(FG)，形成于所述第一介电层上，及靠近所述抹除闸极(EG)；
一选择闸极(SG)，形成于所述第一介电层上，及靠近所述浮动闸极(FG)，且所述选择闸极(SG)及所述浮动闸极(FG)在深度方向上位于所述通道区的投影上方；
一第二介电层，形成于所述第一介电层上，且包覆所述抹除闸极(EG)及所述选择闸极(SG)，及所述浮动闸极(FG)位于相邻所述第二介电层之间；
一耦合介电层，形成于所述抹除闸极(EG)、所述浮动闸极(FG)、所述选择闸极(SG)及所述第二介电层上；以及
一耦合控制闸极(CG)，形成于所述耦合介电层上；
所述第一介电层于所述第一图案开口具有一第一厚度，且所述第一介电层在深度方向上分别于所述浮动闸极(FG)的投影下方具有一第二厚度及于所述选择闸极(SG)的投影下方具有一第三厚度，其中，所述第一厚度大于所述第二厚度及所述第二厚度大于所述第三厚度。
13.如权利要求12所述的非挥发性内存总成，其特征在于，所述第二介电层位于所述抹除闸极(EG)的两侧，是由所述第一图案开口的两侧朝远离所述抹除闸极(EG)的方向以形成。
14.如权利要求12所述的非挥发性内存总成，其特征在于，所述第一介电层上具有一第二图案开口，所述第二图案开口在深度方向上是用于定义所述选择闸极(SG)。
15.如权利要求12所述的非挥发性内存总成，其特征在于，所述第一介电层上具有一第三图案开口，所述第三图案开口在深度方向上是用于定义所述汲极区。
16.如权利要求12所述的非挥发性内存总成，其特征在于，所述选择闸极(SG)具有一间隔物，所述间隔物形成于在所述第二图案开口上方所述选择闸极(SG)的两侧，所述间隔物是电性绝缘。
17.如权利要求12所述的非挥发性内存总成，其特征在于，所述抹除闸极(EG)及所述选择闸极(SG)是形成于一镶嵌沟槽内，及所述抹除闸极(EG)及所述选择闸极(SG)的间隔内系所述浮动闸极(FG)及所述第二介电层。
18.如权利要求12所述的非挥发性内存总成，其特征在于，所述第二介电层位于所述抹除闸极(EG)及所述选择闸极(SG)上方是一覆盖介电层，所述覆盖介电层平行于所述第一介电层。
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