CN101194355A - 多位纳米晶体存储器 - Google Patents

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Abstract

一种具有纳米晶体栅极结构的改进型存储器单元(图20)可以在加工工艺中使用多个沟槽(52，57)来形成。该纳米晶体栅极结构(20)包括在基片(10)上的隧道氧化物层(21)、纳米晶体层(22)以及控制氧化物层(23)。形成第一沟槽(52)，并且在基片中接近第一沟槽底部的地方形成掺杂区域(54，55)。在形成至少一个掺杂区域之后，去除纳米晶体结构(20)的一部分。填充第一沟槽(31)，并且在非常接近于第一沟槽的位置上形成第二沟槽(57)。随后，去除纳米晶体栅极结构(20)在第二沟槽底部附近的第二部分。该加工工艺通过使用多个沟槽来减小纳米晶体栅极结构的尺寸，从而提高存储器单元的性能。

Description

多位纳米晶体存储器
技术领域
本发明涉及非易失性存储器晶体管结构，更具体地说，涉及一种采用纳米晶体的晶体管。
背景技术
随着技术的进步，非易失性存储器的设计不断改进。浮置栅极和MONOS(金属/多晶硅氧化物氮化物氧化物硅)都是非易失性存储器的类型。在常规的浮置栅极结构中，电荷籍助于Fowler-Nordheim隧道效应或者籍助于源极一侧的注入而存储在浮置栅极上。电隔离的浮置栅极上的电子电荷存储支配着单元的工作。所存储的电荷量调节存储器单元的晶体管特性。因为到浮置栅极的唯一电连接是通过电容器，所以存储器单元可以被认为是附连了N沟道晶体管的线性电容器网络。由于固有的Si-SiO2能量势垒高度，所以出现在浮置栅极上的任何电荷得以被保持，从而导致存储器单元的非易失特性。
与标准的浮置栅极单元相比，MONOS存储器单元可以具有较快的编程时间和较高的密度。在使用侧壁间隔物结构的MONOS存储器单元中，与标准浮置栅极设计所采用的电子隧穿方法相比，源极一侧的电子注入较快并且可要求较低的电压。授予Ogura等的美国专利No.6,686,632号描述了一种具有双单元结构的双位MONOS存储器。该单元结构是通过在氧化物氮化物氧化物(ONO)的复合物上设置侧壁控制栅极来实现的。字栅极和控制栅极的侧壁都可以使用一次性侧壁加工工艺来形成。在构造该器件结构的过程中，该字栅极需要一侧壁间隔物来容纳ONO和源极一侧的注入结构。
可以在非易失性存储器设计中使用的较新的加工工艺也在继续开发当中。例如，金属纳米晶体存储器已经用于提高存储器单元器件的性能，从而改善工作功能。在纳米晶体非易失性存储器件中，电荷不是存储在连续的浮置栅极层上。而是在半导体层上包含大量的分立的相互隔绝的纳米晶体。纳米晶体可以用于存储少量的电荷，甚至于能够存储单个或者少数的原子。在理论上，因为包含纳米晶体电荷存储“点”的结构可以制作得非常小，所以可以制作更小的晶体管。
使用纳米晶体的不利之处是由于需要刷新、保持时间短以及电容高而导致的高功耗。授予Shin等的美国专利No.6,165,842号描述了一种使用晶体点来制作非易失性存储器器件的方法。其中形成了隧穿电介质、非晶硅薄膜、具有纳米晶体的多晶硅层、电介质层以及多晶硅膜。该方法开发了一种非易失性存储器单元栅极结构，该栅极结构的各维受光学分辨率或者光刻工艺中所使用的光阻材料所限制，并且必须形成多层以支持和构造纳米晶体层。
因此，这类器件难以制造，因为纳米晶体要比当前制造集成电路时所使用的光刻工艺分辨率极限小许多倍。
发明概述
本发明是一种改进的存储器单元器件，该存储器单元器件采用纳米晶体来减小各个存储器单元栅极的整体尺寸，从而减小整个集成电路或存储器电路的芯片尺寸。根据本发明，在双位非易失性存储器结构中使用一纳米晶体层。形成多个沟槽，以减小使用纳米晶体电荷存储区域的各个存储器单元的栅极面积。电荷通过薄的隧穿势垒被转移到纳米晶体中。该方法通过使用多个偏离的沟槽来曝露和去除纳米晶体层的一部分以形成至少有一维小于当前光刻分辨率极限的纳米晶体栅极区域来形成存储器单元栅极。
附图简要说明
图1A是具有纳米晶体叠层并且在其上面还形成了第一多晶硅层的基片的示例性起始结构的剖面图。图中还示出了所形成的氧化物层、氮化物层、氧化物层和图案化的光阻掩膜。
图1B是图1A的纳米晶体叠层的放大剖面al区域，它包括隧道氧化层、纳米晶体层以及控制氧化物层。
图2是图1A在已经去除氧化物氮化物氧化物的一部分和已经去除图案化的光阻掩膜之后的剖面。
图3是图2在已经在氧化台面结构的侧壁上形成第五氧化物之后的剖面。
图4是图3在已经选择性地去除第一多晶硅层的曝露部分之后的剖面。
图5是图4在底下的基片中已经形成第一掺杂物之后的剖面。
图6是图5在已经选择性地去除纳米晶体叠层的一部分和已经在曝露的基片中选择性地形成第二掺杂物之后的剖面。
图7是图6已经在掺杂物区域和台面结构上形成第六氧化物之后的剖面。
图8是图7在已经选择性地去除第六氧化物的一部分和已经在曝露的基片中选择性地形成第三掺杂物之后的剖面。
图9是图8在已经形成第二多晶硅层之后的剖面。
图10是图9在已经选择性地去除第二多晶硅层的一部分之后的剖面。
图11是图10在已经形成第五氧化物层之后的剖面。
图12是图11在已经选择性地去除第七氧化物层的一部分之后的剖面。
图13是图12在已经去除氮化物结构之后的剖面。
图14是图13在已经选择性地去除余留氧化物层的一部分和第二多晶硅层的一部分之后的剖面。
图15是图14在已经沉积了第八氧化物层之后的剖面。
图16是图15在已经去除了第八氧化物层和纳米晶体叠层的一部分之后的剖面。
图17是图16在曝露的基片上已经形成字线栅极氧化物之后的剖面。
图18是图17在已经沉积第三多晶硅层之后的剖面。
图19是图18在已经去除第三多晶硅层的一部分和顶层氧化物之后的剖面。
图20是用于表示各种不同存储器单元结构元件的存储器单元结构的剖面。
图21是图20所示的双存储器单元的电路图。
实施本发明的最佳模式
总的来说，在纳米晶体存储器栅极中诸单个纳米晶体能够控制存储器单元的沟道导电性。各个纳米晶体单独存储少数的电子。纳米晶体电荷存储栅极的优点之一是能使用较薄的隧道氧化物和较短的沟道长度，因此能够开发出更小的单元面积。另外，在纳米晶体电荷存储栅极中所存储的电荷(电子)可以被引导到存储栅极区域内的特定区域，并且能够被构造成在一个给定单元内存储单个逻辑状态(位)或者多个逻辑状态(位)。
请参阅由图1A起始的示例性加工工艺，其中使用具有p阱或者p型基片材料的基片10。p阱是通过以例如硼等来掺杂基片的表面来形成的。在基片10上形成纳米晶体叠层20。图1B的纳米晶体叠层20包括薄的隧道氧化物层21(第一氧化物)、薄的纳米晶体层22，以及薄的控制氧化物层23(第二氧化物)。在一特定实施例中，纳米晶体叠层20的平均厚度将为大约120至180埃。隧道氧化物层21一般厚度为20至50埃；纳米晶体层22一般厚度为20至60埃；并且控制氧化物层23一般厚度为60至100埃。
纳米晶体可以包括诸如硅、锗、Si-Ge或者金属等任何材料，并且纳米晶体层通常具有大约50％至75％的纳米晶体覆盖面积。在一特定实施例中，纳米晶体的覆盖面积大约为60％。纳米晶体层22可以采用各种不同的技术来制作，包括化学汽相沉积、低能量注入，或者通过喷雾剂形成。
请再参阅图1A，在存储器单元结构的形成中，在纳米晶体叠层20(隧道氧化物层21，纳米晶体层22和控制氧化物层23)上形成第一多晶硅层30。在第一多晶硅层30上，形成第三氧化物层40、氮化物层41以及第四氧化物层42。请参阅图2，例如，可以使用图案化的光阻掩膜50和蚀刻加工工艺来选择性地去除第四氧化物层42、氮化物层41和第三氧化物层40的一部分。在去除图案化的光阻掩膜50之后，留下牺牲台面(或岛)结构51，它包括第三氧化物层40、氮化物层41和第四氧化物层42的一部分。
请参阅图3，例如使用氧化物化学汽相沉积，接着根据所使用的沉积工艺使用例如图案化及各向异性蚀刻工艺在牺牲台面结构51的两侧及在台面结构的顶上留下一第五氧化物层43，从而在牺牲台面结构51的曝露的边缘或侧壁上形一第五氧化物层43。第五氧化物层43可在后续的去除或蚀刻工艺期间用作硬掩膜。接着，例如通过选择性蚀刻加工工艺来去除底下的第一多晶硅层30的一部分。去除或蚀刻加工工艺选择性地去除第一多晶硅层30的一部分，并在第一多晶硅层30中形成第一沟槽52，如图4所示。
接着，将使用若干步骤来形成适用于双单元存储器结构的沟道、源极和漏极区域。请参阅图5，例如，通过大约在接近第一沟槽52的底部或者大约在曝露纳米晶体叠层20的区域中采用大角度倾斜的离子注入，在基片10中形成第一n型掺杂区域54。台面结构51和第一沟槽52将被用作为自对准掩膜并且会影响在纳米晶体叠层20下的第一掺杂区域54的形状和深度。第一掺杂区域54部分延伸到余留的第一多晶硅层30和纳米晶体叠层20下面。
接着，请参阅图6，纳米晶体叠层20在第一沟槽52中的曝露部分被去除。在一替换实施例中，可以过蚀刻基片10底下的部分，以便于在第一掺杂区域54中形成一个下凹。在接近第一掺杂区域54的区域中形成第二掺杂区域55。请参阅图7，在上述结构上形成一第六氧化物层44，然后对其进行蚀刻以曝露大约在第一沟槽52底部的第二掺杂区域55。随后，在基片10中接近于第一沟槽52底部的地方形成第三掺杂区域56，如图8所不。
请参阅图9，随后在基片的掺杂区域54、55、56以及台面结构51上形成第二多晶硅层31以填充第一沟槽52。接着，选择性地去除第二多晶硅层31的上部，留下第一沟槽52的一部分被第二多晶硅层31的一部分所填充，如图10所示。接着，请参阅图11，形成第七氧化物层45，诸如TEOS氧化物层，用于覆盖上述结构和特征。之后，去除第七氧化物层45的一部分。可以执行CMP(化学机械平整法)步骤来去除第七氧化物层45的一部分。还可以执行示例性CMP步骤来去除第七氧化物层45的一部分。在第七氧化物层之下氮化物层41的一部分被曝露，如图12所示。
接着，请参阅图13，例如，通过使用高选择性的湿法蚀刻技术来去除氮化物层41的余留部分。余留的氮化物层41的去除可在余留氧化物层47中提供断开46。请参阅图14，去除余留的氧化物层47的一部分，并且还去除多晶硅层30的一部分，从而在第一多晶硅层30中形成第二沟槽57。在一个实施例中，第二沟槽与第一沟槽的的位置偏离小于在光学加工工艺中光刻分辨率的距离。纳米晶体叠层20中底下的控制氧化物23(见图1B)可被用作多晶硅蚀刻的蚀刻止挡。
请参阅图15，在余留的第一多晶硅层的侧壁和纳米晶体叠层20的控制氧化物层23上形成第八氧化物48。在一个实施例中，可采用化学汽相沉积工艺来形成第八氧化物48。接着，请参阅图16，选择性地去除在第二沟槽底部上的第八氧化物48。该去除工艺还使用例如蚀刻加工工艺来去除在纳米晶体叠层20中薄的控制氧化物层23的一部分，以曝露纳米晶体层22。去除纳米晶体层22的曝露的部分，以曝露底下的隧道氧化物21，并且还去除曝露的隧道氧化物21。
请参阅图17，现在形成了适用于非易失性存储器单元的栅极结构24。使用纳米晶体栅极结构可提供使用较薄的隧道氧化物而无需牺牲击穿和泄漏参数的优点，从而允许较低的工作电压和/或提高的工作速度。当热载流子注入到纳米晶体层22(见图1B)中时，在栅极下面的耗尽层中载流子散射较少并且使载流子迁移到在纳米晶体层22中的纳米晶体中所需的能量较少。使用栅极结构24内的纳米晶体还允许使用较短的沟道长度，并因此可使单元尺寸更小。在形成工艺中，与使用标准光刻工艺直接从光阻掩膜形成栅极相比，使用双沟槽方法来去除纳米晶体叠层20的部分允许纳米晶体栅极结构被构建成维度较小。应用双沟槽形成方法可提供构建更小结构以及获得包含纳米晶体的结构所应该提供的技术优点和进步的加工工艺。
接着，可以进行清洗操作，以便于制备适用于后续氧化步骤的晶片表面。请继续请参阅图17，一栅极氧化步骤形成字线栅极结构25。在图18中，在形成了字线栅极结构25之后，形成一第三多晶硅层32以填充第二沟槽57。第三多晶硅层32将为常规字线控制器件提供导电路径。请参阅图19，随后去除第三多晶硅层32的一部分和余留氧化物层48的上部，以曝露出第一多晶硅层30和第二多晶硅层31的余留部分。例如，可以进行化学机械平整步骤，并可使用清洗工艺来制备适用于形成其它多晶硅或者金属互连的晶片表面。第一30、第二31和第三32多晶硅层的曝露部分提供至底下的结构的导电路径。曝露的多晶硅30、31和32将被进一步形成或耦合到包括字线、位线和/或控制栅极线的互连。可以进行多种后续加工工艺来形成导电互连，以便于制造集成电路存储器芯片。
图20的基本非易失性双存储器单元结构(不带互连)示意性地示于图21中。两个存储器单元70、71由字线器件72串联耦合。每个存储器单元70、71还耦合于导电控制栅极线60、61和位线64、68。每个存储器单元70、71的具有可用于存储电子的纳米晶体区域65、66的漏极和源极提供了适用于双非易失性存储器单元结构的功能。
在本说明中所给出的内容是双多位存储器单元的示例性结构和制作方法。应该理解的是，上面的叙述旨在于说明，而并非限定。本领域技术人员会意识到，本发明也可以用所附权利要求的精神和范围内的种种改变和替换来实现，并且对于本领域技术人员来说，在阅读和理解以上说明的基础上，许多其它实施例都是显而易见的。适用于形成的加工工艺，例如浅沟槽隔绝区域、p阱和n阱的形成与常规CMOS工艺相类似，尽管没有示出或加以叙述，但这些工艺或结构都可以与所讨论的本发明一起使用。诸如氧化物、多晶硅层或者氮化物层形成的其它工艺也可以采用以上没有讨论但本领域技术人员已知的其它工艺来进行。包括各层的曝露、形成以及垂直或水平蚀刻的掩膜工艺可以采用包括化学蚀刻或离子研磨的各种工艺来进行。因而本说明应被认为是说明性的而不是限定性的。因此，本发明的范围应该根据所附的权利要求以及等效于所述权利要求所涵盖的等效技术方案的整个范围来确定。

Claims (15)

1.一种制作非易失性存储器单元器件的方法，所述方法包括：
在基片上形成纳米晶体层；
在所述纳米晶体层上形成第一多晶硅层；
去除所述第一多晶硅层的第一部分，从而在所述第一多晶硅层中形成第一沟槽；
去除所述纳米晶体层的第一部分，所述纳米晶体层的所述第一部分基本上是在由所述第一沟槽所环绕的区域内；
去除所述第一多晶硅层的第二部分，所述第二部分偏离所述第一沟槽位置小于光学加工工艺中的光刻分辨率极限的距离，从而在所述第一多晶硅层中形成第二沟槽；
去除所述纳米晶体层的第二部分，所述纳米晶体层的所述第二部分基本上是在由所述第二沟槽所环绕的区域内，从而形成宽度小于光学加工工艺中的光刻分辨率极限的纳米晶体栅极区域；以及，
在所述基片上形成多个掺杂区域。
2.如权利要求1所述的制作非易失性存储器单元器件的方法，其特征在于，所述纳米晶体层的厚度在20埃和60埃之间。
3.如权利要求1所述的制作非易失性存储器单元器件的方法，其特征在于，在形成所述纳米晶体层之前形成一隧道氧化物层，以及在形成所述纳米晶体层之后形成一控制氧化物层。
4.如权利要求3所述的制作非易失性存储器单元器件的方法，其特征在于，所述隧道氧化物层、所述纳米晶体层和所述控制氧化物层的平均总厚度在120埃和180埃之间。
5.如权利要求1所述的制作非易失性存储器单元器件的方法，其特征在于，在所述基片中形成所述多个掺杂区域的步骤是在去除所述纳米晶体层的所述第一部分之前执行的。
6.如权利要求1所述的制作非易失性存储器单元器件的方法，其特征在于，在所述基片中形成所述多个掺杂区域的步骤是在去除所述纳米晶体层的所述第一部分之后执行的。
7.如权利要求1所述的制作非易失性存储器单元器件的方法，其特征在于，在所述基片中形成所述多个掺杂区域的步骤还包括在去除所述纳米晶体层的所述第一部分之前形成至少一个掺杂区域，以及在去除所述纳米晶体层的所述第一部分之后在所述基片中形成至少另一个掺杂区域。
8.如权利要求1所述的制作非易失性存储器单元器件的方法，其特征在于，形成第二多晶硅层以填充在所述第一多晶硅层中的所述第一沟槽。
9.如权利要求8所述的制作非易失性存储器单元器件的方法，其特征在于，形成第三多晶硅层以填充在所述第一多晶硅层中的所述第二沟槽。
10.一种非易失性双存储器单元器件，包括：
具有纳米晶体栅极的第一非易失性存储器单元结构；
具有纳米晶体栅极的第二非易失性存储器单元结构；
耦合在所述第一和所述第二非易失性存储器单元结构之间的字线器件；
所述第一和所述第二非易失性存储器单元结构各自具有一个纳米晶体栅极；以及，
所述纳米晶体栅极的宽度小于光学加工工艺的光刻分辨率极限。
11.如权利要求10所述的非易失性双存储器单元器件，其特征在于，所述纳米晶体栅极还包括一个纳米晶体层，所述纳米晶体层的厚度大约在20埃和60埃之间。
12.如权利要求10所述的非易失性双存储器单元器件，其特征在于，所述纳米晶体栅极的区域还包括一隧道氧化物、纳米晶体材料以及一控制氧化物。
13.如权利要求12所述的非易失性双存储器单元器件，其特征在于，所述隧道氧化物层、所述纳米晶体层和所述纳米晶体层的总平均厚度是120埃至180埃。
14.如权利要求10所述的非易失性双存储器单元器件，其特征在于，每个非易失性存储器单元结构具有存储多个逻辑状态的容量。
15.一种非易失性双存储器单元器件，包括：
具有纳米晶体栅极的第一非易失性存储器单元结构；
具有纳米晶体栅极的第二非易失性存储器单元结构；
所述第一和所述第二非易失性存储器单元结构各自具有宽度小于光学加工工艺的光刻分辨率极限的纳米晶体栅极；以及，
所述第一和所述第二非易失性存储器单元结构各自具有接近于所述纳米晶体栅极的耗尽区域，所述耗尽区域和所述纳米晶体栅极被构造成允许热载流子从所述耗尽区域注入到所述纳米晶体栅极，从而因减小了载流子散射只需要较少的能量。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446726A (zh) * 2010-10-13 2012-05-09 中芯国际集成电路制造(上海)有限公司 一种金属栅极的形成方法
CN105633090A (zh) * 2015-01-13 2016-06-01 北京芯盈速腾电子科技有限责任公司 非挥发性内存总成及其制作方法
CN106971999A (zh) * 2016-01-13 2017-07-21 台湾积体电路制造股份有限公司 嵌入有纳米晶体的电容器

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170128B2 (en) * 2004-12-02 2007-01-30 Atmel Corporation Multi-bit nanocrystal memory
WO2006088430A1 (en) * 2005-02-17 2006-08-24 National University Of Singapore Nonvolatile flash memory device and method for producing dielectric oxide nanodots on silicon dioxide
US8129242B2 (en) * 2006-05-12 2012-03-06 Macronix International Co., Ltd. Method of manufacturing a memory device
TW200812074A (en) * 2006-07-04 2008-03-01 Nxp Bv Non-volatile memory and-array
US7687360B2 (en) * 2006-12-22 2010-03-30 Spansion Llc Method of forming spaced-apart charge trapping stacks
US8486782B2 (en) 2006-12-22 2013-07-16 Spansion Llc Flash memory devices and methods for fabricating the same
US7927987B2 (en) 2007-03-27 2011-04-19 Texas Instruments Incorporated Method of reducing channeling of ion implants using a sacrificial scattering layer
US8030161B2 (en) * 2007-05-23 2011-10-04 Nanosys, Inc. Gate electrode for a nonvolatile memory cell
US7846793B2 (en) * 2007-10-03 2010-12-07 Applied Materials, Inc. Plasma surface treatment for SI and metal nanocrystal nucleation

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4648937A (en) * 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
US5278439A (en) 1991-08-29 1994-01-11 Ma Yueh Y Self-aligned dual-bit split gate (DSG) flash EEPROM cell
US5541130A (en) 1995-06-07 1996-07-30 International Business Machines Corporation Process for making and programming a flash memory array
US6225201B1 (en) * 1998-03-09 2001-05-01 Advanced Micro Devices, Inc. Ultra short transistor channel length dictated by the width of a sidewall spacer
KR100271211B1 (ko) 1998-07-15 2000-12-01 윤덕용 나노결정을 이용한 비휘발성 기억소자 형성방법
US6248633B1 (en) 1999-10-25 2001-06-19 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory
JP4923318B2 (ja) * 1999-12-17 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
US6744082B1 (en) * 2000-05-30 2004-06-01 Micron Technology, Inc. Static pass transistor logic with transistors with multiple vertical gates
KR100476924B1 (ko) * 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US7259984B2 (en) 2002-11-26 2007-08-21 Cornell Research Foundation, Inc. Multibit metal nanocrystal memories and fabrication
KR100763897B1 (ko) * 2002-12-23 2007-10-05 삼성전자주식회사 나노도트를 가지는 메모리 제조방법
US6816414B1 (en) * 2003-07-31 2004-11-09 Freescale Semiconductor, Inc. Nonvolatile memory and method of making same
US7170128B2 (en) * 2004-12-02 2007-01-30 Atmel Corporation Multi-bit nanocrystal memory

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446726A (zh) * 2010-10-13 2012-05-09 中芯国际集成电路制造(上海)有限公司 一种金属栅极的形成方法
CN102446726B (zh) * 2010-10-13 2013-10-09 中芯国际集成电路制造(上海)有限公司 一种金属栅极的形成方法
CN105633090A (zh) * 2015-01-13 2016-06-01 北京芯盈速腾电子科技有限责任公司 非挥发性内存总成及其制作方法
CN106971999A (zh) * 2016-01-13 2017-07-21 台湾积体电路制造股份有限公司 嵌入有纳米晶体的电容器
US10319675B2 (en) 2016-01-13 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor embedded with nanocrystals
US10930583B2 (en) 2016-01-13 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor embedded with nanocrystals

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