CN110071117A - 一种三维nand型铁电存储器、制作方法及操作方法 - Google Patents

Abstract

本发明提供了一种三维NAND型铁电存储器、制作方法及操作方法，该三维NAND型铁电存储器考虑到环删器件固有的电场调节作用，即相比平板叠栅，环栅介质叠层中，半径小的介质层电场增强，半径大的介质层电场减小，进而将铁电层集成在环栅的小半径内圈上，将介质层集成在大半径的外圈上，这样有效的调节了它们的电场分布，减小了介质层电场，增强了铁电层的电场，从而有效改善铁电存储器的可靠性，即增大了存储窗口，提高了器件耐久性以及提升了器件的保持特性。

Description

一种三维NAND型铁电存储器、制作方法及操作方法

技术领域

本发明涉及存储器技术领域，更具体地说，涉及一种三维NAND型铁电存储器、制作方法及操作方法。

背景技术

目前，由于在掺杂铪基材料上的铁电性研究得以突破，将铁电晶体管作为非易失性存储器吸引了研究人员的广泛研究。其中，铪基铁电存储器具有易于微缩和与传统CMOS工艺兼容等优点。

但是，基于传统的铪基铁电存储器而言，其擦写过程中铁电层的电荷俘获会中和铁电层的极化翻转，从而使其存储窗口变小；铁电层俘获电荷的释放过程也会影响擦写之后的读取操作，从而限制了读取速度；并且，电场在铁电层和介质层的分布不合理一方面减小了介于铁电层两侧的电场，导致器件工作在铁电非饱和区，从而减小了存储窗口，另一方面使介质层两侧的电场过大，导致其漏电增加，进而降低耐久性。

发明内容

有鉴于此，为解决上述问题，本发明提供一种三维NAND型铁电存储器、制作方法及操作方法，技术方案如下：

一种三维NAND型铁电存储器，所述三维NAND型铁电存储器包括：

基底；

设置在所述基底上的叠层结构，所述叠层结构包括辅栅极材料层和隔离层，在垂直于所述基底的方向上，所述辅栅极材料层和所述隔离层交叠排布，且相邻所述基底的底层为辅栅极材料层，背离所述基底的顶层为隔离层；

贯穿所述叠层结构的多个通孔；

在每个所述通孔的侧壁上依次设置的第一介质层、沟道材料层、第二介质层、铁电层、主栅极缓冲层和主栅极材料层，以形成多个操作单元。

优选的，所述通孔的形状为圆柱形；

其中，所述通孔的直径为90nm-110nm，包括端点值。

优选的，所述主栅极材料层和所述辅栅极材料层的材料为多晶硅或多晶硅硅化物或W金属或TaN金属或金属氮化物。

优选的，所述第一介质层和所述第二介质层的材料为硅的氧化物材料或氮氧化物材料。

优选的，所述主栅极缓冲层的材料为TiN或TaN或RuO₂。

优选的，所述铁电层的材料为HZO。

一种操作方法，应用于上述任一项所述的三维NAND型铁电存储器，所述操作方法包括：

确定每个所述操作单元中的非选择单元和选择单元；

在所述主栅极材料层施加第一电压，在所述非选择单元的辅栅极材料层施加第二电压，以使所述非选择单元处于开启状态，以及所述操作单元的位线端施加位线电压，所述操作单元的源端接地；

在所述选择单元的辅栅极材料层施加读取电压；

判断通过所述操作单元的电流大小；

若所述电流大于预设电流值，则所述操作单元处于擦除态；若所述电流小于所述预设电流值，则所述操作单元处于编程态；

在所述操作单元进行擦除操作时，所述主栅极材料层施加擦除电压，所述操作单元的位线端和源端接地，所述操作单元中的每个单元的辅栅极材料层浮空；或在所述主栅极材料层施加擦除电压，所述操作单元中的每个单元的辅栅极材料层接地，所述操作单元的位线端和源端浮空；

在所述操作单元进行编程操作时，所述主栅极材料层接地，所述选择单元的辅栅极材料层施加编程电压，所述操作单元的位线端和源端浮空以及所述非选择单元的辅栅极材料层接地；

在所述操作单元进行编程抑制操作时，所述主栅极材料层施加编程抑制电压，所述操作单元的位线端和源端浮空，所述选择单元的辅栅极材料层施加编程电压，所述非选择单元的辅栅极材料层浮空。

一种三维NAND型铁电存储器的制作方法，所述制作方法包括：

提供一基底；

在所述基底上设置叠层结构，所述叠层结构包括牺牲层和隔离层，在垂直于所述基底的方向上，所述牺牲层和所述隔离层交叠排布，且相邻所述基底的底层为牺牲层，背离所述基底的顶层为隔离层；

对所述叠层结构进行刻蚀，以暴露出所述基底，形成多个通孔；

在每个所述通孔的侧壁上依次沉积第一介质层、沟道材料层、第二介质层、铁电层、主栅极缓冲层和主栅极材料层；

对所述牺牲层进行水平刻蚀，以去除所述牺牲层；

填充辅栅极材料，以形成辅栅极材料层。

相较于现有技术，本发明实现的有益效果为：

本发明提供的一种三维NAND型铁电存储器考虑到环删器件固有的电场调节作用，即相比平板叠栅，环栅介质叠层中，半径小的介质层电场增强，半径大的介质层电场减小，进而将铁电层集成在环栅的小半径内圈上，将介质层集成在大半径的外圈上，这样有效的调节了它们的电场分布，减小了介质层电场，增强了铁电层的电场，从而有效改善铁电存储器的可靠性，即增大了存储窗口，提高了器件耐久性以及提升了器件的保持特性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例提供的一种三维NAND型铁电存储器的结构示意图；

图2为本发明实施例提供的一种操作方法的流程示意图；

图3为本发明实施例提供的操作单元的等效示意图；

图4为本发明实施例提供的读操作示意图；

图5为本发明实施例提供的第一种擦除操作示意图；

图6为本发明实施例提供的第二种擦除操作示意图；

图7为本发明实施例提供的编程操作示意图；

图8为本发明实施例提供的编程抑制操作示意图；

图9为本发明实施例提供的一种三维NAND型铁电存储器的制作方法的流程示意图；

图10-图14为图9所示的制作方法相对应的工艺结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参考图1，图1为本发明实施例提供的一种三维NAND型铁电存储器的结构示意图，所述三维NAND型铁电存储器包括：

基底11；

设置在所述基底11上的叠层结构，所述叠层结构包括辅栅极材料层12和隔离层13，在垂直于所述基底11的方向上，所述辅栅极材料层12和所述隔离层13交叠排布，且相邻所述基底11的底层为辅栅极材料层12，背离所述基底的顶层为隔离层13；

贯穿所述叠层结构的多个通孔；

在每个所述通孔的侧壁上依次设置的第一介质层14、沟道材料层15、第二介质层16、铁电层17、主栅极缓冲层18和主栅极材料层19，以形成多个操作单元。

在该实施例中，考虑到环删器件固有的电场调节作用，即相比平板叠栅，环栅介质叠层中，半径小的介质层电场增强，半径大的介质层电场减小，进而将铁电层集成在环栅的小半径内圈上，将介质层集成在大半径的外圈上，这样有效的调节了它们的电场分布，减小了介质层电场，增强了铁电层的电场，从而有效改善铁电存储器的可靠性，即增大了存储窗口，提高了器件耐久性以及提升了器件的保持特性。

需要说明的是，所述叠层结构的层数和各层厚度，即所述牺牲层的层数和厚度以及所述隔离层的层数和厚度在本发明实施例中并不作限定，可根据具体情况而定。

进一步的，所述通孔的形状为圆柱形；

其中，所述通孔的直径为90nm-110nm，包括端点值。

在该实施例中，例如所述通孔的直径为95nm或100nm或105nm。

需要说明的是，本发明实施例中仅仅是以圆柱形的通孔进行示例说明，在本发明实施例中并不作限定。

进一步的，所述主栅极材料层19和所述辅栅极材料层12的材料包括但不限定为多晶硅或多晶硅硅化物或W金属或TaN金属或金属氮化物。

进一步的，所述第一介质层14和所述第二介质层16的材料包括但不限定为硅的氧化物材料或氮氧化物材料。

进一步的，所述主栅极缓冲层18的材料包括但不限定为TiN或TaN或RuO₂。

进一步的，所述铁电层17的材料包括但不限定为HZO或不同掺杂的HfO2，掺杂杂质如Si、Al、Zr、Y、Sr、La、Gd等。

需要说明的是，所述第一介质层14、所述沟道材料层15、所述第二介质层16、铁电层17、所述主栅极缓冲层18和所述主栅极材料层19的厚度在本发明实施例中并不作限定，可根据具体情况而定。

基于本发明上述实施例，在本发明另一实施例中还提供了一种操作方法，应用于所述的三维NAND型铁电存储器，参考图2，图2为本发明实施例提供的一种操作方法的流程示意图，所述操作方法包括：

S201：确定每个所述操作单元中的非选择单元和选择单元。

在该步骤中，参考图3，图3为本发明实施例提供的操作单元的等效示意图，所述操作单元包括主栅极材料层Main Gate，位线端Bit-line，多个单元结构示例为WL1-WL6，其端口为辅栅极材料层Sub Gate，源端S，其中，待操作的单元定义为选择单元，不需要操作的单元定义为非选择单元。

S202：在所述主栅极材料层施加第一电压，在所述非选择单元的辅栅极材料层施加第二电压，以使所述非选择单元处于开启状态，以及所述操作单元的位线端施加位线电压，所述操作单元的源端接地。

S203：在所述选择单元的辅栅极材料层施加读取电压。

S204：判断通过所述操作单元的电流大小。

S205：若所述电流大于预设电流值，则所述操作单元处于擦除态；若所述电流小于所述预设电流值，则所述操作单元处于编程态。

在步骤S202-步骤S205中，参考图4，图4为本发明实施例提供的读操作示意图，例如通过在主栅极材料层施加开启电压Vpass，所述非选择单元的辅栅极材料层施加电压0V或接地，在所述选择单元的辅栅极材料层施加读取电压Vread，以及所述操作单元的位线端施加位线电压Vd，所述操作单元的源端接地0V，之后判断通过所述操作单元的电流大小，即通过位线端Bit-line和源端S之间的电流，若所述电流大于预设电流值，则所述操作单元处于擦除态；若所述电流小于所述预设电流值，则所述操作单元处于编程态。

需要说明的是，所述第一电压只需大于所述第二电压预设值即可，上述只是以举例的形式进行说明，并不作限定。

S206：在所述操作单元进行擦除操作时，所述主栅极材料层施加擦除电压，所述操作单元的位线端和源端接地，所述操作单元中的每个单元的辅栅极材料层浮空；或在所述主栅极材料层施加擦除电压，所述操作单元中的每个单元的辅栅极材料层接地，所述操作单元的位线端和源端浮空。

在该步骤中，参考图5，图5为本发明实施例提供的第一种擦除操作示意图，例如通过在所述主栅极材料层施加擦除电压Vers，所述操作单元的位线端和源端接地0V，所述操作单元中的每个单元的辅栅极材料层浮空Float。

参考图6，图6为本发明实施例提供的第二种擦除操作示意图，例如通过在所述主栅极材料层施加擦除电压Vers，所述操作单元中的每个单元的辅栅极材料层接地0V，所述操作单元的位线端和源端浮空Float。

S207：在所述操作单元进行编程操作时，所述主栅极材料层接地，所述选择单元的辅栅极材料层施加编程电压，所述操作单元的位线端和源端以及所述非选择单元的辅栅极材料层均浮空。

在该步骤中，参考图7，图7为本发明实施例提供的编程操作示意图，例如通过将所述主栅极材料层接地0V，所述选择单元的辅栅极材料层施加编程电压Vpgm，所述操作单元的位线端和源端以及所述非选择单元的辅栅极材料层均浮空Float。

S208：在所述操作单元进行编程抑制操作时，所述主栅极材料层施加编程抑制电压，所述操作单元的位线端和源端浮空，所述选择单元的辅栅极材料层施加编程电压，所述非选择单元的辅栅极材料层浮空。

在该步骤中，参考图8，图8为本发明实施例提供的编程抑制操作示意图，例如通过将所述主栅极材料层施加编程抑制电压Vinhibit，所述操作单元的位线端和源端浮空Float，所述选择单元的辅栅极材料层施加编程电压Vpgm，所述非选择单元的辅栅极材料层浮空Float。

基于本发明上述实施例，在本发明另一实施例中还提供了一种三维NAND型铁电存储器的制作方法，参考图9，图9为本发明实施例提供的一种三维NAND型铁电存储器的制作方法的流程示意图，所述制作方法包括：

S901：如图10所示，提供一基底11。

在该步骤中，所述基底11的材料和厚度在本发明实施例中并不作限定，可根据具体情况而定。

S902：如图11所示，在所述基底11上设置叠层结构，所述叠层结构包括牺牲层20和隔离层13，在垂直于所述基底11的方向上，所述牺牲层20和所述隔离层13交叠排布，且相邻所述基底11的底层为牺牲层20，背离所述基底11的顶层为隔离层13。

在该步骤中，所述叠层结构的层数和各层厚度，即所述牺牲层12的层数和厚度以及所述隔离层13的层数和厚度在本发明实施例中并不作限定，可根据具体情况而定。

S903：如图12所示，对所述叠层结构进行刻蚀，以暴露出所述基底11，形成多个通孔121。

在该步骤中，所述通孔121的形状为圆柱形；其中，所述通孔121的直径为90nm-110nm，包括端点值。例如，所述通孔的直径为95nm或100nm或105nm。

需要说明的是，本发明实施例中仅仅是以圆柱形的通孔进行示例说明，在本发明实施例中并不作限定。

S904：如图13所示，在每个所述通孔121的侧壁上依次沉积第一介质层14、沟道材料层15、第二介质层16、铁电层17、主栅极缓冲层18和主栅极材料层19。

在该步骤中，所述第一介质层14、所述沟道材料层15、所述第二介质层16、铁电层17、所述主栅极缓冲层18和所述主栅极材料层19的厚度在本发明实施例中并不作限定，可根据具体情况而定。

S905：如图14所示，对所述牺牲层20进行水平刻蚀，以去除所述牺牲层20。

S906：如图1所示，填充辅栅极材料，以形成辅栅极材料层12。

在该实施例中，通过上述制作方法制成的三维NAND型铁电存储器，考虑到环删器件固有的电场调节作用，即相比平板叠栅，环栅介质叠层中，半径小的介质层电场增强，半径大的介质层电场减小，进而将铁电层集成在环栅的小半径内圈上，将介质层集成在大半径的外圈上，这样有效的调节了它们的电场分布，减小了介质层电场，增强了铁电层的电场，从而有效改善铁电存储器的可靠性，即增大了存储窗口，提高了器件耐久性以及提升了器件的保持特性。并且，其制作方法简单，成本低。

以上对本发明所提供的一种三维NAND型铁电存储器、制作方法及操作方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素，或者是还包括为这些过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种三维NAND型铁电存储器，其特征在于，所述三维NAND型铁电存储器包括：

基底；

设置在所述基底上的叠层结构，所述叠层结构包括辅栅极材料层和隔离层，在垂直于所述基底的方向上，所述辅栅极材料层和所述隔离层交叠排布，且相邻所述基底的底层为辅栅极材料层，背离所述基底的顶层为隔离层；

贯穿所述叠层结构的多个通孔；

在每个所述通孔的侧壁上依次设置的第一介质层、沟道材料层、第二介质层、铁电层、主栅极缓冲层和主栅极材料层，以形成多个操作单元。

2.根据权利要求1所述的三维NAND型铁电存储器，其特征在于，所述通孔的形状为圆柱形；

其中，所述通孔的直径为90nm-110nm，包括端点值。

3.根据权利要求1所述的三维NAND型铁电存储器，其特征在于，所述主栅极材料层和所述辅栅极材料层的材料为多晶硅或多晶硅硅化物或W金属或TaN金属或金属氮化物。

4.根据权利要求1所述的三维NAND型铁电存储器，其特征在于，所述第一介质层和所述第二介质层的材料为硅的氧化物材料或氮氧化物材料。

5.根据权利要求1所述的三维NAND型铁电存储器，其特征在于，所述主栅极缓冲层的材料为TiN或TaN或RuO₂。

6.根据权利要求1所述的三维NAND型铁电存储器，其特征在于，所述铁电层的材料为HZO。

7.一种操作方法，应用于如权利要求1-6任一项所述的三维NAND型铁电存储器，其特征在于，所述操作方法包括：

确定每个所述操作单元中的非选择单元和选择单元；

在所述主栅极材料层施加第一电压，在所述非选择单元的辅栅极材料层施加第二电压，以使所述非选择单元处于开启状态，以及所述操作单元的位线端施加位线电压，所述操作单元的源端接地；

在所述选择单元的辅栅极材料层施加读取电压；

判断通过所述操作单元的电流大小；

若所述电流大于预设电流值，则所述操作单元处于擦除态；若所述电流小于所述预设电流值，则所述操作单元处于编程态；

在所述操作单元进行擦除操作时，所述主栅极材料层施加擦除电压，所述操作单元的位线端和源端接地，所述操作单元中的每个单元的辅栅极材料层浮空；或在所述主栅极材料层施加擦除电压，所述操作单元中的每个单元的辅栅极材料层接地，所述操作单元的位线端和源端浮空；

在所述操作单元进行编程操作时，所述主栅极材料层接地，所述选择单元的辅栅极材料层施加编程电压，所述操作单元的位线端和源端以及所述非选择单元的辅栅极材料层均浮空；

在所述操作单元进行编程抑制操作时，所述主栅极材料层施加编程抑制电压，所述操作单元的位线端和源端浮空，所述选择单元的辅栅极材料层施加编程电压，所述非选择单元的辅栅极材料层浮空。

8.一种三维NAND型铁电存储器的制作方法，其特征在于，所述制作方法包括：

提供一基底；

在所述基底上设置叠层结构，所述叠层结构包括牺牲层和隔离层，在垂直于所述基底的方向上，所述牺牲层和所述隔离层交叠排布，且相邻所述基底的底层为牺牲层，背离所述基底的顶层为隔离层；

对所述叠层结构进行刻蚀，以暴露出所述基底，形成多个通孔；

在每个所述通孔的侧壁上依次沉积第一介质层、沟道材料层、第二介质层、铁电层、主栅极缓冲层和主栅极材料层；

对所述牺牲层进行水平刻蚀，以去除所述牺牲层；

填充辅栅极材料，以形成辅栅极材料层。