CN104981904B - 用于垂直nand性能增强和垂直缩放的局部埋入沟道电介质 - Google Patents

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Abstract

本文公开了非易失性存储器装置和用于形成该非易失性存储器装置的方法。存储器装置利用在NAND串中降低在NAND串的边缘的块体沟道泄漏的局部埋入沟道电介质，其中，沿串支柱方向的电场梯度在编程操作期间处在或接近最大值。存储器装置包括在一端耦合到位线并且在另一端耦合到源极的沟道。选择栅在耦合到位线的沟道的端形成以选择性地控制在位线与沟道之间的传导。在选择栅与沟道的第二端之间沿沟道的长度形成至少一个非易失性存储单元。在沟道的第一端，在沟道内形成局部电介质区域。

Description

用于垂直NAND性能增强和垂直缩放的局部埋入沟道电介质
技术领域
本文中所述技术的实施例涉及半导体制造。具体地说，本文中公开的主题涉及制造垂直NAND串。
背景技术
与具有单晶硅沟道的常规平面NAND串架构相比，包括多晶硅沟道的垂直NAND串可将几种有害影响引入制造/操作过程中。例如，对于垂直NAND串的一个操作挑战涉及在编程操作期间在被抑制的支柱上保持升高的沟道电压。沟道材料的局部间隙状态缺陷可引入在与程序抑制串上的选择栅漏极相邻的串的边缘出现的速率限制的沟道升压电压损失机制，该机制可能对实现垂直NAND串的阵列的编程操作要求造成严重限制。在标准NAND操作条件下使用非晶的沟道材料（例如，多晶硅）时，电压损失机制可能是不可避免的。
附图说明
在附图中，本文中公开的实施例以示例方式而不是限制方式示出，并且附图中，相似的标号表示类似的元素，以及其中：
图1A示出用于垂直NAND串的常规配置的侧横截面视图；
图1B示出如在图1A中线条A-A'处所看到的单独NAND单元的横截面视图；
图1C示出垂直NAND串的示意图，其中只示出两个单独的NAND单元；
图2A和2B分别示出根据本文中公开的主题的实施例的垂直NAND串的第一和第二示范实施例的侧横截面视图；
图3示出用于图1A的垂直NAND串的常规架构，其指示沿支柱的方向的电场梯度和沟道体积处在或接近最大值的区域。
图4示出根据本文中公开的主题的实施例，用于由局部沟道电介质提供的垂直NAND串的可允许深度变化；
图5示出根据本文中公开的主题的实施例，用于在垂直NAND串的沟道中形成埋入沟道电介质的技术的一个示范实施例的流程图；
图6A-6I示出用于垂直NAND串的阵列的两个垂直NAND串的图5的流程图的各种阶段；
图7示出根据本文中公开的主题的实施例，用于在垂直NAND串的沟道中形成埋入沟道电介质的技术的另一示范实施例的流程图；
图8A-8F示出根据本文中公开的主题的实施例，用于垂直NAND串的阵列中的垂直NAND串的图7的流程图的各种阶段；
图9示出根据本文中公开的主题，用于在垂直NAND串的沟道中形成埋入沟道电介质的技术的又一示范实施例的流程图；
图10A-10F示出根据本文中公开的主题的实施例，用于垂直NAND串的阵列中的垂直NAND串的图9的流程图的各种阶段；
图11示出根据本文中公开的主题，用于在垂直NAND串的沟道中形成埋入沟道电介质的技术的又一示范实施例的流程图；
图12A-12F示出根据本文中公开的主题的实施例，用于垂直NAND串的阵列中的垂直NAND串的图11的流程图的各种阶段；
图13示出根据本文中公开的主题，用于在垂直NAND串的沟道中形成埋入沟道电介质的技术的另一示范实施例的流程图；
图14A-14F示出根据本文中公开的主题的实施例，用于垂直NAND串的阵列中的垂直NAND串的图13的流程图的各种阶段；
图15A和15B示出根据本文中公开的主题，在具有局部沟道电介质的沟道上多晶硅插件的制造期间的垂直NAND串；以及
图16示出根据本文中公开的主题的实施例能够堆叠以形成堆叠的垂直NAND串阵列的垂直NAND串的示范配置。
将领会的是，为了简单和/或清晰起见，图中所示元素不一定按比例画出。例如，为清晰起见，一些元素的尺寸相对其它元素可能夸大。附图的比例不表示精确的尺寸和/或本文中描绘的各种元素的尺寸比。此外，如果认为适当，参考标号已在附图中重复以指示对应和/或类似的元素。
具体实施方式
本文中所述技术的实施例涉及半导体制造，并且更具体地说，涉及制造垂直NAND串。在下面的描述中，陈述了多个特定的细节以提供本文中公开的实施例的详尽理解。然而，相关领域的技术人员将认识到，本文中公开的实施例能够在没有特定细节中的一个或多个的情况下实践，或者通过其它方法、组件、材料等实践。在其它实例中，熟知的结构、材料或操作未详细示出或描述以避免混淆说明书的方面。
此说明书通篇对“一个实施例”或“一实施例”的引用指结合该实施例描述的特定特征、结构或特性包括在至少一个实施例中。因此，在此说明书通篇各个位置出现的“在一个实施例中”或“在一实施例中”短语不一定全部指同一实施例。此外，特定的特征、结构或特性可在一个或多个实施例中以任何适合的方式组合。另外，词语“示范”在本文中用于表示“用作示例、实例或图示”。本文中描述为“示范”的任何实施例将不视为一定优选或优于其它实施例。
各种操作可又并且以对理解要求保护的主题最有帮助的方式描述为多个离散操作。然而，描述的顺序不应理解为暗示这些操作一定是顺序相关的。具体地说，这些操作不需要按呈现的顺序执行。所述操作可按与所述实施例不同的顺序执行。可执行各种另外的操作，和/或可在另外的实施例中省略所述操作。
本文中公开的主题的实施例涉及装置和用于制造装置的技术，其中将局部埋入沟道电介质添加到NAND串以便最小化速率限制的泄漏机制。更具体地说，在NAND串的边缘添加局部埋入氧化物以便降低在NAND串的边缘的块体沟道泄漏(1kg)，其中，沿串支柱方向的电场梯度在编程操作期间处在或接近最大值。与用于降低速率限制泄漏机制的其它常规方法相比，局部埋入氧化物增强了编程能力并且使过程集成变得容易。另外，局部埋入沟道电介质也降低了在NAND串的上WL与下字线(WL)之间固有的偏移，并且为在插件深度和外形上的过程控制要求提供了另外的自由度。此外，本文中公开的主题适用于其它缩放应用，其中降低的热电子场发射用于实现编程性能，如垂直NAND串的垂直堆叠的阵列。另外，本文中公开的主题不限于浮动栅(FG)垂直NAND装置，而是也适用于其它垂直晶体管架构，如电荷陷阱闪存(CTF) NAND装置，并且能够在堆叠的支柱垂直NAND缩放方法中增强性能，诸如但不限于固态存储器或固态驱动器(SSD)。
图1A示出用于垂直NAND串100的常规配置的侧横截面视图。垂直NAND串100包括选择栅漏极(SGD) 101、选择栅源极(SGS)102、多个单独闪存单元103（图1A中只示出其中一个闪存单元）以及沟道104。图1B示出如在图1A中的线条A-A'处所看到的单独NAND单元103的横截面视图。图1C示出垂直NAND串100的示意图110，其中只示出两个单独的NAND单元103。
NAND单元103是沿沟道104的长度已形成的非易失性存储单元。每个单独的NAND单元103包括控制栅105、阻塞电介质106（也称为多晶硅层间电介质）、电荷存储节点107（其能够是浮动栅(FG)或局部的电荷存储层，例如在CTF情况下的氮化硅）（也称为存储节点）、隧穿电介质108以及沟道104。每个NAND单元103的控制栅105耦合到对应字线(WL)（图1A和1B中未示出）。在垂直NAND串100的一些实施例中，朝向沟道104的SGD端的NAND单元103中的一些是可以或可以不存储数据的“伪”NAND单元，并且朝向沟道104的SGS端的一些NAND单元103是存储数据的NAND单元（数据单元）。
沟道104在一端连接到位线(BL)并且在另一端连接到源极。施加到SGD 101的SEL1信号控制在沟道104的BL端通过沟道104的传导，并且施加到SGS 102的SEL2 信号控制在沟道104的源极端通过沟道104的传导。虽然图1B将沟道104示为包括一般圆形的横截面区域，但应理解的是，沟道104能够具有提供类似于一般圆形横截面区域的功能性的范围广泛的横截面区域。
垂直NAND串100包括多晶硅沟道104，与也包括多晶硅沟道的平面NAND串架构相比，多晶硅沟道104引起几个有害效应或制造/操作挑战。例如，对于垂直NAND串的一个关键操作挑战涉及在编程操作期间在被抑制支柱上保持升高的沟道电压。沟道104的多晶硅中对多晶硅沟道材料固有的局部间隙状态缺陷在与SGD 101相邻的串的边缘引起速率限制的沟道升压泄漏机制（即，电压损失的速率），该机制对实现垂直NAND串的阵列的编程操作要求造成严重限制。
用于常规垂直NAND串100的沟道升压泄漏机制在串边缘发生，其中，沿支柱的方向的电场梯度和沟道体积（即，沟道中的局部间隙状态缺陷）处在或接近最大值。沿支柱的方向的电场梯度和沟道体积处在或接近最大值的NAND串100的区域在图3中示为在两个虚水平线301与302之间。具体而言，沿沟道104的电压梯度和沟道体积最大值或近最大值在303指示。在图中，电压V1≠电压V2≠电压V3。
用于解决泄漏机制的一个常规方法是在SGD 101附近增大字线(WL)的数量以便降低电场和产生的泄漏。此类方法导致高深宽比支柱蚀刻的难度增大。另外，增大WL的数量也增大在发生间隙状态缺陷泄漏的区域上的体积，并且因此降低添加更多WL的功效，并且趋于增大基于间隙状态缺陷的泄漏的温度相关性。因此，高深宽比支柱蚀刻的增大难度和不利地增大泄漏的温度相关性的趋势导致增大WL的数量的常规方法的快速减少的回报。
另一常规方法是使用空心沟道，其中，沿垂直NAND串的整个长度存在薄沟道以解决块体沟道缺陷，但此常规方法呈现出降低净收益的相当大的过程集成挑战，例如在高深宽比沟道支柱中共形地沉积沟道膜而不引入另外的不合需要的变化。
图2A和2B分别示出根据本文中公开的主题的垂直NAND串200和200'的第一和第二示范实施例的侧横截面视图。垂直NAND串200类似于常规垂直NAND串100，因为垂直NAND串200包括选择栅漏极(SGD) 201、选择栅源极(SGS)202、多个单独闪存单元203（图2A和2B中只示出其中的一个闪存单元）及沟道204。单独NAND单元203的横截面视图类似于图1A中为常规NAND单元103所示的横截面视图。用于NAND串200（未示出）的示意图也类似于用于图1C中示出的垂直NAND串100的示意图。NAND单元203是沿沟道204的长度已形成的非易失性存储单元。每个单独的NAND单元203包括控制栅205、阻塞电介质206（也称为多晶硅层间电介质）、浮动栅(FG) 207（也称为存储节点）、隧穿电介质208及沟道204。每个NAND单元203的控制栅205耦合到对应字线(WL)（图2A和2B中未示出）。在垂直NAND串200的一些示范实施例中，朝向沟道204的SGD端形成的NAND单元203中的一些是伪NAND单元，并且朝向沟道204的SGS端形成的一些NAND单元203是数据NAND单元。
沟道204在一端连接到位线(BL)并且在另一端连接到源极。施加到SGD 201的SEL1信号控制在沟道204的BL端通过沟道204的传导，并且施加到SGS 202的SEL2 信号控制在沟道204的源极端通过沟道204的传导。虽然沟道204的一个示范实施例可包括一般圆形的横截面区域，但应理解的是，沟道204能够具有提供类似于一般圆形横截面区域的功能性的范围广泛的横截面区域。
垂直NAND串200和200'（参见图2B）与常规垂直NAND串100不同在于包括局部埋入沟道电介质210或210'，所述局部埋入沟道电介质210或210'在沟道204内形成并且位于与SGD晶体管201靠近的区域中，在该区域中，电场梯度（沿支柱的方向）和沟道体积（沟道中的局部间隙状态缺陷）处在最大值或接近最大值。具体而言，图2A示出包括延伸通过沟道204直至通过SGD装置201的局部沟道电介质210的垂直NAND串200。图2B示出包括未延伸直至通过SGD装置201的局部沟道210'的垂直NAND串200'。在一个示范实施例中，在沟道204内形成局部埋入沟道电介质210、210'使得沟道204的长度保持有传导性。在一个示范实施例中，形成局部电介质210、210'使得沟道204的侧壁在局部电介质210、210'的外边缘与沟道204的外边缘之间为大约20 nm厚（参见图16中的宽度1620）。在一个示范实施例中，局部电介质210、210'的横截面区域可包括一般圆形的横截面区域，但应理解的是，局部电介质210、210'能够具有提供类似于一般圆形横截面区域的功能性的范围广泛的横截面区域。
在电场梯度和沟道体积最大的区域中，沟道泄漏处在或接近最大值。在沟道升压泄漏处在或接近最大值的位置包括埋入沟道电介质210、210'可大幅降低和/或最小化主要的泄漏分量。沟道电介质210、210'的添加消除了与添加更多WL的常规方法相关联的制造挑战。也就是说，与用于解决沟道升压泄漏机制的常规方法（其中，上部分的串只包括伪单元和另外的WL）对比，本文中公开的主题的实施例降低了在至少一个关键位置或其附近的速率限制的泄漏电流，并且通过提供相比更低深宽比NAND串，使集成和过程控制变得容易。另外，本文中公开的主题的实施例的方法为期望的沟道电流局限在支柱的外表面的倒转模式装置保存串电流。
图4示出根据本文中公开的主题的实施例，用于由局部沟道电介质提供的垂直NAND串的可允许深度变化。图4中的距离Y表示局部沟道电介质402的底部高于沟道的底部的高度，该距离能够根据在NAND串的边缘使用的伪WL的数量而变化。也就是说，高度Y能够被选择以优化串边缘WL偏置方案并且最小化不期望的沟道升压泄漏机制。应理解的是，图4所示伪WL的数量只是示范，并且将根据用于垂直NAND串的设计参数而变化。
图5示出根据本文中公开的主题，用于在垂直NAND串的沟道中形成埋入沟道电介质的技术的一个示范实施例的流程图500。图6A-6I示出用于垂直NAND串的阵列的两个垂直NAND串的图5的流程图的各种阶段。在501，包括高深宽比沟道602的垂直NAND串601已按熟知方式形成。图6A示出垂直NAND串的阵列（未示出）的两个垂直NAND串601。图6A中还示出NAND串601也包括多个闪存单元603（只示出其中的几个闪存单元）和对应的WL 604（只示出其中几个WL）。沟道602已从诸如但不限于多晶硅的非晶材料按熟知方式形成。用于沟道602的其它适合材料包括但不限于多晶硅膜和基于非晶硅的膜及其混合物，诸如但不限于多晶硅锗、多晶硅碳化物和非晶硅碳化物。
在502，按熟知方式将一部分沟道602蚀刻到选择的深度（图6B）。在503，在已蚀刻（图6C）的沟道602的部分的壁上，按熟知方式形成诸如但不限于多晶硅的非晶材料的层605。在504，使用原子层沉积(ALD)技术按熟知方式形成诸如但不限于二氧化硅、空气、惰性气体等的电介质材料606以填充沟道602的剩余部分（图6D）。在505，按熟知方式对电介质材料606进行回蚀，使得在蚀刻后仅保留填充沟道602的部分。在506，按熟知方式形成多晶硅的层607以覆盖电介质材料606（图6F）。在507，按熟知方式对层607进行回蚀，使得沟道602具有多晶硅表面，该表面上形成沟道602的剩余部分（图6G）。回蚀的层607形成在沟道602中保留的电介质材料606上的帽（cap）。在508，按熟知方式形成多晶硅材料的层608（图6H）。多晶硅层608将用于形成用于垂直NAND串601的选择栅漏极(SGD)。在509，按熟知方式在609选择性地去除多晶硅层608以显露沟道602的顶部（图6I）。按熟知方式形成和完成垂直NAND串601的剩余部分。
图7示出根据本文中公开的主题，用于在垂直NAND串的沟道中形成埋入沟道电介质的技术的另一示范实施例的流程图700。图8A示出在制造期间的垂直NAND串801。具体而言，垂直NAND串801已按熟知方式形成以包括源极802、第一氧化层803、SGS层804、第二氧化层805、第一WL 806、第三氧化层807、第二WL层808、在伪单元（在区域809上面）与数据单元（在区域809下面）之间的氧化物分离区域809、第三WL层810、第四氧化层811、第四WL层812、第五氧化层813、第五WL层814及第六氧化层815。另外，多个伪和数据闪存单元816已形成，只示出其中的几个单元。氮化硅停止层817也已在氧化层815上按熟知方式形成以具有大约100的厚度。高深宽比沟道沟槽818已按熟知方式形成。氧化层819和多晶硅衬垫820已按熟知方式在沟道沟槽818中形成。
在701，蚀刻过程从沟道沟槽818的底部821清除氧化层819和多晶硅层820。图8A示出已从沟道沟槽818的底部821清除氧化层819和多晶硅层820的垂直NAND串801。在702，对沟道中特定高度Y使用诸如但不限于低压化学汽相沉积(LPCVD)的多晶硅沉积技术，在氮化硅停止层817上以及在沟道沟槽818中形成多晶硅层822。图8B示出到高度Y的沟道沟槽818的多晶硅填充，高度Y基于垂直NAND串801的最终配置选择。
在703，使用熟知原子层沉积(ALD)技术，将氧化层823沉积在多晶硅层822上并且沉积到剩余沟道沟槽818中以防止沟道沟槽中氧化物中的缝隙。另外，使用熟知氧化物填充技术将氧化层824沉积在氧化层823上以允许化学机械抛光(CMP)覆盖层。图8C示出具有氧化层823和824的垂直NAND串801。在704，使用熟知化学机械抛光(CMP)技术去除氧化层823和824直到多晶硅层822。图8D示出垂直NAND串801，其中去除氧化层823和824直到多晶硅层822。
在705，使用熟知的非选择性CMP技术来去除多晶硅层822直到氮化硅停止层817。另外，在非选择性CMP技术期间，去除一部分氧化物823。图8E示出在图7的705的非选择性CMP技术后的垂直NAND串801。在706，使用非选择性CMP技术去除在705的非选择性CMP技术后剩余的氧化物823的部分和氮化硅停止层817。图8F示出在705的非选择性CMP技术后剩余的氧化物823的部分和氮化硅停止层817的去除后的垂直NAND串801。处理继续进行，并且垂直NAND串801的剩余部分按熟知方式形成，如结合图5所述的。
图9示出根据本文中公开的主题，用于在垂直NAND串的沟道中形成埋入沟道电介质的技术的又一示范实施例的流程图900。图10A示出在制造期间的垂直NAND串1001。具体而言，垂直NAND 串1001已按熟知方式形成以包括源极1002、第一氧化层1003、SGS层1004、第二氧化层1005、第一WL 1006、第三氧化层1007、第二WL层1008、在伪单元（在区域1009下面）与数据单元（在区域1009下面）之间的氧化物分离区域1009、第三WL层1010、第四氧化层1011、第四WL层1012、第五氧化层1013、第五WL层1014及第六氧化层1015。另外，多个伪和数据闪存单元1016已形成，只示出其中的几个单元。氮化硅停止层1017也已在氧化层1015上按熟知方式形成以具有大约100 的厚度。高深宽比沟道沟槽1018已按熟知方式形成。氧化层1019和多晶硅衬垫1020已按熟知方式在沟道沟槽1018中形成。
在901，蚀刻过程从沟道沟槽818的底部821清除氧化层1019和多晶硅衬垫1020。图10A示出已从沟道沟槽1018的底部1021清除氧化层1019和多晶硅层1020的垂直NAND串1001。在902，在氮化硅停止层1017上和在沟道沟槽1018中按熟知方式形成多晶硅沟道层1022（参见图10B）。使用具有阶梯覆盖特性的膜沉积层1022以在填充沟道沟槽的沉积过程期间引入缝隙/空隙1023。图10B示出多晶硅层1022、缝隙1023和沟道沟槽的多晶硅填充。
在903，使用熟知CMP技术去除多晶硅层1022直到氮化硅停止层1017，并且因此显露填充的沟道沟槽和缝隙1023的顶部。图10C示出去除了多晶硅层1022的垂直NAND串1001。在904，使用对氧化物选择性的湿蚀刻过程打开在1024的沟道沟槽的顶部。缝隙1024的形成、沟道直径关键尺寸和湿蚀刻过程被优化成基于但不限于沟道直径选择性地设置开口的深度和沟道的高度Y。图10D示出在被湿蚀刻以打开在1024的沟道沟槽的顶部后的垂直NAND串1001。
在905，按熟知方式在氮化硅停止层1017上形成氧化层1025使得用氧化物填充沟道沟槽。图10E示出在氧化层1025已形成后的垂直NAND串1001。在906，使用熟知氧化物CMP技术去除氧化层1025。之后，使用熟知氮化硅蚀刻去除技术去除氮化硅停止层1017。图10F示出在氧化层1025和氮化硅停止层1027已去除后的垂直NAND串1001。处理继续进行，并且垂直NAND串1001的剩余部分按熟知方式形成，如结合图5所述的。
图11示出根据本文中公开的主题，用于在垂直NAND串的沟道中形成埋入沟道电介质的技术的又一示范实施例的流程图1100。图12A示出在制造期间的垂直NAND串1201。具体而言，垂直NAND 串1201已按熟知方式形成以包括源极1202、第一氧化层1203、SGS层1204、第二氧化层1205、第一WL 1206、第三氧化层1207、第二WL层1208、在伪单元（在区域1209上面）与数据单元（在区域1209下面）之间的氧化物分离区域1209、第三WL层1210、第四氧化层1211、第四WL层1212、第五氧化层1213、第五WL层1214及第六氧化层1215。另外，多个伪和数据闪存单元1216已形成，只示出其中的几个单元。氮化硅停止层1217也已在氧化层1215上按熟知方式形成以具有大约100 的厚度。高深宽比沟道沟槽1218已按熟知方式形成。氧化层1219和多晶硅衬垫1220已按熟知方式在沟道沟槽1218中形成。
在1101，蚀刻过程从沟道沟槽1218的底部1221清除氧化层1219和多晶硅衬垫1220。图12A示出已从沟道沟槽1218的底部1221清除氧化层1219和多晶硅层1220的垂直NAND串1201。在1102，使用熟知技术用多晶硅1222填充沟道沟槽1218。图12B示出添加了多晶硅层1222的垂直NAND串1201。
在1103，使用熟知CMP技术去除多晶硅层1222直到氮化硅停止层1217。图12C示出去除了多晶硅层1222的垂直NAND串1201。在1104，使用熟知技术沉积诸如碳的硬掩模（hardmask）层1223。之后，在1224使用熟知的光刻过程和干蚀刻技术来选择性地去除硬掩模层1223并且也选择性地从沟道去除一部分多晶硅1222，使得沟道中的多晶硅具有高度Y，该高度可基于但不限于沟道直径。图12D示出在干蚀刻以选择性地从沟道去除硬掩模层1223和一部分多晶硅1222使得沟道中的剩余多晶硅具有Y的最小高度后的垂直NAND串1201。
在1105，使用熟知技术去除硬掩模层1223，并且使用熟知技术沉积氧化层1225以便填充蚀刻的区域1224。图12E示出在沉积氧化层1225后的垂直NAND串1201。在1106，使用熟知CMP技术去除氧化层1225，并且使用熟知湿蚀刻过程去除氮化硅停止层1217。图12F示出在氧化层1225和氮化硅停止层1217已去除后的垂直NAND串1201。处理继续进行，并且垂直NAND串1201的剩余部分按熟知方式形成，如结合图5所述的。
图13示出根据本文中公开的主题，用于在垂直NAND串的沟道中形成埋入沟道电介质的技术的另一示范实施例的流程图1300。图14A示出在制造期间的垂直NAND串1401。具体而言，垂直NAND 串1401已按熟知方式形成以包括源极1402、第一氧化层1403、SGS层1404、第二氧化层1405、第一WL 1406、第三氧化层1407、第二WL层1408、在伪单元（在区域1409上面）与数据单元（在区域1409下面）之间的氧化物分离区域1409、第三WL层1410、第四氧化层1411、第四WL层1412、第五氧化层1413、第五WL层1414、第六氧化层1415、SGD层1417及氮化硅停止层1418。另外，多个伪和数据闪存单元1416已形成，只示出其中的几个单元。高深宽比沟道沟槽1419已按熟知方式形成。氧化层1420已按熟知方式在沟道沟槽1419中形成。
在1301，多晶硅沟道层1421已在氮化硅停止层1418上按熟知方式形成使得多晶硅填充沟道沟槽1419。图14A示出在多晶硅层1421已在氮化硅停止层1418上形成使得多晶硅填充沟道沟槽1419后的垂直NAND串1401。在1302，已使用熟知CMP技术去除多晶硅层1421直到氮化硅停止层1418。图14B示出在一部分多晶硅层1421已去除后的垂直NAND串1401。
在1303，硬掩模层1422在氮化硅停止层1418上按熟知方式形成。之后，在1423使用熟知的光刻过程和干蚀刻技术来选择性地从沟道去除硬掩模层1422和一部分多晶硅1421，使得沟道中的剩余多晶硅具有Y的最小高度，该高度可基于但不限于沟道直径。图14C示出在干蚀刻以选择性地从沟道去除硬掩模层1422和一部分多晶硅1421后的垂直NAND串1401。在1304，使用熟知技术去除硬掩模层1422的剩余部分，并且使用熟知技术沉积氧化层1424以便填充蚀刻的区域1423。取决于随后过程，氧化层1424的沉积能够遵循位线图案制作。图14D示出在已去除硬掩模层1422的剩余部分并且沉积氧化层1424后的垂直NAND串1401。
在1305，使用熟知CMP技术去除氧化层1424直到氮化硅停止层1418。图14E示出在去除氧化层1424直到氮化硅停止层1418后的垂直NAND串1401。在1306，使用熟知湿蚀刻过程去除氮化硅停止层1418。图14F示出在氮化硅停止层1418已去除后的垂直NAND串1401。处理继续进行，并且垂直NAND串1401的剩余部分按熟知方式形成，如结合图5所述的。
图15A示出在制造期间的垂直NAND串1501。具体而言，垂直NAND 串1501已按熟知方式形成以包括源极1502、第一氧化层1503、SGS层1504、第二氧化层1505、第一WL 1506、第三氧化层1507、第二WL层1508、在伪单元（在区域1509上面）与数据单元（在区域1509下面）之间的氧化物分离区域1509、第三WL层1510、第四氧化层1511、第四WL层1512、第五氧化层1513、第五WL层1514及第六氧化层1515。另外，多个伪和数据闪存单元1516已形成，只示出其中的几个单元。高深宽比沟道沟槽1519已按熟知方式形成，并且局部沟道电介质已使用本文中公开的任何技术在沟道沟槽1519中形成。
如果在NAND串1501的顶部边缘的沟道的宽度1520小于大约20nm，则存在以下风险：在SGD层1517和氧化层1518中形成沟道1521的剩余部分时，将存在与已经形成的沟道和局部沟道电介质的不对齐。因此，为降低此风险，本文中公开的主题的实施例提供用于形成多晶硅插件1522的技术，该插件覆盖已经形成的沟道和局部沟道电介质的顶部，由此提供在NAND沟道的两端之间更佳的接触。图15B示出根据本文中公开的主题的实施例，在已经形成的沟道和局部沟道电介质的顶部上形成的多晶硅插件1522。
在一个示范实施例中，在例如通过按熟知方式蚀刻去除氮化硅停止层前形成多晶硅插件1522。然后，能够使用熟知沉积技术沉积多晶硅插件1522，并且在形成SGD和氧化层前按熟知方式成形。
本文中公开的主题能够延伸到其它缩放应用，其中，降低的热电子场发射用于实现编程性能。良好适合本文中公开的主题的一个此类应用是在堆叠的支柱接口，当此类方法用于结合在堆叠的支柱接合点处的通栅的串缩放时。图16示出根据本文中公开的主题，利用局部沟道电介质的垂直NAND串1601和1602的两个示范配置。配置1601包括未延伸到与串的选择栅漏极(SGD)相邻的沟道区域的局部沟道电介质(LCD)，而配置1602包括确实延伸到与SGD相邻的沟道区域的LCD。两个配置能够用于形成例如用于固态存储器或固态驱动器(SSD)的NAND串的阵列。配置1603示出各包括NAND串配置1601的两个堆叠的垂直NAND串。配置1604示出两个堆叠的垂直NAND串，其中下部的NAND串包括配置1601 NAND串，并且上部的NAND串包括配置1602 NAND串。配置1605示出三个堆叠的垂直NAND串，其中，下部的两个NAND串包括配置1601 NAND串，并且上部的NAND串包括配置1602 NAND串。
鉴于上述详细描述，能够进行这些修改。随附权利要求中使用的术语不应视为将范围限制为说明书和权利要求中公开的特定实施例。而是，本文中公开的实施例的范围要由随附权利要求确定，权利要求将根据权利要求解释的建立的原则来理解。

Claims (21)

1.一种存储器装置，包括：
在位线和源极之间的垂直堆叠中的多层的存储单元；
具有第一区域和第二区域的沟道，所述第一区域用于在所述沟道的第一端和所述位线之间传导电荷，所述第二区域用于在所述沟道的第二端和所述源极之间传导电荷，所述沟道用于在所述存储单元处创建电场；
选择栅，位于所述沟道的所述第一端，用于选择性地控制在所述位线与所述沟道之间的传导；
在所述沟道的所述第一区域附近的至少一个伪存储单元层；以及
电介质，在所述选择栅和所述至少一个伪存储单元层附近在所述第一区域垂直延伸通过所述沟道的仅一部分。
2.如权利要求1所述的存储器装置，其中
所述沟道包括多晶硅材料。
3.如权利要求1所述的存储器装置，其中
所述存储单元包括非易失性存储单元。
4.如权利要求1所述的存储器装置，还包括对应于每个存储单元的字线。
5.如权利要求3所述的存储器装置，其中所述非易失性存储单元包括浮动栅(FG)存储单元或电荷陷阱闪存(CTF)存储单元。
6.如权利要求1所述的存储器装置，其中所述存储器装置包括固态驱动器(SSD)的一部分。
7.如权利要求1所述的存储器装置，其中所述存储器装置包括存储器装置的阵列的一部分。
8.如权利要求1所述的存储器装置，其中所述存储器装置包括堆叠的垂直NAND串的一部分。
9.一种固态驱动器，具有垂直存储阵列，包括：
非易失性存储器装置，包括：
NAND存储单元的垂直串，所述串在位线和源极之间延伸；
具有第一区域和第二区域的第一沟道，所述第一区域用于在所述沟道的第一端和所述位线之间传导电荷，所述第二区域用于在所述沟道的第二端和所述源极之间传导电荷，所述沟道用于提供电场来编程所述NAND存储单元；
在所述沟道的所述第一端处的选择栅，用于选择性地控制所述位线和所述沟道之间的传导；
在所述沟道的所述第一区域附近的至少一个假存储单元层；
电介质，在所述选择栅和所述至少一个伪存储单元层附近在所述第一区域垂直延伸通过所述沟道的仅一部分；以及
控制器，用于控制所述非易失性存储器装置和主机计算机之间的访问。
10.如权利要求9所述的固态驱动器，其中所述沟道
包括多晶硅材料。
11.如权利要求9所述的固态驱动器，其中所述NAND存储单元包括浮动栅(FG)存储单元或电荷陷阱闪存(CTF)存储单元。
12.如权利要求9所述的固态驱动器，还包括对应于每个存储单元的字线。
13.如权利要求9所述的固态驱动器，其中所述电介质包括氧化物材料。
14.如权利要求9所述的固态驱动器，其中所述非易失性存储器装置进一步包括：在所述沟道的所述第二区域附近的至少一个伪存储单元层。
15.如权利要求9所述的固态驱动器，其中所述沟道的所述第一端处的所述选择栅包括第一选择栅，并且所述非易失性存储器装置还包括：
所述沟道的所述第二端处的第二选择栅，用于选择性地控制所述位线和所述源极之间的传导。
16.一种用于形成三维存储器结构的方法，包括：
形成用于垂直NAND串的沟道，所述沟道包括第一区域和第二区域，所述第一区域用于在所述沟道的第一端和位线之间传导电荷，所述第二区域用于在所述沟道的第二端和源极之间传导电荷，所述垂直NAND串包括在所述位线和所述源极之间的垂直堆叠中的多层的存储单元，并且包括在所述沟道的所述第一区域附近的至少一个假存储单元层；
在所述第一区域所述第一端处蚀刻所述沟道的仅一部分，包括在蚀刻后保留所述沟道的至少一部分；
在所述沟道的蚀刻的部分中形成电介质材料，所述电介质材料在所述沟道中形成以便在选择栅和所述至少一个伪存储单元层附近在所述第一区域垂直延伸通过所述沟道的仅一部分；以及
在所述电介质材料的表面上形成沟道帽。
17.如权利要求16所述的方法，还包括在所述沟道的所述蚀刻的部分中形成侧壁，以及
其中在所述沟道的所述蚀刻的部分中形成所述电介质材料包括在所述侧壁内在所述沟道的所述蚀刻的部分中形成所述电介质材料。
18.如权利要求16所述的方法，其中形成所述沟道包括在所述沟道中形成缝隙；以及
其中蚀刻所述沟道的所述部分包括使用湿蚀刻技术。
19.如权利要求16所述的方法，其中蚀刻所述沟道的所述部分包括使用湿蚀刻或干蚀刻技术。
20.如权利要求16所述的方法，其中所述垂直NAND串包括垂直NAND串的阵列的一部分。
21.如权利要求16所述的方法，其中所述垂直NAND串包括固态驱动器(SSD)的一部分。
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