CN109449162A - 3d存储器件的制造方法及3d存储器件 - Google Patents

Abstract

本申请公开了一种3D存储器件的制造方法及3D存储器件。3D存储器件的制造方法包括：在衬底上方形成栅叠层结构；形成贯穿所述栅叠层结构的多个沟道柱，在所述多个沟道柱底部包括外延层，延伸至所述衬底；在所述多个沟道柱侧壁形成ONOPO结构；以及去除位于所述外延层上方的所述ONOPO结构，以暴露所述外延层的至少部分上表面，其中，去除位于所述外延层上方的所述ONOPO结构的步骤是分步进行的。该3D存储器件的制造方法采用分步骤蚀刻ONOPO结构的方法，可以方便地控制沟道柱底部的外延层表面的凹陷区的蚀刻深度，降低了控制蚀刻深度的工艺难度，避免因为底蚀刻或过蚀刻而出现电路断路的问题，从而提高3D存储器件的良率和可靠性。

Description

3D存储器件的制造方法及3D存储器件

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件的制造方法及3D存储器件。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

现有技术中，在制造3D存储器件时，在对沟道柱底部的ONOPO(氧化物-氮化物-氧化物-多晶硅-氧化物)结构进行蚀刻时，往往采用单步骤的方法直接去除位于外延层表面的ONOPO结构，由于沟道柱的变形或翘曲等原因，会导致多个位于沟道柱底部的外延层蚀刻深度不均匀的问题。并且，由于底蚀刻效应(under etch defect)和过蚀刻(over etch)效应，会导致部分沟道柱底部的外延层蚀刻不足或蚀刻过多，从而导致选择栅极管与储存晶体管之间或衬底的CMOS电路与栅极导体之间出现断路，影响3D存储器件的良率和可靠性。

期望进一步改进3D存储器件的结构及其制造方法，以控制外延层的蚀刻过程，从而提高3D存储器件的良率和可靠性。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件的制造方法及3D存储器件，其中，在蚀刻位于沟道柱底部的ONOPO结构时，采用分步蚀刻的方法，有利于控制沟道柱底部的外延层表面的凹陷区的蚀刻深度，从而提高3D存储器件的良率和可靠性。

根据本发明的一方面，提供了一种3D存储器件的制造方法，其特征在于，包括：在衬底上方形成栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；形成贯穿所述栅叠层结构的多个沟道柱，在所述多个沟道柱底部包括外延层，所述外延层延伸至所述衬底；在所述多个沟道柱侧壁依次形成阻挡介质层、电荷存储层、隧穿介质层、多晶硅层和绝缘层；以及去除位于所述外延层上方的所述阻挡介质层、电荷存储层、隧穿介质层、多晶硅层和绝缘层，以暴露所述外延层的至少部分上表面，其中，去除位于所述外延层上方的所述阻挡介质层、电荷存储层、隧穿介质层、多晶硅层和绝缘层的步骤是分步进行的。

优选地，去除位于所述外延层上方的所述阻挡介质层、电荷存储层、隧穿介质层、多晶硅层和绝缘层的步骤包括：去除所述绝缘层的底部以形成第一开口；利用所述第一开口在所述多晶硅层的底部形成第二开口；以及经所述第二开口去除位于所述外延层上方的所述阻挡介质层、电荷存储层和隧穿介质层，并去除所述绝缘层的侧壁。

优选地，所述多晶硅层的厚度包括7至9纳米；所述绝缘层的厚度包括3至5纳米。

优选地，形成所述第一开口的步骤包括：将所述多晶硅层作为停止层，采用冲压的方法形成所述绝缘层的所述第一开口，并同时去除位于所述栅叠层结构上表面之上的所述绝缘层。

优选地，形成所述第二开口的步骤包括：采用湿法蚀刻的方法，经所述第一开口蚀刻所述多晶硅层的底部以形成所述第二开口，并同时去除位于所述栅叠层结构的上表面之上的所述多晶硅层。

优选地，所述多晶硅层的侧部与底部交接的L区域被保留。

优选地，湿法蚀刻的方法包括TMAH湿法蚀刻或ADM湿法蚀刻。

优选地，采用干法蚀刻的方法，利用所述外延层的上表面作为停止层、经所述第二开口去除位于所述外延层上方的所述阻挡介质层、电荷存储层和隧穿介质层，同时去除所述绝缘层的侧壁，并蚀刻所述栅叠层结构的上表面以暴露所述栅叠层结构的有效表面。

优选地，还包括：去除所述多晶硅层的侧壁，去除所述多晶硅层的侧壁的步骤包括：采用湿法蚀刻的方法，去除所述多晶硅层的侧壁，并同时在所述外延层上表面形成凹陷区。

优选地，在所述沟道柱的内侧表面、所述凹陷区的表面以及所述栅叠层结构的有效表面均匀沉积多晶硅以形成沟道层，所述沟道层与所述外延层邻接。

根据本发明的另一方面，提供了一种3D存储器件，其中，所述3D存储器件根据权利要求1至10任一项所述的制造方法制成。

本发明实施例提供的3D存储器件的制造方法及3D存储器件，在沟道柱的制备过程中，由于采用分步蚀刻ONOPO结构的方法，不直接将沟道柱与位于沟道柱底部相应位置的外延层连通，并且能够在去除阻挡介质层、电荷存储层和隧穿介质层等过程执行之后保留多晶硅层的侧壁，从而能在去除多晶硅层的侧壁的步骤中可控地在沟道柱底部的外延层表面形成具有特定蚀刻深度的凹陷区，降低了控制蚀刻深度的工艺难度，使多个外延层表面具有均匀深度的凹陷区，避免因为底蚀刻缺陷而出现电路断路的问题，从而提高3D存储器件的良率和可靠性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。

图2示出根据本发明实施例的3D存储器件的透视图。

图3a至3h示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single channel formation)结构形成具有存储功能的存储单元串。随着3D存储器件中沿垂直方向堆叠的存储单元层数越来越多，在现有技术中，在对沟道柱底部的ONOPO(氧化物-氮化物-氧化物-多晶硅-氧化物)结构进行蚀刻时，往往采用单步骤的方法直接去除位于外延层表面的ONOPO结构，由于在沟道柱填充时由于沟道柱的变形或翘曲等原因，会导致多个沟道柱底部的外延层蚀刻深度不均匀的问题，从而影响3D存储器件的良率及可靠性。并且，由于底蚀刻效应(under etch defect)或过蚀刻效应，会导致部分沟道柱底部的外延层蚀刻不足或蚀刻过多，从而导致选择栅极管与储存晶体管之间或衬底的CMOS电路与栅极导体之间的断路。因此，控制好沟道柱底部的外延层蚀刻深度，需要具备较高的工艺要求。

本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件的制造方法及3D存储器件。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的外延层和阻挡介质层以及存储晶体管M1至M4的外延层和阻挡介质层。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)161分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。

存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。

第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

假沟道柱131与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3D存储器件中，假沟道柱131并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱131没有形成有效的存储单元。

图3a至3h示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。

该方法开始于已经在半导体衬底101上形成绝缘叠层结构和贯穿绝缘叠层结构的沟道柱110的半导体结构。半导体结构包括半导体衬底101及其上的绝缘叠层结构。该绝缘叠层结构包括交替堆叠的多个层间绝缘层151和多个牺牲层152。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。

如下文所述，牺牲层152将替换成栅极导体120，栅极导体120进一步连接至字线。为了形成从栅极导体到达字线的导电通道，多个牺牲层152例如图案化为台阶状，即，每个牺牲层152的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层152的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图3a中将多个牺牲层152之间的层间绝缘层151和覆盖绝缘叠层结构的层间绝缘层整体示出。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层152之间及其上方的层间绝缘层。

在沟道柱对应的衬底上具有外延层116，外延层116未被蚀刻。在一些实施例中，外延层是硅层，其与半导体衬底101直接接触并且从半导体衬底101上外延生长得到。在一些实施例中，外延层116的上表面形成有氧化层。在一些实施例中，外延层116上表面的氧化层在沟道柱的形成工艺中用作刻蚀停止层，用于保护外延层116不被损坏。沟道柱侧壁和所述绝缘叠层结构上包括阻挡介质层、电荷存储层、隧穿介质层、牺牲层，在该实施例中，半导体结构内部已经形成了沟道柱110以及沟道柱110内部的ONOPO结构(氧化物-氮化物-氧化物-多晶硅-氧化物)，如图3a所示。其中，牺牲层包括多晶硅层118和绝缘层117具有一定厚度，绝缘层例如氧化硅，多晶硅层厚度例如为绝缘层117厚度例如为沟道柱内壁的直径例如为

进一步地，蚀刻绝缘层117和部分厚度的多晶硅层118，在绝缘层117的底部形成第一开口171，如图3b所示。将多晶硅层118作为停止层，形成所述绝缘层的所述第一开口，并同时去除位于绝缘叠层结构上表面之上的绝缘层117。顶部及沟道柱底部绝缘层117被完全去除，多晶硅层118的厚度例如保留侧壁绝缘层117的厚度例如保留例如采用冲压的方法，形成第一开口171。

进一步地，经第一开口171蚀刻多晶硅层118的底部以形成所述第二开口172，并同时去除位于绝缘叠层结构的上表面之上的多晶硅层172，其中，多晶硅层118的侧部与底部交接的L区域被保留，如图3c所示。

例如采用湿法蚀刻，在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，蚀刻溶剂例如为TMAH或ADM，其中，将半导体结构浸没在蚀刻溶液中。由于蚀刻剂的选择性，使得蚀刻在ONO(氧化物-氮化物-氧化物)结构表面附近停止，并且L足附近的多晶硅层被保留。

优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在绝缘层117上附着的蚀刻产物(例如氧化硅)，使得绝缘层117在空气中的暴露表面平整。进一步地，蚀刻ONO结构，侧壁绝缘层117也被蚀刻，多晶硅层118暴露在外，如图3d所示。利用外延层116的上表面作为停止层，经第二开口172去除位于外延层上116方的阻挡介质层114、电荷存储层113和隧穿介质层112，同时去除绝缘层117的侧壁，并蚀刻绝缘叠层结构的上表面以暴露绝缘叠层结构的有效表面。例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在外延层表面附近停止。

进一步地，去除多晶硅层118的侧壁，并同时在外延层117的表面形成凹陷区，如图3e所示。例如采用ADM湿法蚀刻，在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，蚀刻溶剂例如为ADM，其中，将半导体结构浸没在蚀刻溶液中。由于采用湿法蚀刻，因此外延层116会产生一定深度的凹陷，例如通过控制蚀刻时间，使多个沟道柱110内的外延层116产生均匀深度的凹陷区。

进一步地，在沟道柱110的内侧表面、凹陷区的表面以及绝缘叠层结构的有效表面均匀沉积多晶硅以形成沟道层111，如图3f所示。例如采用原子层沉积(Atomic LayerDeposition,ALD)，物理气相沉积(Physical Vapor Deposition,PVD)或化学气相沉积(Chemical Vapor Deposition,CVD)，形成沟道层111，沟道层111例如为多晶硅。在该半导体结构中，形成了选择晶体管和存储晶体管。在沟道柱110的中间部分，栅极导体120与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114一起，形成存储晶体管。

进一步地，沟道柱110还包括作为芯部的绝缘层115，如图3g所示。沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。在替代的实施例中，沟道柱110中可以省去绝缘层115。

进一步地，在绝缘叠层结构中形成栅线缝隙161(参见图2)，经由栅线缝隙161去除绝缘叠层结构中的牺牲层152以形成空腔，以及采用金属层填充空腔以形成栅极导体120，如图3h所示。

在一些实施例中，去除绝缘叠层结构中的牺牲层152后，氧化外延层116，在外延层116与栅极导体之间形成隔离层。氧化后的外延层与其对应的栅极导体一起构成底部选择晶体管。

在形成栅线缝隙161时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。

在该实施例中，栅线缝隙161将栅极导体分割成多条栅线。为此，栅线缝隙161贯穿绝缘叠层结构。

在形成空腔时，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层152从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

在绝缘叠层结构中的层间绝缘层和牺牲层分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C₄F₈、C₄F₆、CH₂F₂和O₂中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。绝缘叠层结构中的牺牲层的端部暴露于栅线缝隙161的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层去除牺牲层。

在形成栅极导体时，利用栅线缝隙161作为沉积物通道，例如采用原子层沉积(ALD)，在栅线缝隙161和空腔中填充金属层。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF₆，采用的还原气体例如是硅烷SiH₄或乙硼烷B₂H₆。在原子层沉积的步骤中，利用六氟化钨WF₆与硅烷SiH₄的反应产物的化学吸附获得钨材料实现沉积过程。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (11)

1.一种3D存储器件的制造方法，其特征在于，包括：

在衬底上方形成栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；

形成贯穿所述栅叠层结构的多个沟道柱，在所述多个沟道柱底部包括外延层，所述外延层延伸至所述衬底；

在所述多个沟道柱侧壁依次形成阻挡介质层、电荷存储层、隧穿介质层、多晶硅层和绝缘层；以及

去除位于所述外延层上方的所述阻挡介质层、电荷存储层、隧穿介质层、多晶硅层和绝缘层，以暴露所述外延层的至少部分上表面，

其中，去除位于所述外延层上方的所述阻挡介质层、电荷存储层、隧穿介质层、多晶硅层和绝缘层的步骤是分步进行的。

2.根据权利要求1所述的制造方法，其中，去除位于所述外延层上方的所述阻挡介质层、电荷存储层、隧穿介质层、多晶硅层和绝缘层的步骤包括：

去除所述绝缘层的底部以形成第一开口；

利用所述第一开口在所述多晶硅层的底部形成第二开口；以及

经所述第二开口去除位于所述外延层上方的所述阻挡介质层、电荷存储层和隧穿介质层，并去除所述绝缘层的侧壁。

3.根据权利要求1所述的制造方法，其中，

所述多晶硅层的厚度包括7至9纳米；所述绝缘层的厚度包括3至5纳米。

4.根据权利要求2所述的制造方法，其中，形成所述第一开口的步骤包括：

将所述多晶硅层作为停止层，采用冲压的方法形成所述绝缘层的所述第一开口，并同时去除位于所述栅叠层结构上表面之上的所述绝缘层。

5.根据权利要求2所述的制造方法，其中，形成所述第二开口的步骤包括：

采用湿法蚀刻的方法，经所述第一开口蚀刻所述多晶硅层的底部以形成所述第二开口，并同时去除位于所述栅叠层结构的上表面之上的所述多晶硅层。

6.根据权利要求5所述的制造方法，其中，

所述多晶硅层的侧部与底部交接的L区域被保留。

7.根据权利要求5所述的制造方法，其中，湿法蚀刻的方法包括TMAH湿法蚀刻或ADM湿法蚀刻。

8.根据权利要求2所述的制造方法，其中，采用干法蚀刻的方法，利用所述外延层的上表面作为停止层、经所述第二开口去除位于所述外延层上方的所述阻挡介质层、电荷存储层和隧穿介质层，同时去除所述绝缘层的侧壁，并蚀刻所述栅叠层结构的上表面以暴露所述栅叠层结构的有效表面。

9.根据权利要求1所述的制造方法，还包括：

去除所述多晶硅层的侧壁，去除所述多晶硅层的侧壁的步骤包括：

采用湿法蚀刻的方法，去除所述多晶硅层的侧壁，并同时在所述外延层上表面形成凹陷区。

10.根据权利要求9所述的制造方法，还包括：

在所述沟道柱的内侧表面、所述凹陷区的表面以及所述栅叠层结构的有效表面均匀沉积多晶硅以形成沟道层，所述沟道层与所述外延层邻接。

11.一种3D存储器件，其中，所述3D存储器件根据权利要求1至10任一项所述的制造方法制成。