CN105118833B - 3d隧穿浮栅存储器的结构及制造方法 - Google Patents

Abstract

本发明公开了一种3D隧穿浮栅存储器，其结构左右对称，每个存储单元由2个存储管和1个选择管构成，2个存储管分别对称地位于选择管的两侧，存储管和选择管之间用氧化层隔离，每个存储管包括隧穿氧化层、浮栅、高压氧化层、隔离氧化层和控制栅。本发明还公开了上述3D隧穿浮栅存储器的制造方法。本发明通过改进3D隧穿浮栅存储器的结构，大大减少了存储阵列的面积，如果用0.13μm节点的设计规则，每位存储单元的面积可以做到0.13平方微米左右。

Description

3D隧穿浮栅存储器的结构及制造方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及3D隧穿浮栅SONOS闪存存储器的结构及制造方法。

背景技术

现有传统的浮栅类型的存储器结构如图1所示，这种存储单元由2个管子构成：左边为一个浮栅和控制栅堆叠形成的存储管，中间由ONO层隔开；右边为一个单独的选择管。这种结构的存储单元，一个存储单元智能存一个数据，面积较大，不够紧凑。

发明内容

本发明要解决的技术问题之一是提供一种3D隧穿浮栅存储器的结构，它可以大大减少存储阵列的面积。

为解决上述技术问题，本发明的3D隧穿浮栅存储器，其结构左右对称，每个存储单元由2个存储管和1个选择管构成，2个存储管分别对称地位于选择管的两侧，存储管和选择管之间用氧化层隔离，每个存储管包括隧穿氧化层、浮栅、高压氧化层、隔离氧化层和控制栅。

所述隧穿氧化层的厚度为

所述浮栅的横向宽度为

所述隔离氧化层的厚度为

所述控制栅横向宽度为0.05～0.2μm。

所述选择管的宽度为0.1～0.4μm。

存储器的纵向深度为

本发明要解决的技术问题之二是提供上述结构的3D隧穿浮栅存储器的制造方法。

为解决上述技术问题，本发明的3D隧穿浮栅存储器的制造方法，步骤包括：

1)在衬底上生长氧化层，作为遂穿氧化层，再在氧化层上淀积的氮化硅层；

2)第一次沟槽刻蚀，刻蚀深度为

3)在沟槽表面生长厚度为的存储管高压氧化层；

4)湿法刻蚀掉氮化硅，淀积厚度为的浮栅，刻蚀去除沟槽底部和氮化硅顶部的浮栅；

5)湿法刻蚀掉沟槽底部的存储管高压氧化层，在沟槽底部和浮栅上生长厚度为的第一隔离氧化层；

6)淀积厚度为的控制栅，并进行化学研磨抛光；

7)第二次沟槽刻蚀，刻蚀深度

8)氧化层生长以及高密度等离子体化学气相淀积，氧化层化学研磨抛光；

9)刻蚀控制栅；

10)湿法去除氮化硅；

11)湿法刻蚀氧化层，生长的第二隔离氧化层；

12)淀积厚度的选择管多晶硅栅并刻蚀；

13)源漏注入；

上述步骤2)～6)、9)、11)～13)在形成器件的方向进行；步骤7)、8)在形成相邻两个存储器件隔离的方向进行。

本发明通过改进3D隧穿浮栅存储器的结构，大大减少了存储阵列的面积，如果用0.13μm节点的设计规则，每位存储单元的面积可以做到0.13平方微米左右。

附图说明

图1是传统隧穿浮栅存储器的结构示意图。

图2是本发明的3D隧穿浮栅存储器的存储单元的剖面结构示意图。

图3是本发明的3D隧穿浮栅存储器的电路示意图。

图4是本发明的3D隧穿浮栅存储器的版图阵列示意图。

图5～图24是本发明的3D隧穿浮栅存储器的制造工艺流程示意图。

图中附图标记说明如下：

1：衬底

2：存储管源漏

3：存储管高压氧化层

4：第一氧化层

5：浮栅

6：ONO(氧化硅-氮化硅-氧化硅)层

7：选择管氧化层

8：控制栅

9：侧壁氧化层

10：轻掺杂漏

11：侧墙

12：源漏注入区

13：隧穿氧化层

14：第一隔离氧化层

15：选择管多晶硅栅

16：第二隔离氧化层

17：氮化硅层

18：氧化层

19：氧化膜(HDP CVD)

具体实施方式

为对本发明的技术内容、特点与功效有更具体的了解，现结合附图，详述如下：

本发明的3D(三维)隧穿浮栅存储器，其结构如图2所示，每个存储单元由2个存储管(第一存储管和第二存储管)和1个选择管构成。每个存储管由隧穿氧化层、浮栅、高压氧化层、第一隔离氧化层、第二隔离氧化层、控制栅组成，隧穿氧化层的厚度约为浮栅的横向宽度约为隔离氧化层的厚度约为控制栅横向宽度约为0.05～0.2μm。选择管的宽度约为0.1～0.4μm。存储管和选择管之间用氧化层隔离。器件的纵向深度约为

这种存储器结构左右完全对称，同一存储单元可以存储2位，电荷分别存在第一存储管或第二存储管上。由于第一存储管和第二存储管在结构上是完全对称的，因此互换第一存储管和第二存储管的操作电压就可以实现对第一存储管和第二存储管的分别存储和读取。例如(参见图3)：

如果第一存储管的某一操作电压为：

BL＝a，WLS＝b，P阱＝c，WL＝d，WLS^*＝e，BL^*＝f

则第二存储管的对应操作电压为：

BL^*＝a，WLS^*＝b，P阱＝c，WL＝d，WLS＝e，BL＝f

上述结构的3D隧穿浮栅SONOS闪存存储器的制造方法，主要包括如下工艺步骤(以下所述X1方向为形成器件的方向，X2方向为形成相邻两个存储器件隔离的方向)：

步骤1，在衬底1上生长一层的氧化层，作为遂穿氧化层13，再在氧化层上淀积氮化硅层，如图5所示。

步骤2，在X1方向进行第一次沟槽刻蚀，刻蚀深度约如图6所示。

步骤3，在X1方向、沟槽表面，生长一层厚度为的存储管高压氧化层3，如图7所示。

步骤4，在X1方向湿法刻蚀掉约氮化硅，如图8所示。

步骤5，在X1方向淀积厚度为的浮栅5，如图9所示。

步骤6，在X1方向刻蚀浮栅，去除沟槽底部和氮化硅顶部的浮栅5，如图10所示。

步骤7，在X1方向湿法刻蚀掉沟槽底部的存储管高压氧化层3，如图11所示。

步骤8，在X1方向，沟槽底部和浮栅5上生长厚度为的第一隔离氧化层14，如图12所示。

步骤9，在X1方向淀积控制栅8，如图13所示。

步骤10，在X1方向进行控制栅8的化学研磨抛光，如图14所示。

步骤11，在X2方向进行第二次沟槽刻蚀，刻蚀深度约如图15所示。

步骤12，在X2方向进行氧化层18生长以及HDP CVD(高密度等离子体化学气相淀积)淀积氧化膜19，如图16所示。

步骤13，在X2方向进行氧化层化学研磨抛光，如图17所示。

步骤14，在X1方向刻蚀控制栅8，如图18所示。

步骤15，湿法去除氮化硅，如图19所示。

步骤16，在X1方向湿法刻蚀氧化层，去除遂穿氧化层13和沟槽底部中间的第一隔离氧化层14，如图20所示。

步骤17，在X1方向生长约第二隔离氧化层16，如图21所示。

步骤18，在X1方向淀积厚度约的选择管多晶硅栅15，如图22所示。

步骤19，在X1方向刻蚀选择管多晶硅栅15，如图23所示。

步骤20，在X1方向进行源漏注入，形成源漏注入区12，如图24所示。

Claims (1)

1.3D隧穿浮栅存储器的制造方法，该存储器结构左右对称，每个存储单元由2个存储管和1个选择管构成，2个存储管分别对称地位于选择管的两侧，存储管和选择管之间用氧化层隔离，每个存储管包括隧穿氧化层、浮栅、高压氧化层、隔离氧化层和控制栅；其特征在于，步骤包括：

1)在衬底上生长氧化层，作为遂穿氧化层，再在氧化层上淀积的氮化硅层；

2)第一次沟槽刻蚀，刻蚀深度为

3)在沟槽表面生长厚度为的存储管高压氧化层；

4)湿法刻蚀掉氮化硅，淀积厚度为的浮栅，刻蚀去除沟槽底部和氮化硅顶部的浮栅；

5)湿法刻蚀掉沟槽底部的存储管高压氧化层，在沟槽底部和浮栅上生长厚度为的第一隔离氧化层；

6)淀积厚度为的控制栅，并进行化学研磨抛光；

7)第二次沟槽刻蚀，刻蚀深度

8)氧化层生长以及高密度等离子体化学气相淀积，氧化层化学研磨抛光；

9)刻蚀控制栅；

10)湿法去除氮化硅；

11)湿法刻蚀氧化层，生长的第二隔离氧化层；

12)淀积厚度的选择管多晶硅栅并刻蚀；

13)源漏注入；

上述步骤2)～6)、9)、11)～13)在形成器件的方向进行；步骤7)、8)在形成相邻两个存储器件隔离的方向进行。