CN109461736A - 浮栅存储器件及其控制方法、3d存储器件与2d存储器件 - Google Patents

浮栅存储器件及其控制方法、3d存储器件与2d存储器件 Download PDF

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Abstract

本申请公开了一种浮栅存储器件及其控制方法、3D存储器件与2D存储器件，该浮栅存储器件包括：浮栅；控制栅，位于浮栅上方；夹在浮栅与控制栅之间的第一介质层；半导体衬底；第二介质层，夹在浮栅与半导体衬底之间；以及源区与漏区，位于半导体衬底中，并位于浮栅两侧。其中，第一介质层的材料包括铁电材料，在浮栅存储器件的初始状态下，第一介质层进行一次性负电压预处理以使浮栅与控制栅之间的电容变为负值，使得该电容与浮栅存储器件的总电容之比大于1，从而减小了施加在控制栅的栅极电压，降低了存储器件的工作电压。

Description

浮栅存储器件及其控制方法、3D存储器件与2D存储器件
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种浮栅存储器件及其控制方法、3D存储器件与2D存储器件。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高，现已经开发出二维结构的存储器件(即，2D存储器件)和三维结构的存储器件(即，3D存储器件)。
存储器件的存储单元主要包括浮栅与控制栅，浮栅利用控制栅接收到的栅极电压产生感应电压，实现编程/擦除操作。然而，在现有技术中，浮栅与控制栅之间的电容与存储器件的总电容之比<1，导致在存储器件产生感应电压的过程中会损失一部分电压，因此，需要在控制栅施加较大的栅极电压来保证存储器件的正常工作，存在高压器件能耗高、成本高的问题。
鉴于上述问题，希望提供一种存储器件与控制方法，可以通过在控制栅上外加较小的电压，在浮栅中产生较大的电压，实现电压放大，用低电压驱动实现存储操作，从而降低能耗、减少成本。
发明内容
鉴于上述问题，本发明的目的在于提供一种浮栅存储器件及其控制方法、3D存储器件与2D存储器件，通过初始状态的存储器件中的第一介质层或栅介质层进行负电压预处理，以将浮栅与控制栅之间的电容变为负值，使得电压耦合系数大于1，从而减小了施加在控制栅的栅极电压，降低了工作电压。
根据本发明的第一方面，提供了一种浮栅存储器件，包括：半导体衬底；第二介质层，所述第二介质层位于所述半导体衬底上方；浮栅，位于所述第二介质层上方；第一介质层，位于所述浮栅上方；控制栅，位于所述第一介质层上方；源区与漏区，位于所述半导体衬底中，并位于所述浮栅两侧，所述浮栅与所述控制栅之间的电容为负值，使得所述电容与所述浮栅存储器件的总电容之比大于1。
优选地，所述第一介质层的材料包括铁电材料。
优选地，对所述第一介质层进行一次性负电压预处理，以使所述浮栅与所述控制栅之间的电容为负值。
优选地，还包括位于所述半导体衬底上并至少围绕所述浮栅第三介质层。
优选地，还包括：字线，与所述控制栅接触，用于提供栅极电压；源线，与所述源区接触，用于提供源极电压；以及位线，与所述漏区接触，用于提供漏极电压。
优选地，所述铁电材料包括二氧化铪或硅掺杂的二氧化铪。
根据本发明的第二方面，提供了一种浮栅存储器件的控制方法，包括：控制栅接收栅极电压；位于半导体衬底上方的浮栅根据所述栅极电压产生感应电压；所述浮栅根据所述感应电压控制电子；以及对位于浮栅之上的第一介质层进行预处理以使所述浮栅与所述控制栅之间的电容变为负值，使得该电容与所述浮栅存储器件的总电容之比大于1，其中，所述控制栅位于所述第一介质层上方。
优选地，所述对第一介质层进行预处理是进行一次性负电压预处理。
优选地，所述浮栅根据所述感应电压控制电子为控制电子穿过位于浮栅和半导体衬底之间的第二介质层进出所述浮栅。
优选地，通过以下公式计算所述所述浮栅与所述控制栅之间的电容与所述浮栅存储器件的总电容之比：
Coupling Ratio＝C1/(C1+Cothers)
其中coupling ratio表征耦合系数，所述耦合系数等于所述浮栅与所述控制栅之间的电容与所述浮栅存储器件的总电容之比，C1为所述浮栅与所述控制栅之间的电容，Cothers为其它电容。
优选地，所述其它电容的相反数大于所述浮栅与所述控制栅之间的电容，并且所述其它电容的相反数小于零。
优选地，所述其它电容包括所述浮栅与所述源区之间的电容、和/ 或所述浮栅与所述漏区之间的电容、和/或所述浮栅与所述衬底之间的电容。
根据本发明的第三方面，提供了一种3D存储器件，包括：半导体衬底；栅叠层结构，位于所述半导体衬底上方，包括交替堆叠的多个栅极导体与多个层间绝缘层；以及多个沟道柱，贯穿所述栅叠层结构，包括依次围绕沟道层的隧穿介质层、电荷存储层以及栅介质层；所述电荷存储层与所述栅极导体之间的电容为负值，使得所述电容与所述3D存储器件的总电容之比大于1。
优选地，所述栅介质层的材料包括铁电材料。
优选地，所述电荷存储层与所述栅极导体之间的电容为负值是对所述栅介质层进行一次性负电压预处理得到的。
根据本发明的第四方面，提供了一种2D存储器件，包括上述的浮栅存储器件。
根据本发明实施例提供的浮栅存储器件及其控制方法，通过在浮栅与控制栅之间设置铁电材料的第一介质层，并在浮栅存储器件的初始状态下，第一介质层被负电压预处理以使浮栅与控制栅之间的电容变为负值，使得该电容与浮栅存储器件的总电容之比大于1，因此，可以通过在控制栅上外加较小的电压，在浮栅中产生较大的电压，实现电压放大，用低电压驱动实现存储操作，从而达到降低能耗、减少成本的目的。
进一步地，根据本发明实施例提供的2D存储器件，由根据本发明实施例提供的浮栅存储器件组成，因此，也可以通过在控制栅上外加较小的电压，在浮栅中产生较大的电压，实现电压放大，用低电压驱动实现存储操作，从而达到降低能耗、减少成本的目的。
根据本发明实施例提供的3D存储器件，通过在电荷存储层与栅极导体之间设置铁电材料的栅介质层，并在3D存储器件的初始状态下，栅介质层被负电压预处理以使电荷存储层与栅极导体之间的电容变为负值，使得该电容与3D存储器件的总电容之比大于1，从而降低了施加在栅极导体的栅极电压，进而降低了3D存储器件的工作电压、达到了减少能耗、降低成本的目的。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出根据本发明实施例的浮栅存储器件中一个存储单元的结构示意图。
图2示出图1中的电容电路示意图。
图3示出根据本发明实施例的浮栅存储器的控制方法流程图。
图4a和4b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图5示出根据本发明实施例的3D存储器件的立体图。
图6示出根据本发明实施例的第一介质层CV曲线示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。
在下文中描述了本发明的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出根据本发明实施例的浮栅存储器件中一个存储单元的结构示意图。
如图1所示，本发明实施例的浮栅存储器件包括：半导体衬底101、源区102、漏区103、源区102与漏区103之间的沟道层、第二介质层 104、浮栅105、第一介质层106、控制栅107、第三介质层108、字线 WL、源线SL、以及位线BL。
第三介质层108位于半导体衬底101上，并至少围绕第二介质层104、浮栅105、第一介质层106以及控制栅107，用于分隔每个存储单元，控制栅107位于浮栅105上方，第一介质层106夹在浮栅105与控制栅107 之间，半导体衬底101位于浮栅105下方，第二介质层104夹在浮栅105 与半导体衬底101之间，源区102与漏区103位于半导体衬底101中，并位于浮栅105两侧，字线WL与控制栅107接触，源线SL与源区102 接触，位线BL与漏区103接触，其中，字线WL用于提供栅极电压，源线SL用于提供源极电压，位线BL用于提供漏极电压。
在本实施例中，第一介质层106的厚度大于第二介质层104的厚度。第一介质层106的材料包括铁电材料，具体的，铁电材料包括二氧化铪和/或硅。
图2示出图1中的电容电路示意图。
如图2所示，浮栅与控制栅C之间的电容C1、浮栅与漏区D之间的电容C2、浮栅与衬底B之间的电容C3、浮栅与源区S之间的电容C4、浮栅与相邻浮栅的电容C5通过第一节点FG(浮栅)相连。
图3示出根据本发明实施例的浮栅存储器的控制方法流程图。下面将结合图1至图3对本发明实施例的浮栅存储器的控制方法进行详细说明。
在步骤S01中，在浮栅存储器件的初始状态下，第一介质层106被负电压预处理，以使浮栅与控制栅之间的电容C1变为负值，使得该电容与浮栅存储器件的总电容之比大于1。(即，在集成有浮栅存储器件的芯片出厂前一次性完成负电压预处理，用户使用芯片时不需要再次进行该操作)具体的，在本发明实施例中，通过以下公式计算浮栅与控制栅之间的电容与浮栅存储器件的总电容之比：
Coupling Ratio＝C1/(C1+Cothers)
其中，Coupling Ratio为耦合系数，表征浮栅与控制栅之间的电容与浮栅存储器件的总电容之比，C1为浮栅与控制栅之间的电容，Cothers为其它电容。
在本发明实施例中，其它电容Cothers包括：浮栅与漏区之间的电容 C2、和/或浮栅与衬底之间的电容C3、和/或浮栅与源区之间的电容C4，浮栅与相邻浮栅FG’的电容C5。其中，其它电容Cothers的相反数大于浮栅与控制栅之间的电容C1，并且其它电容Cothers的相反数小于零，即：
C1<-Cothers<0
在步骤S02中，控制栅107接收栅极电压。
在步骤S03中，浮栅105根据栅极电压产生感应电压。具体的，由于浮栅与控制栅之间的电容C1变为负值，使得电压耦合系数大于1，浮栅105根据栅极电压产生的感应电压被放大。
在步骤S04中，浮栅105的感应电压和半导体衬底101的压差控制的电子穿过第二介质层进出浮栅105。具体的，电子进出浮栅105的方式包括隧穿(FN tunneling)和热载流子注入(HCI)两种方式。
在浮栅存储器件使用中，往往需要在控制栅107施加较大的电压，使得电子穿越第二介质层104进出浮栅105。在此期间，一部分的电压损失来源于浮栅存储器件的耦合系数Coupling ratio，实际外加到控制栅 107上面的电压会在浮栅105中耦合出一个感应电压，来驱动电子进出，实现编程/擦除操作。通常由于第一介质层106结构和材料的限制，Coupling ratio<1。本发明实施例通过第一介质层106的材料的改进优化，使得Couplingratio>1，可以通过在控制栅107外加较小的电压，在浮栅105中耦合出较大的电压，实现电压放大，用低电压驱动实现浮栅存储器件的操作。
在一些其他实施例中，还可以将本发明实施例的浮栅存储器件呈阵列状排布从而形成2D存储器件。
图4a和4b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图4a和4b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图4a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至源选择线(Selection Gate for Source,SGS)。存储晶体管M1至 M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图4b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和 Q2。
在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111 用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管 Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源选择线SGS偏置到大约零伏电压，使得对应于源选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2 接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2 的导通状态，从而获得存储晶体管M2中存储的数据。
在本实施例中，栅介质层114的材料包括铁电材料，在3D存储器的初始状态下，栅介质层114被负电压预处理以使电荷存储层113与栅极导121、122和123之间的电容变为负值，使得该电容与3D存储器件的总电容之比大于1。因此，可以通过在栅极导121、122和123上外加较小的电压，在栅介质层114中产生较大的电压，实现电压放大，用低电压驱动实现存储操作，从而达到降低能耗、减少成本的目的，具体原理与第一实施例类似，此处不再赘述
图5示出根据本发明实施例的3D存储器件的立体图。为了清楚起见，在图5中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件包括4*4共计16个存储单元串 100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64 个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图4b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱 110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SGD1至SGD4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1 至WL4之一)。
源选择晶体管Q2的栅极导体连接成一体。如果源选择晶体管Q2 的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条源选择线SGS。
优选地，在衬底半导体衬底101中包括电路结构，例如包括CMOS 电路。采用导电通道提供CMOS电路与外部电路之间的电连接。
图6示出根据本发明实施例的第一介质层的CV曲线示意图。其中， X轴代表电压，Y轴代表电容。
在本发明实施例中，浮栅存储器中的第一介质层106和3D存储器中的栅介质层114为大矫顽场的铁电材料(例如，二氧化铪HfO2基薄膜材料，和/或硅掺杂的二氧化铪Si:HfO2材料)。铁电材料的CV曲线表现出如图6所示的滞回效应，可以通过对该铁电材料进行一定负电压预处理，将浮栅与控制栅之间的电容变为负值。大矫顽场能够使铁电材料长时间(>10year)保持负电容状态。
根据本发明实施例提供的浮栅存储器件及其控制方法，通过在浮栅与控制栅之间设置铁电材料的第一介质层，并在浮栅存储器件的初始状态下，第一介质层被负电压预处理以使浮栅与控制栅之间的电容变为负值，使得该电容与浮栅存储器件的总电容之比大于1，从而降低了施加在控制栅的栅极电压，进而降低了浮栅存储器件的工作电压、达到了减少能耗、降低成本的目的。
进一步地，根据本发明实施例提供的2D存储器件，由根据本发明实施例提供的浮栅存储器件组成，也可以通过降低施加在控制栅的栅极电压，进而降低浮栅存储器件的工作电压、达到减少能耗、降低成本的目的。
根据本发明实施例提供的3D存储器件，通过在电荷存储层与栅极导体之间设置铁电材料的栅介质层，并在3D存储器件的初始状态下，栅介质层被负电压预处理以使电荷存储层与栅极导体之间的电容变为负值，使得该电容与3D存储器件的总电容之比大于1，从而降低了施加在栅极导体的栅极电压，进而降低了3D存储器件的工作电压、达到了减少能耗、降低成本的目的。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (16)

1.一种浮栅存储器件，包括：
半导体衬底；
第二介质层，所述第二介质层位于所述半导体衬底上方；
浮栅，位于所述第二介质层上方；
第一介质层，位于所述浮栅上方；
控制栅，位于所述第一介质层上方；
源区与漏区，位于所述半导体衬底中，并位于所述浮栅两侧，
所述浮栅与所述控制栅之间的电容为负值，使得所述电容与所述浮栅存储器件的总电容之比大于1。
2.根据权利要求1所述的浮栅存储器件，其中，所述第一介质层的材料包括铁电材料。
3.根据权利要求2所述的浮栅存储器件，其中，对所述第一介质层进行一次性负电压预处理，以使所述浮栅与所述控制栅之间的电容为负值。
4.根据权利要求3所述的浮栅存储器件，还包括位于所述半导体衬底上并至少围绕所述浮栅第三介质层。
5.根据权利要求1-4任一所述的浮栅存储器件，还包括：
字线，与所述控制栅接触，用于提供栅极电压；
源线，与所述源区接触，用于提供源极电压；以及
位线，与所述漏区接触，用于提供漏极电压。
6.根据权利要求1-5任一所述的浮栅存储器件，其中，所述铁电材料包括二氧化铪或硅掺杂的二氧化铪。
7.一种浮栅存储器件的控制方法，包括：
控制栅接收栅极电压；
位于半导体衬底上方的浮栅根据所述栅极电压产生感应电压；
所述浮栅根据所述感应电压控制电子；以及
对位于浮栅之上的第一介质层进行预处理以使所述浮栅与所述控制栅之间的电容变为负值，使得该电容与所述浮栅存储器件的总电容之比大于1，其中，所述控制栅位于所述第一介质层上方。
8.根据权利要求7所述的控制方法，其中，所述对第一介质层进行预处理是进行一次性负电压预处理。
9.根据权利要求8所述的控制方法，其中，所述浮栅根据所述感应电压控制电子为控制电子穿过位于浮栅和半导体衬底之间的第二介质层进出所述浮栅。
10.根据权利要求9所述的控制方法，其中，通过以下公式计算所述所述浮栅与所述控制栅之间的电容与所述浮栅存储器件的总电容之比：
Coupling Ratio＝C1/(C1+Cothers)
其中coupling ratio表征耦合系数，所述耦合系数等于所述浮栅与所述控制栅之间的电容与所述浮栅存储器件的总电容之比，C1为所述浮栅与所述控制栅之间的电容，Cothers为其它电容。
11.根据权利要求10所述的控制方法，其中，所述其它电容的相反数大于所述浮栅与所述控制栅之间的电容，并且所述其它电容的相反数小于零。
12.根据权利要求11所述的控制方法，其中，所述其它电容包括所述浮栅与所述源区之间的电容、和/或所述浮栅与所述漏区之间的电容、和/或所述浮栅与所述衬底之间的电容。
13.一种3D存储器件，包括：
半导体衬底；
栅叠层结构，位于所述半导体衬底上方，包括交替堆叠的多个栅极导体与多个层间绝缘层；以及
多个沟道柱，贯穿所述栅叠层结构，包括依次围绕沟道层的隧穿介质层、电荷存储层以及栅介质层；
所述电荷存储层与所述栅极导体之间的电容为负值，使得所述电容与所述3D存储器件的总电容之比大于1。
14.根据权利要求13所述的3D存储器件，其中，所述栅介质层的材料包括铁电材料。
15.根据权利要求14所述的3D存储器件，其中，所述电荷存储层与所述栅极导体之间的电容为负值是对所述栅介质层进行一次性负电压预处理得到的。
16.一种2D存储器件，包括至少一个如权利要求1-6任一所述的浮栅存储器件。
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