CN114122138A - 薄膜晶体管存储器及其制备方法 - Google Patents
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Abstract
本发明提供了一种薄膜晶体管存储器，包括背栅、阻挡层、浮栅、隧穿层、沟道、源极和漏极，所述背栅包括底栅结构和侧栅结构，所述侧栅结构设置于所述底栅结构的部分上表面以构成L型结构，所述阻挡层设置于所述底栅结构的上表面，所述浮栅设置于所述阻挡层的上表面，所述浮栅的上表面与所述侧栅结构的上表面相持平，所述隧穿层设置于所述浮栅的上表面，所述沟道设置于所述隧穿层的上表面，所述源极和漏极设置于沟道的上表面，使得可以通过侧栅结构对浮栅进行能带调控，以加快电子擦除速度，降低电子擦除电压，从而可以降低功耗，而且因为沟道与浮栅不接触设置，使得存储器不容易泄漏，可靠性更强。本发明还提供了一种薄膜晶体管存储器的制备方法。
Description
技术领域
本发明涉及半导体存储技术领域，尤其涉及一种薄膜晶体管存储器及其制备方法。
背景技术
非挥发性存储器是现代电子器件中不可缺少的一种元器件，目前市场上的非挥发性存储器仍是以硅基器件为主。然而，基于单晶硅衬底的传统浮栅结构的非挥发性存储器由于制作工艺复杂，通常涉及到高温工艺，因此很难在玻璃衬底上来制作嵌入式的非挥发性存储器，从而导致其在集成到显示面板上时受到限制。
目前，一种基于薄膜晶体管(TFT)结构的非挥发性存储器引起了大家的广泛关注，该存储器不仅可以制作在玻璃或者柔性衬底上，而且其制程工艺能很好地与传统的TFT制程工艺相兼容，在未来的先进系统面板或者系统级封装领域有很大的应用前景。然而对于现有的TFT存储器结构，仍然经由隧穿层来实现电荷在沟道和俘获层之间的移动。随着集成电路工艺节点的不断推进，隧穿层的厚度不断减小，从而导致被俘获层俘获的电荷很容易返回到隧穿层，降低了电荷保持特性。为了增强电荷保持特性，通常采用宽禁带半导体材料或者功函数较高的金属材料。然而使用这些新型俘获层材料，又反过来导致被俘获层俘获的电荷很难被擦除。
公开号为CN111477628A的中国专利公开了一种半浮栅TFT存储器及其制备方法。该发明半浮栅TFT存储器包括：L型背栅；背栅底部上的L型阻挡层，其顶部与所述背栅的顶部相持平；在阻挡层底部上的L型浮栅，其顶部与所述阻挡层的顶部相持平；在浮栅底部的隧穿层，其上表面与所述浮栅的顶部相持平；在隧穿层和浮栅的上表面的沟道；在沟道上的源极和漏极；所述浮栅和沟道均为半导体材料，而且具有相反的导电类型，所述浮栅、所述沟道、所述阻挡层以及所述背栅构成栅控二极管。该发明的半浮栅TFT存储器数据写入和擦除全部通过栅控二极管来实现，可以加快数据擦写速度。但该发明为半浮栅型存储器，部分浮栅和沟道直接接触设置，使得浮栅中所俘获的电子很容易回流到沟道中，从而影响电荷存储的稳定性和可靠性
因此，有必要提供一种新型的薄膜晶体管存储器及其制备方法以解决现有技术中存在的上述问题。
发明内容
本发明的目的在于提供一种薄膜晶体管存储器及其制备方法，以加快电子擦除速度，降低电子擦除电压，从而可以降低功耗，而且该薄膜晶体管存储器相对于半浮栅薄膜晶体管存储器不容易泄漏，可靠性更强。
为实现上述目的，本发明的所述薄膜晶体管存储器，包括：
背栅，包括底栅结构和侧栅结构，所述侧栅结构设置于所述底栅结构的部分上表面以构成L型结构；
阻挡层，设置于所述底栅结构的上表面；
浮栅，设置于所述阻挡层的上表面，且所述浮栅与所述背栅分隔设置，所述浮栅的上表面与所述侧栅结构的上表面相持平；
隧穿层，设置于所述浮栅的上表面；
沟道，设置于所述隧穿层的上表面，所述沟道与所述浮栅不接触设置，且所述浮栅和所述沟道具有相反的导电类型；
源极和漏极，设置于所述沟道的上表面。
本发明的所述薄膜晶体管存储器的有益效果在于：通过背栅包括底栅结构和侧栅结构，所述侧栅结构设置于所述底栅结构的部分上表面以构成L型结构，阻挡层设置于所述底栅结构的上表面，浮栅设置于所述阻挡层的上表面，且所述浮栅与所述背栅分隔设置，所述浮栅的上表面与所述侧栅结构的上表面相持平，隧穿层设置于所述浮栅的上表面，沟道设置于所述隧穿层的上表面，所述沟道与所述浮栅不接触设置，且所述浮栅和所述沟道具有相反的导电类型，源极和漏极设置于所述沟道的上表面，使得可以通过所述侧栅结构对薄膜晶体管存储器的所述浮栅进行能带调控，以加快电子擦除速度，降低电子擦除电压，从而可以降低功耗，而且因为所述沟道与所述浮栅不接触设置，使得该薄膜晶体管存储器相对于半浮栅薄膜晶体管存储器不容易泄漏，可靠性更强；即当进行写入操作时，电子从所述沟道隧穿通过所述隧穿层流入所述浮栅，以引起存储器阈值电压的变化，而当进行擦除操作时，由于所述侧栅结构的控制作用，所述浮栅的价带会位于所述沟道的导带之上，此时位于所述浮栅价带上的电子会隧穿通过所述隧穿层到达所述沟道的导带，即电子会从所述浮栅流回所述沟道，存储器又恢复到原始状态，电子在浮栅内的流入和流出，实现了电子写入和擦除两种状态。
优选的，所述阻挡层包括底部阻挡结构和侧部阻挡结构，所述侧部阻挡结构设置于所述底部阻挡结构的部分上表面以构成L型结构，所述侧部阻挡结构设置于所述浮栅与所述侧栅结构之间。其有益效果在于：使得所述浮栅与所述背栅的所述侧栅结构之间通过所述侧部阻挡结构分隔，从而更有利于使所述浮栅和所述背栅之间形成隔断，以确保避免所述浮栅价带上的电子会流至所述背栅而导致漏电发生。
优选的，所述侧部阻挡结构的两对称侧表面分别抵持于所述浮栅和所述侧栅结构，且所述侧部阻挡结构的上表面与所述侧栅结构的上表面相持平。其有益效果在于：在更有利于使所述浮栅和所述背栅之间形成隔断的同时，也便于制备L型结构的背栅和阻挡层。
优选的，所述沟道靠近所述侧栅结构的第一侧表面和所述隧穿层靠近所述侧栅结构的第二侧表面均与所述浮栅靠近所述侧栅结构的第三侧表面持平设置。其有益效果在于：便于制备，确保了所述沟道与所述浮栅不接触设置，从而避免了漏电风险。
优选的，所述浮栅和所述沟道均采用半导体材料制作而成，所述沟道的材料为n型半导体材料，所述浮栅的材料为p型半导体材料。
优选的，所述浮栅的材料为NiO、Cu2O、SnO、AlSnO、p型多晶硅半导体材料、Pt、Pd、Ni和Au中的任意一种。
优选的，所述沟道的材料为IGZO、ZnO、In2O3、Ga2O3和n型多晶硅半导体材料中的任意一种。
优选的，本发明还提供一种薄膜晶体管存储器的制备方法，包括步骤：
S1：形成底栅结构和侧栅结构，且使所述侧栅结构设置于所述底栅结构的部分上表面以构成L型结构的背栅；
S2：在所述底栅结构的上表面依次形成阻挡层和浮栅，使所述浮栅设置于所述阻挡层的上表面并与所述背栅分隔设置，使所述浮栅的上表面与所述侧栅结构的上表面相持平；
S3：在所述浮栅的上表面依次形成隧穿层和沟道，使所述沟道与所述浮栅不接触设置，且使所述浮栅和所述沟道具有相反的导电类型；
S4：在所述沟道的上表面形成源极和漏极。
本发明的所述薄膜晶体管存储器的制备方法的有益效果在于：通过S1：形成底栅结构和侧栅结构，且使所述侧栅结构设置于所述底栅结构的部分上表面以构成L型结构的背栅，S2：在所述底栅结构的上表面依次形成阻挡层和浮栅，使所述浮栅设置于所述阻挡层的上表面并与所述背栅分隔设置，使所述浮栅的上表面与所述侧栅结构的上表面相持平，S3：在所述浮栅的上表面依次形成隧穿层和沟道，使所述沟道与所述浮栅不接触设置，且使所述浮栅和所述沟道具有相反的导电类型，S4：在所述沟道的上表面形成源极和漏极，使得可以通过所述侧栅结构对薄膜晶体管存储器的所述浮栅进行能带调控，以加快电子擦除速度，降低电子擦除电压，从而可以降低功耗，而且因为所述沟道与所述浮栅不接触设置，使得该薄膜晶体管存储器相对于半浮栅薄膜晶体管存储器不容易泄漏，可靠性更强；即当进行写入操作时，电子从所述沟道隧穿通过所述隧穿层流入所述浮栅，以引起存储器阈值电压的变化，而当进行擦除操作时，由于所述侧栅结构的控制作用，所述浮栅的价带会位于所述沟道的导带之上，此时位于所述浮栅价带上的电子会隧穿通过所述隧穿层到达所述沟道的导带，即电子会从所述浮栅流回所述沟道，存储器又恢复到原始状态，电子在浮栅内的流入和流出，实现了电子写入和擦除两种状态；而且该制备方法简单方便，工艺制程可以与传统的TFT工艺完全兼容。
优选的，所述步骤S2中在所述底栅结构的上表面依次形成阻挡层和浮栅的步骤包括：
S21：在所述背栅的上表面沉积阻挡层材料；
S22：通过蚀刻工艺去除高于所述侧栅结构的上表面的所述阻挡层材料，以在所述底栅结构的上表面形成L型结构的所述阻挡层，且使所述阻挡层的侧部阻挡结构的上表面与所述侧栅结构的上表面相持平。其有益效果在于：在更有利于使所述浮栅和所述背栅之间形成隔断的同时，也便于制备L型结构的背栅和阻挡层。
优选的，所述步骤S22中在所述底栅结构的上表面形成L型结构的阻挡层之后还包括步骤：
S23：在所述阻挡层的上表面和所述侧栅结构的上表面沉积浮栅材料；
S24：通过蚀刻工艺去除部分所述浮栅材料，以在所述阻挡层的上表面形成所述浮栅，且使所述浮栅的上表面、所述侧部阻挡结构的上表面和所述侧栅结构的上表面相持平。其有益效果在于：制备方法简单方便，工艺制程可以与传统的TFT工艺完全兼容。
优选的，所述步骤S3中在所述浮栅的上表面依次形成隧穿层和沟道的步骤包括：
S31：在所述浮栅的上表面、所述侧部阻挡结构的上表面和所述侧栅结构的上表面沉积隧穿层材料和沟道材料；
S32：通过蚀刻工艺去除位于所述侧部阻挡结构的上表面和所述侧栅结构的上表面的所述隧穿层材料和所述沟道材料，以形成所述隧穿层和所述沟道，使所述沟道靠近所述侧栅结构的第一侧表面和所述隧穿层靠近所述侧栅结构的第二侧表面均与所述浮栅靠近所述侧栅结构的第三侧表面持平设置。其有益效果在于：制备方法简单方便，工艺制程可以与传统的TFT工艺完全兼容。
附图说明
图1为本发明第一种实施例的薄膜晶体管存储器的剖视图；
图2为本发明第二种实施例的薄膜晶体管存储器的剖视图；
图3为本发明第三种实施例的薄膜晶体管存储器的剖视图；
图4为本发明第四种实施例的薄膜晶体管存储器的剖视图；
图5为本发明第五种实施例的薄膜晶体管存储器的剖视图；
图6为本发明第六种实施例的薄膜晶体管存储器的剖视图；
图7为本发明实施例的薄膜晶体管存储器的制备方法的流程图；
图8为本发明实施例中背栅的剖视图；
图9为对图8所示的背栅的上表面进行沉积处理后形成的结构的剖视图；
图10为对图9所示结构进行刻蚀处理形成阻挡层后的结构剖视图；
图11为本发明一些实施例中对图10所示的阻挡层的上表面进行沉积处理后形成的结构的剖视图；
图12为对图11所示的结构进行刻蚀处理形成浮栅后的结构的剖视图；
图13为本发明另一些实施例中对图10所示的阻挡层的上表面进行沉积处理后形成的结构的剖视图；
图14为对图12所示的浮栅的上表面进行沉积处理形成初始隧穿层后的结构的剖视图；
图15为对图14所示的初始隧穿层的上表面进行沉积处理形成初始沟道后的结构的剖视图；
图16为对图15所示结构进行刻蚀处理形成隧穿层和沟道后的结构的剖视图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
为克服现有技术中存在的问题，本发明实施例提供了薄膜晶体管存储器及其制备方法，以加快电子擦除速度，降低电子擦除电压，从而可以降低功耗，而且该薄膜晶体管存储器相对于半浮栅薄膜晶体管存储器不容易泄漏，可靠性更强。
图1为本发明第一种实施例的薄膜晶体管存储器的剖视图。
本发明实施例的所述薄膜晶体管存储器，参考图1，包括背栅100、阻挡层200、浮栅300、隧穿层400、沟道500、源极600和漏极700；所述背栅100包括底栅结构101和侧栅结构102，所述侧栅结构102设置于所述底栅结构101的部分上表面以构成L型结构；所述阻挡层200设置于所述底栅结构101的上表面；所述浮栅300设置于所述阻挡层200的上表面，且所述浮栅300与所述背栅100分隔设置，所述浮栅300的上表面与所述侧栅结构102的上表面相持平；所述隧穿层400设置于所述浮栅300的上表面；所述沟道500设置于所述隧穿层400的上表面，所述沟道500与所述浮栅300不接触设置，且所述浮栅300和所述沟道500具有相反的导电类型；所述源极600和漏极700设置于所述沟道500的上表面。使得可以通过所述侧栅结构102对薄膜晶体管存储器(图中未标示)的所述浮栅300进行能带调控，以加快电子擦除速度，降低电子擦除电压，从而可以降低功耗，而且因为所述沟道500与所述浮栅300不接触设置，使得该薄膜晶体管存储器(图中未标示)相对于半浮栅薄膜晶体管存储器不容易泄漏，可靠性更强。
具体的，当进行写入操作时，电子从所述沟道500隧穿通过所述隧穿层400流入所述浮栅300，以引起存储器阈值电压的变化，而当进行擦除操作时，由于所述侧栅结构102的控制作用，所述浮栅300的价带会位于所述沟道500的导带之上，此时位于所述浮栅300价带上的电子会隧穿通过所述隧穿层400到达所述沟道500的导带，即电子会从所述浮栅300流回所述沟道500，存储器又恢复到原始状态，电子在浮栅300内的流入和流出，实现了电子写入和擦除两种状态。
本发明一些实施例中，参考图1，所述阻挡层200包括底部阻挡结构201和侧部阻挡结构202，所述侧部阻挡结构202设置于所述底部阻挡结构201的部分上表面以构成L型结构，所述侧部阻挡结构202设置于所述浮栅300与所述侧栅结构102之间。
具体的，所述侧部阻挡结构202设置于所述浮栅300的侧表面与所述侧栅结构102的侧表面之间，使得所述浮栅300与所述背栅100的所述侧栅结构102之间通过所述侧部阻挡结构202分隔，所述底部阻挡结构201设置于所述浮栅300的下表面与所述底栅结构101的上表面之间，使得所述浮栅300与所述背栅100的所述底栅结构101之间通过所述底部阻挡结构201分隔，从而有利于使所述浮栅和所述背栅之间形成隔断，以确保避免所述浮栅价带上的电子会流至所述背栅而导致漏电发生。
本发明一些实施例中，参考图1，所述侧部阻挡结构202的两对称侧表面分别抵持于所述浮栅300和所述侧栅结构102，且所述侧部阻挡结构202的上表面与所述侧栅结构102的上表面相持平，即所述侧栅结构102的上表面、所述侧部阻挡结构202的上表面和所述浮栅300的上表面持平设置，在更有利于使所述浮栅300和所述背栅100之间形成隔断的同时，也便于制备形成L型结构的背栅100和L型结构的阻挡层200。
本发明一些实施例中，参考图1，所述沟道500靠近所述侧栅结构102的第一侧表面501和所述隧穿层400靠近所述侧栅结构102的第二侧表面401均与所述浮栅300靠近所述侧栅结构102的第三侧表面301持平设置，便于制备，确保了所述沟道500与所述浮栅300不接触设置，从而避免了漏电风险。
本发明另一些实施例中，所述侧部阻挡结构的上表面与所述侧栅结构的上表面不持平设置。
本发明一些可能实施例中，所述侧部阻挡结构的上表面高于所述侧栅结构的上表面。
本发明另一些可能实施例中，所述侧部阻挡结构的上表面低于所述侧栅结构的上表面。
图2为本发明第二种实施例的薄膜晶体管存储器的剖视图。
本发明一些具体实施例中，参考图2，图2所示的第二种薄膜晶体管存储器中的所述阻挡层200呈L型结构，所述阻挡层200包括底部阻挡结构201和侧部阻挡结构202，而图2所示的第二种薄膜晶体管存储器与图1所示的第一种薄膜晶体管存储器的区别在于：所述第二种薄膜晶体管存储器中的所述侧部阻挡结构202的上表面高于所述侧栅结构102的上表面，且所述侧部阻挡结构202的上表面与所述沟道500的上表面相持平，如图2所示。
图3为本发明第三种实施例的薄膜晶体管存储器的剖视图。
本发明另一些具体实施例中，参考图3，图3所示的第三种薄膜晶体管存储器中的所述阻挡层200呈L型结构，所述阻挡层200包括底部阻挡结构201和侧部阻挡结构202，而图3所示的第三种薄膜晶体管存储器与图1所示的第一种薄膜晶体管存储器的区别在于：所述第三种薄膜晶体管存储器中的所述侧部阻挡结构202的上表面高于所述侧栅结构102的上表面，且所述侧部阻挡结构202的上表面与所述隧穿层400的上表面相持平，如图3所示。
图4为本发明第四种实施例的薄膜晶体管存储器的剖视图。
本发明又一些具体实施例中，参考图4，图4所示的第四种薄膜晶体管存储器中的所述阻挡层200呈L型结构，所述阻挡层200包括底部阻挡结构201和侧部阻挡结构202，而图4所示的第四种薄膜晶体管存储器与图1所示的第一种薄膜晶体管存储器的区别在于：所述第四种薄膜晶体管存储器中的所述侧部阻挡结构202的上表面低于所述侧栅结构102的上表面，即所述浮栅300与所述侧栅结构102的部分侧表面之间通过所述侧部阻挡结构202分隔设置，所述浮栅300与所述侧栅结构102的剩余部分侧表面之间通过间隙分隔设置。
图5为本发明第五种实施例的薄膜晶体管存储器的剖视图。
本发明另一些实施例中，图5所示的第五种薄膜晶体管存储器与图1所示的第一种薄膜晶体管存储器的区别在于：所述第五种薄膜晶体管存储器中的阻挡层为矩形结构，参考图5，第一矩形阻挡层210设置于所述所述浮栅300的下表面与所述底栅结构101的上表面之间，且所述第一矩形阻挡层210靠近所述侧栅结构102的第四侧表面211与所述浮栅300靠近所述侧栅结构102的第三侧表面301持平设置，所述浮栅300和所述第一矩形阻挡层210与所述侧栅结构102之间通过间隙分隔设置。
图6为本发明第六种实施例的薄膜晶体管存储器的剖视图。
本发明另一些实施例中，图6所示的第六种薄膜晶体管存储器与图1所示的第一种薄膜晶体管存储器的区别在于：所述第六种薄膜晶体管存储器中的阻挡层为矩形结构，参考图6，第二矩形阻挡层220设置于所述所述浮栅300的下表面与所述底栅结构101的上表面之间，且所述第二矩形阻挡层220靠近所述侧栅结构102的第五侧表面221与所述侧栅结构102的侧表面抵持设置，而所述浮栅300与所述侧栅结构102之间通过间隙分隔设置。
本发明一些实施例中，所述浮栅和所述沟道均采用半导体材料制作而成，所述沟道的材料为n型半导体材料，所述浮栅的材料为p型半导体材料。
本发明一些实施例中，所述浮栅的材料为NiO、Cu2O、SnO、AlSnO、p型多晶硅半导体材料、Pt、Pd、Ni和Au中的任意一种。其中，所述p型多晶硅半导体材料为p型低温多晶硅半导体材料。
本发明一些实施例中，所述沟道的材料为IGZO、ZnO、In2O3、Ga2O3和n型多晶硅半导体材料中的任意一种，其中，所述n型多晶硅半导体材料为n型低温多晶硅半导体材料。
本发明一些实施例中，所述背栅为所述薄膜晶体管存储器的衬底，所述衬底为低阻硅衬底、ITO衬底和表面覆盖导电薄膜的柔性衬底中的任意一种。其中，ITO为N型氧化物半导体，即铟锡氧化物半导体透明导电膜。
本发明一些实施例中，所述阻挡层的材料为Al2O3、SiO2、HfO2、ZrO2、Ta2O5、TiO2、La2O3、HfZrO4中的至少一种，即所述阻挡层可以是所述Al2O3、SiO2、HfO2、ZrO2、Ta2O5、TiO2、La2O3、HfZrO4中的任意一种，也可以是所述Al2O3、SiO2、HfO2、ZrO2、Ta2O5、TiO2、La2O3、HfZrO4中至少两种组成的叠层。
本发明一些实施例中，所述隧穿层的材料为Al2O3、SiO2、HfO2、ZrO2、Ta2O5、TiO2、La2O3、HfZrO4中的至少一种，即所述隧穿层可以是所述Al2O3、SiO2、HfO2、ZrO2、Ta2O5、TiO2、La2O3、HfZrO4中的任意一种，也可以是所述Al2O3、SiO2、HfO2、ZrO2、Ta2O5、TiO2、La2O3、HfZrO4中至少两种组成的叠层。
本发明一些实施例中，所述源极和所述漏极的材料为Au/Ti叠层、Au/Cr叠层、TiAlNiAu中的任意一种。其中，所述Au/Ti叠层是由Au材料和Ti材料堆叠设置而成，所述Au/Cr叠层是由Au材料和Cr材料堆叠设置而成。
图7为本发明实施例的薄膜晶体管存储器的制备方法的流程图。
本发明一些实施例中，所述薄膜晶体管存储器的制备方法，参考图7，包括步骤：
S1：形成底栅结构和侧栅结构，且使所述侧栅结构设置于所述底栅结构的部分上表面以构成L型结构的背栅；
S2：在所述底栅结构的上表面依次形成阻挡层和浮栅，使所述浮栅设置于所述阻挡层的上表面并与所述背栅分隔设置，使所述浮栅的上表面与所述侧栅结构的上表面相持平；
S3：在所述浮栅的上表面依次形成隧穿层和沟道，使所述沟道与所述浮栅不接触设置，且使所述浮栅和所述沟道具有相反的导电类型；
S4：在所述沟道的上表面形成源极和漏极。
本发明实施例中的所述薄膜晶体管存储器的制备方法简单方便，工艺制程可以与传统的TFT工艺完全兼容，而且可以通过所述侧栅结构对薄膜晶体管存储器的所述浮栅进行能带调控，以加快电子擦除速度，降低电子擦除电压，从而可以降低功耗，而且因为所述沟道与所述浮栅不接触设置，使得该薄膜晶体管存储器相对于半浮栅薄膜晶体管存储器不容易泄漏，可靠性更强。
图8为本发明实施例中背栅的剖视图。
本发明一些具体实施例中，所述步骤S1中形成底栅结构和侧栅结构，且使所述侧栅结构设置于所述底栅结构的部分上表面以构成L型结构的背栅的步骤具体包括：
S11：提供衬底，以作为TFT存储器的背栅100的材料；
S12：在所述衬底的上表面旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺形成用于限定形状的图案；
S13：采用光刻胶作为掩膜，通过干法蚀刻或者通过使用蚀刻剂溶液的湿法蚀刻形成外观呈L型的背栅100，即使所述背栅100包括底栅结构101和侧栅结构102，使所述侧栅结构102设置于所述底栅结构101的部分上表面以构成L型结构的背栅100，所得结构如图8所示。
具体的，在本实施方式中，所述衬底为低阻硅衬底、ITO衬底和表面覆盖导电薄膜的柔性衬底中的任意一种；所述干法蚀刻包括离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀和电感耦合等离子体蚀刻中的任意一种。
本发明一些实施例中，所述步骤S2中在所述底栅结构的上表面依次形成阻挡层和浮栅的步骤包括：
S21：在所述背栅的上表面沉积阻挡层材料；
S22：通过蚀刻工艺去除高于所述侧栅结构的上表面的所述阻挡层材料，以在所述底栅结构的上表面形成L型结构的阻挡层，且使所述阻挡层的侧部阻挡结构的上表面与所述侧栅结构的上表面相持平，在更有利于使所述浮栅和所述背栅之间形成隔断的同时，也便于制备L型结构的背栅和阻挡层。
图9为对图8所示的背栅的上表面沉积层材料后形成的结构的剖视图；图10为对图9所示结构进行刻蚀处理形成阻挡层后的结构剖视图。
本发明一些具体实施例中，参考图9和图10，所述步骤S2中在所述底栅结构的上表面形成阻挡层的具体步骤包括：
在背栅100的上表面沉积绝缘介质以形成初始阻挡层230，所得结构如图9所示；
在所述初始阻挡层230的上表面旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺形成用于限定形状的图案；
再采用光刻胶作为掩膜，通过干法蚀刻或者通过使用蚀刻剂溶液的湿法蚀刻形成外观呈L型的阻挡层200，即使所述阻挡层200包括底部阻挡结构201和侧部阻挡结构202，使所述侧部阻挡结构202设置于所述底部阻挡结构201的部分上表面以构成L型结构的阻挡层200，且使所述侧部阻挡结构202与所述侧栅结构102抵持设置，所得结构如图10所示。
具体的，在本实施方式中，通过原子层沉积的方法在所述背栅100的上表面形成Al2O3薄膜以作为阻挡层，但是本发明不限定于此，阻挡层的材料也可以是其它合适的材料，比如SiO2、HfO2、ZrO2、Ta2O5、TiO2、La2O3、HfZrO4，或者由所述SiO2、HfO2、ZrO2、Ta2O5、TiO2、La2O3、HfZrO4材料组成的叠层等；沉积形成所述初始阻挡层230的方法也可以是化学气相沉积、物理气相沉积、脉冲激光沉积、电子束蒸发等；所述干法蚀刻包括离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀和电感耦合等离子体蚀刻中的任意一种。
本发明一些实施例中，所述步骤S22中在所述底栅结构的上表面形成L型结构的阻挡层之后还包括步骤：
S23：在所述阻挡层的上表面和所述侧栅结构的上表面沉积浮栅材料；
S24：通过蚀刻工艺去除部分所述浮栅材料，以在所述阻挡层的上表面形成所述浮栅，且使所述浮栅的上表面、所述侧部阻挡结构的上表面和所述侧栅结构的上表面相持平，制备方法简单方便，工艺制程可以与传统的TFT工艺完全兼容。
图11为本发明一些实施例中对图10所示的阻挡层的上表面进行沉积处理后形成的结构的剖视图；图12为对图11所示的结构进行刻蚀处理形成浮栅后的结构的剖视图。
本发明一些具体实施例中，参考图11和图12，所述步骤S22中在所述底栅结构的上表面形成L型结构的阻挡层之后形成浮栅的具体步骤包括：
在所述阻挡层200的上表面和所述侧栅结构102的上表面沉积一层p型半导体作为初始浮栅310，所得结构如图11所示；
在所述初始浮栅310的上表面涂光刻胶，并通过其中包括曝光和显影的光刻工艺形成用于限定形状的图案；
再采用光刻胶作为掩膜，通过干法蚀刻或者通过使用蚀刻剂溶液的湿法蚀刻所述侧部阻挡结构202的上表面和所述侧栅结构102的上表面的部分所述初始浮栅310，以及高于所述侧部阻挡结构202的上表面的部分位置的所述初始浮栅310，以使得到的浮栅300的上表面与所述侧部阻挡结构202的上表面和所述侧栅结构102的上表面相持平，即所述浮栅300的上表面、所述侧部阻挡结构202的上表面和所述侧栅结构102处于同一水平线，所得结构如图12所示。
在本实施方式中，参考图11，位于所述底部阻挡结构201的上表面的所述初始浮栅310的上表面与所述侧部阻挡结构202的上表面和所述侧栅结构102的上表面相持平，此时，只要刻蚀去除高于所述侧部阻挡结构202的上表面和所述侧栅结构102的上表面的部分所述初始浮栅310即可。
具体的，在本实施方式中，通过原子层沉积的方法并采用NiO作为浮栅材料以在所述阻挡层200的上表面和所述侧栅结构102的上表面沉积形成所述初始浮栅310，但是本发明不限定于此，浮栅材料也可以是其它合适的材料，比如Cu2O、SnO、AlSnO、p型低温多晶硅半导体材料、Pt、Pd、Ni、Au金属材料等，沉积形成所述初始浮栅310的方法也可以是化学气相沉积、物理气相沉积、脉冲激光沉积、电子束蒸发等。所述干法蚀刻包括离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀和电感耦合等离子体蚀刻中的任意一种。
图13为本发明另一些实施例中对图10所示的阻挡层的上表面进行沉积处理后形成的结构的剖视图。
本发明另一些具体实施例中，参考图13，位于所述底部阻挡结构201的上表面的所述初始浮栅310的上表面低于所述侧部阻挡结构202的上表面和所述侧栅结构102的上表面，此时，需要刻蚀去除高于所述侧部阻挡结构202的上表面和所述侧栅结构102的上表面的部分所述初始浮栅310，以及刻蚀去除部分所述侧部阻挡结构202和部分所述侧栅结构102，以使所述浮栅300的上表面、所述侧部阻挡结构202的上表面和所述侧栅结构102处于同一水平线。
本发明一些实施例中，所述步骤S3中在所述浮栅的上表面依次形成隧穿层和沟道的步骤包括：
S31：在所述浮栅的上表面、所述侧部阻挡结构的上表面和所述侧栅结构的上表面沉积隧穿层材料和沟道材料；
S32：通过蚀刻工艺去除位于所述侧部阻挡结构的上表面和所述侧栅结构的上表面的所述隧穿层材料和所述沟道材料，使所述沟道靠近所述侧栅结构的第一侧表面和所述隧穿层靠近所述侧栅结构的第二侧表面均与所述浮栅靠近所述侧栅结构的第三侧表面持平设置，以形成所述隧穿层和所述沟道，制备方法简单方便，工艺制程可以与传统的TFT工艺完全兼容。
图14为对图12所示的浮栅的上表面进行沉积处理形成初始隧穿层后的结构的剖视图；图15为对图14所示的初始隧穿层的上表面进行沉积处理形成初始沟道后的结构的剖视图；图16为对图15所示结构进行刻蚀处理形成隧穿层和沟道后的结构的剖视图。
本发明一些具体实施例中，参考图14、图15和图16，所述步骤S3中在所述浮栅的上表面依次形成隧穿层和沟道的具体步骤包括：
在所述所述浮栅300的上表面、所述侧部阻挡结构202的上表面和所述侧栅结构102的上表面沉积一层绝缘介质作为初始隧穿层410，所得结构如图14所示；
在所述初始隧穿层410的上表面沉积一层n型半导体作为初始沟道510，所得结构如图15所示；
在所述初始沟道510的上表面涂光刻胶，并通过其中包括曝光和显影的光刻工艺形成用于限定形状的图案；
再采用光刻胶作为掩膜，通过干法蚀刻或者通过使用蚀刻剂溶液的湿法蚀刻去除位于所述侧栅结构102的上表面和所述侧部阻挡结构202的上表面的所述初始隧穿层410和所述初始沟道510，以形成只覆盖浮栅300的隧穿层400和沟道500，所得结构如图16所示。
具体的，在本实施方式中，通过原子层沉积的方法形成Al2O3薄膜作为初始隧穿层，但是本发明不限定于此，隧穿层也可以是其它合适的材料，比如SiO2、HfO2、ZrO2、Ta2O5、TiO2、La2O3、HfZrO4，或者由所述SiO2、HfO2、ZrO2、Ta2O5、TiO2、La2O3、HfZrO4材料组成的叠层等，形成所述初始隧穿层的沉积方法也可以是化学气相沉积、物理气相沉积、脉冲激光沉积、电子束蒸发等。在本实施方式中，通过物理气相沉积的方法形成IGZO薄膜作为所述初始沟道，但是本发明不限定于此，沟道的材料也可以是其它合适的材料，比如ZnO、In2O3、Ga2O3或者n型低温多晶硅，形成所述初始沟道的沉积方法也可以是化学气相沉积、原子层沉积、脉冲激光沉积、电子束蒸发等。所述干法蚀刻包括离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀和电感耦合等离子体蚀刻中的任意一种。
本发明一些具体实施例中，参考图1，所述步骤S4中在所述沟道的上表面形成源极和漏极的具体步骤包括：
采用物理气相沉积的方法生长Au/Ti叠层，并通过光刻和刻蚀在沟道500的部分上表面分别形成源极600和漏极700，所得结构如图1所示。但是本发明不限定与此，所述源极600和漏极700的材料也可以是Au/Cr叠层或者TiAlNiAu材料。
本发明的实施例中，当所述背栅100加正电压时，电子从所述沟道500流入所述浮栅300中，导致所述薄膜晶体管存储器的阈值电压发生变化；当所述背栅100加负电压时，由于所述背栅100在纵向存在的所述侧栅结构102通过所述阻挡层200对所述浮栅300进行能带调控，导致p型浮栅300的价带会升到n型沟道500的导带上方，这时位于浮栅300的价带的电子可以很容易通过隧穿层400直接隧穿到达沟道500的导带，从而使薄膜晶体管存储器又恢复到原始状态，即通过电子在浮栅300的流入和流出实现电荷写入和擦除两种状态。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。
Claims (11)
1.一种薄膜晶体管存储器，其特征在于，包括：
背栅，包括底栅结构和侧栅结构，所述侧栅结构设置于所述底栅结构的部分上表面以构成L型结构；
阻挡层，设置于所述底栅结构的上表面；
浮栅，设置于所述阻挡层的上表面，且所述浮栅与所述背栅分隔设置，所述浮栅的上表面与所述侧栅结构的上表面相持平；
隧穿层，设置于所述浮栅的上表面；
沟道，设置于所述隧穿层的上表面，所述沟道与所述浮栅不接触设置，且所述浮栅和所述沟道具有相反的导电类型；
源极和漏极，设置于所述沟道的上表面。
2.根据权利要求1所述的薄膜晶体管存储器，其特征在于，所述阻挡层包括底部阻挡结构和侧部阻挡结构，所述侧部阻挡结构设置于所述底部阻挡结构的部分上表面以构成L型结构，所述侧部阻挡结构设置于所述浮栅与所述侧栅结构之间。
3.根据权利要求2所述的薄膜晶体管存储器，其特征在于，所述侧部阻挡结构的两对称侧表面分别抵持于所述浮栅和所述侧栅结构，且所述侧部阻挡结构的上表面与所述侧栅结构的上表面相持平。
4.根据权利要求2所述的薄膜晶体管存储器，其特征在于，所述沟道靠近所述侧栅结构的第一侧表面和所述隧穿层靠近所述侧栅结构的第二侧表面均与所述浮栅靠近所述侧栅结构的第三侧表面持平设置。
5.根据权利要求1所述的薄膜晶体管存储器，其特征在于，所述浮栅和所述沟道均采用半导体材料制作而成，所述沟道的材料为n型半导体材料，所述浮栅的材料为p型半导体材料。
6.根据权利要求1所述的薄膜晶体管存储器，其特征在于，所述浮栅的材料为NiO、Cu2O、SnO、AlSnO、p型多晶硅半导体材料、Pt、Pd、Ni和Au中的任意一种。
7.根据权利要求1所述的薄膜晶体管存储器，其特征在于，所述沟道的材料为IGZO、ZnO、In2O3、Ga2O3和n型多晶硅半导体材料中的任意一种。
8.一种薄膜晶体管存储器的制备方法，其特征在于，包括步骤：
S1：形成底栅结构和侧栅结构，且使所述侧栅结构设置于所述底栅结构的部分上表面以构成L型结构的背栅；
S2：在所述底栅结构的上表面依次形成阻挡层和浮栅，使所述浮栅设置于所述阻挡层的上表面并与所述背栅分隔设置，使所述浮栅的上表面与所述侧栅结构的上表面相持平；
S3：在所述浮栅的上表面依次形成隧穿层和沟道，使所述沟道与所述浮栅不接触设置，且使所述浮栅和所述沟道具有相反的导电类型；
S4：在所述沟道的上表面形成源极和漏极。
9.根据权利要求8所述的薄膜晶体管存储器的制备方法，其特征在于，所述步骤S2中在所述底栅结构的上表面依次形成阻挡层和浮栅的步骤包括：
S21：在所述背栅的上表面沉积阻挡层材料；
S22：通过蚀刻工艺去除高于所述侧栅结构的上表面的所述阻挡层材料，以在所述底栅结构的上表面形成L型结构的所述阻挡层，且使所述阻挡层的侧部阻挡结构的上表面与所述侧栅结构的上表面相持平。
10.根据权利要求9所述的薄膜晶体管存储器的制备方法，其特征在于，所述步骤S22中在所述底栅结构的上表面形成L型结构的阻挡层之后还包括步骤：
S23：在所述阻挡层的上表面和所述侧栅结构的上表面沉积浮栅材料；
S24：通过蚀刻工艺去除部分所述浮栅材料，以在所述阻挡层的上表面形成所述浮栅，且使所述浮栅的上表面、所述侧部阻挡结构的上表面和所述侧栅结构的上表面相持平。
11.根据权利要求10所述的薄膜晶体管存储器的制备方法，其特征在于，所述步骤S3中在所述浮栅的上表面依次形成隧穿层和沟道的步骤包括：
S31：在所述浮栅的上表面、所述侧部阻挡结构的上表面和所述侧栅结构的上表面沉积隧穿层材料和沟道材料；
S32：通过蚀刻工艺去除位于所述侧部阻挡结构的上表面和所述侧栅结构的上表面的所述隧穿层材料和所述沟道材料，以形成所述隧穿层和所述沟道，使所述沟道靠近所述侧栅结构的第一侧表面和所述隧穿层靠近所述侧栅结构的第二侧表面均与所述浮栅靠近所述侧栅结构的第三侧表面持平设置。
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