KR20130036735A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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나오히로 호소다
다이스께 오까다
고조 가따야마
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치(불휘발성 메모리를 갖는 반도체 장치)의 특성을 향상시킨다. 본 발명의 반도체 장치는, 제어 게이트 전극(CG)과 반도체 기판 사이에 형성된 절연막(3)과, 메모리 게이트 전극(MG)과 반도체 기판 사이 및 제어 게이트 전극(CG)과 메모리 게이트 전극(MG) 사이에 형성된 절연막(5)이며, 그 내부에 전하 축적부를 갖는 절연막(5)을 갖는다. 이 절연막(5)은, 제1 막(5A)과, 제1 막(5A) 위에 배치된 전하 축적부가 되는 제2 막(5N)과, 제2 막(5N) 위에 배치된 제3 막(5B)을 갖고, 제3 막(5B)은, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG) 사이에 위치하는 사이드월 막(5s)과, 메모리 게이트 전극(MG)과 반도체 기판 사이에 위치하는 디포지션막(5d)을 갖는다. 이러한 구성에 따르면, 절연막(5)의 코너부에서의 거리(D1)를 크게 할 수 있어, 전계 집중을 완화할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD FOR THE SAME}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이며, 특히, 불휘발성 메모리를 갖는 반도체 장치에 적용해서 유효한 기술에 관한 것이다.
전기적으로 기입·소거가 가능한 불휘발성 반도체 기억 장치인 EEPROM(Electrically Erasable and Programmable Read Only Memory)의 일종으로서 플래시 메모리(flash memory)가 널리 사용되고 있다. 이 플래시 메모리는, MISFET의 게이트 전극하에, 산화막으로 둘러싸인 도전성의 부유 게이트 전극이나 트랩성 절연막을 갖는다. 이 부유 게이트나 트랩성 절연막 중의 전하(전자 또는 홀)의 유무에 따른 MISFET의 임계값의 차이를 이용해서 정보를 기억하는 것이다.
예를 들어, 일본 특허 출원 공개 제2005-123518호 공보(특허 문헌 1)에는, 전하 축적막의 코너부(20)의 박막화를 억제해서 전하 유지 특성을 향상하기 위해, 선택 게이트 전극(15)의 측벽에 테이퍼를 설치함으로써, 전하 유지 특성을 향상시킨 불휘발성 메모리 셀이 개시되어 있다. 예를 들어, [0041] 및 [0042] 단락에는, 선택 게이트 전극의 형성 후에 산화 규소막의 사이드월 스페이서(69)를 형성해서 ONO막 코너부의 각도를 제어하는 것이 개시되어 있다(도 25).
또한, 일본 특허 출원 공개 제2001-148434호 공보(특허 문헌 2)에는, 저전압 구동 및 고속 프로그램 및 고밀도 집적이 가능한 불휘발성 메모리 셀이 개시되어 있다. 예를 들어, 제1 게이트 전극(141)과 제2 게이트 전극(142) 사이의 결합 용량을 감소시켜 구동 속도를 개선하기 위해서, 게이트 전극(141)의 단부면을 산화해서 산화막(141a)을 형성하거나, 혹은 산화막(141a) 대신에, 게이트 전극(141)의 측면에 절연 부재로서의 사이드월(도시하지 않음)을 형성하는 것이 개시되어 있다([0108] 단락, 도 13). 또한, 게이트 전극(241)의 단부면을 산화해서 산화막(241a)을 형성하거나, 혹은 산화막(241a) 대신에 게이트 전극(241)의 측면에 절연 부재로서의 사이드월을 형성함으로써, 각 게이트 전극간의 용량을 저하시키는 것이 개시되어 있다([0128] 단락, 도 18).
또한, 일본 특허 출원 공개 제2010-108976호 공보(특허 문헌 3)에는, 메모리 셀의 컨트롤 게이트 전극(CG)에서, 게이트 절연막(GOX)에 접하는 변의 단부에 형성되는 코너부를 역 테이퍼 형상으로 가공함으로써, 디스터브를 억제한 반도체 장치가 개시되어 있다(도 1). 또한, 컨트롤 게이트 전극(CG)의 하부에서의 전위 장벽막(EV1)의 막 두께를 두껍게 함(막 두께(b))으로써, 반도체 기판에 가까운 영역에서, 컨트롤 게이트 전극(CG)과 메모리 게이트 전극(MG) 사이의 거리를 크게 하여, 디스터브를 억제하는 것이 개시되어 있다([0105] 내지 [0108], 도 14, 도 15).
또한, 일본 특허 출원 공개 제2011-103401호 공보(특허 문헌 4)에는, 제어 게이트 전극(8)의 한쪽 측벽에 형성된 적층 게이트 절연막(9)과 메모리 게이트 전극(10) 사이에는, 산화 실리콘막이나 질화 실리콘막 등으로 이루어지는 측벽 절연막(11)이 형성되어 있고, 메모리 게이트 전극은, 이 측벽 절연막과 적층 게이트 절연막에 의해 제어 게이트 전극과 전기적으로 분리되어 있는 스플릿 게이트형 메모리 셀이 개시되어 있다. 이와 같은 구성에 의해, 제어 게이트 전극의 표면에 형성되어 있는 실리사이드층과, 메모리 게이트 전극의 표면에 형성되어 있는 실리사이드층의 접촉에 의한 단락 불량을 방지하고 있다. 또한, (괄호) 내는 당해 문헌에 기재된 부호다.
일본 특허 출원 공개 제2005-123518호 공보 일본 특허 출원 공개 제2001-148434호 공보 일본 특허 출원 공개 제2010-108976호 공보 일본 특허 출원 공개 제2011-103401호 공보
본 발명자는, 불휘발성 메모리의 연구 개발에 종사하며, 불휘발성 메모리의 특성 향상에 대해 검토하고 있다.
최근, 상기 불휘발성 메모리를 갖는 반도체 장치에 있어서, 동작 특성의 향상이나 데이터의 유지 특성을 향상시키는 것은 물론, 저소비 전류화(저소비 전력화)가 요망되고 있다.
이 저소비 전류를 실현하기 위해서는, 장치 구조나, 그 동작 방법(예를 들어, 소거 방법) 등에 근거한 검토가 필요하다.
따라서, 본 발명의 목적은, 반도체 장치의 특성을 향상시킬 수 있는 기술을 제공하는 것에 있다. 구체적으로는, 상기 반도체 장치가 갖는 메모리 셀의 특성(특히, 소거 특성)을 향상시킬 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 특성이 양호한 반도체 장치를 제조하기 위한 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 상기 목적 및 그 밖의 목적과 신규의 특징은, 본원 명세서의 기재 및 첨부 도면으로부터 명백해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
본원에서 개시되는 발명 중, 대표적인 실시 형태에 나타내지는 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 상방에 배치된 제1 게이트 전극과, 상기 반도체 기판의 상방에, 상기 제1 게이트 전극과 이웃하도록 배치된 제2 게이트 전극을 갖는다. 또한, 상기 제1 게이트 전극과 상기 반도체 기판 사이에 형성된 제1 절연막과, 상기 제2 게이트 전극과 상기 반도체 기판 사이 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성된 제2 절연막으로서, 그 내부에 전하 축적부를 갖는 상기 제2 절연막을 갖는다. 상기 제2 절연막은, 제1 막과, 상기 제1 막 위에 배치된 상기 전하 축적부가 되는 제2 막과, 상기 제2 막 위에 배치된 제3 막을 갖는다. 상기 제3 막은, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 측벽막과, 상기 제2 게이트 전극과 상기 반도체 기판 사이에 위치하는 퇴적막을 갖는다.
본원에서 개시되는 발명 중, 대표적인 실시 형태에 나타내지는 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 상방에 배치된 제1 게이트 전극과, 상기 반도체 기판의 상방에, 상기 제1 게이트 전극과 이웃하도록 배치된 제2 게이트 전극을 갖는다. 또한, 상기 제1 게이트 전극과 상기 반도체 기판 사이에 형성된 제1 절연막과, 상기 제2 게이트 전극과 상기 반도체 기판 사이 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성된 제2 절연막으로서, 그 내부에 전하 축적부를 갖는 상기 제2 절연막을 갖는다. 상기 제2 절연막은, 제1 막과, 상기 제1 막 위에 배치된 상기 전하 축적부가 되는 제2 막과, 상기 제2 막 위에 배치된 제3 막을 갖는다. 상기 제1 막은, 상기 제2 게이트 전극과 상기 반도체 기판 사이에 위치하는 제1 부의 막 두께보다, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 제2 부이며, 그 하방에 위치하는 막의 막 두께가 더 크다. 상기 전하 축적부에는 전자가 축적되고, 상기 전하 축적부에 축적된 전자는, 터널 현상에 의해 상기 반도체 기판에 발생한 정공을 상기 제1 부를 통해 상기 전하 축적부에 주입함으로써 소거된다.
본원에서 개시되는 발명 중, 대표적인 실시 형태에 나타내지는 반도체 장치의 제조 방법은, (a) 반도체 기판 위에 제1 절연막을 개재해서 제1 게이트 전극을 형성하는 공정과, (b) 상기 반도체 기판 위 및 상기 제1 게이트 전극의 표면 및 측면에, 내부에 전하 축적부를 갖는 상기 제2 절연막을 형성하는 공정과, (c) 상기 제1 게이트 전극의 측벽부에 상기 제2 절연막을 개재해서 제2 게이트 전극을 형성하는 공정을 갖는다. 상기 (b) 공정은, 제1 막, 제2 막 및 제3 막을 갖는 상기 제2 절연막을 형성하는 공정으로서, (b1) 상기 반도체 기판상 및 상기 제1 게이트 전극의 표면 및 측면에 제1 막을 형성하는 공정과, (b2) 상기 제1 막 위에 상기 전하 축적부가 되는 제2 막을 형성하는 공정과, (b3) 상기 제2 막 위에 제1 퇴적막을 형성하는 공정을 갖는다. 또한, (b4) 상기 제1 퇴적막을 이방적으로 에칭함으로써, 상기 제1 게이트 전극의 측벽부에, 상기 제1 막 및 상기 제2 막을 개재해서 측벽막을 형성하는 공정과, (b5) 상기 제2 막 및 상기 측벽막 위에 제2 퇴적막을 형성함으로써, 상기 측벽막과 상기 제2 퇴적막을 갖는 제3 막을 형성하는 공정을 갖는다.
본원에서 개시되는 발명 중, 대표적인 실시 형태에 나타내지는 반도체 장치의 제조 방법은, (a) 반도체 기판 위에 제1 절연막을 개재해서 제1 게이트 전극을 형성하는 공정과, (b) 상기 반도체 기판상 및 상기 제1 게이트 전극의 표면 및 측면에, 내부에 전하 축적부를 갖는 상기 제2 절연막을 형성하는 공정과, (c) 상기 제1 게이트 전극의 측벽부에 상기 제2 절연막을 개재해서 제2 게이트 전극을 형성하는 공정을 갖는다. 상기 (b) 공정은, 제1 막, 제2 막 및 제3 막을 갖는 상기 제2 절연막을 형성하는 공정으로서, (b1) 상기 반도체 기판상 및 상기 제1 게이트 전극의 표면 및 측면에 제1 퇴적막을 형성하는 공정과, (b2) 상기 제1 퇴적막을 이방적으로 에칭함으로써, 상기 제1 게이트 전극의 측벽부에 측벽막을 형성하는 공정을 갖는다. 또한, (b3) 상기 반도체 기판 위, 상기 제1 게이트 전극의 표면 및 상기 측벽막 위에 제2 퇴적막을 형성함으로써, 상기 측벽막과 상기 제2 퇴적막을 갖는 제1 막을 형성하는 공정과, (b4) 상기 제1 막 위에 상기 전하 축적부가 되는 제2 막을 형성하는 공정과, (b5) 상기 제2 막 위에 제3 막을 형성하는 공정을 갖는다.
본원에서 개시되는 발명 중, 대표적인 실시 형태에 나타내지는 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 상방에 배치된 제1 게이트 전극과, 상기 반도체 기판의 상방에, 상기 제1 게이트 전극과 이웃하도록 배치된 제2 게이트 전극을 갖는다. 또한, 상기 제1 게이트 전극과 상기 반도체 기판 사이에 형성된 제1 절연막과, 상기 제2 게이트 전극과 상기 반도체 기판 사이 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성된 제2 절연막으로서, 그 내부에 전하 축적부를 갖는 상기 제2 절연막을 갖는다. 상기 제2 절연막은, 제1 막과, 상기 제1 막 위에 배치된 상기 전하 축적부가 되는 제2 막과, 상기 제2 막 위에 배치된 제3 막을 갖는다. 상기 제1 막은, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 측벽막과, 상기 제2 게이트 전극과 상기 반도체 기판 사이에 위치하는 퇴적막을 갖는다. 상기 전하 축적부에는 전자가 축적되고, 상기 전하 축적부에 축적된 전자는, 터널 현상에 의해 상기 제2 게이트 전극측에서 정공을 상기 제3 막을 통해 상기 전하 축적부에 주입함으로써 소거된다.
본원에서 개시되는 발명 중, 이하에 나타내는 대표적인 실시 형태에 나타내지는 반도체 장치에 따르면, 반도체 장치의 특성을 향상시킬 수 있다.
또한, 본원에서 개시되는 발명 중, 이하에 나타내는 대표적인 실시 형태에 나타내지는 반도체 장치의 제조 방법에 따르면, 특성이 양호한 반도체 장치를 제조할 수 있다.
도 1은 실시 형태 1의 반도체 장치를 도시하는 주요부 단면도다.
도 2는 실시 형태 1의 반도체 장치를 도시하는 주요부 단면도다.
도 3은 도 1의 메모리 셀부의 단면도다.
도 4는 메모리 셀(MC)의 등가 회로도다.
도 5는 실시 형태 1의 "기입", "소거"및 "판독"시의 선택 메모리 셀의 각 부위에 대한 전압의 인가 조건의 일례를 나타내는 표다.
도 6은 실시 형태 1의 비교예의 메모리 셀 및 그 인가 전압을 나타내는 도다.
도 7은 실시 형태 1의 반도체 장치의 다른 메모리 셀부의 구성을 도시하는 주요부 단면도다.
도 8은 실시 형태 1의 메모리 셀과 비교예의 메모리 셀의 소거 특성을 도시하는 그래프다.
도 9는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 10은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 11은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 9에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 12는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 10에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 13은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 11에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 14는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 12에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 15는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 16은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 15에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 17은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 16에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 18은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 17에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 19는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 18에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 20은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 19에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 21은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 20에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 22는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 21에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 23은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 13에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 24는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 14에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 25는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 23에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 26은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 24에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 27은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 25에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 28은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 26에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 29는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 27에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 30은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 28에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 31은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 29에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 32는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 30에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 33은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 31에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 34는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 32에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 35는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 33에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 36은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 34에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 37은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 35에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 38은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 36에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 39는 실시 형태 1의 반도체 장치의 다른 메모리 셀 구성을 도시하는 주요부 단면도다.
도 40의 (A) 및 (B)는, 실시 형태 1의 변형예 1의 반도체 장치의 메모리 셀의 구성 등을 도시하는 주요부 단면도다.
도 41은 실시 형태 1의 변형예 2의 반도체 장치의 메모리 셀의 구성을 도시하는 주요부 단면도다.
도 42는 실시 형태 1의 반도체 장치의 다른 구성을 도시하는 주요부 단면도다.
도 43은 실시 형태 2의 반도체 장치를 도시하는 주요부 단면도다.
도 44는 실시 형태 2의 반도체 장치를 도시하는 주요부 단면도다.
도 45는, 도 43의 메모리 셀부의 단면도다.
도 46은 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 47은 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 46에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 48은 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 47에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 49는 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 48에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 50은 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 49에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 51은 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 50에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 52는 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 51에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 53은 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 52에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 54는 실시 형태 2의 반도체 장치의 다른 메모리 셀 구성을 도시하는 주요부 단면도다.
도 55는 실시 형태 2의 반도체 장치의 변형예 A의 메모리 셀의 구성을 도시하는 주요부 단면도다.
도 56은 실시 형태 2의 반도체 장치의 변형예 B의 메모리 셀의 구성을 도시하는 주요부 단면도다.
도 57은 실시 형태 3의 반도체 장치를 도시하는 주요부 단면도다.
도 58은 실시 형태 3의 반도체 장치를 도시하는 주요부 단면도다.
도 59는, 도 57의 메모리 셀부의 단면도다.
도 60은 메모리 셀(MC)의 등가 회로도다.
도 61은 실시 형태 3의 "기입", "소거"및 "판독"시의 선택 메모리 셀의 각 부위에 대한 전압의 인가 조건의 일례를 나타내는 표다.
도 62의 (A) 및 (B)는, 실시 형태 3 및 비교예의 메모리 셀부의 소거 상태를 도시하는 주요부 단면도다.
도 63의 (A) 및 (B)는, 실시 형태 3 및 비교예의 메모리 셀부의 소거 공정 시의 정공의 분포를 모식적으로 도시하는 단면도다.
도 64는 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 65는 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 66은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 64에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 67은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 65에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 68은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 66에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 69는 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 67에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 70은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 71은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 70에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 72는 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 71에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 73은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 72에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 74는 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 73에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 75는 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 74에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 76은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 75에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 77은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 76에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 78은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 68에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 79는 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 69에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 80은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 78에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 81은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 79에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 82는 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 80에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 83은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 81에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 84는 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 82에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 85는 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 83에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 86은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 84에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 87은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 85에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 88은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 86에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 89는 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 87에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 90은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 88에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 91은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 89에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 92는 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 90에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 93은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 주요부 단면도이며, 도 91에 이은 반도체 장치의 제조 공정을 도시하는 주요부 단면도다.
도 94는 실시 형태 3의 반도체 장치의 다른 메모리 셀 구성을 도시하는 주요부 단면도다.
도 95는 실시 형태 3의 반도체 장치의 다른 메모리 셀 구성을 도시하는 주요부 단면도다.
도 96의 (A) 내지 (D)는, 실시 형태 3의 반도체 장치의 다른 메모리 셀 구성을 도시하는 주요부 단면도다.
이하의 실시 형태에서는 편의상 그럴 필요성이 있을 때에는, 복수의 섹션 또는 실시 형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관한 것이 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니며, 특정한 수 이상이거나 이하라도 좋다.
또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아니다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 범위 등을 포함함)에 대해서도 마찬가지다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일 또는 관련된 번호를 부여하고, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요한 때 외에는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에서는, 단면도라도 도면을 보기 쉽게 하기 위해서 해칭을 생략하는 경우도 있다. 또한, 평면도라도 도면을 보기 쉽게 하기 위해서 해칭을 하는 경우도 있다.
(실시 형태 1)
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치(반도체 기억 장치)의 구조와 제조 방법에 대해 상세하게 설명한다.
[구조 설명]
도 1 및 도 2는, 본 실시 형태의 반도체 장치를 도시하는 주요부 단면도이며, 도 3은, 도 1의 메모리 셀부의 단면도다.
우선, 본 실시 형태에서 설명하는 반도체 장치는, 불휘발성 메모리(불휘발성 반도체 기억 장치, EEPROM, 플래시 메모리, 불휘발성 기억 소자) 및 주변 회로를 갖는다.
불휘발성 메모리는, 전하 축적부로서 트랩성 절연막(전하를 축적 가능한 절연막)을 사용한 것이다. 또한, 메모리 셀(MC)은, 스플릿 게이트형의 메모리 셀이다. 즉, 제어 게이트 전극(선택 게이트 전극)(CG)을 갖는 제어 트랜지스터(선택 트랜지스터)와, 메모리 게이트 전극(메모리용 게이트 전극)(MG)을 갖는 메모리 트랜지스터의 2개의 MISFET를 접속한 것이다.
여기서, 전하 축적부(전하 축적층)를 포함하는 게이트 절연막 및 메모리 게이트 전극(MG)을 구비하는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 메모리 트랜지스터(기억용 트랜지스터)라고 하고, 또한, 게이트 절연막 및 제어 게이트 전극(CG)을 구비하는 MISFET를 제어 트랜지스터(선택 트랜지스터, 메모리 셀 선택용 트랜지스터)라고 한다.
주변 회로란, 불휘발성 메모리를 구동하기 위한 회로이며, 예를 들어, 다양한 논리 회로 등에 의해 구성된다. 다양한 논리 회로는, 예를 들어, 후술하는 n 채널형 MISFETQn이나 p 채널형 MISFET 등에 의해 구성된다. 또한, 후술하는 용량 소자(여기서는, PIP;Poly-lnsulator-Po1y)(C) 등도 형성된다.
도 1 및 도 2에 도시한 바와 같이, 본 실시 형태의 반도체 장치는, 반도체 기판(1)의 메모리 셀 영역(1A)에 배치된 불휘발성 메모리의 메모리 셀(MC)과, 주변 회로 영역(2A)에 배치된 n 채널형 MISFETQn과, 주변 회로 영역(3A)에 배치된 용량 소자(C)를 갖고 있다.
도 1에, 드레인 영역(MD)을 공유하는 2개의 메모리 셀(MC)의 주요부 단면도를, 도 2의 좌측부에, n 채널형 MISFETQn의 주요부 단면도를 도시하고, 도 2의 우측부에, 용량 소자(C)의 주요부 단면도를 도시한다.
도 1에 도시한 바와 같이, 2개의 메모리 셀은, 드레인 영역(MD(8b))을 사이에 두고 거의 대칭으로 배치된다. 또한, 메모리 셀 영역(1A)에는, 복수의 메모리 셀(MC)이 더 배치된다. 예를 들어, 도 1에 도시하는 메모리 셀 영역(1A)의 좌측의 메모리 셀(MC)의 더 좌측으로는 소스 영역(MS) 및 공유되는 드레인 영역(MD)이 교대로 배치되도록 메모리 셀(MC)이, 도 1에서의 좌우 방향(게이트 길이 방향)으로 배치되어, 메모리 셀 열을 구성하고 있다. 또한, 도 1의 지면에 수직인 방향(게이트 폭 방향)으로도, 메모리 셀 열이 복수 배치되어 있다. 이와 같이, 복수의 메모리 셀(MC)이 어레이 형상으로 형성되어 있다.
도 2에 도시한 바와 같이, 반도체 기판(반도체 웨이퍼)(1)에는, 소자를 분리하기 위한 소자 분리 영역(2)이 형성되어 있고, 이 소자 분리 영역(2)으로 구획(분리)된 활성 영역에서, p형 웰(PW1, PW2)이 노출되어 있다.
또한, 메모리 셀 영역(1A)에 나타내지는 단면부(도 1)에서는, 소자 분리 영역(2)은 나타나지 않지만, 메모리 셀(MC)이 어레이 형상으로 형성되는 메모리 셀 영역 전체는 소자 분리 영역(2)으로 구획되어 있다. 또한 예를 들어, 메모리 셀 열간(단, 소스 영역(MS)을 제외함)에는 소자 분리 영역(2)이 배치되는 등, 전기적인 분리가 필요한 부위에는 적절하게 소자 분리 영역(2)이 배치된다. 또한, 용량 소자(C)는 소자 분리 영역(2) 위에 형성된다.
우선, 메모리 셀 영역(1A)의 메모리 셀(MC)의 구성에 대해서 설명한다(도 1, 도 3 참조).
메모리 셀(MC)은, 반도체 기판(1)(p형 웰(PW1))의 상방에 배치된 제어 게이트 전극(제1 게이트 전극)(CG)과, 반도체 기판(1)(p형 웰(PW1))의 상방에 배치되고, 제어 게이트 전극(CG)과 이웃하는 메모리 게이트 전극(제2 게이트 전극)(MG)을 갖는다. 이 제어 게이트 전극(CG)의 상부에는, 얇은 산화 실리콘막(CP1) 및 질화 실리콘막(캡 절연막)(CP2)이 배치되어 있다. 메모리 셀(MC)은 또한, 제어 게이트 전극(CG) 및 반도체 기판(1)(p형 웰(PW1)) 사이에 배치된 절연막(3)과, 메모리 게이트 전극(MG)과 반도체 기판(1)(p형 웰(PW1)) 사이에 배치되고, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG) 사이에 배치된 절연막(5)을 갖는다. 또한, 메모리 셀(MC)은, 반도체 기판(1)의 p형 웰(PW1) 중에 형성된 소스 영역(MS) 및 드레인 영역(MD)을 더 갖는다.
제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)은, 그것들의 대향 측면(측벽) 사이에 절연막(5)을 개재한 상태로, 반도체 기판(1)의 주면 위에 도 1에서의 좌우 방향(게이트 길이 방향)으로 배열되어 배치되어 있다. 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 연장 방향은, 도 1의 지면에 수직인 방향(게이트 폭 방향)이다. 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)은, 드레인 영역(MD) 및 소스 영역(MS) 사이의 반도체 기판(1)(p형 웰(PW1))의 상부에 절연막(3, 5)을 개재해서(단, 제어 게이트 전극(CG)은 절연막(3)을 개재하고, 메모리 게이트 전극(MG)은 절연막(5)을 개재해서) 형성되어 있다. 소스 영역(MS)측에 메모리 게이트 전극(MG)이 위치하고, 드레인 영역(MD)측에 제어 게이트 전극(CG)이 위치하고 있다. 또한, 본 명세서에서는, 소스 영역(MS) 및 드레인 영역(MD)을 동작시를 기준으로 정의하고 있다. 후술하는 기입 동작시에 고전압을 인가하는 반도체 영역을 소스 영역(MS)이라고, 기입 동작시에 저전압을 인가하는 반도체 영역을 드레인 영역(MD)이라고 통일해서 부르기로 한다.
제어 게이트 전극(CG)과 메모리 게이트 전극(MG)은, 사이에 절연막(5)을 두고 서로 이웃하고 있으며, 메모리 게이트 전극(MG)은, 제어 게이트 전극(CG)의 측벽부에 절연막(5)을 개재해서 사이드월 스페이서 형상으로 배치되어 있다. 또한, 절연막(5)은, 메모리 게이트 전극(MG)과 반도체 기판(1)(p형 웰(PW1)) 사이의 영역과, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG) 사이의 영역의, 양쪽 영역에 걸쳐 연장되어 있다. 이 절연막(5)은, 후술하는 바와 같이, 복수의 절연막의 적층막으로 이루어진다.
제어 게이트 전극(CG)과 반도체 기판(1)(p형 웰(PW1)) 사이에 형성된 절연막(3)(즉 제어 게이트 전극(CG) 아래의 절연막(3))이, 제어 트랜지스터의 게이트 절연막으로서 기능하고, 메모리 게이트 전극(MG)과 반도체 기판(1)(p형 웰(PW1)) 사이의 절연막(5)(즉 메모리 게이트 전극(MG) 아래의 절연막(5))이, 메모리 트랜지스터의 게이트 절연막(내부에 전하 축적부를 갖는 게이트 절연막)으로서 기능한다.
절연막(3)은, 예를 들어 산화 실리콘막 또는 산질화 실리콘막 등에 의해 형성할 수 있다. 또한, 절연막(3)으로서, 상술한 산화 실리콘막 또는 산질화 실리콘막 등 이외의, 산화 하프늄막, 산화 알루미늄막(알루미나) 또는 산화 탄탈막 등, 질화 실리콘막보다 높은 유전율을 갖는 금속 산화막을 사용해도 좋다.
절연막(5)은, 전하 장벽막과 전하 축적막을 갖는 다층 절연막이다. 여기에서는, ONO(oxide-nitride-oxide)막을 사용하고 있다. 구체적으로는, 제1 막(하층막)(5A)인 산화 실리콘막과, 제2 막(중층막)(5N)인 질화 실리콘막과, 제3 막(상층막)(5B)인 산화 실리콘막으로 이루어진다. 제3 막(상층막)(5B)은, 각각 산화 실리콘막으로 이루어지는 사이드월 막(측벽막)(5s)과 디포지션막(퇴적막)(5d)의 적층막으로 이루어진다. 제2 막(5N)은 전하 축적부다.
제1 막(하층막)(5A)은, 제어 게이트 전극(CG)의 측벽과 메모리 게이트 전극(MG)의 측벽 사이에 위치하는 세로부(수직부)와, 반도체 기판(1)(p형 웰(PW1))과 메모리 게이트 전극(MG)의 저부(저면) 사이에 위치하는 가로부(수평부)를 갖는다. 바꿔 말하면, 제1 막(5A)은, 제어 게이트 전극(CG)의 측벽과 메모리 게이트 전극(MG)의 측벽 사이에서 반도체 기판(1)과 메모리 게이트 전극(MG)의 저부 사이에 걸쳐서 연속적으로 형성된 절연막이다. 이 제1 막(터널 산화막)(5A)의 가로부를 통해 터널 현상에 의해 홀(정공)이 제2 막(전하 축적부)(5N)에 주입되어, 전하 축적부에 기입된 전자의 소거 동작이 행해진다. 메모리 셀의 동작에 대해서는 후술한다. 따라서, 적어도 이 가로부의 막 두께가 2nm 이하인 것이 바람직하다. 또한, 세로부의 막 두께(게이트 길이 방향의 두께)는 2nm 이상이어도 좋다.
또한, 제2 막(중층막)(5N)은 제1 막(5A) 위에 배치되고, 제어 게이트 전극(CG)의 측벽과 메모리 게이트 전극(MG)의 측벽 사이에 위치하는 세로부(수직부)와, 반도체 기판(1)(p형 웰(PW1))과 메모리 게이트 전극(MG)의 저부(저면) 사이에 위치하는 가로부(수평부)를 갖는다. 바꿔 말하면, 제2 막(5N)은, 제어 게이트 전극(CG)의 측벽과 메모리 게이트 전극(MG)의 측벽 사이에서 반도체 기판(1)과 메모리 게이트 전극(MG)의 저부 사이에 걸쳐서 연속적으로 형성된 절연막이다. 또한, 또 다르게 말하면, 제2 막(5N)은, 제1 막(5A)의 세로부와 메모리 게이트 전극(MG)의 측벽 사이에 위치하는 세로부(수직부)와, 제1 막(5A)의 가로부와 메모리 게이트 전극(MG)의 저부(저면) 사이에 위치하는 가로부(수평부)를 갖는다.
또한, 제3 막(5B)은, 상술한 바와 같이, 사이드월 막(5s)과 디포지션막(5d)의 적층막으로 이루어진다. 이 제3 막(5B)은, 제어 게이트 전극(CG)의 측벽과 메모리 게이트 전극(MG)의 측벽 사이에 위치하는 세로부(수직부)와, 반도체 기판(1)(p형 웰(PW1))과 메모리 게이트 전극(MG)의 저부(저면) 사이에 위치하는 가로부(수평부)를 갖는다. 바꿔 말하면, 제3 막(5B)은, 제어 게이트 전극(CG)의 측벽과 메모리 게이트 전극(MG)의 측벽 사이에서 반도체 기판(1)과 메모리 게이트 전극(MG)의 저부 사이에 걸쳐 연속적으로 형성된 절연막이다. 또한, 또 다르게 말하면, 제3 막(5B)은, 제2 막(5N)의 세로부와 메모리 게이트 전극(MG)의 측벽 사이에 위치하는 세로부(수직부)와, 제2 막(5N)의 가로부와 메모리 게이트 전극(MG)의 저부(저면) 사이에 위치하는 가로부(수평부)를 갖는다. 이 제3 막(5B)의 세로부는, 사이드월 막(5s)과 디포지션막(5d)의 세로부의 적층부로 이루어지며, 가로부는 디포지션막(5d)의 가로부로 이루어진다.
또한, 사이드월 막(측벽막)(5s)의 높이(H5s)는, 메모리 게이트 전극(MG)의 높이(HMG)보다 낮게 설정되어 있다(H5s<HMG). 바꿔 말하면, 사이드월 막(측벽막)(5s)의 상부는, 메모리 게이트 전극(MG)의 상부보다 낮은 위치에 배치되어 있다.
또한, 이 사이드월 막(측벽막)(5s)으로는, 상기 산화 실리콘막 외에, 질화 실리콘막이나 산질화 실리콘막 등의 절연막을 사용하는 것도 가능하다. 단, 제2 막(전하 축적부)(5N) 이외의 부위에, 전하 트랩성이 높은 질화막을 배치한 경우, 이 질화막 내에도 전하가 축적되어, 임계값 전위(Vth)가 변동할 우려가 있다. 따라서, 사이드월 막(측벽막)(5s)으로는, 산화 실리콘막이나 산질화 실리콘막을 사용하는 것이 바람직하다. 본 실시 형태에서는 산화 실리콘막을 사용하고 있다.
따라서, 디포지션막(5d)은, 제2 막(5N)의 가로부 위에서 사이드월 막(5s)의 측벽을 덮도록 연장되고, 또한, 제2 막(5N)의 세로부의 측벽을 따르도록 연장되어 있다.
제3 막(5B)의 막 두께에 대해서 설명한다. 제3 막의 세로부의 최대 막 두께(T1)는, 사이드월 막(5s)의 최대 막 두께(Ts)와 산화 실리콘막(디포지션막)(5d)의 세로부의 막 두께(Td)의 합(Ts+Td)이 된다. 또한, 제3 막의 가로부의 막 두께(T2)는, 산화 실리콘막(디포지션막)(5d)의 세로부의 막 두께(Td)가 된다. 이와 같이, 제3 막의 세로부의 막 두께는, 가로부의 막 두께보다 크게 되어 있다(도 3 참조).
또한, 상기에서는, 절연막(5)의 형상으로서, 도 3 등에 도시하는 측의 메모리 셀에 대응해서 각 적층막(5A, 5N, 5B, 5d)의 형상을 설명했지만, 예를 들어, 도 1에 도시하는 좌측의 메모리 셀에서는, 각 적층막의 형상은, 드레인 영역(MD(8b))을 사이에 두고 거의 선 대칭의 형상이 된다.
이와 같이, 질화 실리콘막(5N)을 산화 실리콘막(5A) 및 산화 실리콘막(5B) 사이에 끼운 구조로 함으로써, 질화 실리콘막(5N)에 대한 전하의 축적이 가능해진다. 바꿔 말하면, 절연막(5) 중, 질화 실리콘막(5N)은 전하를 축적하기 위한 절연막으로서, 전하 축적층(전하 축적부)으로서 기능한다. 즉, 질화 실리콘막(5N)은, 절연막(5) 중에 형성된 트랩성 절연막으로서, 질화 실리콘막(5N)의 상하에 위치하는 산화 실리콘막(5A, 5B)은, 전하 블록층(전하 블록막, 전하 가둠층)으로서 기능한다. 이 산화 실리콘막(5A), 질화 실리콘막(5N) 및 산화 실리콘막(5B)의 적층막은, ONO막이라고 불리는 경우도 있다. 또한 여기에서는, 절연막(5)을 ONO막으로서 설명했지만, 제2 막(5N)을 전하 축적 기능을 갖는 절연막으로 구성하고, 제1 막(5A) 및 제3 막(5B)(5s, 5d)을, 제2 막(5N)과 상이한 절연막을 사용해서 구성하면, 다른 절연막의 조합이어도 좋다. 예를 들어, 전하 축적 기능을 갖는 절연막(전하 축적층)으로는, 예를 들어, 산화 알루미늄막, 산화 하프늄막 또는 산화 탄탈막 등의 절연막을 사용해도 된다. 이들 막은, 질화 실리콘막보다 높은 유전율을 갖는 고 유전율 막이다. 또한, 실리콘 나노 도트를 갖는 절연막을 전하 축적층으로서 사용해도 된다.
상기 절연막(5) 중, 메모리 게이트 전극(MG)과 반도체 기판(1)(p형 웰(PW1)) 사이의 절연막(5)은, 전하(전자)를 유지한 상태 또는 전하를 유지하지 않는 상태에서, 메모리 트랜지스터의 게이트 절연막으로서 기능한다. 또한, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG) 사이의 절연막(5)은, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG) 사이를 절연(전기적으로 분리)하기 위한 절연막으로서 기능한다.
메모리 게이트 전극(MG) 하의 절연막(5) 아래에 메모리 트랜지스터의 채널 영역이 형성되고, 제어 게이트 전극(CG) 하의 절연막(3) 아래에 제어 트랜지스터의 채널 영역이 형성된다. 제어 게이트 전극(CG) 하의 절연막(3) 아래의 제어 트랜지스터의 채널 형성 영역에는, 제어 트랜지스터의 임계값 조정용의 반도체 영역(p형 반도체 영역 또는 n형 반도체 영역)이 필요에 따라서 형성되어 있다. 메모리 게이트 전극(MG) 하의 절연막(5) 아래의 메모리 트랜지스터의 채널 형성 영역에는, 메모리 트랜지스터의 임계값 조정용의 반도체 영역(p형 반도체 영역 또는 n형 반도체 영역)이 필요에 따라서 형성되어 있다.
상술한 바와 같이, 기입 동작시에 있어서, 소스 영역(MS)은 고전압이 인가되는 반도체 영역이며, 드레인 영역(MD)은 저전압이 인가되는 반도체 영역이다. 이들 영역(MS, MD)은, n형 불순물이 도입된 반도체 영역(n형 불순물 확산층)으로 이루어진다.
드레인 영역(MD)은, LDD(lightly doped drain) 구조의 영역이다. 즉, 드레인 영역(MD)은, n-형 반도체 영역(저농도 불순물 확산층)(7b)과, n-형 반도체 영역(7b)보다 높은 불순물 농도를 갖는 n+형 반도체 영역(고농도 불순물 확산층)(8b)을 갖고 있다. n+형 반도체 영역(8b)은, n-형 반도체 영역(7b)보다 접합 깊이가 깊으면서 또한 불순물 농도가 높다.
또한, 소스 영역(MS)도 LDD 구조의 영역이다. 즉, 소스 영역(MS)은, n-형 반도체 영역(저농도 불순물 확산층)(7a)과, n-형 반도체 영역(7a)보다 높은 불순물 농도를 갖는 n+형 반도체 영역(고농도 불순물 확산층)(8a)을 갖고 있다. n+형 반도체 영역(8a)은, n-형 반도체 영역(7a)보다 접합 깊이가 깊으면서 또한 불순물 농도가 높다.
메모리 게이트 전극(MG) 및 제어 게이트 전극(CG)의 합성 패턴의 측벽부에는, 산화 실리콘 등의 절연체(산화 실리콘막, 절연막)로 이루어지는 측벽 절연막(사이드월, 사이드월 스페이서)(SW)이 형성되어 있다. 즉, 절연막(5)을 개재해서 제어 게이트 전극(CG)에 인접하는 측과는 반대 측의 메모리 게이트 전극(MG)의 측벽(측면) 위와, 절연막(5)을 개재해서 메모리 게이트 전극(MG)에 인접하는 측과는 반대 측의 제어 게이트 전극(CG)의 측벽(측면) 위에, 측벽 절연막(SW)이 형성되어 있다.
소스 영역(MS)의 n-형 반도체 영역(7a)은 메모리 게이트 전극(MG)의 측벽에 대해 자기 정합적으로 형성되고, n+형 반도체 영역(8a)은 메모리 게이트 전극(MG)측의 측벽 절연막(SW)의 측면에 대해 자기 정합적으로 형성되어 있다. 이로 인해, 저농도의 n-형 반도체 영역(7a)은 메모리 게이트 전극(MG)측의 측벽 절연막(SW) 하에 형성되어 있다. 또한, 고농도의 n+형 반도체 영역(8a)은 저농도의 n-형 반도체 영역(7a)의 외측에 형성되어 있다. 따라서, 저농도의 n-형 반도체 영역(7a)은 메모리 트랜지스터의 채널 영역에 인접하도록 형성되고, 고농도의 n+형 반도체 영역(8a)은 저농도의 n-형 반도체 영역(7a)에 접하여, 메모리 트랜지스터의 채널 영역으로부터 n-형 반도체 영역(7a) 분만큼 이격하도록 형성되어 있다.
드레인 영역(MD)의 n-형 반도체 영역(7b)은 제어 게이트 전극(CG)의 측벽에 대해 자기 정합적으로 형성되고, n+형 반도체 영역(8b)은 제어 게이트 전극(CG)측의 측벽 절연막(SW)의 측면에 대해 자기 정합적으로 형성되어 있다. 이로 인해, 저농도의 n-형 반도체 영역(7b)은 제어 게이트 전극(CG)측의 측벽 절연막(SW) 하에 형성되어 있다. 또한, 고농도의 n+형 반도체 영역(8b)은 저농도의 n-형 반도체 영역(7b)의 외측에 형성되어 있다. 따라서, 저농도의 n-형 반도체 영역(7b)은 제어 트랜지스터의 채널 영역에 인접하도록 형성되고, 고농도의 n+형 반도체 영역(8b)은 저농도의 n-형 반도체 영역(7b)에 접하여, 제어 트랜지스터의 채널 영역으로부터 n-형 반도체 영역(7b) 분만큼 이격하도록 형성되어 있다.
제어 게이트 전극(CG)은 도전성막(도전체막)으로 이루어지지만, 바람직하게는 다결정 실리콘막과 같은 실리콘막(4)으로 이루어진다. 실리콘막(4)은, 예를 들어, n형의 실리콘막(n형 불순물을 도입한 다결정 실리콘막, 도핑 폴리 실리콘막)이며, n형 불순물이 도입되어 저 저항율로 되어 있다.
메모리 게이트 전극(MG)은 도전성막(도전체막)으로 이루어지고, 도 1 및 도 2에 도시한 바와 같이, 예를 들어, 다결정 실리콘막과 같은 실리콘막(6)에 의해 형성되어 있다.
메모리 게이트 전극(MG)의 상부(상면)와 n+형 반도체 영역(8a) 및 n+형 반도체 영역(8b)의 상면(표면)에는, 금속 실리사이드층(금속 실리사이드막)(11)이 형성되어 있다. 금속 실리사이드층(11)은, 예를 들어 코발트 실리사이드층 또는 니켈 실리사이드층 등으로 이루어진다. 금속 실리사이드층(11)에 의해 확산 저항이나 콘택트 저항을 저 저항화할 수 있다. 또한, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG) 사이의 쇼트를 가능한 한 방지한다는 관점에서, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 한쪽 또는 양쪽의 상부에 금속 실리사이드층(11)을 형성하지 않는 경우도 있을 수 있다.
계속해서, 주변 회로 영역(2A)의 n 채널형 MISFETQn에 대해서 설명한다.
도 2의 좌측에 도시한 바와 같이, n 채널형 MISFETQn은 주변 회로 영역(2A)에 배치된다. 이 n 채널형 MISFETQn은, 반도체 기판(1)(p형 웰(PW2))의 상방에 배치된 게이트 전극(GE)과, 게이트 전극(GE)과 반도체 기판(1)(p형 웰(PW2)) 사이에 배치된 절연막(3)과, 게이트 전극(GE)의 양측의 반도체 기판(1)(p형 웰(PW2)) 중에 형성된 소스, 드레인 영역(7, 8)을 갖는다.
게이트 전극(GE)의 연장 방향은, 도 1의 지면에 수직인 방향(게이트 폭 방향)이다. 게이트 전극(GE)과 반도체 기판(1)(p형 웰(PW2)) 사이에 배치된 절연막(3)이, n 채널형 MISFETQn의 게이트 절연막으로서 기능한다. 게이트 전극(GE) 하의 절연막(3) 아래에 n 채널형 MISFETQn의 채널 영역이 형성된다.
소스, 드레인 영역(7, 8)은 LDD 구조를 갖고, n+형 반도체 영역(8)과 n-형 반도체 영역(7)으로 이루어진다. n+형 반도체 영역(8)은, n-형 반도체 영역(7)보다 접합 깊이가 깊으면서 또한 불순물 농도가 높다.
게이트 전극(GE)의 측벽부에는, 산화 실리콘 등의 절연체(산화 실리콘막, 절연막)로 이루어지는 측벽 절연막(사이드월, 사이드월 스페이서)(SW)이 형성되어 있다.
n-형 반도체 영역(7)은 게이트 전극(GE)의 측벽에 대해 자기 정합적으로 형성되어 있다. 이로 인해, 저농도의 n-형 반도체 영역(7)은 게이트 전극(GE)의 측벽부의 측벽 절연막(SW) 하에 형성된다. 따라서, 저농도의 n-형 반도체 영역(7)은 MISFET의 채널 영역에 인접하도록 형성되어 있다. 또한, n+형 반도체 영역(8)은 측벽 절연막(SW)의 측면에 대해 자기 정합적으로 형성되어 있다. 이와 같이, 저농도의 n-형 반도체 영역(7)은 MISFET의 채널 영역에 인접하도록 형성되고, 고농도의 n+형 반도체 영역(8)은 저농도의 n-형 반도체 영역(7)에 접하여, MISFET의 채널 영역으로부터 n-형 반도체 영역(7) 분만큼 이격하도록 형성되어 있다.
게이트 전극(GE)은 도전성막(도전체막)으로 이루어지지만, 예를 들어, 상기 제어 게이트 전극(CG)과 마찬가지로, n형 다결정 실리콘막(n형 불순물을 도입한 다결정 실리콘막, 도핑 폴리 실리콘막)과 같은 실리콘막(4)으로 구성하는 것이 바람직하다.
게이트 전극(GE)의 상부(상면)와 n+형 반도체 영역(8)의 상면(표면)에는, 금속 실리사이드층(11)이 형성되어 있다. 금속 실리사이드층(11)은, 예를 들어 코발트 실리사이드층 또는 니켈 실리사이드층 등으로 이루어진다. 금속 실리사이드층(11)에 의해 확산 저항이나 콘택트 저항을 저 저항화할 수 있다.
계속해서, 주변 회로 영역(3A)의 용량 소자(C)에 대해서 설명한다. 도 2의 우측에 도시한 바와 같이, 용량 소자(C)는 주변 회로 영역(3A)에 배치된다. 이 용량 소자(C)는, 여기에서는 PIP 구성을 갖고 있다. 구체적으로는, 상부 전극(Pa)과 하부 전극(Pb)을 갖고, 이들 전극 사이에, 용량 절연막으로서 상기 절연막(5)(5A, 5N, 5B(5s, 5d))이 배치되어 있다. 하부 전극(Pb)은, 상기 게이트 전극(GE) 및 상기 제어 게이트 전극(CG)과 마찬가지로, n형 다결정 실리콘막(n형 불순물을 도입한 다결정 실리콘막, 도핑 폴리 실리콘막)과 같은 실리콘막(4)으로 구성한다. 또한, 상부 전극(Pa)은, 상기 메모리 게이트 전극(MG)과 마찬가지로, 다결정 실리콘막과 같은 실리콘막(6)으로 구성한다. 또한, 하부 전극(Pb)의 하층에는, 절연막(3)이 배치되어 있다. 또한, 상부 전극(Pa)의 표면에는, 금속 실리사이드층(11)이 배치되어 있다.
하부 전극(Pb)의 상면에는, 절연막(5)(5A, 5N, 5B(5d))이 배치되고, 하부 전극(Pb)의 측면에는, 절연막(5)(5A, 5N, 5B(5s, 5d))이 배치되어 있다. 여기서, 하부 전극(Pb)의 측면에는 절연막(5)을 덮도록 상부 전극(Pa)이 배치되고, 상부 전극(Pa)에 하부 전극(Pb)의 측면으로부터 반도체 기판(1) 위로 연장되는 부분에 코너부를 갖게 되어, 이 부분에서 전계가 집중하기 쉬워지기 때문에 용량 소자(C)의 신뢰성이 저하할 우려가 있다. 그러나, 본 실시 형태의 용량 소자(C)와 같이, 하부 전극(Pb)의 측면에 절연막(5)이 배치됨으로써, 하부 전극의 코너부에서의 전계를 완화할 수 있어, 용량 소자(C)의 신뢰성을 향상시키는 것이 가능해진다. 또한, 하부 전극(Pb)의 측면에 절연막(5)이 배치됨으로써, 용량 소자(C)의 측면에서의 용량값이 작아져, 하부 전극(Pb)과 상부 전극(Pa)이 평면적으로 겹치는 영역만이 용량으로서 기여하기 때문에, 용량 소자(C)의 용량의 설계치에서의 오차가 작아져, 반도체 장치의 수율을 향상시키는 것이 가능해진다.
[동작 설명]
도 4는 메모리 셀(MC)의 등가 회로도다. 도시하는 바와 같이, 드레인 영역(MD)과 소스 영역(MS) 사이에, 메모리 트랜지스터와 제어 트랜지스터가 직렬로 접속되어 하나의 메모리 셀을 구성한다. 도 5는, 본 실시 형태의 "기입", "소거"및 "판독"시의 선택 메모리 셀의 각 부위에 대한 전압의 인가 조건의 일례를 나타내는 표다. 도 5의 표에는, "기입", "소거"및 "판독"시의 각각에 있어서, 메모리 게이트 전극(MG)에 인가하는 전압(Vmg), 소스 영역(소스 영역(MS))에 인가하는 전압(Vs), 제어 게이트 전극(CG)에 인가하는 전압(Vcg), 드레인 영역(드레인 영역(MD))에 인가하는 전압(Vd)(예를 들어, Vdd=1.5V), 및 p형 웰(PW1)에 인가되는 전압(Vb)이 기재되어 있다. 또한, 도 5의 표에 나타낸 것은 전압의 인가 조건의 적합한 일례이며, 이것에 한정되는 것이 아니라, 필요에 따라서 다양하게 변경 가능하다. 또한, 본 실시 형태에서는, 메모리 트랜지스터의 절연막(5) 중의 전하 축적층(전하 축적부)인 질화 실리콘막(5N)에 대한 전자의 주입을 "기입", 홀(hole:정공)의 주입을 "소거"라고 정의한다.
기입 방식은, 소위 SSI(Source Side Injection: 소스 사이드 주입) 방식이라고 불리는 핫 일렉트론 기입을 사용할 수 있다. 예를 들어, 도 5의 "기입"의 란에 나타내지는 바와 같은 전압을, 기입을 행하는 선택 메모리 셀의 각 부위에 인가하여, 선택 메모리 셀의 절연막(5) 중의 질화 실리콘막(5N) 중에 전자(일렉트론)를 주입한다. 핫 일렉트론은, 2개의 게이트 전극(메모리 게이트 전극(MG) 및 제어 게이트 전극(CG))간의 아래의 채널 영역(소스, 드레인간)에서 발생하여, 메모리 게이트 전극(MG) 아래의 절연막(5) 중의 전하 축적층(전하 축적부)인 질화 실리콘막(5N)에 핫 일렉트론이 주입된다. 주입된 핫 일렉트론(전자)은, 절연막(5) 중의 질화 실리콘막(5N) 중의 트랩 준위에 포획되고, 그 결과, 메모리 트랜지스터의 임계값 전압이 상승한다.
소거 방법은, 직접 터널 현상을 이용한 홀 주입에 의한 소거 방식을 사용할 수 있다. 즉, 직접 터널 현상에 의해 홀을 전하 축적부(절연막(5) 중의 질화 실리콘막(5N))에 주입함으로써 소거를 행한다. 예를 들어, 도 5의 "소거"의 란에 나타낸 바와 같이, 메모리 게이트 전극(MG)(Vmg)에, 예를 들어, -11V의 음 전위를 인가하고, p형 웰(PW1)(Vb)을, 예를 들어 0V로 한다. 이에 의해, 질화 실리콘막(5N)을 통해 직접 터널 현상에 의해 발생한 홀이 전하 축적부(절연막(5) 중의 질화 실리콘막(5N))에 주입되어, 질화 실리콘막(5N) 중의 일렉트론(전자)을 상쇄하거나, 혹은 주입된 홀이 질화 실리콘막(5N) 중의 트랩 준위에 포획됨으로써 소거 동작을 행한다. 이에 의해 메모리 트랜지스터의 임계값 전압이 저하된다(소거 상태가 된다). 직접 터널 현상을 이용하기 위해서는, 질화 실리콘막(5N)의 하층의 산화 실리콘막(5A)의 막 두께를 2nm 이하로 하고, Vmg와 Vb의 전위차를 -8 내지 -14V로 하는 것이 바람직하다. 이러한 소거 방법을 사용한 경우에는, 소위 BTBT(Band-To-Band Tunneling: 밴드간 터널 현상) 소거를 사용했을 경우(도 6의 (B) 참조)에 비해 소비 전류를 저감할 수 있다.
판독시에는, 예를 들어 도 5의 "판독"의 란에 나타내는 바와 같은 전압을, 판독을 행하는 선택 메모리 셀의 각 부위에 인가한다. 판독시의 메모리 게이트 전극(MG)에 인가하는 전압(Vmg)을, 기입 상태에서의 메모리 트랜지스터의 임계값 전압과 소거 상태에서의 메모리 트랜지스터의 임계값 전압 사이의 값으로 함으로써, 메모리 셀에 전류가 흐르는지의 여부로 기입 상태와 소거 상태를 판별할 수 있다.
<1> 이와 같이, 본 실시 형태에 따르면, 절연막(ONO막)(5)을 구성하는 제3 막(산화 실리콘막)(5B)을, 사이드월 막(측벽막)(5s)과 디포지션막(퇴적막)(5d)의 적층막으로 구성했기 때문에, 메모리 게이트 전극(MG)의 코너부와 반도체 기판(PW1) 사이에서, 절연막(5)의 코너부에서의 상면과 하면의 거리(D1)를 크게 할 수 있다(도 3 참조). 그 결과, 당해 부위에서의 전계 집중을 완화할 수 있어, 소거 특성을 향상시킬 수 있다.
도 6은, 본 실시 형태의 비교예의 메모리 셀 및 그 인가 전압을 도시하는 도다. 도 6의 (A)는, 비교예의 메모리 셀부의 구성을 도시하는 주요부 단면도이고, 도 6의 (B)는, BTBT 소거를 사용했을 경우의 인가 전압의 일례다. 도 6의 (A)에 도시한 바와 같이, 사이드월 막(5s)을 생략한 비교예의 메모리 셀에서는, 메모리 게이트 전극(MG)의 코너부와 반도체 기판(PW1) 사이에서, 절연막(5)의 코너부에서의 상면과 하면의 거리(D2)가 작아(D2<D1), 당해 부위에서 전계 집중이 발생하여, 소거 특성이 열화한다.
즉, 메모리 게이트 전극(MG)의 코너부에서 전계 집중이 발생하여, 메모리 게이트 전극(MG)으로부터 산화 실리콘막을 통해 FN(Fowler Nordheim) 터널 현상에 의해, 질화 실리콘막(5N) 중에 전자(일렉트론)이 주입된다. 그 결과, 소거 동작(홀 주입)이 억제되어 소거 특성이 나빠진다. 또한, 전자(일렉트론)의 주입량이 많아지면, 소거가 불가능해져서, 메모리 트랜지스터의 임계값 전압을 상승시켜, 기입 상태가 유지될 우려도 있다.
이에 반해, 본 실시 형태에 따르면, 사이드월 막(5s)을 형성했기 때문에, 메모리 게이트 전극(MG)의 측면의 저부와 반도체 기판(PW1)의 거리(D1)를 비교예의 거리(D2)보다 크게 할 수 있어, 당해 부위에서의 FN 터널 현상의 발생을 억제할 수 있다. 이에 의해, 소거(홀 주입)를 효율적으로 행할 수 있어 소거 특성을 향상시킬 수 있다. 특히, 도 3에 도시한 바와 같이, 본 실시 형태의 구조에서는, 사이드월 막(5s)을 메모리 게이트 전극(MG)과 질화 실리콘막(5N) 사이에 형성하고 있기 때문에, 소거 동작시의 메모리 게이트 전극(MG)측으로부터의 전자의 주입을 보다 효과적으로 억제하는 것이 가능해진다.
도 8은, 본 실시 형태의 메모리 셀과 비교예의 메모리 셀의 소거 특성을 도시하는 그래프다. 횡축은 소거 전위의 인가 시간[Time(s)]을, 종축은 임계값 전위[Vth(a.u.)]를 나타낸다. 또한, 1.E-0n(n; 정수)은, 1×10-n[s]을 나타낸다.
그래프 (a)는, 비교예의 메모리 셀의 경우를 나타낸다. 이 경우, 임계값 전압의 저하가 완만한 그래프로 되어 있다. 이에 반해, 그래프 (b)에 나타내는 본 실시 형태의 경우는, 소거 전위의 인가 시간에 따라서 급속하게 임계값 전압이 저하하고 있어, 소거 동작(홀 주입)이 효율적으로 행해지고 있음을 알 수 있다.
또한, 직접 터널 현상을 이용한 홀 주입에 의한 소거 방식을 사용함으로써, 상기 BTBT 소거를 사용했을 경우에 비해, 소비 전류 10만분의 1(1/105) 내지 100만분의 1(1/106)까지 저하시킬 수 있었다. 상술한 바와 같이, 도 6의 (B)에, BTBT 소거를 사용했을 경우의 인가 전압의 일례를 나타낸다.
<2> 또한, 사이드월 막(측벽막)(5s)의 높이(H5s)를, 메모리 게이트 전극(MG)의 높이(HMG)보다 낮게 설정한다(H5s<HMG). 즉, 반도체 기판(1)의 상면과 메모리 게이트 전극(MG)의 하면 사이에 형성된 절연막(5)의 막 두께가, 금속 실리사이드층(11)과 질화 실리콘막(CP2) 사이에 형성된 절연막(5)의 막 두께와 실질적으로 동등해지도록 했다. 이때, 사이드월 막(측벽막)(5s)의 상방에도 메모리 게이트 전극(MG)이 연장되어, 사이드월 막(5s)의 측벽이 메모리 게이트 전극(MG)을 형성하는 실리콘막(6)으로 덮이게 된다. 도 7은, 본 실시 형태의 반도체 장치의 다른 메모리 셀부의 구성을 도시하는 주요부 단면도다. 도 7에 도시하는 메모리 셀에서는, 도 3에 도시하는 메모리 셀과 동등한 메모리 게이트 전극(MG)의 게이트 길이를 갖는 메모리 셀이며, 사이드월 막(측벽막)(5s)의 높이(H5s)를 메모리 게이트 전극(MG)의 높이(HMG)와 동일하게 하고 있다(H5s=HMG). 이러한 형상의 메모리 셀에 반해, 도 3에 도시하는 메모리 셀에서는, 사이드월 막(측벽막)(5s)의 상방에도 메모리 게이트 전극(MG)이 연장되어 있는 만큼, 메모리 게이트 전극(MG)의 단면적을 증가시키는 것이 가능해진다. 이에 의해, 메모리 게이트 전극(MG)의 저항을 저감할 수 있어, 메모리 셀의 동작을 고속화시켜 메모리 동작 특성을 향상시킬 수 있다. 또한, 사이드월 막(측벽막)(5s)의 상방에도 메모리 게이트 전극(MG)이 연장되어 있음으로써, 그 표면의 금속 실리사이드층(11)의 형성 영역을, 사이드월 막(5s)의 막 두께(게이트 길이 방향의 막 두께)에 대응하는 분만큼 크게 확보할 수 있다. 즉, 메모리 게이트 전극의 사이드월 막(5s)과 평면적으로 겹치는 영역에도 금속 실리사이드층(11)을 형성하는 것이 가능해진다. 이에 의해, 메모리 게이트 전극(MG)의 저항을 더욱 저감할 수 있어, 메모리 셀의 동작을 고속화시켜 메모리 동작 특성을 향상시킬 수 있다. 또한, 사이드월 막(측벽막)(5s)의 높이(H5s)는, 후술하는 에치백 공정의 에칭 제어성을 고려하면, 제어 게이트 전극(CG)의 높이(HCG)보다 높게 설정하는 것이 바람직하다(H5s>HCG, 도 3 참조). 또한, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 내압을 확보한다는 점에서도, 제어 게이트 전극(CG)의 높이(HCG)보다 높게 설정하는 것이 바람직하다.
상기와 같이, 제어 게이트 전극(CG) 위에 절연막이 되는 산화 실리콘막(CP1)과 질화 실리콘막(CP2)을 형성하고 있을 경우에는, 제어 게이트 전극(CG) 위에 실리사이드막이 형성되지 않는다. 따라서, 산화 실리콘막(CP1)과 질화 실리콘막(CP2)을 형성하지 않고, 제어 게이트 전극(CG) 위에 실리사이드막(11)을 형성하는 경우(도 39 참조)와 달리, 메모리 게이트 전극(MG) 위의 실리사이드막과 제어 게이트 전극(CG) 위의 실리사이드막의 쇼트(단락)를 고려할 필요가 없다. 그 때문에, 상기한 바와 같이, 사이드월 막(측벽막)(5s)의 상방에도 메모리 게이트 전극(MG)을 연장시킬 수 있어, 메모리 게이트 전극(MG)의 저항을 저감할 수 있다. 이와 같이, 제어 게이트 전극(CG)의 높이(HCG)보다 높게 하는 구성은, 산화 실리콘막(CP1)과 질화 실리콘막(CP2)을 사용하는 구성에 적용해서 유용하다.
<3> 또한, 사이드월 막(측벽막)(5s)의 높이(H5s)를 낮게 하도록 에치백할 때, 에치백량(사이드월 막(5s)의 후퇴량)을 크게 함으로써, 사이드월 막(5s)의 측면을 테이퍼 형상으로 할 수 있다. 바꿔 말하면, 사이드월 막(5s)의 측면과, 질화 실리콘막(5N)이 이루는 각을 90°보다 크게 할 수 있다. 이에 대응하여, 디포지션막(5d) 및 메모리 게이트 전극(MG)이 형성되기 때문에, 메모리 게이트 전극(MG)의 코너부의 각도도 90°보다 커진다(도 3, 도 39 및 도 40 등 참조). 또한, 이러한 테이퍼 형상에 대해서는, 후술하는 변형예 1에서 더욱 상세하게 설명한다.
이와 같이, 메모리 게이트 전극(MG)의 코너부를 90°보다 크게 함(라운드화시킴)으로써, 메모리 게이트 전극(MG)의 코너부에서의 전계 집중을 완화하여, FN 터널 현상의 발생을 억제할 수 있다. 이에 의해, 소거(홀 주입)를 효율적으로 행할 수 있어 소거 특성을 향상시킬 수 있다. 또한, 상기 에치백 공정에서는, 후술하는 "제법 설명"의 란에서 상세하게 설명한다.
[제법 설명]
계속해서, 도 9 내지 도 38을 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명함과 함께, 당해 반도체 장치의 구성을 보다 명확하게 한다. 도 9 내지 도 38은, 본 실시 형태의 반도체 장치의 제조 공정을 도시하는 주요부 단면도다. 이 중, 도 15 내지 도 22는 메모리 셀 영역의 주요부 단면도다. 또한, 상술한 바와 같이, 1A는 메모리 셀 영역을, 2A 및 3A는 주변 회로 영역을 나타내고, 2A에는 n 채널형 MISFETQn이, 3A에는 용량 소자(C)가 형성된다.
우선, 도 9 및 도 10에 도시한 바와 같이, 반도체 기판(반도체 웨이퍼)(1)으로서, 예를 들어 1 내지 10Ωcm 정도의 비저항을 갖는 p형의 단결정 실리콘으로 이루어지는 실리콘 기판을 준비한다. 또한, 실리콘 기판 이외의 반도체 기판(1)을 사용해도 된다.
계속해서, 반도체 기판(1)의 주면에 소자 분리 영역(2)을 형성한다. 예를 들어, 반도체 기판(1) 중에 소자 분리 홈을 형성하고, 이 소자 분리 홈의 내부에 절연막을 매립함으로써, 소자 분리 영역(2)을 형성한다(도 10). 이러한 소자 분리법은, STI(Shallow Trench Isolation)법이라고 불린다. 그밖에, LOCOS(Local Oxidization of Silicon)법 등을 사용해서 소자 분리 영역(2)을 형성해도 좋다. 또한, 메모리 셀 영역(1A)에 나타내지는 단면부(도 9)에서는, 소자 분리 영역(2)은 나타나지 않지만, 상술한 바와 같이 소자 분리 영역(2)이 배치되는 등, 전기적인 분리가 필요한 부위에는 적절하게 소자 분리 영역(2)이 배치된다.
계속해서, 반도체 기판(1)의 메모리 셀 영역(1A)에 p형 웰(PW1)을, 반도체 기판(1)의 주변 회로 영역(2A)에 p형 웰(PW2)을 각각 형성한다. p형 웰(PW1, PW2)은, p형 불순물(예를 들어 붕소(B) 등)을 이온 주입함으로써 형성한다. 또한, 여기에서는, 도 10에 도시한 바와 같이, 주변 회로 영역(3A)에 형성된 소자 분리 영역(2)의 하부에도 p형 웰(PW2)이 얇게 배치되어 있다.
계속해서, 희석 불산 세정 등에 의해 반도체 기판(1)(p형 웰(PW1, PW2))의 표면을 청정화한 후, 도 11 및 도 12에 도시한 바와 같이, 반도체 기판(1)의 주면(p형 웰(PW1, PW2)의 표면)에, 절연막(게이트 절연막)(3)으로서, 예를 들어, 산화 실리콘막을 열산화법에 의해 2 내지 3nm 정도의 막 두께로 형성한다. 절연막(3)으로는, 산화 실리콘막 외에, 산질화 실리콘막 등의 다른 절연막을 사용해도 된다. 또한, 그밖에, 산화 하프늄막, 산화 알루미늄막(알루미나) 또는 산화 탄탈막 등, 질화 실리콘막보다 높은 유전율을 갖는 금속 산화막, 및 산화막 등과 금속 산화막의 적층막을 형성해도 좋다. 또한, 열산화법 외에, CVD(Chemical Vapor Deposition: 화학적 기상 성장)법을 사용해서 형성해도 좋다. 또한, 메모리 셀 영역(1A) 상의 절연막(게이트 절연막)(3)과 주변 회로 영역(2A) 상의 절연막(게이트 절연막)(3)을 서로 다른 막 두께로 하고, 또한 서로 다른 막 종류로 구성해도 좋다.
다음으로, 반도체 기판(1)의 전체면 위에 도전성막(도전체막)으로서 실리콘막(4)을 형성한다. 이 실리콘막(4)으로서, 예를 들어, 다결정 실리콘막을 CVD법 등을 사용하여 100 내지 200nm 정도의 막 두께로 형성한다. 실리콘막(4)으로서 비정질 실리콘막을 퇴적하여, 열처리를 실시함으로써 결정화시켜도 좋다. 이 실리콘막(4)은, 메모리 셀 영역(1A)에서 제어 게이트 전극(CG)이 되고, 주변 회로 영역(2A)에서 n 채널형 MISFETQn의 게이트 전극(GE)이 되고, 주변 회로 영역(3A)에서 용량 소자(C)의 하부 전극(Pb)이 된다.
계속해서, 메모리 셀 영역(1A)의 실리콘막(4) 중에, n형 불순물(예를 들어 비소(As) 또는 인(P) 등)을 주입한다.
계속해서, 실리콘막(4)의 표면을 예를 들어 6nm 정도 열산화함으로써, 얇은 산화 실리콘막(CP1)을 형성한다. 또한, 이 산화 실리콘막(CP1)을 CVD법을 사용해서 형성해도 좋다. 계속해서, 산화 실리콘막(CP1)의 상부에, CVD법 등을 사용하여 80 내지 90nm 정도의 질화 실리콘막(캡 절연막)(CP2)을 형성한다.
계속해서, 제어 게이트 전극(CG)의 형성 예정 영역에, 포토리소그래피법을 사용하여 포토레지스트막(도시하지 않음)을 형성하고, 이 포토레지스트막을 마스크로서 사용하여, 질화 실리콘막(CP2), 산화 실리콘막(CP1) 및 실리콘막(4)을 에칭한다. 그 후, 포토레지스트막을 애싱 등에 의해 제거함으로써, 제어 게이트 전극(CG)(예를 들어, 게이트 길이가 80nm 정도)을 형성한다. 이러한, 포토리소그래피에서부터 포토레지스트막의 제거까지의 일련의 공정을 패터닝이라고 한다. 또한, 여기에서는, 제어 게이트 전극(CG)의 상부에 질화 실리콘막(CP2) 및 산화 실리콘막(CP1)을 형성했지만, 이들 막을 생략하는 것도 가능하다(도 39 참조). 이 경우, 제어 게이트 전극(CG)의 높이는 적절하게 조정 가능하며, 제어 게이트 전극(CG)의 높이를 질화 실리콘막(CP2)을 설치했을 경우의 질화 실리콘막(CP2)의 높이와 동일한 정도로 해도 좋다.
여기서, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG) 하에 잔존하는 절연막(3)이, 제어 트랜지스터의 게이트 절연막이 된다. 또한, 제어 게이트 전극(CG)으로 덮인 부분 이외의 절연막(3)은, 이후의 패터닝 공정 등에 의해 제거될 수 있다.
계속해서, 주변 회로 영역(2A) 및 주변 회로 영역(3A)의 질화 실리콘막(CP2) 및 산화 실리콘막(CP1)을 에칭에 의해 제거한다(도 14 참조).
계속해서, 도 13 및 도 14에 도시한 바와 같이, 제어 게이트 전극(CG)(4)의 표면(상면 및 측면) 위를 포함하는 반도체 기판(1) 위에 절연막(5)(5A, 5N, 5B)을 형성한다. 이 절연막(5)의 형성 공정에 대해서는, 메모리 셀 영역(1A)의 주요부 단면도인 도 15 내지 도 22를 참조하면서 상세하게 설명한다. 또한, 도 15 내지 도 22에서는, 도면을 이해하기 쉽게 하기 위해서, 제어 게이트 전극(CG)의 폭(게이트 길이)을 다른 부위에 비해 짧게 표시하고 있다.
우선, 반도체 기판(1)의 주면을 청정화 처리한 후, 도 15에 도시한 바와 같이, 제어 게이트 전극(CG)의 상면 및 측면 상을 포함하는 반도체 기판(1)(p형 웰(PW1)) 위에 산화 실리콘막(5A)을 형성한다. 이 산화 실리콘막(5A)은, 예를 들어, 열산화법(바람직하게는 ISSG(In Situ Steam Generation) 산화)에 의해 예를 들어 1.6nm 정도의 막 두께로 형성한다. 또한, 산화 실리콘막(5A)을 CVD법을 사용해서 형성해도 좋다. 도면에서는, CVD법으로 형성했을 경우의 산화 실리콘막(5A)의 형상을 도시하고 있다. 상술한 바와 같이, 직접 터널 소거 방법을 사용하기 위해서는, 절연막(ONO막)(5)을 구성하는 제1 막(하층막)인 산화 실리콘막(5A)의 막 두께는 2nm 이하가 바람직하다. 계속해서, 도 16에 도시한 바와 같이, 산화 실리콘막(5A) 위에 질화 실리콘막(5N)을 CVD법으로 예를 들어 16nm 정도의 막 두께로 퇴적한다. 이 질화 실리콘막(5N)은, 산화 실리콘막(5A)을 개재하여, 제어 게이트 전극(CG)의 상면 및 측면의 상부 및 반도체 기판(1)(p형 웰(PW1))의 상부에 위치한다. 상술한 바와 같이, 이 질화 실리콘막(5N)이, 메모리 셀의 전하 축적부가 되고, 절연막(ONO막)(5)을 구성하는 제2 막(중층막)이 된다.
계속해서, 도 17에 도시한 바와 같이, 질화 실리콘막(5N) 위에 산화 실리콘막(5s)을 CVD법에 의해 예를 들어 5nm 내지 10nm 정도의 막 두께로 퇴적한다. 이 산화 실리콘막(5s)은, 산화 실리콘막(5A) 및 질화 실리콘막(5N)을 개재하여, 제어 게이트 전극(CG)의 상면 및 측면의 상부 및 반도체 기판(1)(p형 웰(PW1))의 상부에 위치한다. 계속해서, 산화 실리콘막(5s)을 그 표면에서부터 이방적으로 에칭(에치백)한다. 이 공정에 의해, 도 18에 도시한 바와 같이, 제어 게이트 전극(CG) 양측의 측벽부에, 산화 실리콘막(5A) 및 질화 실리콘막(5N)을 개재하여, 산화 실리콘막(5s)으로 이루어지는 사이드월 막(5s)을 잔존시킬 수 있다. 산화 실리콘막(5s)의 게이트 길이 방향의 막 두께(최대 막 두께)는, 예를 들어 5nm 내지 10nm 정도다.
상기 이방적인 에칭으로는, 예를 들어 CF4 및 CHF3의 혼합 가스를 에칭 가스로 해서, 플라즈마 하에서 드라이 에칭할 수 있다.
이때, 에치백량을 많게 하여, 사이드월 막(측벽막)(5s)의 상부가, 질화 실리콘막(캡 절연막)(CP2)의 상부(상면)보다 낮아질 때까지 에치백한다. 이와 같이, 사이드월 막(측벽막)(5s)의 높이(H5s)를 조정함으로써, 사이드월 막(측벽막)(5s)의 높이(H5s)가 메모리 게이트 전극(MG)의 높이(HMG)보다 낮아진다(H5s<HMG, 도 3 등 참조). 또한, 이때, 주변 회로 영역(3A)에서, 용량 소자(C)를 구성하는 하부 전극(Pb)의 측벽부에도 사이드월 막(측벽막)(5s)이 형성된다. 여기에서도, 사이드월 막(측벽막)(5s)의 높이(H5s)는, 하부 전극(Pb)의 높이(HPb)보다 낮아진다(H5s<HPb, 도 2 참조).
또한, 에치백량이 지나치게 커지면, 사이드월 막(5s)의 막 두께가 지나치게 작아질 우려가 있기 때문에, 이 에치백 공정의 에칭 제어성을 고려하여, 제어 게이트 전극(CG)의 높이(HCG)보다 높아지는 정도로, 사이드월 막(측벽막)(5s)의 높이(H5s)를 설정하는 것이 바람직하다(H5s>HCG).
또한, 질화 실리콘막(CP2) 및 산화 실리콘막(CP1)을 형성하지 않을 경우에는, 이들 막 대신에 제어 게이트 전극(CG)이 배치되는 구성이 된다. 즉, 질화 실리콘막(CP2)의 상면의 높이가, 제어 게이트 전극(CG)의 높이(HCG)와 대응한다. 이 경우, 메모리 게이트 전극(MG)의 높이(HMG)는 제어 게이트 전극(CG)의 높이(HCG)와 거의 동일하게 된다. 이러한 경우에도, 사이드월 막(측벽막)(5s)의 높이(H5s)를 메모리 게이트 전극(MG)의 높이(HMG)보다 낮게 설정한다. 또한, 에치백 공정의 에칭 제어성을 고려하여, 사이드월 막(측벽막)(5s)의 높이(H5s)를 제어 게이트 전극(CG)의 높이(HCG)의 90% 이상으로 설정하는 것이 바람직하다(H5s>0.9×HCG, 도 39 참조).
계속해서, 도 19에 도시한 바와 같이, 질화 실리콘막(5N) 및 사이드월 막(5s) 위에 산화 실리콘막(디포지션막)(5d)을 CVD법에 의해 예를 들어 3nm 정도의 막 두께로 형성한다. 이 사이드월 막(5s) 및 산화 실리콘막(5d)에 의해, 절연막(ONO막)(5)을 구성하는 제3 막(상층막)이 구성된다.
이상의 공정이 의해, 제1 막(산화 실리콘막(5A)), 제2 막(질화 실리콘막(5N)) 및 제3 막(사이드월 막(5s) 및 산화 실리콘막(5d), 산화 실리콘막(5B))으로 이루어지는 절연막(ONO막)(5)을 형성할 수 있다.
또한, 본 실시 형태에서는, 후술하는 실시 형태 2의 경우와 비교하여, 산화 실리콘막(5s)으로 이루어지는 사이드월 막(5s)의 형성시에 반도체 기판(1)이 노출되지 않기 때문에, 반도체 기판(1)에 대한 에칭 데미지를 저감할 수 있다. 따라서, 터널 산화막이 되는 산화 실리콘막(5A)의 특성을 용이하게 유지할 수 있어, 장치의 신뢰성을 향상시킬 수 있다.
또한, 사이드월 막(5s)의 형성시의 하층의 질화 실리콘막(5N)에 대한 에칭 데미지를 제거하기 위해서, 사이드월 막(5s)의 형성 후에, 희생 산화 및 희생 산화막의 에칭을 행해도 된다.
또한, 본 실시 형태에서는, 절연막(5)의 내부의 전하 축적부(전하 축적층, 트랩 준위를 갖는 절연막)로서 질화 실리콘막(5N)을 형성하고 있지만, 예를 들어 산화 알루미늄막, 산화 하프늄막 또는 산화 탄탈막 등의 다른 절연막을 사용해도 된다. 이들 막은, 질화 실리콘막보다 높은 유전율을 갖는 고 유전율막이다. 또한, 실리콘 나노 도트를 갖는 절연막을 사용해서 전하 축적층을 형성해도 좋다.
또한, 메모리 셀 영역(1A)에 형성된 절연막(5)은, 메모리 게이트 전극(MG)의 게이트 절연막으로서 기능하여, 전하 유지(전하 축적) 기능을 갖는다. 따라서, 적어도 3층의 적층 구조를 갖고, 외측의 층(산화 실리콘막(5A, 5B))의 포텐샬 장벽 높이에 비해 내측의 층(질화 실리콘막(5N))의 포텐셜 장벽 높이가 낮아지도록 구성한다.
계속해서, 도 20에 도시한 바와 같이, 도전성막(도전체막)으로서 실리콘막(6)을 형성한다. 이 실리콘막(6)으로서, 예를 들어, 다결정 실리콘막을 CVD법 등을 사용하여 50 내지 200nm 정도의 막 두께로 형성한다. 실리콘막(6)으로서 비정질 실리콘막을 퇴적하여, 열처리를 실시함으로써 결정화시켜도 좋다. 또한, 이 실리콘막(6)에 필요에 따라서 불순물을 도입해도 좋다.
계속해서, 메모리 셀 영역(1A)의 실리콘막(6)을 에치백한다(도 21). 그 후, 제어 게이트 전극(CG)의 상부 등의 절연막(5)을 에칭에 의해 제거하는데(도 22), 상기 실리콘막(6)의 형성 공정 이후의 공정에 대해서는, 도 23 내지 도 38을 참조하면서 더욱 상세하게 설명한다.
도 23 및 도 24에 도시한 바와 같이, 절연막(5)의 상부에, 실리콘막(6)으로서, 예를 들어 다결정 실리콘막을 CVD법 등을 사용하여 50 내지 200nm 정도의 막 두께로 형성한다. 실리콘막(6)으로서 비정질 실리콘막을 퇴적하여, 열처리를 실시함으로써 결정화시켜도 좋다. 또한, 이 실리콘막(6)에 필요에 따라서 불순물을 도입해도 좋다. 또한, 이 실리콘막(6)은, 후술하는 바와 같이, 메모리 셀 영역(1A)에서 메모리 게이트 전극(MG)(예를 들어, 게이트 길이가 50nm 정도)이 되고, 주변 회로 영역(3A)에서 용량 소자(C)의 상부 전극(Pa)이 된다.
계속해서, 도 25 및 도 26에 도시한 바와 같이, 메모리 셀 영역(1A)의 실리콘막(6)을 에치백한다(선택적으로 제거한다). 이 에치백 공정에서는, 실리콘막(6)을 그 표면에서 소정의 막 두께만큼 이방성의 드라이 에칭에 의해 제거한다. 이 공정에 의해, 제어 게이트 전극(CG) 양측의 측벽부에, 절연막(5)을 개재하여 실리콘막(6)을 사이드월 스페이서 형상으로 잔존시킬 수 있다(도 25, 도 21 참조). 이때, 주변 회로 영역(2A)에서는, 실리콘막(6)이 에칭되어, 실리콘막(4)의 상부의 질화 실리콘막(CP2)이 노출된다(도 26). 또한, 주변 회로 영역(3A)은, 포토레지스트막(도시하지 않음) 등으로 덮어, 실리콘막(6)의 에칭은 행하지 않는다. 물론, 상부 전극(Pa)을 원하는 형상으로 패터닝하고자 하는 경우에는, 이 공정을 이용해서 패터닝을 행해도 된다.
상기 제어 게이트 전극(CG) 양쪽의 측벽부 중, 한쪽의 측벽부에 잔존한 실리콘막(6)에 의해 메모리 게이트 전극(MG)이 형성된다. 또한, 다른 쪽의 측벽부에 잔존한 실리콘막(6)에 의해 실리콘 스페이서(SP1)가 형성된다(도 25). 메모리 게이트 전극(MG)과 실리콘 스페이서(SP1)는, 제어 게이트 전극(CG)의 서로 반대측이 되는 측벽부에 형성되어 있어, 제어 게이트 전극(CG)을 사이에 두고 대략 대칭 구조가 된다.
상기 메모리 게이트 전극(MG) 아래의 절연막(5)이, 메모리 트랜지스터의 게이트 절연막이 된다. 실리콘막(6)의 퇴적막 두께에 대응해서 메모리 게이트 길이(메모리 게이트 전극(MG)의 게이트 길이)가 결정된다.
계속해서, 도 27 및 도 28에 도시한 바와 같이, 제어 게이트 전극(CG)의 상부의 절연막(5)을 에칭에 의해 제거한다. 이에 의해, 제어 게이트 전극(CG)의 상부의 질화 실리콘막(CP2)이 노출되고, p형 웰(PW1)이 노출된다(도 27, 도 22 참조). 이때, 주변 회로 영역(2A)에서, 절연막(5)이 에칭되어 실리콘막(4)이 노출된다.
계속해서, 주변 회로 영역(2A)에서, 실리콘막(4)에 불순물을 도입한다. 예를 들어, n 채널형 MISFETQn의 형성 예정 영역의 실리콘막(4)에는, 인 등의 n형 불순물을 주입한다. 또한, 도시하지 않지만, p 채널형 MISFET의 형성 예정 영역에는 역 도전형(p형)의 불순물을 주입한다.
계속해서, 실리콘막(4)의 n 채널형 MISFETQn의 게이트 전극(GE)의 형성 예정 영역에, 포토리소그래피법을 사용해서 포토레지스트막(도시하지 않음)을 형성하고, 이 포토레지스트막을 마스크로서 사용하여 실리콘막(4)을 에칭한다. 그 후, 포토레지스트막을 애싱 등에 의해 제거하고, 또한, 실리콘막(4)의 상부의 절연막(CP1, CP2)을 제거함으로써 게이트 전극(GE)을 형성한다(도 28). 게이트 전극(GE) 하에 잔존하는 절연막(3)이, n 채널형 MISFETQn의 게이트 절연막이 된다. 또한, 게이트 전극(GE)으로 덮인 부분 이외의 절연막(3)은, 상기 게이트 전극(GE)의 형성시에 제거해도 좋고, 또한, 이후의 패터닝 공정 등에 의해 제거해도 좋다.
계속해서, 도 29 및 도 30에 도시한 바와 같이, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG)측의 반도체 기판(1)(p형 웰(PW1)) 중에, 비소(As) 또는 인(P) 등의 n형 불순물을 주입함으로써 n-형 반도체 영역(7a) 및 n-형 반도체 영역(7b)을 형성한다. 이때, n-형 반도체 영역(7a)은, 메모리 게이트 전극(MG)의 측벽(절연막(5)을 통해 제어 게이트 전극(CG)과 이웃하는 측과는 반대측의 측벽)에 자기 정합해서 형성된다. 또한, n-형 반도체 영역(7b)은, 제어 게이트 전극(CG)의 측벽(절연막(5)을 통해 메모리 게이트 전극(MG)과 이웃하는 측과는 반대측의 측벽)에 자기 정합해서 형성된다. 또한, 주변 회로 영역(2A)에서, 게이트 전극(GE) 양측의 반도체 기판(1)(p형 웰(PW2)) 중에, 비소(As) 또는 인(P) 등의 n형 불순물을 주입함으로써 n-형 반도체 영역(7)을 형성한다. 이때, n-형 반도체 영역(7)은, 게이트 전극(GE)의 측벽에 자기 정합해서 형성된다.
n-형 반도체 영역(7a)과 n-형 반도체 영역(7b)과 n-형 반도체 영역(7)은, 동일한 이온 주입 공정에서 형성해도 좋지만, 여기에서는, 서로 다른 이온 주입 공정에서 형성하고 있다. 이와 같이, 서로 다른 이온 주입 공정에서 형성함으로써, n-형 반도체 영역(7a), n-형 반도체 영역(7b) 및 n-형 반도체 영역(7)을 각각 원하는 불순물 농도 및 원하는 접합의 깊이로 형성하는 것이 가능해진다.
계속해서, 도 31 및 도 32에 도시한 바와 같이, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)이 절연막(5)을 개재해서 인접한 패턴(합성 패턴)의 측벽부에, 예를 들어 산화 실리콘 등의 절연막으로 이루어지는 측벽 절연막(SW)을 형성한다. 또한, 주변 회로 영역(2A)에서, 게이트 전극(GE)의 측벽부에 측벽 절연막(SW)을 형성한다. 예를 들어, 반도체 기판(1)의 주면 전체 면 위에 산화 실리콘막 등의 절연막을 퇴적하고, 이 절연막을 에치백함으로써, 상기 합성 패턴(CG, MG)의 측벽부 및 게이트 전극(GE)의 측벽부에 측벽 절연막(SW)을 형성한다. 측벽 절연막(SW)으로는, 산화 실리콘막 외에, 질화 실리콘막 또는 산화 실리콘막과 질화 실리콘막의 적층막 등을 사용해서 형성해도 좋다.
계속해서, 도 33 및 도 34에 도시한 바와 같이, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 측벽 절연막(SW)을 마스크로 해서, 비소(As) 또는 인(P) 등의 n형 불순물을 반도체 기판(1)(p형 웰(PW1))에 주입함으로써, 고 불순물 농도의 n+형 반도체 영역(8a) 및 n+형 반도체 영역(8b)을 형성한다. 이때, n+형 반도체 영역(8a)은, 메모리 셀 영역(1A)에서, 메모리 게이트 전극(MG)측의 측벽 절연막(SW)에 자기 정합해서 형성된다. 또한, n+형 반도체 영역(8b)은, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG)측의 측벽 절연막(SW)에 자기 정합해서 형성된다. n+형 반도체 영역(8a)은, n-형 반도체 영역(7a)보다 불순물 농도가 높고, 접합의 깊이가 깊은 반도체 영역으로서 형성된다. n+형 반도체 영역(8b)은, n-형 반도체 영역(7b)보다 불순물 농도가 높고, 접합의 깊이가 깊은 반도체 영역으로서 형성된다. 또한, 주변 회로 영역(2A)에서, 게이트 전극(GE) 양측의 반도체 기판(1)(p형 웰(PW2)) 중에, 비소(As) 또는 인(P) 등의 n형 불순물을 주입함으로써 n+형 반도체 영역(8)을 형성한다. 이때, n+형 반도체 영역(8)은, 주변 회로 영역(2A)에서, 게이트 전극(GE)의 측벽부의 측벽 절연막(SW)에 자기 정합해서 형성된다. 이에 의해, 주변 회로 영역(2A)에서, 게이트 전극(GE)의 양측에 LDD 구조의 소스, 드레인 영역(7, 8)이 형성된다.
상기 공정에 의해, n-형 반도체 영역(7b)과 그것보다 고 불순물 농도의 n+형 반도체 영역(8b)에 의해, 메모리 트랜지스터의 드레인 영역으로서 기능하는 n형의 드레인 영역(MD)이 구성되고, n-형 반도체 영역(7a)과 그것보다 고 불순물 농도의 n+형 반도체 영역(8a)에 의해, 메모리 트랜지스터의 소스 영역으로서 기능하는 n형의 소스 영역(MS)이 구성된다.
다음으로, 소스 영역(MS)(n-형 반도체 영역(7a) 및 n+형 반도체 영역(8a)), 드레인 영역(MD)(n-형 반도체 영역(7b) 및 n+형 반도체 영역(8b)) 및 소스, 드레인 영역(7, 8)에 도입된 불순물을 활성화하기 위한 열처리를 행한다.
이상의 공정에 의해, 메모리 셀 영역(1A)에 불휘발성 메모리의 메모리 셀(MC)이, 주변 회로 영역(2A)에 n 채널형 MISFETQn이 형성된다. 또한, 주변 회로 영역(3A)에는 용량 소자(C)가 형성된다.
계속해서, 필요에 따라서 예를 들어 희(希)불산 등을 사용한 습식 에칭을 행하여, 반도체 기판(1)의 주 표면을 청정화한다. 이에 의해, n+형 반도체 영역(8a)의 상면과 n+형 반도체 영역(8b)의 상면과 제어 게이트 전극(CG)의 상면과 메모리 게이트 전극(MG)의 상면이 청정화되어, 자연 산화막 등의 불필요한 물질이 제거된다. 또한, n+형 반도체 영역(8)의 상면과 게이트 전극(GE)의 상면이 청정화되어, 자연 산화막 등의 불필요한 물질이 제거된다.
계속해서, 도 35 및 도 36에 도시한 바와 같이, 살리사이드 기술을 사용하여, 메모리 게이트 전극(MG), n+형 반도체 영역(8a) 및 n+형 반도체 영역(8b)의 상부에 각각 금속 실리사이드층(금속 실리사이드막)(11)을 형성한다. 또한, 게이트 전극(GE) 및 n+형 반도체 영역(8)의 상부에, 각각 금속 실리사이드층(11)을 형성한다. 또한, 용량 소자(C)의 상부 전극(Pa)의 상부에 금속 실리사이드층(11)을 형성한다.
이 금속 실리사이드층(11)에 의해 확산 저항이나 콘택트 저항 등을 저 저항화할 수 있다. 이 금속 실리사이드층(11)은, 다음과 같이 해서 형성할 수 있다.
예를 들어, 반도체 기판(1)의 주면 전체면 위에 금속막(도시하지 않음)을 형성하고, 반도체 기판(1)에 대하여 열처리를 행함으로써, 메모리 게이트 전극(MG), 게이트 전극(GE), n+형 반도체 영역(8, 8a, 8b) 및 상부 전극(Pa)의 상층 부분과 상기 금속막을 반응시킨다. 이에 의해, 메모리 게이트 전극(MG), 게이트 전극(GE), n+형 반도체 영역(8, 8a, 8b) 및 상부 전극(Pa)의 상부에, 각각 금속 실리사이드층(11)이 형성된다. 상기 금속막은, 예를 들어 코발트(Co)막 또는 니켈(Ni)막 등으로 이루어지며, 스퍼터링법 등을 사용해서 형성할 수 있다.
여기서, 상술한 바와 같이, 사이드월 막(측벽막)(5s)의 높이(H5s)를, 메모리 게이트 전극(MG)의 높이(HMG)보다 낮게 설정했기(H5s<HMG, 도 3 참조) 때문에, 사이드월 막(측벽막)(5s)의 상방에도 메모리 게이트 전극(MG)이 연장되어, 사이드월 막(5s)의 측벽 및 상부가 메모리 게이트 전극(MG)을 형성하는 실리콘막(6)으로 덮이게 된다. 그 결과, 메모리 게이트 전극(MG)의 표면의 금속 실리사이드층(11)의 형성 영역을, 사이드월 막(5s)의 막 두께(게이트 길이 방향의 막 두께)에 대응하는 분만큼 크게 확보할 수 있다.
계속해서, 미반응의 금속막을 제거한 후, 반도체 기판(1)의 주면 전체면 위에 절연막(층간 절연막)(12)으로서, 예를 들어, 산화 실리콘막의 단체막, 혹은 질화 실리콘막과 상기 질화 실리콘막 위에 상기 질화 실리콘막보다 두껍게 형성된 산화 실리콘막과의 적층막을, 예를 들어 CVD법 등을 사용해서 형성한다. 이 절연막(12)의 형성 후, 필요에 따라서 CMP(Chemical Mechanical Polishing)법 등을 사용하여 절연막(12)의 상면을 평탄화한다.
계속해서, 절연막(12)을 드라이 에칭함으로써, 절연막(12)에 콘택트 홀(개구부, 관통 구멍)을 형성한다. 계속해서, 콘택트 홀 내에 배리어 도체막(13a) 및 주 도체막(13b)의 적층막을 형성한다. 계속해서, 절연막(12) 위의 불필요한 주 도체막(13b) 및 배리어 도체막(13a)을 CMP법 또는 에치백법 등에 의해 제거함으로써 플러그(PG)를 형성한다. 이 플러그(PG)는, 예를 들어, n+형 반도체 영역(8, 8a, 8b)의 상부에 형성된다. 또한, 도 35 및 도 36에 도시하는 단면에는 나타나지 않지만, 플러그(PG)는, 예를 들어 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 게이트 전극(GE)의 상부 등에도 형성된다. 또한, 배리어 도체막(13a)으로는, 예를 들어 티탄막, 질화 티탄막, 혹은 이것들의 적층막을 사용할 수 있다. 또한, 주 도체막(13b)으로는 텅스텐막 등을 사용할 수 있다.
계속해서, 도 37 및 도 38에 도시한 바와 같이, 플러그(PG)가 매립된 절연막(12) 위에 제1층 배선(M1)을 형성한다. 제1층 배선은, 예를 들어, 다마신 기술(여기서는 싱글 다마신 기술)을 사용해서 형성한다. 우선, 플러그(PG)가 매립된 절연막 위에 홈용 절연막(14)을 형성하고, 이 홈용 절연막(14)에, 포토리소그래피 기술 및 드라이 에칭 기술을 사용해서 배선 홈을 형성한다. 계속해서, 배선 홈의 내부를 포함하는 반도체 기판(1)의 주면 위에 배리어 도체막(도시하지 않음)을 형성하고, 계속해서, CVD법 또는 스패터링법 등에 의해 배리어 도체막 위에 구리의 시드층(도시하지 않음)을 형성한다. 계속해서, 전해 도금법 등을 사용해서 시드층 위에 구리 도금막을 형성하고, 구리 도금막에 의해 배선 홈의 내부를 매립한다. 그 후, 배선 홈내 이외의 영역의 구리 도금막, 시드층 및 배리어 메탈막을 CMP법에 의해 제거하여, 구리를 주 도전 재료로 하는 제1층 배선을 형성한다. 또한, 배리어 도체막으로는, 예를 들어, 질화 티탄막, 탄탈막 또는 질화 탄탈막 등을 사용할 수 있다.
그 후, 듀얼 다마신법 등에 의해 2층째 이후의 배선을 형성하는데, 여기에서는 그 설명을 생략한다. 또한, 각 배선은, 상기 다마신 기술 외에, 배선용의 도전성 막을 패터닝함으로써 형성할 수도 있다. 이 경우, 도전성 막으로는, 예를 들어 텅스텐 또는 알루미늄 등을 사용할 수 있다.
(변형예의 설명)
상술한 바와 같이, 제어 게이트 전극(CG) 위에 질화 실리콘막(CP2) 및 산화 실리콘막(CP1)을 갖는 도 3의 구성에 대하여, 도 39에 도시한 바와 같이, 질화 실리콘막(CP2) 및 산화 실리콘막(CP1)을 생략한 구성으로 해도 좋다. 도 39는, 본 실시 형태의 반도체 장치의 다른 메모리 셀 구성을 도시하는 주요부 단면도다.
이 경우, 제어 게이트 전극(CG)의 높이는 적절하게 조정 가능하며, 제어 게이트 전극(CG)의 높이를 질화 실리콘막(CP2)을 설치했을 경우의 질화 실리콘막(CP2)의 높이와 동일한 정도로 해도 좋다.
또한, 사이드월 막(측벽막)(5s)의 높이(H5s)에 대해서는, 제어 게이트 전극(CG)의 높이(HCG)의 90% 이상으로 설정하는 것이 바람직하다(H5s>0.9×HCG).
또한, 도 3에 도시하는 구성에서는, 사이드월 막(측벽막)(5s)의 높이(H5s)를, 메모리 게이트 전극(MG)의 높이(HMG)보다 낮게 설정했지만(H5s<HMG, 도 3 참조), 상술한 도 7에 도시한 바와 같이, 사이드월 막(측벽막)(5s)의 높이(H5s)를 메모리 게이트 전극(MG)의 높이(HMG)와 동일한 정도로 해도 좋다(H5s=HMG). 이러한 형상의 메모리 셀에서도, 상기 <1>의 란에서 설명한, 소거 특성의 향상 효과를 발휘할 수 있어 유용하다.
계속해서, 상기 형태(도 3 등 참조)의 사이드월 막(5s)의 형상의 변형예에 대해서 이하에 설명한다.
(변형예 1)
도 40의 (A) 및 (B)는, 본 실시 형태의 변형예 1의 반도체 장치의 메모리 셀의 구성을 도시하는 주요부 단면도다. 사이드월 막(5s)의 구성 이외에는, 상기 형태(도 3 등 참조)와 마찬가지이기 때문에, 그 상세한 설명을 생략한다.
도 40의 (A)에 도시하는 절연막(5)은, 소위 다층 절연막(ONO막)이다. 구체적으로는, 제1 막(하층막)(5A)인 산화 실리콘막과, 제2 막(중층막)(5N)인 질화 실리콘막과, 제3 막(상층막)(5B)인 산화 실리콘막으로 이루어진다. 제3 막(상층막)(5B)은, 각각 산화 실리콘막으로 이루어지는 사이드월 막(측벽막)(5s)과 디포지션막(퇴적막)(5d)의 적층막으로 이루어진다. 제2 막(5N)은 전하 축적부다.
여기서, 본 실시 형태에서는, 사이드월 막(5s)의 측면이 테이퍼 형상으로 되어 있다. 바꿔 말하면, 사이드월 막(5s)의 막 두께가, 그 상방에서부터 하방에 걸쳐 커져, 사이드월 막(5s)의 측면과 디포지션막(5d)(질화 실리콘막(5N))이 이루는 각(θ1)이 90°보다 커져 있다.
도 3에 도시하는 구성에서는, 모식적으로 사이드월 막(5s)의 측면을 수직으로 기재했지만, 완전한 이방성 에칭을 행하는 것이 어려워, 약간 등방성 에칭의 성분도 포함되기 때문에, 에칭 시간이 길어질수록 횡방향(게이트 길이 방향)의 에칭이 진행한다. 그 결과, 도 3에 도시하는 형태에서도, 에칭 시간이 길어지면, 도 40의 (B)에 도시한 바와 같이, 사이드월 막(5s)의 측면과 디포지션막(5d)(질화 실리콘막(5N))이 이루는 각(θ2)이 90°보다 커진다.
이 도 40의 (B)에 반해, 도 40의 (A)에서는, 테이퍼 형상이 완만하여 이루는 각이 도 40의 (B)의 경우보다 커져 있다(θ1>θ2). 바꿔 말하면, 메모리 게이트 전극(MG)의 코너부가 도 40의 (B)의 경우보다, 보다 크게 라운드화되어 있다.
상기 구성으로 함으로써, 메모리 게이트 전극(MG)의 코너부에서의 전계 집중을 완화하여, FN 터널 현상의 발생을 억제할 수 있다. 이에 의해, 소거(홀 주입)를 효율적으로 행할 수 있어, 소거 특성을 향상시킬 수 있다.
테이퍼 각도를 완만하게 하기 위해서, 바꿔 말하면, 상부와 하부의 막 두께의 차를 크게 하는 방법에 대해 이하에 설명한다.
상기 형태(도 3 등 참조)에서는, 산화 실리콘막(5s)의 에치백 공정에서, 산화 실리콘막(5s)을 그 표면에서부터 이방적으로 에칭하였지만(도 18), 이 에칭 공정에서 에칭 조건을 조정함으로써 테이퍼 각도를 완만하게 할 수 있다. 예를 들어, 등방적인 에칭 조건을 가미함으로써 테이퍼 각도를 완만하게 할 수 있다.
예를 들어, 상기 형태(도 3 등 참조)에서 설명한 에칭 가스인 CF4 및 CHF3의 혼합 가스 중, CHF3의 유량을 CF4의 유량보다 많게 함으로써, 등방적인 에칭 성분이 커져 테이퍼 각도를 완만하게 할 수 있다.
(변형예 2)
도 41은, 본 실시 형태의 변형예 2의 반도체 장치의 메모리 셀의 구성을 도시하는 주요부 단면도다.
상기 형태(도 3 등 참조)에서는, 사이드월 막(측벽막)(5s)의 높이(H5s)가 메모리 게이트 전극(MG)의 높이(HMG)보다 낮고, 또한, 제어 게이트 전극(CG)의 높이(HCG)보다 높아지도록 설정했지만(HMG>H5s>HCG), 제어 게이트 전극(CG)의 높이(HCG)보다 낮아지도록 설정해도 좋다(H5s<HCC, 도 41). 또한, 사이드월 막(5s)의 구성 이외에는, 상기 형태(도 3 등 참조)와 마찬가지이기 때문에, 그 상세한 설명을 생략한다.
도 41에 도시하는 절연막(5)은, 소위 다층 절연막(ONO막)이다. 구체적으로는, 제1 막(하층막)(5A)인 산화 실리콘막과, 제2 막(중층막)(5N)인 질화 실리콘막과, 제3 막(상층막)(5B)인 산화 실리콘막으로 이루어진다. 제3 막(상층막)(5B)은, 각각 산화 실리콘막으로 이루어지는 사이드월 막(측벽막)(5s)과 디포지션막(퇴적막)(5d)의 적층막으로 이루어진다. 제2 막(5N)은 전하 축적부다.
여기서, 본 실시 형태에서는, 사이드월 막(측벽막)(5s)의 높이(H5s)가 제어 게이트 전극(CG)의 높이(HCG)보다 낮아지도록 설정되어 있다(H5s<HCG). 구체적으로는, 사이드월 막(측벽막)(5s)이, 제어 게이트 전극(CG)의 높이(HCG)의 30% 정도 이하로, 메모리 게이트 전극(MG)의 코너부에만 사이드월 막(측벽막)(5s)이 배치되어 있다.
이러한 구성에 의해서도, 메모리 게이트 전극(MG)의 코너부가, 사이드월 막(측벽막)(5s)에 의해 직접적으로 라운드화되어, 당해 부위에서의 전계 집중을 완화할 수 있다. 따라서, FN 터널 현상의 발생을 억제할 수 있고 소거 특성을 향상시킬 수 있다.
이와 같이, 사이드월 막(측벽막)(5s)의 높이(H5s)를 낮게 하기 위해서는, 에치백량을 많게 할 필요가 있어, 에칭의 제어성이 곤란해질 수 있다.
따라서, 산화 실리콘막(5s)의 막 두께를 미리 두껍게, 예를 들어, 메모리 게이트 전극(MG)의 막 두께의 15% 이상 정도로 함으로써, 메모리 게이트 전극(MG)의 코너부에만 사이드월 막(측벽막)(5s)을 잔존시킬 수 있다. 잔존하는 사이드월 막(측벽막)(5s)의 막 두께(게이트 길이 방향의 막 두께)는, 예를 들어, 메모리 게이트 전극(MG)의 막 두께의 10% 이상으로 한다.
(변형예 3)
상기 형태(도 3 등 참조)에서는, 도면을 간이하게 하기 위해서, 메모리 게이트 전극(MG)의 소스 영역(MS)측의 단부(측면)를 대략 수직으로 기재하고 있다. 그러나, 도 42에서의 화살표로 나타낸 바와 같이, 메모리 게이트 전극(MG)의 단부가, 사이드월 막(측벽막)(5s)의 형상에 대응해서 소스 영역(MS)측으로 돌출되어 있어도 된다(도면에서의 화살표부 참조). 도 42는, 본 실시 형태의 반도체 장치의 다른 구성(변형예 3)을 도시하는 주요부 단면도다.
(실시 형태 2)
실시 형태 1에서는, 절연막(ONO막)(5)을 구성하는, 제1 막(하층막)(5A), 제2 막(중층막)(5N) 및 제3 막(상층막)(5B) 중, 제3 막을 사이드월 막(측벽막)(5s)과 디포지션막(퇴적막)(5d)의 적층막으로 구성했지만, 제1 막(5A)을 사이드월 막(측벽막)(5s)과 디포지션막(퇴적막)(5d)의 적층막으로 구성해도 좋다. 바꿔 말하면, 실시 형태 1에서는, 절연막(ONO막)(5)의 메모리 게이트 전극(MG)측(외측, 상층측)에 사이드월 막(측벽막)(5s)을 설치했지만, 절연막(ONO막)(5)의 제어 게이트 전극(CG)측(내측, 하층측)에 사이드월 막(측벽막)(5s)을 설치해도 좋다.
도 43 및 도 44는, 본 실시 형태의 반도체 장치를 도시하는 주요부 단면도이며, 도 45는, 도 43의 메모리 셀부의 단면도다.
도 43에, 드레인 영역(MD)을 공유하는 2개의 메모리 셀(MC)의 주요부 단면도를, 도 44의 좌측부에, n 채널형 MISFETQn의 주요부 단면도를 도시하고, 도 44의 우측부에, 용량 소자(C)의 주요부 단면도를 도시한다.
또한, 절연막(5)의 구성(사이드월 막(5s)의 위치) 이외에는, 실시 형태 1(도 1 내지 3 등 참조)과 마찬가지이기 때문에, 그 상세한 설명을 생략한다.
도 45에 도시하는 절연막(5)은, 소위 다층 절연막(ONO막)이다. 구체적으로는, 제1 막(하층막)(5A)인 산화 실리콘막과, 제2 막(중층막)(5N)인 질화 실리콘막과, 제3 막(상층막)(5B)인 산화 실리콘막으로 이루어진다. 제1 막(하층막)(5A)은, 각각 산화 실리콘막으로 이루어지는 사이드월 막(측벽막)(5s)과 디포지션막(퇴적막)(5d)의 적층막으로 이루어진다. 제2 막(5N)은 전하 축적부다.
제1 막(5A)은, 상술한 바와 같이, 사이드월 막(5s)과 디포지션막(5d)의 적층막으로 이루어진다. 이 제1 막(5A)은, 제어 게이트 전극(CG)의 측벽과 메모리 게이트 전극(MG)의 측벽 사이에 위치하는 세로부(수직부)와, 반도체 기판(1)(p형 웰(PW1))과 메모리 게이트 전극(MG)의 저부(저면) 사이에 위치하는 가로부(수평부)를 갖는다. 또한, 또 다르게 말하면, 제1 막(5A)은, 제2 막(5N)의 세로부와 제어 게이트 전극(CG)의 측벽 사이에 위치하는 세로부(수직부)와, 제2 막(5N)의 가로부와 반도체 기판(1)(p형 웰(PW1)) 사이에 위치하는 가로부(수평부)를 갖는다. 이 제1 막(5A)의 세로부는, 사이드월 막(5s)과 디포지션막(5d)의 세로부의 적층부로 이루어지고, 가로부는 디포지션막(5d)의 가로부로 이루어진다.
여기에서는, 사이드월 막(측벽막)(5s)의 높이(H5s)가 메모리 게이트 전극(MG)의 높이(HMG)보다 낮게 설정되어 있다(HMG>H5s).
이와 같이, 사이드월 막(측벽막)(5s)의 높이(H5s)를 메모리 게이트 전극(MG)의 높이(HMG)보다 낮게 설정(H5s<HMG)함으로써, 사이드월 막(측벽막)(5s)의 상방에도 메모리 게이트 전극(MG)이 연장되게 된다. 그 결과, 메모리 게이트 전극(MG)의 형성 영역 및 그 표면에 형성되는 금속 실리사이드층(11)의 형성 영역을, 사이드월 막(5s)의 막 두께(게이트 길이 방향의 막 두께)에 대응하는 분만큼 크게 확보할 수 있다. 이에 의해, 메모리 게이트 전극(MG)의 저항을 저감할 수 있어, 메모리 동작 특성을 향상시킬 수 있다. 또한, 사이드월 막(측벽막)(5s)의 높이(H5s)는, 에치백 공정의 에칭 제어성을 고려하면, 제어 게이트 전극(CG)의 높이(HCG)보다 높게 설정하는 것이 바람직하다(H5s>HCG).
제1 막(5A)의 막 두께에 대해서 설명한다. 제1 막의 세로부의 최대 막 두께(T1)는, 사이드월 막(5s)의 최대 막 두께(Ts)와 산화 실리콘막(디포지션막)(5d)의 세로부의 막 두께(Td)의 합(Ts+Td)이 된다. 또한, 제1 막의 가로부의 막 두께(T2)는, 산화 실리콘막(디포지션막)(5d)의 세로부의 막 두께(Td)가 된다. 이와 같이, 제1 막의 세로부의 막 두께는, 가로부의 막 두께보다 커져 있다.
이 제1 막(5A)의 가로부를 통해 터널 현상에 의해 홀(정공)이 제2 막(전하 축적부)(5N)에 주입되어, 전하 축적부에 기입된 전자의 소거 동작이 행해진다. 메모리 셀의 동작에 대해서는 실시 형태 1에서 설명한 바와 같다. 따라서, 적어도 이 가로부(디포지션막(5d), 터널 산화막)의 막 두께가 2nm 이하인 것이 바람직하다. 또한, 세로부의 막 두께(게이트 길이 방향의 두께)는 2nm 이상이어도 좋다.
또한, 제2 막(중층막)(5N)은 제1 막(5A) 위에 배치되고, 제어 게이트 전극(CG)의 측벽과 메모리 게이트 전극(MG)의 측벽 사이에 위치하는 세로부(수직부)와, 반도체 기판(1)(p형 웰(PW1))과 메모리 게이트 전극(MG)의 저부(저면) 사이에 위치하는 가로부(수평부)를 갖는다. 또한, 또 다르게 말하면, 제2 막(5N)은, 제1 막(5A)의 세로부와 메모리 게이트 전극(MG)의 측벽 사이에 위치하는 세로부(수직부)와, 제1 막(5A)의 가로부와 메모리 게이트 전극(MG)의 저부(저면) 사이에 위치하는 가로부(수평부)를 갖는다.
제3 막(하층막)(5B)은, 제어 게이트 전극(CG)의 측벽과 메모리 게이트 전극(MG)의 측벽 사이에 위치하는 세로부(수직부)와, 반도체 기판(1)(p형 웰(PW1))과 메모리 게이트 전극(MG)의 저부(저면) 사이에 위치하는 가로부(수평부)를 갖는다.
본 실시 형태의 메모리 셀의 "기입", "소거" 및 "판독" 동작은, 실시 형태 1의 "동작 설명"의 란에서 설명한 바와 같다. 즉, 기입은, 소위 SSI 방식이라고 불리는 핫 일렉트론 기입을 사용하고, 소거는, 직접 터널 현상을 이용한 홀 주입에 의한 소거 방식을 사용한다.
본 실시 형태에서도, 실시 형태 1의 <1>의 란에서 설명한 바와 같이, 소거 특성을 향상시킬 수 있다. 또한, 실시 형태 1의 <2>의 란에서 설명한 바와 같이, 메모리 게이트 전극(MG)의 저항을 저감할 수 있고, 금속 실리사이드층(11)의 형성 영역을 크게 확보할 수 있다.
본 실시 형태의 메모리 셀의 제법 공정에 대해서는, 절연막(5)의 형성 공정 이외에는, 실시 형태 1(도 9 내지 도 14, 도 23 내지 도 38 등 참조)에서 설명한 공정과 마찬가지다.
계속해서, 도 46 내지 도 53을 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법, 특히, 절연막(5)의 형성 공정을 설명하는 동시에, 당해 반도체 장치의 구성을 보다 명확하게 한다. 도 46 내지 도 53은, 본 실시 형태의 반도체 장치의 메모리 셀의 제조 공정을 도시하는 주요부 단면도다.
실시 형태 1과 마찬가지로, 반도체 기판(1)의 주면(p형 웰(PW1, PW2)의 표면)에, 절연막(게이트 절연막)(3) 및 제어 게이트 전극(CG) 등을 형성한다(도 9 내지 도 12 참조). 또한, 제어 게이트 전극(CG) 위의 질화 실리콘막(CP2) 및 산화 실리콘막(CP1)에 대해서는 생략하는 것도 가능하다(도 54 참조).
계속해서, 제어 게이트 전극(CG)(4)의 표면(상면 및 측면) 상을 포함하는 반도체 기판(1) 위에 절연막(5)(5A, 5N, 5B)을 형성한다. 이 절연막(5)의 형성 공정에 대해서, 도 44 내지 도 51을 참조하면서 상세하게 설명한다. 또한, 이들 도면에서는, 도면을 이해하기 쉽게 하기 위해서, 제어 게이트 전극(CG)의 폭(게이트 길이)을 다른 부위에 비해 짧게 표시하고 있다.
우선, 반도체 기판(1)의 주면을 청정화 처리한 후, 도 46에 도시한 바와 같이, 제어 게이트 전극(CG)의 상면 및 측면 상을 포함하는 반도체 기판(1)(p형 웰(PW1)) 위에 산화 실리콘막(5s)을 CVD법에 의해 예를 들어 10nm 정도의 막 두께로 퇴적한다. 계속해서, 산화 실리콘막(5s)을 그 표면에서부터 이방적으로 에칭(에치백)한다. 이 공정에 의해, 도 47에 도시한 바와 같이, 제어 게이트 전극(CG) 양측의 측벽부에, 산화 실리콘막(5s)으로 이루어지는 사이드월 막(5s)을 잔존시킬 수 있다. 상기 이방적인 에칭으로는, 예를 들어, CF4 및 CHF3의 혼합 가스를 에칭 가스로 해서, 플라즈마 하에서 드라이 에칭할 수 있다. 이때, 에치백량을 많게 하여, 사이드월 막(측벽막)(5s)의 상부가, 질화 실리콘막(캡 절연막)(CP2)의 상부(상면)보다 낮아질 때까지 에치백한다. 이와 같이, 사이드월 막(측벽막)(5s)의 높이(H5s)를 조정함으로써, 사이드월 막(측벽막)(5s)의 높이(H5s)가 메모리 게이트 전극(MG)의 높이(HMG)보다 낮아진다(H5s<HMG, 도 45 등 참조). 또한, 이때, 주변 회로 영역(3A)에서, 용량 소자(C)을 구성하는 하부 전극(Pb)의 측벽부에도 사이드월 막(측벽막)(5s)이 형성된다. 여기에서도, 사이드월 막(측벽막)(5s)의 높이(H5s)는, 하부 전극(Pb)의 높이(HPb)보다 낮아진다(H5s<HPb, 도 44 참조).
이와 같이, 사이드월 막(측벽막)(5s)의 높이(H5s)를 조정함으로써, 사이드월 막(측벽막)(5s)의 높이(H5s)가 메모리 게이트 전극(MG)의 높이(HMG)보다 낮아진다(H5s<HMG).
또한, 사이드월 막(5s)의 형성시의 반도체 기판(1)에 대한 에칭 데미지를 제거하기 위해서, 사이드월 막(5s)의 형성 후에 희생 산화 및 희생 산화막의 에칭을 행해도 된다.
계속해서, 도 48에 도시한 바와 같이, 사이드월 막(5s) 위에 산화 실리콘막(디포지션막)(5d)을 CVD법에 의해 예를 들어 1.6nm 정도의 막 두께로 형성한다. 이 사이드월 막(5s) 및 산화 실리콘막(5d)에 의해, 절연막(ONO막)(5)을 구성하는 제1 막(하층막)(5A)이 구성된다.
상술한 바와 같이, 직접 터널 소거 방법을 사용하기 위해서는, 절연막(ONO막)(5)을 구성하는 제1 막(하층막)의 가로부(산화 실리콘막(5d))의 막 두께는, 2nm 이하가 바람직하다.
계속해서, 도 49에 도시한 바와 같이, 산화 실리콘막(산화 실리콘막(5d))(5A) 위에 질화 실리콘막(5N)을 CVD법으로 예를 들어 16nm 정도의 막 두께로 퇴적한다. 이 질화 실리콘막(5N)은, 산화 실리콘막(5A)을 개재하여, 제어 게이트 전극(CG)의 상면 및 측면의 상부 및 반도체 기판(1)(p형 웰(PW1))의 상부에 위치한다. 상술한 바와 같이, 이 질화 실리콘막(5N)이, 메모리 셀의 전하 축적부가 되고, 절연막(ONO막)(5)을 구성하는 제2 막(중층막)이 된다.
계속해서, 도 50에 도시한 바와 같이, 질화 실리콘막(5N) 위에 산화 실리콘막(5B)을 CVD법에 의해 예를 들어 3nm 정도의 막 두께로 퇴적한다. 이 산화 실리콘막(5B)은, 산화 실리콘막(5A) 및 질화 실리콘막(5N)을 개재하여, 제어 게이트 전극(CG)의 상면 및 측면의 상부 및 반도체 기판(1)(p형 웰(PW1))의 상부에 위치한다.
이상의 공정이 의해, 제1 막(사이드월 막(5s) 및 산화 실리콘막(5d), 산화 실리콘막(5A)), 제2 막(질화 실리콘막(5N)) 및 제3 막(산화 실리콘막(5B))으로 이루어지는 절연막(ONO막)(5)을 형성할 수 있다.
또한, 본 실시 형태에서는, 절연막(5)의 내부의 전하 축적부(전하 축적층, 트랩 준위를 갖는 절연막)로서 질화 실리콘막(5N)을 형성하고 있지만, 예를 들어 산화 알루미늄막, 산화 하프늄막 또는 산화 탄탈막 등의 다른 절연막을 사용해도 된다. 이들 막은, 질화 실리콘막보다 높은 유전율을 갖는 고 유전율막이다. 또한, 실리콘 나노 도트를 갖는 절연막을 사용해서 전하 축적층을 형성해도 좋다.
또한, 메모리 셀 영역(1A)에 형성된 절연막(5)은, 메모리 게이트 전극(MG)의 게이트 절연막으로서 기능하여, 전하 유지(전하 축적) 기능을 갖는다. 따라서, 적어도 3층의 적층 구조를 갖고, 외측의 층(산화 실리콘막(5A, 5B))의 포텐셜 장벽 높이에 비해, 내측의 층(질화 실리콘막(5N))의 포텐셜 장벽 높이가 낮아지도록 구성한다.
계속해서, 도 51에 도시한 바와 같이, 도전성 막(도전체막)으로서 실리콘막(6)을 형성한다. 이 실리콘막(6)으로서, 예를 들어, 다결정 실리콘막을 CVD법 등을 사용하여 50 내지 200nm 정도의 막 두께로 형성한다. 실리콘막(6)으로서 비정질 실리콘막을 퇴적하여, 열처리를 실시함으로써 결정화시켜도 좋다. 또한, 이 실리콘막(6)에 필요에 따라서 불순물을 도입해도 좋다.
계속해서, 메모리 셀 영역(1A)의 실리콘막(6)을 에치백한다(도 52). 그 후, 제어 게이트 전극(CG)의 상부의 절연막(5)을 에칭에 의해 제거하는(도 53) 것인데, 상기 절연막(5)의 형성 공정 이후의 공정에 대해서는, 실시 형태 1에서, 도 23 내지 도 38을 참조하면서 설명한 공정과 마찬가지이기 때문에, 여기에서는 그 설명을 생략한다.
(변형예의 설명)
상술한 바와 같이, 제어 게이트 전극(CG) 위에 질화 실리콘막(CP2) 및 산화 실리콘막(CP1)을 갖는 도 45의 구성에 대하여, 도 54에 도시한 바와 같이, 질화 실리콘막(CP2) 및 산화 실리콘막(CP1)을 생략한 구성으로 해도 좋다.
이 경우, 제어 게이트 전극(CG)의 높이는 적절하게 조정 가능하며, 제어 게이트 전극(CG)의 높이를 질화 실리콘막(CP2)을 설치했을 경우의 질화 실리콘막(CP2)의 높이와 동일한 정도로 해도 좋다.
또한, 사이드월 막(측벽막)(5s)의 높이(H5s)에 대해서는, 제어 게이트 전극(CG)의 높이(HCG)의 90% 이상으로 설정하는 것이 바람직하다(H5s>0.9×HCG).
계속해서, 상기 형태(도 45 등 참조)의 사이드월 막(5s)의 형상의 변형예에 대해 이하에 설명한다.
(변형예 A)
도 55는, 본 실시 형태의 변형예 A의 반도체 장치의 메모리 셀의 구성을 도시하는 주요부 단면도다. 사이드월 막(5s)의 구성 이외에는, 상기 형태(도 45 등 참조)와 마찬가지이기 때문에, 그 상세한 설명을 생략한다.
도 55에 도시하는 절연막(5)은, 소위 다층 절연막(ONO막)이다. 구체적으로는, 제1 막(하층막)(5A)인 산화 실리콘막과, 제2 막(중층막)(5N)인 질화 실리콘막과, 제3 막(상층막)(5B)인 산화 실리콘막으로 이루어진다. 제1 막(상층막)(5A)은, 각각 산화 실리콘막으로 이루어지는 사이드월 막(측벽막)(5s)과 디포지션막(퇴적막)(5d)의 적층막으로 이루어진다. 제2 막(5N)은 전하 축적부다.
여기서, 본 변형예 A에서는, 사이드월 막(5s)의 측면이 테이퍼 형상으로 되어 있다. 바꿔 말하면, 사이드월 막(5s)의 막 두께가, 상부에서부터 하부를 따라 커져, 사이드월 막(5s)의 측면과 디포지션막(5d)(질화 실리콘막(5N))이 이루는 각(θ3)이 90°보다 커져 있다. 바꿔 말하면, 메모리 게이트 전극(MG)의 코너부가 도 43 및 도 45 등에 도시하는 경우보다, 보다 크게 라운드화되어 있다.
상기 구성으로 함으로써, 메모리 게이트 전극(MG)의 코너부에서의 전계 집중을 완화하여, FN 터널 현상의 발생을 억제할 수 있다. 이에 의해, 소거(홀 주입)를 효율적으로 행할 수 있어 소거 특성을 향상시킬 수 있다.
테이퍼 각도를 완만하게 하기 위해서, 바꿔 말하면, 상부와 하부의 막 두께의 차를 크게 하는 방법에 대해 이하에 설명한다.
상기 형태에서는, 산화 실리콘막(5s)의 에치백 공정에서, 산화 실리콘막(5s)을 그 표면에서부터 이방적으로 에칭하였는데(도 45), 이 에칭 공정에서 등방적인 에칭 조건을 가미함으로써 테이퍼 각도를 보다 완만하게 할 수 있다.
예를 들어, 상기 형태(도 45 참조)에서 설명한 에칭 가스인 CF4 및 CHF3의 혼합 가스 중, CHF3의 유량을 CF4의 유량보다 많게 함으로써, 등방적인 에칭 성분이 커져, 테이퍼 각도를 완만하게 할 수 있다.
(변형예 B)
도 56은, 본 실시 형태의 변형예 B의 반도체 장치의 메모리 셀의 구성을 도시하는 주요부 단면도다. 사이드월 막(5s)의 구성 이외에는, 상기 형태(도 45 등 참조)와 마찬가지이기 때문에, 그 상세한 설명을 생략한다.
상기 형태, 즉, 도 45에 도시하는 구성에서는, 사이드월 막(측벽막)(5s)의 높이(H5s)를 메모리 게이트 전극(MG)의 높이(HMG)보다 낮게 설정하였지만(H5s<HMG, 도 45 참조), 도 56에 도시한 바와 같이, 사이드월 막(측벽막)(5s)의 높이(H5s)를 메모리 게이트 전극(MG)의 높이(HMG)와 동일한 정도로 해도 좋다(H5s=HMG). 이러한 형상의 메모리 셀에서도, 상기 <1>의 란에서 설명한 소거 특성의 향상 효과를 발휘할 수 있어 유용하다.
이 경우, 제어 게이트 전극(CG)의 상부에 형성한 산화 실리콘막(5s)을, 질화 실리콘막(캡 절연막)(CP2)의 상부(상면)와 동일한 정도가 될 때까지 에치백한다. 이방적인 에칭 조건으로는, 예를 들어, CF4 및 CHF3의 혼합 가스를 에칭 가스로 해서, 플라즈마 하에서 드라이 에칭할 수 있다.
이 후, 디포지션막(퇴적막)(5d)을 형성함으로써, 사이드월 막(측벽막)(5s)과 디포지션막(퇴적막)(5d)의 적층막으로 이루어지는 제1 막(하층막)(5A)이 형성된다. 이 제1 막(5A)은, 그 상방보다 그 하방에 위치하는 막의 막 두께가, 사이드월 막(측벽막)(5s)의 막 두께분만큼 커져 있다.
(실시 형태 3)
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치(반도체 기억 장치)의 구조와 제조 방법에 대해서 상세하게 설명한다.
[구조 설명]
도 57 및 도 58은, 본 실시 형태의 반도체 장치를 도시하는 주요부 단면도이며, 도 59는, 도 57의 메모리 셀부의 단면도다.
우선, 본 실시 형태에서 설명하는 반도체 장치는, 불휘발성 메모리(불휘발성 반도체 기억 장치, EEPROM, 플래시 메모리, 불휘발성 기억 소자) 및 주변 회로를 갖는다.
불휘발성 메모리는, 전하 축적부로서 트랩성 절연막(전하를 축적 가능한 절연막)을 사용한 것이다. 또한, 메모리 셀(MC)은, 스플릿 게이트형의 메모리 셀이다. 즉, 제어 게이트 전극(선택 게이트 전극)(CG)을 갖는 제어 트랜지스터(선택 트랜지스터)와, 메모리 게이트 전극(메모리용 게이트 전극)(MG)을 갖는 메모리 트랜지스터의 2개의 MISFET를 접속한 것이다.
여기서, 전하 축적부(전하 축적층)를 포함하는 게이트 절연막 및 메모리 게이트 전극(MG)을 구비하는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 메모리 트랜지스터(기억용 트랜지스터)라고 하고, 또한, 게이트 절연막 및 제어 게이트 전극(CG)을 구비하는 MISFET를 제어 트랜지스터(선택 트랜지스터, 메모리 셀 선택용 트랜지스터)라고 한다.
주변 회로란, 불휘발성 메모리를 구동하기 위한 회로이며, 예를 들어, 다양한 논리 회로 등에 의해 구성된다. 다양한 논리 회로는, 예를 들어, 후술하는 n 채널형 MISFETQn이나 p 채널형 MISFET 등에 의해 구성된다. 또한, 후술하는 용량 소자(여기서는, PIP;Poly-Insulator-Poly)(C) 등도 형성된다.
도 57 및 도 58에 도시한 바와 같이, 본 실시 형태의 반도체 장치는, 반도체 기판(1)의 메모리 셀 영역(1A)에 배치된 불휘발성 메모리의 메모리 셀(MC)과, 주변 회로 영역(2A)에 배치된 n 채널형 MISFETQn과, 주변 회로 영역(3A)에 배치된 용량 소자(C)를 갖고 있다.
도 57에, 드레인 영역(MD)을 공유하는 2개의 메모리 셀(MC)의 주요부 단면도를, 도 58의 좌측부에, n 채널형 MISFETQn의 주요부 단면도를 도시하고, 도 58의 우측부에, 용량 소자(C)의 주요부 단면도를 도시한다.
도 57에 도시한 바와 같이, 2개의 메모리 셀은, 드레인 영역(MD(8b))을 사이에 두고 대략 대칭으로 배치된다. 또한, 메모리 셀 영역(1A)에는, 복수의 메모리 셀(MC)이 더 배치된다. 예를 들어, 도 57에 도시하는 메모리 셀 영역(1A)의 좌측의 메모리 셀(MC)의 더 좌측으로는 소스 영역(MS) 및 공유되는 드레인 영역(MD)이 교대로 배치되도록 메모리 셀(MC)이, 도 57에서의 좌우 방향(게이트 길이 방향)으로 배치되어, 메모리 셀 열을 구성하고 있다. 또한, 도 57의 지면에 수직인 방향(게이트 폭 방향)으로도, 메모리 셀 열이 복수 배치되어 있다. 이와 같이, 복수의 메모리 셀(MC)이 어레이 형상으로 형성되어 있다.
도 58에 도시한 바와 같이, 반도체 기판(반도체 웨이퍼)(1)에는, 소자를 분리하기 위한 소자 분리 영역(2)이 형성되어 있고, 이 소자 분리 영역(2)으로 구획(분리)된 활성 영역에서, p형 웰(PW2)이 노출되어 있다.
또한, 메모리 셀 영역(1A)에 나타내지는 단면부(도 57)에서는, 소자 분리 영역(2)은 나타나지 않지만, 메모리 셀(MC)이 어레이 형상으로 형성되는 메모리 셀 영역 전체(p형 웰(PW1))는, 소자 분리 영역(2)으로 구획되어 있다. 또한, 예를 들어, 메모리 셀 열간(단, 소스 영역(MS)을 제외함)에는, 소자 분리 영역(2)이 배치되는 등, 전기적인 분리가 필요한 부위에는 적절하게 소자 분리 영역(2)이 배치된다. 또한, 용량 소자(C)는, 소자 분리 영역(2) 위에 형성된다.
우선, 메모리 셀 영역(1A)의 메모리 셀(MC)의 구성에 대해서 설명한다(도 57, 도 59 참조).
메모리 셀(MC)은, 반도체 기판(1)(p형 웰(PW1))의 상방에 배치된 제어 게이트 전극(제1 게이트 전극)(CG)과, 반도체 기판(1)(p형 웰(PW1))의 상방에 배치되어, 제어 게이트 전극(CG)과 인접하는 메모리 게이트 전극(제2 게이트 전극)(MG)을 갖는다. 이 제어 게이트 전극(CG)의 상부에는, 얇은 산화 실리콘막(CP1) 및 질화 실리콘막(캡 절연막)(CP2)이 배치되어 있다. 메모리 셀(MC)은, 또한, 제어 게이트 전극(CG) 및 반도체 기판(1)(p형 웰(PW1)) 사이에 배치된 절연막(3)과, 메모리 게이트 전극(MG)과 반도체 기판(1)(p형 웰(PW1)) 사이에 배치되고, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG) 사이에 배치된 절연막(5)을 갖는다. 또한, 메모리 셀(MC)은, 반도체 기판(1)의 p형 웰(PW1) 중에 형성된 소스 영역(MS) 및 드레인 영역(MD)을 더 갖는다.
제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)은, 그것들의 대향 측면(측벽) 사이에 절연막(5)을 개재한 상태에서, 반도체 기판(1)의 주면 위에 도 57에서의 좌우 방향(게이트 길이 방향)으로 배열되어 배치되어 있다. 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 연장 방향은, 도 57의 지면에 수직인 방향(게이트 폭 방향)이다. 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)은, 드레인 영역(MD) 및 소스 영역(MS) 사이의 반도체 기판(1)(p형 웰(PW1))의 상부에 절연막(3, 5)을 개재해서(단, 제어 게이트 전극(CG)은 절연막(3)을 개재하고, 메모리 게이트 전극(MG)은 절연막(5)을 개재해서) 형성되어 있다. 소스 영역(MS)측에 메모리 게이트 전극(MG)이 위치하고, 드레인 영역(MD)측에 제어 게이트 전극(CG)이 위치하고 있다. 또한, 본 명세서에서는, 소스 영역(MS) 및 드레인 영역(MD)을 동작시를 기준으로 정의하고 있다. 후술하는 기입 동작시에 고전압을 인가하는 반도체 영역을 소스 영역(MS)이라고, 기입 동작시에 저전압을 인가하는 반도체 영역을 드레인 영역(MD)이라고 통일해서 부르기로 한다.
제어 게이트 전극(CG)과 메모리 게이트 전극(MG)은, 그 사이에 절연막(5)을 개재해서 서로 인접하고 있으며, 메모리 게이트 전극(MG)은, 제어 게이트 전극(CG)의 측벽부에 절연막(5)을 개재해서 사이드월 스페이서 형상으로 배치되어 있다. 또한, 절연막(5)은, 메모리 게이트 전극(MG)과 반도체 기판(1)(p형 웰(PW1)) 사이의 영역과, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG) 사이의 영역의, 양쪽 영역에 걸쳐 연장되어 있다. 이 절연막(5)은, 후술하는 바와 같이, 복수의 절연막의 적층막으로 이루어진다.
제어 게이트 전극(CG)과 반도체 기판(1)(p형 웰(PW1)) 사이에 형성된 절연막(3)(즉 제어 게이트 전극(CG) 아래의 절연막(3))이, 제어 트랜지스터의 게이트 절연막으로서 기능하고, 메모리 게이트 전극(MG)과 반도체 기판(1)(p형 웰(PW1)) 사이의 절연막(5)(즉 메모리 게이트 전극(MG) 아래의 절연막(5))이, 메모리 트랜지스터의 게이트 절연막(내부에 전하 축적부를 갖는 게이트 절연막)으로서 기능한다.
절연막(3)은, 예를 들어 산화 실리콘막 또는 산질화 실리콘막 등에 의해 형성할 수 있다. 또한, 절연막(3)으로서, 상술한 산화 실리콘막 또는 산질화 실리콘막 등 이외의, 산화 하프늄막, 산화 알루미늄막(알루미나) 또는 산화 탄탈막 등, 질화 실리콘막보다 높은 유전율을 갖는 금속 산화막을 사용해도 좋다.
절연막(5)은, 전하 장벽막과 전하 축적막을 갖는 다층 절연막이다. 여기에서는, ONO(oxide-nitride-oxide)막을 사용하고 있다. 구체적으로는, 제1 막(하층막)(5A)인 산화 실리콘막과, 제2 막(중층막)(5N)인 질화 실리콘막과, 제3 막(상층막)(5B)인 산질화 실리콘막(SiON막)으로 이루어진다. 제1 막(하층막)(5A)은, 각각 산화 실리콘막으로 이루어지는 사이드월 막(측벽막)(5s)과 디포지션막(퇴적막)(5d)의 적층막으로 이루어진다. 제2 막(5N)은 전하 축적부다.
제1 막(하층막)(5A)은, 제어 게이트 전극(CG)의 측벽과 메모리 게이트 전극(MG)의 측벽 사이에 위치하는 세로부(수직부)와, 반도체 기판(1)(p형 웰(PW1))과 메모리 게이트 전극(MG)의 저부(저면) 사이에 위치하는 가로부(수평부)를 갖는다. 바꿔 말하면, 제1 막(5A)은, 제어 게이트 전극(CG)의 측벽과 메모리 게이트 전극(MG)의 측벽 사이에서 반도체 기판(1)과 메모리 게이트 전극(MG)의 저부 사이에 걸쳐 연속적으로 형성된 절연막이다. 이 제1 막(5A)의 세로부는, 사이드월 막(5s)과 디포지션막(5d)의 세로부의 적층부로 이루어지고, 가로부는 디포지션막(5d)의 가로부로 이루어진다.
또한, 제2 막(중층막)(5N)은, 제1 막(5A) 위에 배치되고, 제어 게이트 전극(CG)의 측벽과 메모리 게이트 전극(MG)의 측벽 사이에 위치하는 세로부(수직부)와, 반도체 기판(1)(p형 웰(PW1))과 메모리 게이트 전극(MG)의 저부(저면) 사이에 위치하는 가로부(수평부)를 갖는다. 바꾸어 말하면, 제2 막(5N)은, 제어 게이트 전극(CG)의 측벽과 메모리 게이트 전극(MG)의 측벽 사이에서 반도체 기판(1)과 메모리 게이트 전극(MG)의 저부 사이에 걸쳐 연속적으로 형성된 절연막이다. 또한, 또 다르게 말하면, 제2 막(5N)은, 제1 막(5A)의 세로부와 메모리 게이트 전극(MG)의 측벽 사이에 위치하는 세로부(수직부)와, 제1 막(5A)의 가로부와 메모리 게이트 전극(MG)의 저부(저면) 사이에 위치하는 가로부(수평부)를 갖는다.
또한, 제3 막(5B)은, 제어 게이트 전극(CG)의 측벽과 메모리 게이트 전극(MG)의 측벽 사이에 위치하는 세로부(수직부)와, 반도체 기판(1)(p형 웰(PW1))과 메모리 게이트 전극(MG)의 저부(저면) 사이에 위치하는 가로부(수평부)를 갖는다. 바꿔 말하면, 제3 막(5B)은, 제어 게이트 전극(CG)의 측벽과 메모리 게이트 전극(MG)의 측벽 사이에서 반도체 기판(1)과 메모리 게이트 전극(MG)의 저부 사이에 걸쳐 연속적으로 형성된 절연막이다. 또한, 또 다르게 말하면, 제3 막(5B)은, 제2 막(5N)의 세로부와 메모리 게이트 전극(MG)의 측벽 사이에 위치하는 세로부(수직부)와, 제2 막(5N)의 가로부와 메모리 게이트 전극(MG)의 저부(저면) 사이에 위치하는 가로부(수평부)를 갖는다.
메모리 게이트 전극(MG)으로부터 상기 제3 막(터널막)(5B)의 코너부를 통해 FN 터널 현상에 의해 홀(정공)이 제2 막(전하 축적부)(5N)에 주입되어, 전하 축적부에 기입된 전자의 소거 동작이 행해진다. 메모리 셀의 동작에 대해서는 후술한다. 따라서, 제3 막(터널막)(5B)의 막 두께는 5nm 이상 15nm 이하인 것이 바람직하다. 이 제3 막(터널막)(5B)으로서 산화 실리콘막을 사용해도 되지만, 산질화 실리콘막을 사용함으로써 배리어 높이가 작아진다. 이와 같이, 전기적 막 두께를 작게 함으로써, 정공의 주입(투과)이 용이해져, 소거 특성을 향상시킬 수 있다.
또한, 소거 동작시에 있어서, 반도체 기판(1)(p형 웰(PW1))에서의 전자의 주입을 저지하기 위해서, 제1 막(디포지션막(5d))(5A)의 막 두께는 2nm 이상인 것이 바람직하다. 또한, 동작 전압의 저 전압화의 관점에서, 제1 막(디포지션막(5d))(5A)의 막 두께는 6nm 이하인 것이 바람직하다.
또한, 사이드월 막(측벽막)(5s)의 높이(H5s)는, 메모리 게이트 전극(MG)의 높이(HMG)보다 낮게 설정되어 있다. 사이드월 막(측벽막)(5s)의 높이(H5s)는, 제1 막(5A)의 디포지션막(5d)의 막 두께 이상의 막 두께이며, 절연막(5)의 막 두께(사이드월 막(5s)부를 제외한 ONO의 총 막 두께) 이하의 막 두께인 것이 바람직하다. 구체적으로는, 10nm 이상 20m 이하가 바람직하다. 또한, 사이드월 막(측벽막)(5s)의 폭(W5s)은, 제1 막(5A)의 디포지션막(5d)의 막 두께 이상의 막 두께이며, 절연막(5)의 막 두께(ONO의 총 막 두께) 이하의 막 두께인 것이 바람직하다. 구체적으로는, 10nm 이상 20m 이하가 바람직하다.
이와 같이, 사이드월 막(측벽막)(5s)의 높이(H5s) 및 폭(W5s)을, 제1 막(5A)의 디포지션막(5d)의 막 두께 이상, 예를 들어, 10nm 이상으로 함으로써, 고정밀도로 사이드월 막(측벽막)(5s)을 가공할 수 있다. 또한, 사이드월 막(측벽막)(5s)의 높이(H5s) 및 폭(W5s)을, 절연막(5)의 막 두께(ONO의 총 막 두께) 이하의 막 두께, 예를 들어, 20nm 이하로 함으로써, 기입 동작(전자의 주입)과 상기 소거 동작(정공의 주입)의 양쪽의 특성을 균형있게 향상시킬 수 있다.
또한, 상기에서는, 절연막(5)의 형상으로서, 도 59 등에 도시하는 측의 메모리 셀에 대응해서 각 적층막(5A, 5N, 5B)의 형상을 설명했지만, 예를 들어, 도 57에 도시하는 좌측의 메모리 셀에서는, 각 적층막의 형상은, 드레인 영역(MD(8b))을 사이에 두고 대략 선 대칭 형상이 된다.
이와 같이, 질화 실리콘막(5N)을 산화 실리콘막(5A) 및 산화 실리콘막(5B) 사이에 둔 구조로 함으로써, 질화 실리콘막(5N)에 대한 전하의 축적이 가능해진다. 바꿔 말하면, 절연막(5) 중 질화 실리콘막(5N)은, 전하를 축적하기 위한 절연막으로서, 전하 축적층(전하 축적부)으로서 기능한다. 즉, 질화 실리콘막(5N)은, 절연막(5) 중에 형성된 트랩성 절연막이며, 질화 실리콘막(5N)의 상하에 위치하는 산화 실리콘막(5A, 5B)은, 전하 블록층(전하 블록막, 전하 가둠층)으로서 기능한다. 이 산화 실리콘막(5A), 질화 실리콘막(5N) 및 산화 실리콘막(5B)의 적층막은, ONO막이라고 불리는 경우도 있다. 또한, 여기에서는, 절연막(5)을 ONO막으로서 설명했지만, 제2 막(5N)을 전하 축적 기능을 갖는 절연막으로 구성하고, 제1 막(5A) 및 제3 막(5B)(5s, 5d)을, 제2 막(5N)과 다른 절연막을 사용해서 구성하면, 다른 절연막의 조합이어도 좋다. 예를 들어, 전하 축적 기능을 갖는 절연막(전하 축적층)으로는, 예를 들어, 산화 알루미늄막, 산화 하프늄막 또는 산화 탄탈막 등의 절연막을 사용해도 된다. 이들 막은, 질화 실리콘막보다 높은 유전율을 갖는 고 유전율막이다. 또한, 실리콘 나노 도트를 갖는 절연막을 전하 축적층으로서 사용해도 된다.
상기 절연막(5) 중, 메모리 게이트 전극(MG)과 반도체 기판(1)(p형 웰(PW1)) 사이의 절연막(5)은, 전하(전자)를 유지한 상태 또는 전하를 유지하지 않는 상태에서, 메모리 트랜지스터의 게이트 절연막으로서 기능한다. 또한, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG) 사이의 절연막(5)은, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG) 사이를 절연(전기적으로 분리)하기 위한 절연막으로서 기능한다.
메모리 게이트 전극(MG) 하의 절연막(5) 아래에 메모리 트랜지스터의 채널 영역이 형성되고, 제어 게이트 전극(CG) 하의 절연막(3) 아래에 제어 트랜지스터의 채널 영역이 형성된다. 제어 게이트 전극(CG) 하의 절연막(3) 아래의 제어 트랜지스터의 채널 형성 영역에는, 제어 트랜지스터의 임계값 조정용의 반도체 영역(p형 반도체 영역 또는 n형 반도체 영역)이 필요에 따라서 형성되어 있다. 메모리 게이트 전극(MG) 하의 절연막(5) 아래의 메모리 트랜지스터의 채널 형성 영역에는, 메모리 트랜지스터의 임계값 조정용의 반도체 영역(p형 반도체 영역 또는 n형 반도체 영역)이 필요에 따라서 형성되어 있다.
상술한 바와 같이, 기입 동작시에 있어서, 소스 영역(MS)은 고전압이 인가되는 반도체 영역이며, 드레인 영역(MD)은 저전압이 인가되는 반도체 영역이다. 이들 영역(MS, MD)은, n형 불순물이 도입된 반도체 영역(n형 불순물 확산층)으로 이루어진다.
드레인 영역(MD)은, LDD(lightly doped drain) 구조의 영역이다. 즉, 드레인 영역(MD)은, n-형 반도체 영역(저농도 불순물 확산층)(7b)과, n-형 반도체 영역(7b)보다 높은 불순물 농도를 갖는 n+형 반도체 영역(고농도 불순물 확산층)(8b)을 갖고 있다. n+형 반도체 영역(8b)은, n-형 반도체 영역(7b)보다 접합 깊이가 깊으면서 또한 불순물 농도가 높다.
또한, 소스 영역(MS)도 LDD 구조의 영역이다. 즉, 소스 영역(MS)은, n-형 반도체 영역(저농도 불순물 확산층)(7a)과, n-형 반도체 영역(7a)보다 높은 불순물 농도를 갖는 n+형 반도체 영역(고농도 불순물 확산층)(8a)을 갖고 있다. n+형 반도체 영역(8a)은, n-형 반도체 영역(7a)보다 접합 깊이가 깊으면서 또한 불순물 농도가 높다.
메모리 게이트 전극(MG) 및 제어 게이트 전극(CG)의 합성 패턴의 측벽부에는, 산화 실리콘 등의 절연체(산화 실리콘막, 절연막)로 이루어지는 측벽 절연막(사이드월, 사이드월 스페이서)(SW)이 형성되어 있다. 즉, 절연막(5)을 통해 제어 게이트 전극(CG)에 인접하는 측과는 반대측의 메모리 게이트 전극(MG)의 측벽(측면) 위와, 절연막(5)을 통해 메모리 게이트 전극(MG)에 인접하는 측과는 반대측의 제어 게이트 전극(CG)의 측벽(측면) 위에 측벽 절연막(SW)이 형성되어 있다.
소스 영역(MS)의 n-형 반도체 영역(7a)은 메모리 게이트 전극(MG)의 측벽에 대해 자기 정합적으로 형성되고, n+형 반도체 영역(8a)은 메모리 게이트 전극(MG)측의 측벽 절연막(SW)의 측면에 대해 자기 정합적으로 형성되어 있다. 이로 인해, 저농도의 n-형 반도체 영역(7a)은 메모리 게이트 전극(MG)측의 측벽 절연막(SW) 아래에 형성되어 있다. 또한, 고농도의 n+형 반도체 영역(8a)은 저농도의 n-형 반도체 영역(7a)의 외측에 형성되어 있다. 따라서, 저농도의 n-형 반도체 영역(7a)은 메모리 트랜지스터의 채널 영역에 인접하도록 형성되고, 고농도의 n+형 반도체 영역(8a)은 저농도의 n-형 반도체 영역(7a)에 접하여, 메모리 트랜지스터의 채널 영역으로부터 n-형 반도체 영역(7a)의 분만큼 이격하도록 형성되어 있다.
드레인 영역(MD)의 n-형 반도체 영역(7b)은 제어 게이트 전극(CG)의 측벽에 대해 자기 정합적으로 형성되고, n+형 반도체 영역(8b)은 제어 게이트 전극(CG)측의 측벽 절연막(SW)의 측면에 대해 자기 정합적으로 형성되어 있다. 이로 인해, 저농도의 n-형 반도체 영역(7b)은 제어 게이트 전극(CG)측의 측벽 절연막(SW) 아래에 형성되어 있다. 또한, 고농도의 n+형 반도체 영역(8b)은 저농도의 n-형 반도체 영역(7b)의 외측에 형성되어 있다. 따라서, 저농도의 n-형 반도체 영역(7b)은 제어 트랜지스터의 채널 영역에 인접하도록 형성되고, 고농도의 n+형 반도체 영역(8b)은 저농도의 n-형 반도체 영역(7b)에 접하여, 제어 트랜지스터의 채널 영역으로부터 n-형 반도체 영역(7b)의 분만큼 이격하도록 형성되어 있다.
제어 게이트 전극(CG)은 도전성막(도전체막)으로 이루어지지만, 바람직하게는 다결정 실리콘막과 같은 실리콘막(4)으로 이루어진다. 실리콘막(4)은, 예를 들어, n형의 실리콘막(n형 불순물을 도입한 다결정 실리콘막, 도핑 폴리 실리콘막)이며, n형 불순물이 도입되어 저 저항율로 되어 있다.
메모리 게이트 전극(MG)은 도전성막(도전체막)으로 이루어지며, 도 57 및 도 58에 도시한 바와 같이, 예를 들어, 다결정 실리콘막과 같은 실리콘막(6)에 의해 형성되어 있다. 이 메모리 게이트 전극(MG)에, 불순물, 예를 들어 n형 불순물이 함유되어 있어도 된다. 단, 메모리 게이트 전극(MG)의 하부에서는, n형 불순물의 농도가 작은 것이 바람직하고, 진성 반도체(불순물 농도가 매우 작은 반도체, 논 도프의 반도체)인 것이 보다 바람직하다. 이와 같이, 메모리 게이트 전극(MG)의 하부의 n형 불순물의 농도를 작게 함으로써, 소거 동작시에 있어서, 정공을 n형 불순물로부터 발생한 전자와 재결합시키지 않고 효율적으로 제2 막(전하 축적부)(5N)에 주입되어, 전하 축적부에 주입할 수 있다.
메모리 게이트 전극(MG)의 상부(상면)와 n+형 반도체 영역(8a) 및 n+형 반도체 영역(8b)의 상면(표면)에는, 금속 실리사이드층(금속 실리사이드막)(11)이 형성되어 있다. 금속 실리사이드층(11)은, 예를 들어 코발트 실리사이드층 또는 니켈 실리사이드층 등으로 이루어진다. 금속 실리사이드층(11)에 의해 확산 저항이나 콘택트 저항을 저 저항화할 수 있다. 또한, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG) 사이의 쇼트를 가능한 한 방지한다는 관점에서, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)의 한쪽 또는 양쪽의 상부에 금속 실리사이드층(11)을 형성하지 않는 경우도 있을 수 있다.
계속해서, 주변 회로 영역(2A)의 n 채널형 MISFETQn에 대해서 설명한다.
도 58의 좌측에 도시한 바와 같이, n 채널형 MISFETQn은 주변 회로 영역(2A)에 배치된다. 이 n 채널형 MISFETQn은, 반도체 기판(1)(p형 웰(PW2))의 상방에 배치된 게이트 전극(GE)과, 게이트 전극(GE)과 반도체 기판(1)(p형 웰(pW2)) 사이에 배치된 절연막(3)과, 게이트 전극(GE)의 양측의 반도체 기판(1)(p형 웰(PW2)) 중에 형성된 소스, 드레인 영역(7, 8)을 갖는다.
게이트 전극(GE)의 연장 방향은, 도 57의 지면에 수직인 방향(게이트 폭 방향)이다. 게이트 전극(GE)과 반도체 기판(1)(p형 웰(PW2)) 사이에 배치된 절연막(3)이 n 채널형 MISFETQn의 게이트 절연막으로서 기능한다. 게이트 전극(GE) 하의 절연막(3) 아래에 n 채널형 MISFETQn의 채널 영역이 형성된다.
소스, 드레인 영역(7, 8)은 LDD 구조를 갖고, n+형 반도체 영역(8)과 n-형 반도체 영역(7)으로 이루어진다. n+형 반도체 영역(8)은, n-형 반도체 영역(7)에서도 접합 깊이가 깊으면서 또한 불순물 농도가 높다.
게이트 전극(GE)의 측벽부에는, 산화 실리콘 등의 절연체(산화 실리콘막, 절연막)로 이루어지는 측벽 절연막(사이드월, 사이드월 스페이서)(SW)이 형성되어 있다.
n-형 반도체 영역(7)은 게이트 전극(GE)의 측벽에 대해 자기 정합적으로 형성되어 있다. 이로 인해, 저농도의 n-형 반도체 영역(7)은 게이트 전극(GE)의 측벽부의 측벽 절연막(SW) 아래에 형성된다. 따라서, 저농도의 n-형 반도체 영역(7)은 MISFET의 채널 영역에 인접하도록 형성되어 있다. 또한, n+형 반도체 영역(8)은 측벽 절연막(SW)의 측면에 대해 자기 정합적으로 형성되어 있다. 이와 같이, 저농도의 n-형 반도체 영역(7)은 MISFET의 채널 영역에 인접하도록 형성되고, 고농도의 n+형 반도체 영역(8)은 저농도의 n-형 반도체 영역(7)에 접하여, MISFET의 채널 영역으로부터 n-형 반도체 영역(7)의 분만큼 이격하도록 형성되어 있다.
게이트 전극(GE)은 도전성막(도전체막)으로 이루어지지만, 예를 들어, 상기 제어 게이트 전극(CG)과 마찬가지로, n형 다결정 실리콘막(n형 불순물을 도입한 다결정 실리콘막, 도핑 폴리 실리콘막)과 같은 실리콘막(4)으로 구성하는 것이 바람직하다.
게이트 전극(GE)의 상부(상면)와 n+형 반도체 영역(8)의 상면(표면)에는, 금속 실리사이드층(11)이 형성되어 있다. 금속 실리사이드층(11)은, 예를 들어 코발트 실리사이드층 또는 니켈 실리사이드층 등으로 이루어진다. 금속 실리사이드층(11)에 의해 확산 저항이나 콘택트 저항을 저 저항화할 수 있다.
계속해서, 주변 회로 영역(3A)의 용량 소자(C)에 대해서 설명한다. 도 58의 우측에 도시한 바와 같이, 용량 소자(C)는 주변 회로 영역(3A)에 배치된다. 이 용량 소자(C)는, 여기에서는 PIP 구성을 갖고 있다. 구체적으로는, 상부 전극(Pa)과 하부 전극(Pb)을 갖고, 이들 전극 사이에 용량 절연막으로서 상기 절연막(5)(5A(5s, 5d), 5N, 5B)이 배치되어 있다. 하부 전극(Pb)은, 상기 게이트 전극(GE) 및 상기 제어 게이트 전극(CG)과 마찬가지로, n형 다결정 실리콘막(n형 불순물을 도입한 다결정 실리콘막, 도핑 폴리 실리콘막)과 같은 실리콘막(4)으로 구성한다. 또한, 상부 전극(Pa)은, 상기 메모리 게이트 전극(MG)과 마찬가지로, 다결정 실리콘막과 같은 실리콘막(6)으로 구성한다. 또한, 하부 전극(Pb)의 하층에는 절연막(3)이 배치되어 있다. 또한, 상부 전극(Pa)의 표면에는, 금속 실리사이드층(11)이 배치되어 있다.
하부 전극(Pb)의 상면에는, 절연막(5)(5A(5d), 5N, 5B)이 배치되고, 하부 전극(Pb)의 측면에는, 절연막(5)(5A(5s, 5d), 5N, 5B)이 배치되어 있다. 여기서, 하부 전극(Pb)의 측면에는, 절연막(5)을 덮도록 상부 전극(Pa)이 배치되어, 상부 전극(Pa)에 하부 전극(Pb)의 측면에서부터 반도체 기판(1) 위로 연장되는 부분에 코너부를 갖게 되고, 이 부분에서 전계가 집중되기 쉬워지기 때문에 용량 소자(C)의 신뢰성이 저하할 우려가 있다. 그러나, 본 실시 형태의 용량 소자(C)와 같이, 하부 전극(Pb)의 측면에 절연막(5)(5s)이 배치됨으로써, 하부 전극의 코너부에서의 전계를 완화할 수 있어, 용량 소자(C)의 신뢰성을 향상시키는 것이 가능해진다. 또한, 하부 전극(Pb)의 측면에 절연막(5)이 배치됨으로써, 용량 소자(C)의 측면에서의 용량값이 작아져, 하부 전극(Pb)과 상부 전극(Pa)이 평면적으로 겹치는 영역만이 용량으로서 기여하기 때문에, 용량 소자(C)의 용량의 설계치에서의 오차가 작아져, 반도체 장치의 수율을 향상시키는 것이 가능해진다.
[동작 설명]
도 60은, 메모리 셀(MC)의 등가 회로도다. 도시하는 바와 같이, 드레인 영역(MD)과 소스 영역(MS) 사이에, 메모리 트랜지스터와 제어 트랜지스터가 직렬로 접속되어 하나의 메모리 셀을 구성한다. 도 61은, 본 실시 형태의 "기입", "소거" 및 "판독"시의 선택 메모리 셀의 각 부위에 대한 전압의 인가 조건의 일례를 나타내는 표다. 도 61의 표에는, "기입", "소거" 및 "판독"시의 각각에 있어서, 메모리 게이트 전극(MG)에 인가하는 전압(Vmg), 소스 영역(소스 영역(MS))에 인가하는 전압(Vs), 제어 게이트 전극(CG)에 인가하는 전압(Vcg), 드레인 영역(드레인 영역(MD))에 인가하는 전압(Vd)(예를 들어, Vdd=1.5V), 및 p형 웰(PW1)에 인가되는 전압(Vb)이 기재되어 있다. 또한, 도 61의 표에 도시한 것은 전압의 인가 조건의 적합한 일례이며, 이것에 한정되는 것이 아니라, 필요에 따라서 다양하게 변경 가능하다. 또한, 본 실시 형태에서는, 메모리 트랜지스터의 절연막(5) 중의 전하 축적층(전하 축적부)인 질화 실리콘막(5N)에 대한 전자의 주입을 "기입", 홀(hole:정공)의 주입을 "소거"라고 정의한다.
기입 방식은, 소위 SSI(Source Side Injection: 소스 사이드 주입) 방식이라고 불리는 핫 일렉트론 기입을 사용할 수 있다. 예를 들어 도 61 "기입"의 란에 나타내지는 바와 같은 전압을, 기입을 행하는 선택 메모리 셀의 각 부위에 인가하고, 선택 메모리 셀의 절연막(5) 중의 질화 실리콘막(5N) 중에 전자(일렉트론)를 주입한다. 핫 일렉트론은, 2개의 게이트 전극(메모리 게이트 전극(MG) 및 제어 게이트 전극(CG)) 사이 아래의 채널 영역(소스, 드레인간)에서 발생하여, 메모리 게이트 전극(MG) 아래의 절연막(5) 중의 전하 축적층(전하 축적부)인 질화 실리콘막(5N)에 핫 일렉트론이 주입된다. 주입된 핫 일렉트론(전자)은, 절연막(5) 중의 질화 실리콘막(5N) 중의 트랩 준위에 포획되고, 그 결과, 메모리 트랜지스터의 임계값 전압이 상승한다.
소거 방법은, FN 터널 현상을 이용한 메모리 게이트 전극(MG)측으로부터의 홀 주입에 의한 소거 방식을 사용할 수 있다. 상세한 것은 후술한다. 이러한 소거 방법을 사용했을 경우에는, 소위 BTBT(Band-To-Band Tunneling: 밴드간 터널 현상) 소거를 사용했을 경우(도 6의 (B) 참조)에 비해 소비 전류를 저감할 수 있다.
판독시에는, 예를 들어 도 61의 "판독"의 란에 나타내지는 바와 같은 전압을, 판독을 행하는 선택 메모리 셀의 각 부위에 인가한다. 판독시의 메모리 게이트 전극(MG)에 인가하는 전압(Vmg)을, 기입 상태에서의 메모리 트랜지스터의 임계값 전압과 소거 상태에서의 메모리 트랜지스터의 임계값 전압 사이의 값으로 함으로써, 메모리 셀에 전류가 흐르는지의 여부로 기입 상태와 소거 상태를 판별할 수 있다.
도 62는, 본 실시 형태 및 비교예의 메모리 셀부의 소거 상태를 도시하는 주요부 단면도이며, 도 63은, 본 실시 형태 및 비교예의 메모리 셀부의 소거 공정시의 정공의 분포를 모식적으로 도시하는 단면도다.
도 62의 (A)는, 본 실시 형태의 비교예의 메모리 셀부의 소거 상태를 도시한다. 이 비교예에서는, 도시하는 바와 같이 사이드월 막(5s)을 생략한 구조로 되어 있다. 이 비교예의 메모리 셀에서, 반도체 기판측으로부터의 홀 주입에 의한 소거 방식(제1 터널 소거 방식)을 사용했을 경우에 대해서 설명한다.
이 경우, 메모리 게이트 전극(MG)(Vmg)에, 예를 들어, -11V의 음 전위를 인가하고, p형 웰(PW1)(Vb)을, 예를 들어 0V로 한다(도 5 참조). 이에 의해, 질화 실리콘막(5N)을 통해 직접 터널 현상에 의해 발생한 홀(h)이 전하 축적부(절연막(5) 중의 질화 실리콘막(5N))에 주입되어, 질화 실리콘막(5N) 중의 일렉트론(전자)을 상쇄하거나, 혹은 주입된 홀이 질화 실리콘막(5N) 중의 트랩 준위에 포획된다. 이에 의해 메모리 트랜지스터의 임계값 전압이 저하한다(소거 상태가 된다). 이때, 실시 형태 1 및 2에서는, 메모리 게이트 전극(MG)측으로부터의 전자(e)의 주입을 억제하기 위해서 사이드월 막(5s)을 설치하고 있다(도 7, 도 45 등 참조).
한편, 본 실시 형태의 메모리 셀부에서는, 메모리 게이트 전극(MG)측으로부터의 홀 주입에 의한 소거 방식(제2 터널 소거 방식)을 사용할 수 있다. 이 경우, 예를 들어, 메모리 게이트 전극(MG)(Vmg)에 +12V의 양 전위를 인가하고, p형 웰(PW1)(Vb)을, 예를 들어 0V로 한다(도 61 참조). 이에 의해, 질화 실리콘막(5N)을 통해 FN 터널 현상에 의해 발생한 홀(h)이 전하 축적부(절연막(5) 중의 질화 실리콘막(5N))에 주입되어, 질화 실리콘막(5N) 중의 일렉트론(전자)을 상쇄하거나, 혹은 주입된 홀이 질화 실리콘막(5N) 중의 트랩 준위에 포획된다. 이에 의해 메모리 트랜지스터의 임계값 전압이 저하한다(소거 상태가 된다). 이때, 반도체 기판측으로부터의 전자(e)의 FN 터널에 의한 주입을 억제하기 위해서, 질화 실리콘막(5N)의 하층의 산화 실리콘막(5A)의 막 두께를 2nm 이상 6nm 이하로 하고, Vmg 과 Vb의 전위차를 8 내지 16V로 하는 것이 바람직하다.
또한, 본 실시 형태의 메모리 셀부에서는, 사이드월 막(5s)을 설치함으로써, 전계의 집중 부위의 분산화가 가능해져, 보다 넓은 채널 영역(폭(Db))에서 홀이 주입되어, 소거 특성이 향상한다.
즉, 본 실시 형태 및 비교예의 메모리 셀부의 소거 공정시의 정공의 분포를 모식적으로 도시하는 도 63에 도시한 바와 같이, 비교예의 메모리 셀부에서는, 질화 실리콘막(5N)의 코너부(도면 중의 파선 둥근 부위)가 1 개소이며, 그 각도(θa)가 90°정도가 된다. 한편, 사이드월 막(5s)을 설치한 본 실시 형태에서는, 질화 실리콘막(5N)의 코너부(도면 중의 파선 둥근 부위)가 2 개소로 분산되어, 그 각도(θb)가 90°보다 커진다.
따라서, 비교예의 메모리 셀부에서는, 정공 분포 영역(hA)이 좁아, 정공이 집중해서 주입되어 있다. 정공 분포 영역(hA)의 게이트 길이 방향(도면의 좌우 방향)의 폭을 Da라고 한다. 즉, 정공 분포 영역(hA) 중의 단위 체적당의 정공의 양(정공 농도)이 커진다. 또한, 이 정공 농도는, 코너부에서 크고, 코너부에서 멀어짐에 따라 작아진다.
한편, 본 실시 형태의 메모리 셀부에서는, 정공 분포 영역(hA)이 상기 비교예의 경우보다 넓어진다(Db>Da). 바꿔 말하면, 보다 넓은 채널 영역에서 소거(FN 소거)가 발생한다. 또한, 정공 농도는 작아지지만, 질화 실리콘막(5N)의 코너부(도면에서의 파선 둥근 부분)가 2 개소로 분산됨으로써, 채널 영역에서 정공 농도의 농도 차가 완화되어, 비교예의 경우보다 정공 농도의 분포가 보다 균일화된다. 따라서, 보다 넓은 채널 영역에서 보다 균일한 정공의 주입이 가능해져, 소거 특성을 향상시킬 수 있다.
특히, 메모리 셀부의 미세화에 수반하여, 메모리 게이트 전극(MG)의 게이트 길이는 축소하는 경향이 있다. 이와 같이, 메모리 게이트 전극(MG)의 게이트 길이가 미세화하는 경우에도, 보다 넓은 채널 영역에서 보다 균일한 정공의 주입에 의해 메모리 셀부의 소거 특성을 향상시킬 수 있다.
이와 같이, 본 실시 형태에서는, 상기 제2 터널 소거 방식을 채용했을 경우에, 상기 사이드월 막(5s)을 갖는 구조로 함으로써, 그 소거 특성을 향상시킬 수 있다.
물론, 본 실시 형태의 구성에서는, 사이드월 막(5s)을 설치함으로써, 메모리 게이트 전극(MG)의 코너부와 반도체 기판(PW1) 사이에서, 절연막(5)의 코너부에서의 상면과 하면의 거리(D1)를 크게 할 수 있다(도 59 참조). 따라서, 상기 제1 터널 소거 방식을 사용했을 경우에도, 실시 형태 1 및 2에서 상세하게 설명한 바와 같이, 코너부에서의 전계 집중을 완화할 수 있어, 소거 특성을 향상시킬 수 있다.
[제법 설명]
계속해서, 도 64 내지 도 93을 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명함과 함께, 당해 반도체 장치의 구성을 보다 명확하게 한다. 도 64 내지 도 93은, 본 실시 형태의 반도체 장치의 제조 공정을 도시하는 주요부 단면도다. 이 중, 도 70 내지 도 77은, 메모리 셀 영역의 주요부 단면도다. 또한, 상술한 바와 같이, 1A는 메모리 셀 영역을, 2A 및 3A는 주변 회로 영역을 도시하고, 2A에는 n 채널형 MISFETQn이, 3A에는 용량 소자(C)가 형성된다.
우선, 도 64 및 도 65에 도시한 바와 같이, 반도체 기판(반도체 웨이퍼)(1)으로서, 예를 들어 1 내지 10Ωcm 정도의 비저항을 갖는 p형의 단결정 실리콘으로 이루어지는 실리콘 기판을 준비한다. 또한, 실리콘 기판 이외의 반도체 기판(1)을 사용해도 된다.
계속해서, 반도체 기판(1)의 주면에 소자 분리 영역(2)을 형성한다. 예를 들어, 반도체 기판(1) 중에 소자 분리 홈을 형성하고, 이 소자 분리 홈의 내부에 절연막을 매립함으로써, 소자 분리 영역(2)을 형성한다(도 65). 이러한 소자 분리법은, STI(Shallow Trench Isolation)법이라고 불린다. 그밖에, LOCOS(Local 0xidization of Silicon)법 등을 사용해서 소자 분리 영역(2)을 형성해도 좋다. 또한, 메모리 셀 영역(1A)에 나타내지는 단면부(도 64)에서는, 소자 분리 영역(2)은 나타나지 않지만, 상술한 바와 같이 소자 분리 영역(2)이 배치되는 등, 전기적인 분리가 필요한 부위에는 적절하게 소자 분리 영역(2)이 배치된다.
계속해서, 반도체 기판(1)의 메모리 셀 영역(1A)에 p형 웰(PW1)을, 반도체 기판(1)의 주변 회로 영역(2A)에 p형 웰(PW2)을 각각 형성한다. p형 웰(PW1, PW2)은, p형 불순물(예를 들어 붕소(B) 등)을 이온 주입함으로써 형성한다. 또한, 여기에서는, 도 65에 도시한 바와 같이, 주변 회로 영역(3A)에 형성된 소자 분리 영역(2)의 하부에도 p형 웰(PW2)이 얇게 배치되어 있다.
계속해서, 희석 불산 세정 등에 의해 반도체 기판(1)(p형 웰(PW1, PW2))의 표면을 청정화한 후, 도 66 및 도 67에 도시한 바와 같이, 반도체 기판(1)의 주면(p형 웰(PW1, PW2)의 표면)에, 절연막(게이트 절연막)(3)으로서, 예를 들어 산화 실리콘막을 열산화법에 의해 2 내지 3nm 정도의 막 두께로 형성한다. 절연막(3)으로는, 산화 실리콘막 외에 산질화 실리콘막 등의 다른 절연막을 사용해도 된다. 또한, 그밖에, 산화 하프늄막, 산화 알루미늄막(알루미나) 또는 산화 탄탈막 등, 질화 실리콘막보다 높은 유전율을 갖는 금속 산화막, 및 산화막 등과 금속 산화막의 적층막을 형성해도 좋다. 또한, 열산화법 외에, CVD(Chemical Vapor Deposition: 화학적 기상 성장)법을 사용해서 형성해도 좋다. 또한, 메모리 셀 영역(1A) 위의 절연막(게이트 절연막)(3)과 주변 회로 영역(2A) 위의 절연막(게이트 절연막)(3)을 서로 다른 막 두께로 하고, 또한, 서로 다른 막 종류로 구성해도 좋다.
다음으로, 반도체 기판(1)의 전체면 위에 도전성 막(도전체막)으로서 실리콘막(4)을 형성한다. 이 실리콘막(4)으로서, 예를 들어, 다결정 실리콘막을 CVD법 등을 사용하여 100 내지 200nm 정도의 막 두께로 형성한다. 실리콘막(4)으로서 비정질 실리콘막을 퇴적하여, 열처리를 실시함으로써 결정화시켜도 좋다. 이 실리콘막(4)은, 메모리 셀 영역(1A)에서 제어 게이트 전극(CG)이 되고, 주변 회로 영역(2A)에서 n 채널형 MISFETQn의 게이트 전극(GE)이 되고, 주변 회로 영역(3A)에서 용량 소자(C)의 하부 전극(Pb)이 된다.
계속해서, 메모리 셀 영역(1A)의 실리콘막(4) 중에, n형 불순물(예를 들어 비소(As) 또는 인(P) 등)을 주입한다.
계속해서, 실리콘막(4)의 표면을 예를 들어 6nm 정도 열산화함으로써, 얇은 산화 실리콘막(CP1)을 형성한다. 또한, 이 산화 실리콘막(CP1)을 CVD법을 사용해서 형성해도 좋다. 계속해서, 산화 실리콘막(CP1)의 상부에, CVD법 등을 사용하여 80 내지 90nm 정도의 질화 실리콘막(캡 절연막)(CP2)을 형성한다.
계속해서, 제어 게이트 전극(CG)의 형성 예정 영역에, 포토리소그래피법을 사용해서 포토레지스트막(도시하지 않음)을 형성하고, 이 포토레지스트막을 마스크로서 사용하여, 질화 실리콘막(CP2), 산화 실리콘막(CP1) 및 실리콘막(4)을 에칭한다. 그 후, 포토레지스트막을 애싱 등에 의해 제거함으로써, 제어 게이트 전극(CG)(예를 들어, 게이트 길이가 80nm 정도)을 형성한다. 이러한, 포토리소그래피에서부터 포토레지스트막의 제거까지의 일련의 공정을 패터닝이라고 한다. 또한, 여기에서는, 제어 게이트 전극(CG)의 상부에, 질화 실리콘막(CP2) 및 산화 실리콘막(CP1)을 형성했지만, 이들 막을 생략하는 것도 가능하다(도 95 참조). 이 경우, 제어 게이트 전극(CG)의 높이는 적절하게 조정 가능하며, 제어 게이트 전극(CG)의 높이를 질화 실리콘막(CP2)을 설치했을 경우의 질화 실리콘막(CP2)의 높이와 동일한 정도로 해도 좋다.
여기서, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG) 아래에 잔존하는 절연막(3)이, 제어 트랜지스터의 게이트 절연막이 된다. 또한, 제어 게이트 전극(CG)으로 덮인 부분 이외의 절연막(3)은, 이후의 패터닝 공정 등에 의해 제거될 수 있다.
계속해서, 주변 회로 영역(3A)의 질화 실리콘막(CP2) 및 산화 실리콘막(CP1)을 에칭에 의해 제거한다(도 69 참조).
계속해서, 도 68 및 도 69에 도시한 바와 같이, 제어 게이트 전극(CG)(4)의 표면(상면 및 측면) 상을 포함하는 반도체 기판(1) 위에 절연막(5)(5A, 5N, 5B)을 형성한다. 이 절연막(5)의 형성 공정에 대해서는, 메모리 셀 영역(1A)의 주요부 단면도인 도 70 내지 도 77을 참조하면서 상세하게 설명한다. 또한, 도 70 내지 도 77에서는, 도면을 이해하기 쉽게 하기 위해서, 제어 게이트 전극(CG)의 폭(게이트 길이)을 다른 부위에 비해 짧게 표시하고 있다.
우선, 반도체 기판(1)의 주면을 청정화 처리한 후, 도 70에 도시한 바와 같이, 제어 게이트 전극(CG)의 상면 및 측면 상을 포함하는 반도체 기판(1)(p형 웰(PW1)) 위에 산화 실리콘막(5s)을 CVD법에 의해 예를 들어 10nm 내지 30nm 정도의 막 두께로 퇴적한다. 계속해서, 산화 실리콘막(5s)을 그 표면에서부터 이방적으로 에칭(에치백)한다. 이 공정에 의해, 도 71에 도시한 바와 같이, 제어 게이트 전극(CG) 양측의 측벽부에, 산화 실리콘막(5s)으로 이루어지는 사이드월 막(5s)을 잔존시킬 수 있다. 사이드월 막(측벽막)(5s)의 높이(H5s) 및 폭(W5s)은, 구체적으로는, 10nm 이상 20m 이하가 바람직하다. 상기 이방적인 에칭으로는, 예를 들어, CF4 및 CHF3의 혼합 가스를 에칭 가스로 해서, 플라즈마 하에서 드라이 에칭할 수 있다.
계속해서, 도 72에 도시한 바와 같이, 제어 게이트 전극(CG)의 상면 및 측면 상을 포함하는 반도체 기판(1)(p형 웰(PW1)) 및 사이드월 막(5s) 위에 산화 실리콘막(디포지션막)(5d)을 CVD법에 의해 예를 들어 4nm 정도의 막 두께로 형성한다. 이 사이드월 막(5s) 및 산화 실리콘막(5d)에 의해, 절연막(ONO막)(5)을 구성하는 제1 막(하층막)이 구성된다.
이 산화 실리콘막(디포지션막)(5d)을, 열산화법(바람직하게는 ISSG(In Situ Steam Generation) 산화)에 의해 형성해도 좋다(도 94 참조). 또한, 도 72에서는, CVD법으로 형성했을 경우의 산화 실리콘막(5A)(5s, 5d)의 형상을 도시하고 있다.
상술한 바와 같이, 소거 특성을 양호하게 하기 위해서는, 절연막(ONO막)(5)을 구성하는 제1 막(하층막)의 산화 실리콘막(디포지션막)(5d)의 막 두께는, 2nm 이상 6nm 이하로 하는 것이 바람직하다.
계속해서, 도 73에 도시한 바와 같이, 산화 실리콘막(디포지션막(5d))(5A) 위에 질화 실리콘막(5N)을 CVD법으로 예를 들어 7nm 정도의 막 두께로 퇴적한다. 이 질화 실리콘막(5N)은, 산화 실리콘막(5A)을 개재해서, 제어 게이트 전극(CG)의 상면 및 측면의 상부 및 반도체 기판(1)(p형 웰(PW1))의 상부에 위치한다. 상술한 바와 같이, 이 질화 실리콘막(5N)이 메모리 셀의 전하 축적부가 되고, 절연막(ONO막)(5)을 구성하는 제2 막(중층막)이 된다.
계속해서, 도 74에 도시한 바와 같이, 질화 실리콘막(5N) 위에 제3 막(5B)으로서 산질화 실리콘막을 CVD법에 의해 예를 들어 5nm 내지 15nm 정도의 막 두께로 퇴적한다. 이 제3 막(산질화 실리콘막)(5B)은, 산화 실리콘막(5A) 및 질화 실리콘막(5N)을 개재하여, 제어 게이트 전극(CG)의 상면 및 측면의 상부 및 반도체 기판(1)(p형 웰(PW1))의 상부에 위치한다. 상술한 바와 같이, 메모리 게이트 전극(MG)으로부터 이 제3 막(터널막)(5B)을 통해 FN 터널 현상에 의해 홀(정공)을 제2 막(전하 축적부)(5N)에 효율적으로 주입하기 위해서는, 제3 막의 배리어 높이가 보다 작은 것이 바람직하다. 따라서, 제3 막(5B)으로서 산질화막을 사용함으로써, 소거 특성을 향상시킬 수 있다.
이상의 공정이 의해, 제1 막(사이드월 막(5s) 및 산화 실리콘막(5d), 산화 실리콘막(5A)), 제2 막(질화 실리콘막(5N)) 및 제3 막(산화 실리콘막(5B))으로 이루어지는 절연막(ONO막)(5)을 형성할 수 있다.
또한, 상기 공정에서는, 사이드월 막(5s)을 형성한 후 산화 실리콘막(5d)을 형성했지만, 산화 실리콘막(5d)을 형성한 후, 그 상부에 사이드월 막(5s)을 형성해도 좋다. 단, 사이드월 막(5s)을 형성한 후 산화 실리콘막(5d)을 형성하는 것이, 사이드월 막(5s)의 형성시의 에칭의 제어성이 더 양호하다.
또한, 본 실시 형태에서는, 절연막(5)의 내부의 전하 축적부(전하 축적층, 트랩 준위를 갖는 절연막)로서 질화 실리콘막(5N)을 형성하고 있지만, 예를 들어 산화 알루미늄막, 산화 하프늄막 또는 산화 탄탈막 등의 다른 절연막을 사용해도 된다. 이들 막은, 질화 실리콘막보다 높은 유전율을 갖는 고 유전율막이다. 또한, 실리콘 나노 도트를 갖는 절연막을 사용해서 전하 축적층을 형성해도 좋다.
또한, 메모리 셀 영역(1A)에 형성된 절연막(5)은, 메모리 게이트 전극(MG)의 게이트 절연막으로서 기능하여, 전하 유지(전하 축적) 기능을 갖는다. 따라서, 적어도 3층의 적층 구조를 갖고, 외측의 층(산화 실리콘막(5A, 5B))의 포텐셜 장벽 높이에 비해, 내측의 층(질화 실리콘막(5N))의 포텐셜 장벽 높이가 낮아지도록 구성한다.
계속해서, 도 75에 도시한 바와 같이, 도전성 막(도전체막)으로서 실리콘막(6)을 형성한다. 이 실리콘막(6)으로서, 예를 들어, 논 도프의 다결정 실리콘막을 CVD법 등을 사용하여 50 내지 200nm 정도의 막 두께로 형성한다. 실리콘막(6)으로서 비정질 실리콘막을 퇴적하여, 열처리를 실시함으로써 결정화시켜도 좋다.
계속해서, 메모리 셀 영역(1A)의 실리콘막(6)을 에치백한다(도 76). 그 후, 제어 게이트 전극(CG)의 상부 등의 절연막(5)을 에칭에 의해 제거하는(도 77) 것인데, 상기 실리콘막(6)의 형성 공정 이후의 공정에 대해서는, 도 78 내지 도 93을 참조하면서 더욱 상세하게 설명한다.
도 78 및 도 79에 도시한 바와 같이, 절연막(5)의 상부에, 실리콘막(6)으로서, 예를 들어, 다결정 실리콘막을 CVD법 등을 사용하여 50 내지 200nm 정도의 막 두께로 형성한다. 실리콘막(6)으로서 비정질 실리콘막을 퇴적하여, 열처리를 실시함으로써 결정화시켜도 좋다. 또한, 이 실리콘막(6)은, 후술하는 바와 같이, 메모리 셀 영역(1A)에서 메모리 게이트 전극(MG)(예를 들어, 게이트 길이가 50nm 정도)이 되고, 주변 회로 영역(3A)에서 용량 소자(C)의 상부 전극(Pa)이 된다.
계속해서, 도 80 및 도 81에 도시한 바와 같이, 메모리 셀 영역(1A)의 실리콘막(6)을 에치백한다(선택적으로 제거한다). 이 에치백 공정에서는, 실리콘막(6)을 그 표면에서부터 소정의 막 두께분만큼 이방성의 드라이 에칭에 의해 제거한다. 이 공정에 의해, 제어 게이트 전극(CG) 양측의 측벽부에, 절연막(5)을 개재해서, 실리콘막(6)을 사이드월 스페이서 형상으로 잔존시킬 수 있다(도 80, 도 76 참조). 이때, 주변 회로 영역(2A)에서는, 실리콘막(6)이 에칭되어, 실리콘막(4)의 상부의 질화 실리콘막(CP2)이 노출된다(도 81). 또한, 주변 회로 영역(3A)은, 포토레지스트막(도시하지 않음) 등으로 덮어, 실리콘막(6)의 에칭은 행하지 않는다. 물론, 상부 전극(Pa)을 원하는 형상으로 패터닝하고자 하는 경우에는, 이 공정을 이용해서 패터닝을 행해도 된다.
상기 제어 게이트 전극(CG) 양쪽의 측벽부 중, 한쪽의 측벽부에 잔존한 실리콘막(6)에 의해 메모리 게이트 전극(MG)이 형성된다. 또한, 다른 쪽의 측벽부에 잔존한 실리콘막(6)에 의해 실리콘 스페이서(SP1)가 형성된다(도 80). 메모리 게이트 전극(MG)과 실리콘 스페이서(SP1)는, 제어 게이트 전극(CG)의 서로 반대측이 되는 측벽부에 형성되어 있어, 제어 게이트 전극(CG)을 사이에 두고 대략 대칭 구조가 된다.
상기 메모리 게이트 전극(MG) 아래의 절연막(5)이, 메모리 트랜지스터의 게이트 절연막이 된다. 실리콘막(6)의 퇴적막 두께에 대응해서 메모리 게이트 길이(메모리 게이트 전극(MG)의 게이트 길이)가 결정된다.
계속해서, 도 82 및 도 83에 도시한 바와 같이, 제어 게이트 전극(CG)의 상부의 절연막(5)을 에칭에 의해 제거한다. 이에 의해, 제어 게이트 전극(CG)의 상부의 질화 실리콘막(CP2)이 노출되고, p형 웰(PW1)이 노출된다(도 82, 도 77 참조). 이때, 주변 회로 영역(2A)에서 절연막(5)이 에칭되어, 실리콘막(4)이 노출된다.
계속해서, 주변 회로 영역(2A)에서, 실리콘막(4)에 불순물을 도입한다. 예를 들어, n 채널형 MISFETQn의 형성 예정 영역의 실리콘막(4)에는, 인 등의 n형 불순물을 주입한다. 또한, 도시하지 않지만, p 채널형 MISFET의 형성 예정 영역에는 역 도전형(p형)의 불순물을 주입한다.
계속해서, 실리콘막(4)의 n 채널형 MISFETQn의 게이트 전극(GE)의 형성 예정 영역에, 포토리소그래피법을 사용해서 포토레지스트막(도시하지 않음)을 형성하고, 이 포토레지스트막을 마스터로서 사용하여 실리콘막(4)을 에칭한다. 그 후, 포토레지스트막을 애싱 등에 의해 제거함으로써, 게이트 전극(GE)을 형성한다(도 83). 게이트 전극(GE) 아래에 잔존하는 절연막(3)이, n 채널형 MISFETQn의 게이트 절연막이 된다. 또한, 게이트 전극(GE)으로 덮인 부분 이외의 절연막(3)은, 상기 게이트 전극(GE)의 형성시에 제거해도 좋고, 또한, 이후의 패터닝 공정 등에 의해 제거해도 좋다.
계속해서, 도 84 및 도 85에 도시한 바와 같이, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG)측의 반도체 기판(1)(p형 웰(PW1)) 중에, 비소(As) 또는 인(P) 등의 n형 불순물을 주입함으로써, n-형 반도체 영역(7a) 및 n-형 반도체 영역(7b)을 형성한다. 이때, n-형 반도체 영역(7a)은, 메모리 게이트 전극(MG)의 측벽(절연막(5)을 통해 제어 게이트 전극(CG)과 인접하는 측과는 반대측의 측벽)에 자기 정합해서 형성된다. 또한, n-형 반도체 영역(7b)은, 제어 게이트 전극(CG)의 측벽(절연막(5)을 통해 메모리 게이트 전극(MG)과 인접하는 측과는 반대측의 측벽)에 자기 정합해서 형성된다. 또한, 주변 회로 영역(2A)에서, 게이트 전극(GE)의 양측의 반도체 기판(1)(p형 웰(PW2)) 중에, 비소(As) 또는 인(P) 등의 n형 불순물을 주입함으로써, n-형 반도체 영역(7)을 형성한다. 이때, n-형 반도체 영역(7)은, 게이트 전극(GE)의 측벽에 자기 정합해서 형성된다.
n-형 반도체 영역(7a)과 n-형 반도체 영역(7b)과 n-형 반도체 영역(7)은, 동일한 이온 주입 공정에서 형성해도 좋지만, 여기에서는, 서로 다른 이온 주입 공정에서 형성하고 있다. 이와 같이, 서로 다른 이온 주입 공정에서 형성함으로써, n-형 반도체 영역(7a), n-형 반도체 영역(7b) 및 n-형 반도체 영역(7)을 각각 원하는 불순물 농도 및 원하는 접합의 깊이로 형성하는 것이 가능해진다.
계속해서, 도 86 및 도 87에 도시한 바와 같이, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)이 절연막(5)을 통해 인접한 패턴(합성 패턴)의 측벽부에, 예를 들어 산화 실리콘 등의 절연막으로 이루어지는 측벽 절연막(SW)을 형성한다. 또한, 주변 회로 영역(2A)에서, 게이트 전극(GE)의 측벽부에 측벽 절연막(SW)을 형성한다. 예를 들어, 반도체 기판(1)의 주면 전체면 위에 산화 실리콘막 등의 절연막을 퇴적하고, 이 절연막을 에치백함으로써, 상기 합성 패턴(CG, MG)의 측벽부 및 게이트 전극(GE)의 측벽부에 측벽 절연막(SW)을 형성한다. 측벽 절연막(SW)으로는, 산화 실리콘막 외에, 질화 실리콘막 또는 산화 실리콘막과 질화 실리콘막의 적층막 등을 사용해서 형성해도 좋다.
계속해서, 도 88 및 도 89에 도시한 바와 같이, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 측벽 절연막(SW)을 마스크로 해서, 비소(As) 또는 인(P) 등의 n형 불순물을, 반도체 기판(1)(p형 웰(PW1))에 주입함으로써, 고 불순물 농도의 n+형 반도체 영역(8a) 및 n+형 반도체 영역(8b)을 형성한다. 이때, n+형 반도체 영역(8a)은, 메모리 셀 영역(1A)에서, 메모리 게이트 전극(MG)측의 측벽 절연막(SW)에 자기 정합해서 형성된다. 또한, n+형 반도체 영역(8b)은, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG)측의 측벽 절연막(SW)에 자기 정합해서 형성된다. n+형 반도체 영역(8a)은, n-형 반도체 영역(7a)보다 불순물 농도가 높고, 접합의 깊이가 깊은 반도체 영역으로서 형성된다. n+형 반도체 영역(8b)은, n-형 반도체 영역(7b)보다 불순물 농도가 높고, 접합의 깊이가 깊은 반도체 영역으로서 형성된다.
또한, 이때, 메모리 게이트 전극(MG)이 노출되어 있기 때문에, 메모리 게이트 전극(MG)의 상부에도 n형 불순물이 주입된다. 그러나, 메모리 게이트 전극(MG)의 하부에서는, n형 불순물의 확산량이 적고, 바람직하게는, 진성 반도체(논 도프의 반도체)이다. 이와 같이, 메모리 게이트 전극(MG)의 하부의 n형 불순물의 농도를 작게 함으로써, 소거 동작시에 있어서, 정공을 n형 불순물로부터 발생한 전자와 재결합시키지 않고 효율적으로 제2 막(전하 축적부)(5N)에 주입되어, 전하 축적부에 주입할 수 있다.
또한, 주변 회로 영역(2A)에서, 게이트 전극(GE)의 양측의 반도체 기판(1)(p형 웰(PW2)) 중에, 비소(As) 또는 인(P) 등의 n형 불순물을 주입함으로써, n+형 반도체 영역(8)을 형성한다. 이때, n+형 반도체 영역(8)은, 주변 회로 영역(2A)에서, 게이트 전극(GE)의 측벽부의 측벽 절연막(SW)에 자기 정합해서 형성된다. 이에 의해, 주변 회로 영역(2A)에서, 게이트 전극(GE)의 양측에 LDD 구조의 소스, 드레인 영역(7, 8)이 형성된다.
상기 공정에 의해, n-형 반도체 영역(7b)과 그것보다 고 불순물 농도의 n+형 반도체 영역(8b)에 의해, 메모리 트랜지스터의 드레인 영역으로서 기능하는 n형의 드레인 영역(MD)이 구성되고, n-형 반도체 영역(7a)과 그것보다 고 불순물 농도의 n+형 반도체 영역(8a)에 의해, 메모리 트랜지스터의 소스 영역으로서 기능하는 n형의 소스 영역(MS)이 구성된다.
다음으로, 소스 영역(MS)(n-형 반도체 영역(7a) 및 n+형 반도체 영역(8a)), 드레인 영역(MD)(n-형 반도체 영역(7b) 및 n+형 반도체 영역(8b)) 및 소스, 드레인 영역(7, 8)에 도입된 불순물을 활성화하기 위한 열처리를 행한다.
이상의 공정에 의해, 메모리 셀 영역(1A)에 불휘발성 메모리의 메모리 셀(MC)이, 주변 회로 영역(2A)에 n 채널형 MISFETQn이 형성된다. 또한, 주변 회로 영역(3A)에는 용량 소자(C)가 형성된다.
계속해서, 필요에 따라서, 예를 들어 희불산 등을 사용한 습식 에칭을 행하여, 반도체 기판(1)의 주 표면을 청정화한다. 이에 의해, n+형 반도체 영역(8a)의 상면과 n+형 반도체 영역(8b)의 상면과 제어 게이트 전극(CG)의 상면과 메모리 게이트 전극(MG)의 상면이 청정화되어, 자연 산화막 등의 불필요한 물질이 제거된다. 또한, n+형 반도체 영역(8)의 상면과 게이트 전극(GE)의 상면이 청정화되어, 자연 산화막 등의 불필요한 물질이 제거된다.
계속해서, 도 90 및 도 91에 도시한 바와 같이, 살리사이드 기술을 사용하여, 메모리 게이트 전극(MG), n+형 반도체 영역(8a) 및 n+형 반도체 영역(8b)의 상부에, 각각 금속 실리사이드층(금속 실리사이드막)(11)을 형성한다. 또한, 게이트 전극(GE) 및 n+형 반도체 영역(8)의 상부에, 각각 금속 실리사이드층(11)을 형성한다. 또한, 용량 소자(C)의 상부 전극(Pa)의 상부에 금속 실리사이드층(11)을 형성한다.
이 금속 실리사이드층(11)에 의해, 확산 저항이나 콘택트 저항 등을 저 저항화할 수 있다. 이 금속 실리사이드층(11)은, 다음과 같이 해서 형성할 수 있다.
예를 들어, 반도체 기판(1)의 주면 전체면 상에 금속막(도시하지 않음)을 형성하고, 반도체 기판(1)에 대하여 열처리를 행함으로써, 메모리 게이트 전극(MG), 게이트 전극(GE), n+형 반도체 영역(8, 8a, 8b) 및 상부 전극(Pa)의 상층 부분과 상기 금속막을 반응시킨다. 이에 의해, 메모리 게이트 전극(MG), 게이트 전극(GE), n+형 반도체 영역(8, 8a, 8b) 및 상부 전극(Pa)의 상부에, 각각 금속 실리사이드층(11)이 형성된다. 상기 금속막은, 예를 들어 코발트(Co)막 또는 니켈(Ni)막 등 으로 이루어지며, 스퍼터링법 등을 사용해서 형성할 수 있다.
계속해서, 미반응의 금속막을 제거한 후, 반도체 기판(1)의 주면 전체면 상에 절연막(층간 절연막)(12)으로서, 예를 들어, 산화 실리콘막의 단체막, 혹은 질화 실리콘막과 상기 질화 실리콘막 위에 상기 질화 실리콘막보다 두껍게 형성된 산화 실리콘막의 적층막을, 예를 들어 CVD법 등을 사용해서 형성한다. 이 절연막(12)의 형성 후, 필요에 따라서 CMP(Chemical Mechanical Polishing)법 등을 사용하여 절연막(12)의 상면을 평탄화한다.
계속해서, 절연막(12)을 드라이 에칭함으로써, 절연막(12)에 콘택트 홀(개구부, 관통 구멍)을 형성한다. 계속해서, 콘택트 홀 내에, 배리어 도체막(13a) 및 주 도체막(13b)의 적층막을 형성한다. 계속해서, 절연막(12) 위의 불필요한 주 도 체막(13b) 및 배리어 도체막(13a)을 CMP법 또는 에치백법 등에 의해 제거함으로써, 플러그(PG)를 형성한다. 이 플러그(PG)는, 예를 들어, n+형 반도체 영역(8, 8a, 8b)의 상부에 형성된다. 또한, 도 90 및 도 91에 도시하는 단면에는 나타나지 않지만, 플러그(PG)는, 예를 들어 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 게이트 전극(GE)의 상부 등에도 형성된다. 또한, 배리어 도체막(13a)으로는, 예를 들어, 티탄막, 질화 티탄막, 혹은 이것들의 적층막을 사용할 수 있다. 또한, 주 도체막(13b)으로는, 텅스텐막 등을 사용할 수 있다.
계속해서, 도 92 및 도 93에 도시한 바와 같이, 플러그(PG)가 매립된 절연막(12) 위에 제1층 배선(M1)을 형성한다. 제1층 배선은, 예를 들어, 다마신 기술(여기서는 싱글 다마신 기술)을 사용해서 형성한다. 우선, 플러그(PG)가 매립된 절연막 위에 홈용 절연막(14)을 형성하고, 이 홈용 절연막(14)에, 포토리소그래피 기술 및 드라이 에칭 기술을 사용해서 배선 홈을 형성한다. 계속해서, 배선 홈의 내부를 포함하는 반도체 기판(1)의 주면 위에 배리어 도체막(도시하지 않음)을 형성하고, 계속해서, CVD법 또는 스퍼터링법 등에 의해 배리어 도체막 위에 구리의 시드층(도시하지 않음)을 형성한다. 계속해서, 전해 도금법 등을 사용해서 시드층 위에 구리 도금막을 형성하고, 구리 도금막에 의해 배선 홈의 내부를 매립한다.
그 후, 배선 홈내 이외의 영역의 구리 도금막, 시드층 및 배리어 메탈막을 CMP법에 의해 제거하여, 구리를 주 도전 재료로 하는 제1층 배선을 형성한다. 또한, 배리어 도체막으로는, 예를 들어, 질화 티탄막, 탄탈막 또는 질화 탄탈막 등을 사용할 수 있다.
그 후, 듀얼 다마신법 등에 의해 2층째 이후의 배선을 형성하는데, 여기에서는 그 설명을 생략한다. 또한, 각 배선은, 상기 다마신 기술 외에, 배선용의 도전성 막을 패터닝함으로써 형성할 수도 있다. 이 경우, 도전성 막으로는, 예를 들어 텅스텐 또는 알루미늄 등을 사용할 수 있다.
(변형예의 설명)
도 94 내지 도 96은, 본 실시 형태의 반도체 장치의 다른 메모리 셀 구성을 도시하는 주요부 단면도다.
<제1 예>
상술한 바와 같이, 절연막(ONO막)(5)을 구성하는 제1 막(하층막) 중, 산화 실리콘막(디포지션막)(5d)은, 열산화법 또는 CVD법으로 형성할 수 있다. 도 72 등에서는, CVD법으로 형성했을 경우의 산화 실리콘막(디포지션막)(5d)의 형상을 도시하고 있지만, 열산화법으로 산화 실리콘막(디포지션막)(5d)을 형성했을 경우에는, 도 94에 도시하는 구성이 된다.
이 경우, 도시하는 바와 같이, 제어 게이트 전극(CG)의 측면 및 반도체 기판(1)(p형 웰(PW1)) 위에 산화 실리콘막(디포지션막)(5d)이 형성된다.
이 도 94에 도시하는 구성에서도, 실시 형태 3에서 설명한 효과와 마찬가지의 효과를 발휘할 수 있다.
<제2 예>
상술한 바와 같이, 제어 게이트 전극(CG) 위에 질화 실리콘막(CP2) 및 산화 실리콘막(CP1)을 갖는 도 59의 구성에 대하여, 도 95에 도시한 바와 같이, 질화 실리콘막(CP2) 및 산화 실리콘막(CP1)을 생략한 구성으로 해도 좋다.
<제3 예>
도 59 등에서는, 사이드월 막(5s)을 곡면 형상(그 단면도에서는 원호 형상)으로 기재했지만, 사이드월 막(5s)의 형상에 대해서는, 당해 형상에 한정되는 것이 아니다. 도 96을 참조하면서, 사이드월 막(5s)의 형상예에 대해서 설명한다.
도 96의 (A)는, 도 59 등과 마찬가지로, 사이드월 막(5s)의 단면 형상을 원호 형상으로 한 것, 바꿔 말하면, 사이드월 막(5s)의 측면을 라운드화한 것이다.
또한, 도 96의 (B)는, 사이드월 막(5s)의 단면 형상을 테이퍼 형상으로 한 것(도 63 참조), 바꿔 말하면, 사이드월 막(5s)의 측면을 경사지게 한 것이다.
상기 도 96의 (A) 및 (B)의 형상에서는, 상술한 바와 같이, 질화 실리콘막(5N)의 코너부(도면에서의 파선 둥근 부분)가 2 개소로 분산되어, 채널 영역에서 정공 농도의 농도 차가 완화된다. 따라서, 보다 넓은 채널 영역에서 보다 균일한 정공의 주입이 가능해져, 소거 특성을 향상시킬 수 있다.
또한, 도 96의 (C)에 도시한 바와 같이, 사이드월 막(5s)의 단면 형상을 테이퍼 형상으로 하고, 사이드월 막(5s)의 폭(W5s)을 높이(H5s)보다 크게 해도 좋다. 또한, 도 96의 (D)에 도시한 바와 같이, 사이드월 막(5s)의 단면 형상을 180°이상의 각도를 갖는 대략 4각형 형상으로 해도 좋다. 이 경우, 사이드월 막(5s)의 측면이 움푹 들어가는 형상으로 된다.
상기 도 96의 (C) 및 (D)의 형상에서도, 질화 실리콘막(5N)의 코너부(도면에서의 파선 둥근 부분)가 2 개소 이상으로 분산되어, 채널 영역에서 정공 농도의 농도 차가 완화된다. 따라서, 보다 넓은 채널 영역에서 보다 균일한 정공의 주입이 가능해져, 소거 특성을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능함은 물론이다.
또한, 상기 실시 형태에서 설명한 반도체 장치(불휘발성 메모리)를 내장하는 전자 기기에 제한은 없지만, 예를 들어, 비접촉 IC 카드는, 저소비 전력화의 요구가 커서, 상기 실시 형태의 반도체 장치를 사용하기에 적합하다.
[부기 1]
(a) 반도체 기판 위에 제1 절연막을 개재해서 제1 게이트 전극을 형성하는 공정과, (b) 상기 반도체 기판 위 및 상기 제1 게이트 전극의 표면 및 측면에, 내부에 전하 축적부를 갖는 상기 제2 절연막을 형성하는 공정과, (c) 상기 제1 게이트 전극의 측벽부에 상기 제2 절연막을 개재해서 제2 게이트 전극을 형성하는 공정을 갖고, 상기 (b) 공정은, 제1 막, 제2 막 및 제3 막을 갖는 상기 제2 절연막을 형성하는 공정으로서, (b1) 상기 반도체 기판 위 및 상기 제1 게이트 전극의 표면 및 측면에 제1 막을 형성하는 공정과, (b2) 상기 제1 막 위에 상기 전하 축적부가 되는 제2 막을 형성하는 공정과, (b3) 상기 제2 막 위에 제1 퇴적막을 형성하는 공정과, (b4) 상기 제1 퇴적막을 이방적으로 에칭함으로써, 상기 제1 게이트 전극의 측벽부에, 상기 제1 막 및 상기 제2 막을 개재해서 측벽막을 형성하는 공정과, (b5) 상기 제2 막 및 상기 측벽막 위에 제2 퇴적막을 형성함으로써, 상기 측벽막과 상기 제2 퇴적막을 갖는 제3 막을 형성하는 공정을 갖는 반도체 장치의 제조 방법.
[부기 2]
상기 제1 막의 막 두께는 2nm 이하인 부기 1에 기재된 반도체 장치의 제조 방법.
[부기 3]
(a) 반도체 기판 위에 제1 절연막을 개재해서 제1 게이트 전극을 형성하는 공정과, (b) 상기 반도체 기판 위 및 상기 제1 게이트 전극의 표면 및 측면에, 내부에 전하 축적부를 갖는 상기 제2 절연막을 형성하는 공정과, (c) 상기 제1 게이트 전극의 측벽부에 상기 제2 절연막을 개재해서 제2 게이트 전극을 형성하는 공정을 갖고, 상기 (b) 공정은, 제1 막, 제2 막 및 제3 막을 갖는 상기 제2 절연막을 형성하는 공정으로서, (b1) 상기 반도체 기판 위 및 상기 제1 게이트 전극의 표면 및 측면에 제1 퇴적막을 형성하는 공정과, (b2) 상기 제1 퇴적막을 이방적으로 에칭함으로써, 상기 제1 게이트 전극의 측벽부에 측벽막을 형성하는 공정과, (b3) 상기 반도체 기판 위, 상기 제1 게이트 전극의 표면 및 상기 측벽막 위에 제2 퇴적막을 형성함으로써, 상기 측벽막과 상기 제2 퇴적막을 갖는 제1 막을 형성하는 공정과, (b4) 상기 제1 막 위에 상기 전하 축적부가 되는 제2 막을 형성하는 공정과, (b5) 상기 제2 막 위에 제3 막을 형성하는 공정을 갖는 반도체 장치의 제조 방법.
[부기 4]
상기 제2 퇴적막의 막 두께는 2nm 이하인 부기 3에 기재된 반도체 장치의 제조 방법.
[부기 5]
반도체 기판과, 상기 반도체 기판의 상방에 배치된 제1 게이트 전극과, 상기 반도체 기판의 상방에, 상기 제1 게이트 전극과 인접하도록 배치된 제2 게이트 전극과, 상기 제1 게이트 전극과 상기 반도체 기판 사이에 형성된 제1 절연막과, 상기 제2 게이트 전극과 상기 반도체 기판 사이 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성된 제2 절연막으로서, 그 내부에 전하 축적부를 갖는 상기 제2 절연막을 갖고, 상기 제2 절연막은, 제1 막과, 상기 제1 막 위에 배치된 상기 전하 축적부가 되는 제2 막과, 상기 제2 막 위에 배치된 제3 막을 갖고, 상기 제1 막은, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 측벽막과, 상기 제2 게이트 전극과 상기 반도체 기판 사이에 위치하는 퇴적막을 갖고, 상기 전하 축적부에는 전자가 축적되고, 상기 전하 축적부에 축적된 전자는, 터널 현상에 의해 상기 제2 게이트 전극측에서 정공을 상기 제3 막을 통해 상기 전하 축적부에 주입함으로써 소거되는 반도체 장치.
[부기 6]
상기 퇴적막은, 상기 측벽막과 상기 제2 게이트 전극 사이에도 연장되어 있는 부기 5에 기재된 반도체 장치.
[부기 7]
상기 측벽막의 높이 및 폭은 10nm 이상 20nm 이하인 부기 5에 기재된 반도체 장치.
[부기 8]
상기 제2 게이트 전극과 상기 반도체 기판 사이에 위치하는 상기 퇴적막의 막 두께는 6nm 이하인 부기 5에 기재된 반도체 장치.
[부기 9]
상기 제2 게이트 전극과 상기 반도체 기판 사이에 위치하는 상기 퇴적막의 막 두께는 2nm 이상인 부기 8에 기재된 반도체 장치.
[부기 10]
상기 제3 막은 산질화 실리콘막인 부기 5에 기재된 반도체 장치.
[부기 11]
상기 제1 막의 상기 퇴적막은 산화 실리콘막인 부기 10에 기재된 반도체 장치.
[부기 12]
상기 제2 게이트 전극은 불순물 이온을 함유하고, 상기 제2 게이트 전극의 하부의 불순물 농도는, 상기 제2 게이트 전극의 상부의 불순물 농도보다 낮은 부기 5에 기재된 반도체 장치.
[부기 13]
상기 불순물 이온은 n형의 불순물 이온인 부기 12에 기재된 반도체 장치.
[부기 14]
상기 제2 게이트 전극의 하부는 진성 반도체인 부기 13에 기재된 반도체 장치.
1 : 반도체 기판 1A : 메모리 셀 영역
2 : 소자 분리 영역 2A : 주변 회로 영역
3 : 절연막 3A : 주변 회로 영역
4 : 실리콘막 5 : 절연막
5A : 산화 실리콘막(산질화 실리콘막, 제1 막)
5B : 산화 실리콘막(제3 막) 5N : 질화 실리콘막(제2 막)
5d : 디포지션막(산화 실리콘막) 5s : 사이드월 막
6 : 실리콘막 7 : n-형 반도체 영역
7a : n-형 반도체 영역 7b : n-형 반도체 영역
8 : n+형 반도체 영역 8a : n+형 반도체 영역
8b : n+형 반도체 영역 11 : 금속 실리사이드층
12 : 절연막 13a : 배리어 도체막
13b : 주 도체막 14 : 홈용 절연막
C : 용량 소자 CG : 제어 게이트 전극
CP1 : 산화 실리콘막 CP2 : 질화 실리콘막
GE : 게이트 전극 M1 : 제1층 배선
MC : 메모리 셀 MD : 드레인 영역
MG : 메모리 게이트 전극 MS : 소스 영역
PG : 플러그 PW1 : p형 웰
PW2 : p형 웰 Pa : 상부 전극
Pb : 하부 전극 Qn : n 채널형 MISFET
SP1 : 실리콘 스페이서 SW : 측벽 절연막
hA : 정공 분포 영역 θa : 각도
θb : 각도

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판의 상방에 배치된 제1 게이트 전극과,
    상기 반도체 기판의 상방에, 상기 제1 게이트 전극과 이웃하도록 배치된 제2 게이트 전극과,
    상기 제1 게이트 전극과 상기 반도체 기판 사이에 형성된 제1 절연막과,
    상기 제2 게이트 전극과 상기 반도체 기판 사이 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성된 제2 절연막으로서, 그 내부에 전하 축적부를 갖는 상기 제2 절연막을 갖고,
    상기 제2 절연막은,
    제1 막과,
    상기 제1 막 위에 배치된 상기 전하 축적부가 되는 제2 막과,
    상기 제2 막 위에 배치된 제3 막을 갖고,
    상기 제3 막은,
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 측벽막과,
    상기 제2 게이트 전극과 상기 반도체 기판 사이에 위치하는 퇴적막을 갖는, 반도체 장치.
  2. 제1항에 있어서,
    상기 퇴적막은, 상기 측벽막과 상기 제2 게이트 전극 사이에도 연장되어 있는, 반도체 장치.
  3. 제1항에 있어서,
    상기 측벽막은, 그 상방에서부터 하방에 걸쳐 그 막 두께가 커지는 테이퍼 형상을 갖는, 반도체 장치.
  4. 제1항에 있어서,
    상기 측벽막의 상부는, 상기 제2 게이트 전극의 상부보다 낮은 위치에 배치되는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 게이트 전극 위에는, 제3 절연막이 배치되고,
    상기 측벽막의 상부는, 상기 제3 절연막의 상부보다 낮은 위치에 배치되는, 반도체 장치.
  6. 제1항에 있어서,
    상기 측벽막의 상부는, 상기 제1 게이트 전극의 상부보다 낮은 위치에 배치되는, 반도체 장치.
  7. 제3항에 있어서,
    상기 측벽막의 측면과, 상기 제2 게이트 전극과 상기 반도체 기판 사이에 위치하는 상기 퇴적막의 표면이 이루는 각은 90°이상인, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 상기 제1 막의 막 두께는 2nm 이하인, 반도체 장치.
  9. 제1항에 있어서,
    상기 전하 축적부에는 전자가 축적되고,
    상기 전하 축적부에 축적된 전자는, 터널 현상에 의해 상기 반도체 기판에 발생한 정공을, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 상기 제1 막을 통해 상기 전하 축적부에 주입함으로써 소거되는, 반도체 장치.
  10. 반도체 기판과,
    상기 반도체 기판의 상방에 배치된 제1 게이트 전극과,
    상기 반도체 기판의 상방에, 상기 제1 게이트 전극과 이웃하도록 배치된 제2 게이트 전극과,
    상기 제1 게이트 전극과 상기 반도체 기판 사이에 형성된 제1 절연막과,
    상기 제2 게이트 전극과 상기 반도체 기판 사이 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성된 제2 절연막으로서, 그 내부에 전하 축적부를 갖는 상기 제2 절연막을 갖고,
    상기 제2 절연막은,
    제1 막과,
    상기 제1 막 위에 배치된 상기 전하 축적부가 되는 제2 막과,
    상기 제2 막 위에 배치된 제3 막을 갖고,
    상기 제1 막은,
    상기 제2 게이트 전극과 상기 반도체 기판 사이에 위치하는 제1 부의 막 두께보다, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 제2 부로서, 그 하방에 위치하는 막의 막 두께가 크고,
    상기 전하 축적부에는 전자가 축적되고,
    상기 전하 축적부에 축적된 전자는, 터널 현상에 의해 상기 반도체 기판에 발생한 정공을 상기 제1 부를 통해 상기 전하 축적부에 주입함으로써 소거되는, 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 막은,
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 측벽막과,
    상기 제2 게이트 전극과 상기 반도체 기판 사이에 위치하는 퇴적막을 갖는, 반도체 장치.
  12. 제11항에 있어서,
    상기 퇴적막은, 상기 측벽막과 상기 제2 게이트 전극 사이에도 연장되어 있는, 반도체 장치.
  13. 제11항에 있어서,
    상기 측벽막은,
    상기 제1 게이트 전극의 상방에서부터 하방에 걸쳐 그 막 두께가 커지는 테이퍼 형상을 갖는, 반도체 장치.
  14. 제11항에 있어서,
    상기 측벽막의 상부는, 상기 제2 게이트 전극의 상부보다 낮은 위치에 배치되는, 반도체 장치.
  15. 제11항에 있어서,
    상기 제1 게이트 전극 위에는 제3 절연막이 배치되고,
    상기 측벽막의 상부는, 상기 제3 절연막의 상부보다 낮은 위치에 배치되는, 반도체 장치.
  16. 제11항에 있어서,
    상기 측벽막의 상부는, 상기 제1 게이트 전극의 상부보다 낮은 위치에 배치되는, 반도체 장치.
  17. 제11항에 있어서,
    상기 측벽막의 측면과, 상기 제2 게이트 전극과 상기 반도체 기판 사이에 위치하는 상기 퇴적막의 표면이 이루는 각은 90°이상인, 반도체 장치.
  18. 제11항에 있어서,
    상기 제2 게이트 전극과 상기 반도체 기판 사이에 위치하는 퇴적막의 막 두께는 2nm 이하인, 반도체 장치.
  19. (a) 반도체 기판 위에 제1 절연막을 개재해서 제1 게이트 전극을 형성하는 공정과,
    (b) 상기 반도체 기판 위 및 상기 제1 게이트 전극의 표면 및 측면에, 내부에 전하 축적부를 갖는 제2 절연막을 형성하는 공정과,
    (c) 상기 제1 게이트 전극의 측벽부에 상기 제2 절연막을 개재해서 제2 게이트 전극을 형성하는 공정을 갖고,
    상기 (b) 공정은, 제1 막, 제2 막 및 제3 막을 갖는 상기 제2 절연막을 형성하는 공정으로서,
    (b1) 상기 반도체 기판 위 및 상기 제1 게이트 전극의 표면 및 측면에 제1 막을 형성하는 공정과,
    (b2) 상기 제1 막 위에 상기 전하 축적부가 되는 제2 막을 형성하는 공정과,
    (b3) 상기 제2 막 위에 제1 퇴적막을 형성하는 공정과,
    (b4) 상기 제1 퇴적막을 이방적으로 에칭함으로써, 상기 제1 게이트 전극의 측벽부에, 상기 제1 막 및 상기 제2 막을 개재하여 측벽막을 형성하는 공정과,
    (b5) 상기 제2 막 및 상기 측벽막 위에 제2 퇴적막을 형성함으로써, 상기 측벽막과 상기 제2 퇴적막을 갖는 제3 막을 형성하는 공정
    을 갖는, 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 (c) 공정은,
    (c1) 상기 제2 절연막 위에 도전성 막을 형성하는 공정과,
    (c2) 상기 도전성 막을 이방적으로 에칭함으로써, 상기 제1 게이트 전극의 측벽부에 상기 제2 절연막을 개재해서 상기 도전성 막을 잔존시킴으로써, 상기 제2 게이트 전극을 형성하는 공정
    을 갖는, 반도체 장치의 제조 방법.
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