KR20090098675A - 불휘발성 반도체 기억 장치의 제조 방법 및 불휘발성 반도체 기억 장치 - Google Patents
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Abstract
불휘발성 반도체 기억 장치의 성능을 향상시킨다. 동일한 실리콘 기판(1) 상에, 제어 게이트 전극 CGs 및 측벽 메모리 게이트 전극 MGs를 갖는 스플리트 게이트형 메모리 셀 M1A와, 싱글 메모리 게이트 전극 MGu를 갖는 싱글 게이트형 메모리 셀 M2를 구비하는 불휘발성 반도체 기억 장치에서, 제1 영역 R1에 제어 게이트 절연막 ICs를 개재하여 제어 게이트 전극 CGs를 형성하고, 제1 영역 R1에는 전하 축적막 IMs를 개재하여 측벽 메모리 게이트 전극 MGs를 형성하고, 동시에, 제2 영역 R2에는 전하 축적막 IMu를 개재하여 싱글 메모리 게이트 전극 MGu를 형성한다. 그 때, 측벽 메모리 게이트 전극 MGs와 싱글 메모리 게이트 전극 MGu는 동일한 공정에서 형성하고, 제어 게이트 전극 CGs와 측벽 메모리 게이트 전극 MGs는, 서로 전기적으로 절연된 상태에서, 서로 인접하여 배치되도록 하여 형성한다.
제어 게이트 전극, 싱글 메모리 게이트 전극, 측벽 메모리 게이트 전극, 전하 축적막, 스플리트 게이트형 메모리 셀
Description
본 발명은, 불휘발성 반도체 기억 장치에 관한 것으로, 특히 집적 회로에 혼재되는 불휘발성 반도체 기억 장치의 제조 방법 및 불휘발성 반도체 기억 장치에 적용하기에 유효한 기술에 관한 것이다.
고도의 정보화 사회의 발전에 수반하여, 반도체 기판 상에 형성한 복수의 반도체 소자를 집적하여 기능적 회로를 구성한 논리 연산용 집적 회로(로직 회로, 또는 간단히 로직), 불휘발성 반도체 기억 소자(불휘발성 메모리, 플래시 메모리, 또는 간단히 메모리) 등으로 이루어지는 반도체 장치에는, 한층 더한 고성능화의 요구와 함께, 생산성 향상의 요구가 이루어지고 있다.
특히, 다양한 제품에의 탑재를 목적으로 한 마이크로컴퓨터(또는, 마이컴)에서는, 로직 회로에 연산을 실행시키기 위한 프로그램이나, 동작에 필요한 데이터 등을 저장하기 위한 불휘발성 메모리를 탑재하고 있는 것이 필요하다.
또한, 내장 기기의 개발 단계에서는, 그 개발 기간의 단축을 위해, 기기의 사양과 동시에 소프트웨어를 개발하는 것이 요망된다. 이 점으로부터, 사양 변경할 때마다 소프트웨어가 변하여, 소프트웨어의 결함(버그 또는 에러)을 삭제할 때에도, 프로그램의 일부를 재기입할 필요가 있다.
이상과 같은 요구로부터, 로직 회로나 재기입 가능한 불휘발성 메모리 등을 동일한 반도체 기판 상에 혼재시킨, 소위 시스템 온 칩(System on Chip : SoC)의 개발, 실용화가 진행되고 있다.
반도체 기판 상에 로직 회로 등과 혼재되는 불휘발성 메모리 소자로서, MIS(Metal Insulator Semiconductor)형의 전계 효과형 트랜지스터의 절연막(Insulator)을, 산화 실리콘막(Oxide)/질화 실리콘막(Nitride)/산화 실리콘막(Oxide)의 적층막으로 치환한, 소위 MONOS형의 불휘발성 메모리 소자가 있다.
예를 들면, 불휘발성 메모리를 내장한 마이크로컴퓨터에 관하여, 프로그램 저장용과 데이터 저장용으로, 불휘발성 메모리를 구분하여 사용하는 기술 등이, 일본 특허 공개 제2006-66009호 공보(특허 문헌 1) 등에 개시되어 있다.
또한, 예를 들면 MONOS형의 불휘발성 메모리 소자에서, 질화 실리콘막을, 화학 양론적 조성보다도 실리콘의 함유량이 많은 막으로 함으로써, 재기입 내성을 향상시키는 기술 등이, 일본 특허 공개 제2007-194511호 공보(특허 문헌 2) 등에 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 제2006-66009호 공보
[특허 문헌 2] 일본 특허 공개 제2007-194511호 공보
상기한 바와 같이, 마이크로컴퓨터에 혼재되는 불휘발성 메모리에는, 프로그램 저장 용도 및 데이터 저장 용도의 적어도 2종류의 용도가 있다. 그리고, 본 발명자들의 검토에 따르면, 이들 용도에 의해, 불휘발성 메모리에 요구되는 특성은 서로 다르다. 즉, 프로그램 저장용의 불휘발성 메모리에서는 고속에서의 동작(고속성)이 필요하게 되고, 데이터 저장용의 불휘발성 메모리에서는 재기입에 대한 높은 내성(고재기입 내성)이 필요하게 된다.
불휘발성 메모리를 용도에 의해 구분하여 사용하는 방법으로서, 본 발명자들이 검토한 상기 특허 문헌 1에 개시되어 있는 기술에 대해서 설명한다. 도 28에, 본 발명자들이 검토한 마이크로컴퓨터 Ax의 설명도를 나타낸다.
본 발명자들이 검토한 마이크로컴퓨터 Ax는, 중앙 처리 장치(Central Processing Unit : CPU) Bx, 랜덤 액세스 메모리(Random Access Memory : RAM) Cx 및 프로그램 저장용의 불휘발성 메모리 영역(이하, 간단히 프로그램용 메모리 영역) FLpx를 갖는다. 랜덤 액세스 메모리 Cx는, 중앙 처리 장치 Bx의 워크 영역으로 되는 휘발성 메모리이다. 상기의 요소간에서는 고속의 데이터 처리를 요하기 때문에, 배선 저항이 적은 통로인 고속 버스 Dx를 통하여, 버스 컨트롤러(Bus State Controller : BSC) Ex로 접속하고 있다.
또한, 본 발명자들이 검토한 마이크로컴퓨터 Ax는, 타이머(TMR) Fx, 아날로그 디지털 컨버터(A/D) Gx, 입출력 포트(I/O) Hx 및 시리얼 인터페이스 컨트롤러(SCI) Ix를 갖는다. 이들 요소간에서는, 그다지 고속의 동작은 요구되지 않기 때문에, 고속 버스 Dx와는 다른 저속 버스 Jx에 접속되어 있다. 그리고, 데이터 저장용의 불휘발성 메모리 영역(이하, 간단히 데이터용 메모리 영역) FLdx는 저속 버스 Jx를 통해서, 버스 컨트롤러 Ex와 접속하고 있다.
이상과 같이 하여, 고속 동작이 요구되는 영역과, 그만큼 요구되지 않은 영역에 도통하는 데이터 통신로를, 각각 고속 버스 Dx와 저속 버스 Jx로 나누고, 전자에 프로그램용 메모리 영역 FLpx를, 후자에 데이터용 메모리 영역 FLdx를 접속하여, 별도로 제어한다. 이에 의해, 데이터용 메모리 영역 FLdx의 재기입 내성을 손상시키지 않고, 프로그램용 메모리 영역 FLpx의 고속화를 실현할 수 있다. 그 이유를 이하에 나타낸다.
불휘발성 메모리의 고속성이란, 판독할 때에, 최소 단위인 메모리 셀에, 보다 많은 전류를 흘릴 수 있는 것을 의미한다. 이것을 실현하기 위해서는, 어떠한 방법으로 미리 정해져 있는 메모리 셀의 임계값 전압을 내릴 필요가 있다. 예를 들면, 본 발명자들이 검토한 메모리 셀에서는, 부유 게이트 전극 또는 게이트 전극 아래의 전하 축적 절연막에 캐리어(전하 담체)를 주입하여, 전하를 저장한다. 이에 의해, 전계 효과형 트랜지스터의 임계값 전압을 저하시켜, 판독 전압을 인가하였을 때의 전류값을 상승시킨다.
여기서, 메모리 셀의 임계값 전압을 내리는 것은, 메모리 셀에 전기적인 스트레스를 인가하는 것과 등가이며, 이것은 재기입에 대한 내성의 열화를 초래한다. 이와 같이, 불휘발성 메모리의 임계값 전압의 높이를 변화시킨다고 하는 관점에서는, 고속화와 고내성화는 트레이드 오프의 관계에 있다.
이에 대해, 상기에서 설명한 전술한 특허 문헌 1의 기술에서는, 높은 재기입 내성이 요구되는 데이터 저장용의 불휘발성 메모리에는 고속성이 그만큼 요구되지 않는 것에 주목하여, 메모리 셀의 임계값 전압을 내리지 않도록 하고 있다. 이에 의해, 메모리 셀에 가해지는 스트레스를 저감하고, 데이터용 메모리의 재기입 내성을 손상시키지 않고, 프로그램용 메모리의 고속화를 가능하게 하고 있다.
한편, 본 발명자들의 거듭된 검토에 따르면, 불휘발성 반도체 기억 장치의 한층 더한 고성능화가 요망되는 동향에 있어서는, 프로그램용 메모리의 한층 더한 고속화 외에 데이터용 메모리에서의 재기입 내성도 향상시킬 필요가 있다. 그러나, 상기한 바와 같은 트레이드 오프의 관계에 의해, 고내성화를 실현할 수 있는 불휘발성 메모리를 적용하면, 고속화가 방해되게 되는 것을 알 수 있다. 즉, 상기의 기술에 의해, 고속 동작의 불휘발성 메모리를, 재기입 내성이 요구되지 않는 용도로 나누는 것은 가능하지만, 고속화를 실현할 수 있는 불휘발성 메모리와, 고내성화를 실현할 수 있는 불휘발성 메모리를 동일 기판 상에 형성하는 것은 곤란한 것이, 본 발명자들의 거듭된 검토에 의해 명백하게 되었다. 결과적으로, 불휘발성 반도체 기억 장치의 성능을 향상시키는 것이 곤란하게 된다.
따라서, 본 발명의 목적은, 불휘발성 반도체 기억 장치의 성능을 향상시키는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서는 복수의 발명이 개시되지만, 그 중의 일 실시예의 개요를 간단히 설명하면 이하와 같다.
동일한 반도체 기판 상에서, 제l게이트 전극 및 제2 게이트 전극을 갖는 제1 기억 소자와, 제3 게이트 전극을 갖는 제2 기억 소자를 구비하는 불휘발성 반도체 기억 장치의 제조 방법으로서, 반도체 기판의 주면 상의 제1 영역에 제1 게이트 절연막을 개재하여 제1 게이트 전극을 형성하는 공정과, 반도체 기판의 주면 상의 제1 영역에는 전하 축적 절연막을 개재하여 제2 게이트 전극을 형성하고, 그것과 동시에, 제2 영역에는 전하 축적 절연막을 개재하여 제3 게이트 전극을 형성하는 공정을 포함한다. 그 때, 제2 게이트 전극과 제3 게이트 전극은 동일한 공정에서 형성하고, 또한 제1 게이트 전극과 제2 게이트 전극은, 서로 전기적으로 절연된 상태에서, 서로 인접하여 배치되도록 하여 형성한다.
본원에서 개시되는 복수의 발명 중, 상기 일 실시예에 의해 얻어지는 효과를 대표하여 간단히 설명하면 이하와 같다.
즉, 불휘발성 반도체 기억 장치의 성능을 향상시킬 수 있다.
본 실시 형태를 설명하기 위한 전체 도면에서 동일 기능을 갖는 것은 동일한 부호를 붙이도록 하고, 그 반복된 설명은 가능한 한 생략하도록 하고 있다. 이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다.
<실시 형태 1>
본 실시 형태 1에서는, 우선 본 발명자들이 검토한 불휘발성 메모리의 구성 및 그 메모리 동작에 생각되는 과제에 대해서, 상세하게 설명한다.
고속 동작이 가능한 불휘발성 메모리의 후보 중 하나로서, 스플리트 게이트형의 메모리 셀이 있다. 도 29에, 본 발명자들이 검토한 구조의 스플리트 게이트형 메모리 셀 Kax의 주요부 단면도를 도시한다. 이 스플리트 게이트형 메모리 셀 Kax는, 반도체 기판 Lx에 형성된다. 반도체 기판 Lx의 주면 상에 형성된 제어 게이트 전극 Mx의 측벽에, 전하 축적막 Nx가 형성되고, 또한 제어 게이트 전극 Mx의 측벽막으로서 측벽 메모리 게이트 전극 Px가 형성되어 있다. 제어 게이트 전극 Mx와 반도체 기판 Lx 사이에는 제어 게이트 절연막 Rx가 형성되어 있다. 또한, 측벽 메모리 게이트 전극 Px와 반도체 기판 Lx 사이에는, 전하 축적막 Nx가 형성되어 있다. 즉, 전하 축적막 Nx는, 제어 게이트 전극 Mx의 측벽으로부터 측벽 메모리 게이트 전극 Px의 바로 아래에 걸쳐서, 일체적으로 형성되어 있다. 전하 축적막 Nx는, 1층의 질화 실리콘막 Nax를 2층의 산화 실리콘막 Nbx 사이에 둔 3층 구조이다.
제어 게이트 전극 Mx의 측방 하부에 위치하는 반도체 기판 Lx의 주면에는, 반도체 기판 Lx와 역도전형의 확산층인 소스 영역 Ssx가 형성되어 있다. 또한, 측벽 메모리 게이트 전극 Px의 측방 하부에 위치하는 반도체 기판 Lx의 주면에는, 반도체 기판 Lx와 역도전형의 확산층인 드레인 영역 Sdx가 형성되어 있다.
도 30에 도시한 바와 같이, 소스 영역 Ssx에 인가하는 소스 전압 Vs를 예를 들면 0V로 하고, 드레인 영역 Sdx에 드레인 전압 Vd로서 5V 정도의 정전압을 인가하고, 측벽 메모리 게이트 전극 Px에 메모리 게이트 전압 Vgm으로서 10V 정도를 인 가한다. 또한, 제어 게이트 전극 Mx에는, 제어 게이트의 MIS형 트랜지스터가 온하여 전류가 흐르는 정도의 제어 게이트 전압 Vgc로서, 예를 들면 1.5∼2V 정도의 전압을 인가한다. 이에 의해, 제어 게이트 전극 Mx 바로 아래를 흘러 온 전자 e가, 드레인 전압 Vd가 만드는 고전계 영역에서 가속되고, 또한 메모리 게이트 전압 Vgm에 의한 종방향 전계에 가속되어, 고에너지 상태에서 전하 축적막 Nx에 주입되어, 포획된다. 이 메카니즘에 의해 전자 e가 축적되고, 반도체 기판 Lx가 p형인 경우에는, 측벽 메모리 게이트 전극 Px가 만드는 MIS형 반도체의 임계값 전압이 상승하고, 제어 게이트를 온시켜도 전류가 흐르지 않는다고 하는 상태를 실현할 수 있다. 이것이 기입 상태이며, 논리 레벨에서는 0에 상당한다.
이 기입 동작은, 제어 게이트 전극 Mx에 의해 제어된 약간의 전류에 의해 일어나기 때문에, 기입 시에 흐르는 전류가 적다고 하는 특징이 있다. 게다가, 기입 속도는 고속이며, 1비트의 기입에 요하는 시간은 수마이크로초이다.
한편, 도 31에 도시한 바와 같이, 소거 동작은, 소스 전압 Vs를 0V로 하고, 드레인 전압 Vd로서 5V 정도의 정전압을 인가하고, 메모리 게이트 전압 Vgm으로서 -5V 정도의 부전압을 인가한다. 제어 게이트 전압 Vgc는, 제어 게이트의 MIS형 반도체가 오프 상태로 되도록, 예를 들면 0V로 한다. 이와 같은 전압 조건으로 하면, 드레인 영역 Sdx와 반도체 기판 Lx 사이에서 밴드간 터널 현상이 일어나, 다량의 전자 e와 정공 h가 발생한다. 발생한 전자 e는, 드레인 영역 Sdx에 인가된 정전압에 끌어당겨져, 드레인 영역 Sdx에 유입된다. 정공 h는 접지 상태에 있는 반도체 기판 Lx를 향하여 흐르지만, 그 일부는 드레인 영역 Sdx에 인가한 정전압에 의해 제어 게이트 전극 Mx측으로 이동한다. 이 때, 정공 h는, 측벽 메모리 게이트 전극 Px에 인가한 부전압에 끌어당겨져, 측벽 메모리 게이트 전극 Px 아래의 전하 축적막 Nx에 주입된다.
이 전하 축적막 Nx에는, 이미 기입 상태에서 전자 e가 축적되어 있었으므로, 정공 h가 주입되면 전자 e는 소멸되어, 여분의 정공 h가 남는다. 이 결과, 반도체 기판 Lx가 p형인 경우에는, 측벽 메모리 게이트 전극 Px가 만드는 MIS형 반도체의 임계값 전압이 저하하고, 제어 게이트를 온시키면 전류가 흐른다고 하는 상태를 실현할 수 있다. 이것이 소거 상태이며, 논리 레벨에서는 1에 상당한다.
이 밴드간 터널 현상을 이용한 소거 메카니즘은, 임계값 전압을 크게 내릴 수 있어, 고속으로 또한 깊게 소거할 수 있다고 하는 특징을 갖고 있다.
상기한 바와 같은 스플리트 게이트형 메모리 셀 Kax를 이용한 불휘발성 메모리의 특징은, 기입 소거 동작이 고속이라는 점뿐만 아니다. 소거 동작의 설명에서도 언급한 바와 같이, 주입하는 정공 h의 수를 제어함으로써, 임계값 전압을 크게 저하시킬 수 있다. 임계값 전압이 저하하는 것은, 판독 시에 메모리 셀에 흐르는 전류가 늘어나는 것을 의미하고 있고, 이것은 동작이 고속으로 되는 것과 등가이다. 게다가, 메모리 게이트에 인가하는 전압을 그만큼 올리지 않고, 큰 전류를 얻을 수 있어, 저전력 동작이 가능하다.
그러나, 본 발명자들의 거듭된 검토에 의해, 스플리트 게이트형 메모리 셀 Kax에 이하와 같은 과제가 존재하는 것이 발견되었다. 그것은, 기입 시에 전자 e가 주입되는 위치와, 소거 시에 정공 h가 주입되는 위치가 서로 다른 것에 기인하 고 있다.
상기 도 30을 이용하여 설명한 바와 같이, 기입 시에는 제어 게이트 전극 Mx 바로 아래를 흘러 온 전자 e가, 제어 게이트 전극 Mx와 측벽 메모리 게이트 Px와의 경계 부근에 존재하는 고전계 영역에 의해 가속된다. 그리고, 높은 에너지를 가진 상태에서 전하 축적막 Nx에 주입된다. 이 때, 전자 e의 주입 위치는, 전하 축막 Nx 내에서도 제어 게이트 전극 Mx에 가까운 영역에 분포가 치우친다.
한편, 상기 도 31을 이용하여 설명한 바와 같이, 소거 시에는 밴드간 터널 현상에 의해 발생한 정공 h의, 전하 축적막 Nx에의 주입을 이용한다. 이 때, 정공 h의 전하 축적막 Nx에의 주입에 관해서는, 반도체 기판 Lx의 횡방향에의 전계에 의한 이동이 일어나지만, 그 주입 위치는 드레인 영역 Sdx와 반도체 기판 Lx와의 계면 근방에 분포가 치우친다.
이와 같이, 전자 e와 정공 h와의 주입 위치가 서로 다르고, 또한 일반적으로, 전하 축적막 Nx를 이용하는 메모리 셀에서는, 주입된 전하는 기본적으로 그 위치에 머문다. 따라서, 상기한 바와 같은 주입 위치의 차이는, 전하 축적막 Nx 내에서의 전하 분포의 미스 매치를 일으킨다. 이 미스 매치는, 한쪽의 전하가 남는 것을 의미하고, 재기입 횟수가 늘어남에 따라서, 전하의 나머지가 축적되는 것을 나타내고 있다. 그리고, 이 전하의 나머지가, 재기입 횟수의 열화나, 기입, 소거 특성의 열화를 초래하는 것을 알 수 있었다.
상기의 미스 매치에 기인한 특성의 열화는, 어느 정도의 전자 e나 정공 h를 주입할 것인지에 의존하고 있다. 즉, 기입 상태와 소거 상태의 동작 범위를 넓게 하여, 메모리 셀의 성능 향상을 목표로 하는 경우에는, 전자 e도 정공 h도 다량으로 넣어야만 한다. 그 결과, 재기입 횟수의 증가에 수반하여, 미스 매치가 현저하게 되어 재기입 횟수는 제한된다. 한편, 동작 범위가 좁아서 좋은 경우에는, 주입되는 전자 e나 정공 h의 수를 줄일 수 있다. 즉, 그다지 스트레스를 걸 필요는 없다. 그 결과, 재기입 횟수를 증가시키는 것이 가능하다. 본 발명자들의 검토에 따르면, 고성능 용도에서의 재기입 횟수는 거의 수천회 정도, 고속 동작이 요구되지 않는 용도에서의 재기입 횟수는 수만회 정도이다.
그러나, 본 발명자의 거듭된 검토에 따르면, 상기 도 28을 이용하여 설명한 바와 같은, 높은 재기입 내성이 요구되는 데이터용 메모리 영역 FLdx에는, 50만회, 100만회 이상의 재기입 횟수가 요구되어 있다. 즉, 불휘발성 반도체 기억 장치의 한층 더한 고성능화가 요망되는 동향에서는, 데이터용 메모리 영역 FLdx로서 수만회의 재기입 횟수인 스플리트 게이트형 메모리 셀 Kax를 적용하는 것은 곤란한 것을 알 수 있었다. 또한, 스플리트 게이트형 메모리 셀 Kax의 메모리 셀 자체의 잠재 능력을 고려하면, 100만회 이상의 데이터의 재기입의 실현이 곤란한 것이, 본 발명자들의 거듭된 검토에 의해 알 수 있었다.
상기의 과제를 해결하기 위해서는, 본 발명자가 검토한 스플리트 게이트형 메모리 셀 Kax뿐만 아니라, 재기입 횟수를 늘릴 수 있는 메모리 셀 구조를 사용할 필요가 있다. 이와 같은 높은 재기입 내성의 메모리 셀 구조로서, 도 32에 도시한 바와 같은 부유 게이트형 메모리 셀 Kbx가 알려져 있다. 부유 게이트형 메모리 셀 Kbx의 기본적인 구성 요소는, MIS형 트랜지스터와 마찬가지이다. 즉, 반도체 기판 Lx 상에, 게이트 절연막 Tx를 개재하여 형성된 제어 게이트 전극 Ux와 부유 게이트 전극 Wx를 게이트 전극으로서 구비하고, 그 측방 하부의 반도체 기판 Lx에 형성된 소스/드레인 영역 Yx를 구비하고 있다.
여기서, 부유 게이트 전극 Wx는, 제어 게이트 전극 Ux와 반도체 기판 Lx 사이에 형성되어 있다. 이 부유 게이트 전극 Wx는, 예를 들면 게이트 절연막 Tx에 의해 일체적으로 덮여져 있어, 어느 전극과도 전기적으로 접속되어 있지 않아, 소위 부유(플로팅) 상태로 되어 있다.
정보의 기입과 소거는, 제어 게이트 전극 Ux에 전압을 인가하여 행한다. 제어 게이트 전극 Ux에 20V 정도의 정전압을 인가하면, 반도체 기판 Lx에서의 게이트 절연막 Tx와의 계면 부근에 전자의 반전층이 형성된다. 그리고, 이 전자가 고전계에 의해 게이트 절연막 Tx를 터널하여 부유 게이트 전극 Wx에 주입된다. 부유 상태에 있는 부유 게이트 전극 Wx에 주입된 전자는 외부로 빠져 나올 수 없어, 갇히게 된다. 그 결과, 부유 게이트 전극 Wx와 제어 게이트 전극 Ux를 게이트 전극으로 하는 MIS형 트랜지스터의 임계값 전압이 증가하여, 논리 레벨의 0상태가 실현된다.
한편, 소거에 관해서는, 제어 게이트 전극 Ux에 -20V 정도의 부전압을 인가한다. 이 때, 반도체 기판 Lx에서의 게이트 절연막 Tx와의 계면 부근에는 반도체 기판 Lx 내의 정공이 모여, 축적층이 형성된다. 그리고, 이 정공이 고전계에 의해 게이트 절연막 Tx를 터널하여, 부유 게이트 전극 Wx에 주입된다. 부유 상태에 있는 부유 게이트 전극 Wx에 주입된 정공은 외부로 빠져 나올 수 없어, 갇히게 된다.
이 부유 게이트 전극 Wx에는, 이미 기입 상태에서 전자가 축적되어 있었으므로, 정공이 주입되면 전자는 소멸되어, 여분의 정공이 남는다. 그 결과, 부유 게이트 전극 Wx와 제어 게이트 전극 Ux를 게이트 전극으로 하는 MIS형 트랜지스터의 임계값 전압이 저하하여, 논리 레벨의 1상태가 실현된다.
상기에서는, 제어 게이트 전극 Ux에 +20V나 -20V의 고전압을 인가하는 경우를 도시하였다. 한편, 반도체 기판 Lx에도 전압을 인가함으로써, 제어 게이트 전극 Ux에 인가하는 전압의 절대값을 작게 하는 것도 가능하다. 즉, 기입할 때에, 제어 게이트 전극 Ux에 예를 들면 10V를 인가하고, 반도체 기판 Lx에 예를 들면 -10V를 인가하면, 상대적으로 제어 게이트 전극 Ux에 20V를 인가한 것과 동일한 상태로 할 수 있다.
이와 같은 전압의 인가에 의해 실현되는 전하의 주입의 메카니즘은, FN(Fowler-Nordheim) 터널 현상이라고 불리는 것이며, 주입되는 전자나 정공의 에너지가 낮기 때문에, 게이트 절연막 Tx에의 손상이 억제된다. 그 결과, 재기입 횟수의 증가를 실현할 수 있다.
본 발명자들은, 상기의 FN 터널 현상에 의한 동작 메카니즘을 갖는 메모리 셀로서, 전하 축적막을 이용한 메모리 셀의 적용을 검토하였다. 즉, 메모리 동작을 위하여 전하를 축적하는 영역으로서, 상기 도 32를 이용하여 설명한 부유 게이트형 메모리 셀 Kbx와 같은 부유 게이트 전극 Ux가 아니라, 상기 도 29∼도 31을 이용하여 설명한 스플리트 게이트형 메모리 셀 Kax와 같은 전하 축적막 Nx를 이용하는 것이다.
도 33에, 본 발명자들이 도입을 검토한 구조의 싱글 게이트형 메모리 셀 Kcx의 주요부 단면도를 도시한다. 싱글 게이트형 메모리 셀 Kcx는, 상기 도 32의 부유 게이트형 메모리 셀 Kbx와 마찬가지의, 반도체 기판 Lx에 형성된 소스/드레인 영역 Yx를 갖고, 게이트 전극의 구조가 이하와 같이 다르다. 즉, 싱글 게이트형 메모리 셀 Kcx는 게이트 전극으로서, 반도체 기판 Lx 상에 전하 축적막 Nx를 개재하여 형성된 싱글 메모리 게이트 전극 Zx를 갖는다.
여기서, 전하 축적막 Nx는, 도 29를 이용하여 설명한 스플리트 게이트형 메모리 셀 Kax가 갖는 전하 축적막 Nx와 마찬가지로, 1층의 질화 실리콘막 Nax를 2층의 산화 실리콘막 Nbx 사이에 끼운 3층 구조를 갖고 있다. 본 발명자들이 검토한 구조에서는, 반도체 기판 Lx의 주면 상에 형성한 1층째의 산화 실리콘막 Nbx의 두께는 4㎚ 정도, 2층째의 질화 실리콘막 Nax의 두께는 8㎚ 정도, 질화 실리콘막 Nax 상에 형성한 3층째의 산화 실리콘막 Nbx의 두께는 6㎚ 정도이다.
상기에서 설명한 바와 같이, 이 싱글 게이트형 메모리 셀 Kcx에서는, 재기입 횟수를 늘리는 목적으로부터, 기입이나 소거 동작에는 FN 터널 현상을 이용한다.
도 34에 도시한 바와 같이, 기입할 때에는, 싱글 메모리 게이트 전극 Zx에 인가하는 메모리 게이트 전압 Vgm으로서 14V 정도의 정전압을 인가한다. 이에 의해, 반도체 기판 Lx에서의 전하 축적막 Nx와의 계면 부근에 유기된 반전층의 전자 e가 전하 축적막 Nx에 주입된다. 주입된 전자 e는, 전하 축적막 Nx 내, 주로 질화 실리콘막 Nax와 산화 실리콘막 Nbx와의 계면에 포획된다. 이 결과, 싱글 메모리 게이트 전극 Zx, 전하 축적막 Nx 및 반도체 기판 Lx의 MIS 구조에서의 임계값 전압 이 상승한다. 따라서, 싱글 메모리 게이트 전극 Zx에 판독 전압을 인가하고, 2개소의 소스/드레인 영역 Yx 사이에 전압의 바이어스를 걸었다고 하여도 전류가 흐르지 않아, 논리 레벨의 0상태가 실현된다.
여기서, 상기 도 32를 이용하여 설명한 부유 게이트형 메모리 셀 Kbx에 비해, 싱글 게이트형 메모리 셀 Kcx에서는 인가 전압이 낮은 것은, 전하 축적막 Nx 내, 질화 실리콘막 Nax와 반도체 기판 Lx 사이에 배치되는 산화 실리콘막 Nbx의 막 두께가, 4㎚로 얇은 것에 기인한다. 부유 게이트형 메모리 셀 Kbx에서는, 부유 게이트 전극 Wx에 갇힌 전자가 외부로 누출되는 것을 방지하기 위해, 게이트 절연막 Tx와 일체적으로 주위를 둘러싸는 절연막이 9㎚로 되어 있다. 그 때문에, FN 터널 현상에 의해 전자를 부유 게이트 전극 Wx에 주입하기 위해서는, 20V 정도를 제어 게이트 전극 Ux에 인가해야만 한다. 이에 대해, 전하 축적막 Nx를 이용한 싱글 게이트형 메모리 셀 Kcx에서는, 상기한 바와 같이 기입 전압의 저전압화가 가능하여, 메모리 면적의 축소나 신뢰성의 향상 등의 관점으로부터, 이점이 많다.
한편, 소거 동작에서도, 인가 전압의 값을 제외하고, 상기의 부유 게이트형 메모리 셀 Kbx와 거의 마찬가지이다. 즉, 도 35에 도시한 바와 같이, 싱글 메모리 게이트 전극 Zx에 메모리 게이트 전압 Vgm으로서 -14V 정도의 부전압을 인가한다. 이에 의해, 전하 축적막 Nx에 축적되어 있는 전자 e가 반도체 기판 Lx에 밀어 내어지거나, 혹은 반도체 기판 Lx로부터 전하 축적막 Nx에 정공 h가 주입된다. 이 결과, MIS 구조에서의 임계값 전압이 저하하고, 싱글 메모리 게이트 전극 Zx에 판독 전압을 인가하였을 때에, 바이어스된 2개소의 소스/드레인 영역 Yx에 전류가 흘러, 논리 레벨의 1상태가 실현된다.
또한, 상기한 바와 같은 싱글 게이트형 메모리 셀 Kcx의 소거 상태에서, 싱글 메모리 게이트 전극 Zx에 판독 전압이 인가되어 있지 않은 상태에서는, 전류는 흘러서는 안된다. 이것은, 싱글 게이트형 메모리 셀 Kcx와 같은 단일의 MIS형 트랜지스터로 이루어지는 불휘발성 메모리를 매트릭스 형상으로 배치하기 위해서는 필수적인 요건이다. 왜냐하면, 판독 전압을 인가하지 않는 상태에서, 메모리에 전류가 흐르게 되는 것에서는, 정확한 판독을 할 수 없기 때문이다. 그 때문에, 소거에서는, 임계값 전압이 지나치게 내려가지 않도록, 즉 과소거 상태로 되지 않도록, 판정(베리파이) 동작이 행해진다. 물론, 기입 동작에서도, 베리파이 동작은 필요하다.
이상과 같은 FN 터널 현상을 이용한 싱글 게이트형 메모리 셀 Kcx에서는, 기입 소거 동작에서, 고에너지의 전자나 정공을 필요로 하지 않기 때문에, 메모리에 줄 손상이 적다. 그 결과, 재기입 횟수를 늘릴 수 있다. 본 발명자들의 검증에 따르면, 100만회를 초과하는 재기입 횟수가 실증되어 있다. 즉, 싱글 게이트형 메모리 셀 Kcx는, 고재기입 내성을 갖고, 빈번하게 재기입할 필요가 있는 데이터 저장용 불휘발성 메모리로서 적합하다.
한편, 본 발명자들의 거듭된 검토에 따르면, 이 싱글 게이트형 메모리 셀 Kcx는, 판독 시의 고속성에 과제를 갖는 것을 알 수 있다. 싱글 게이트형 메모리 셀 Kcx는, 싱글 메모리 게이트 전극 Zx 아래에, 전하 축적막 Nx로서, 1층의 질화 실리콘막 Nxa와 2층의 산화 실리콘막 Nbx로 이루어지는 3층의 절연막을 구비하고 있다. 이 3층으로 이루어지는 전하 축적막 Nx는, MIS형 트랜지스터의 게이트 절연막의 역할을 담당한다.
여기서, 전하 축적막 Nx의 막 두께는 각각 전술한 바와 같다. 이것을 산화 실리콘막 두께로 환산하면 약 14㎚로 된다. 본 발명자들이 검토한 일반적인 로직 회로용 MIS형 트랜지스터에서, 게이트 절연막이 2㎚ 정도인 것에 비해, 싱글 게이트형 메모리 셀 Kcx의 게이트 절연막(전하 축적막 Nx)이 매우 두꺼운 것을 알 수 있다. 즉, MIS형 트랜지스터로서 본 경우의 싱글 게이트형 트랜지스터 Kcx는, 로직 회로나 SRAM(Static Random Access Memory)에 사용되는 MIS형 트랜지스터에 비해, 훨씬 두꺼운 게이트 절연막을 가지며, 전류 구동 능력이 떨어져 있는 것을, 본 발명자들의 거듭된 검토에 의해 알 수 있었다.
그 때문에, 싱글 게이트형 메모리 셀 Kcx에, 상기 도 28에 도시한 중앙 처리 장치 Bx와의 고속의 데이터 통신이 요구되는 프로그램용 메모리 영역 FLpx를 담당하게 되는 것은 곤란한 것을 알 수 있었다.
이상과 같이, 본 발명자들의 검토에 의해, 상기 도 29의 스플리트 게이트형 메모리 셀 Kax는 고속성을 갖는 것의 재기입 내성은 낮은 것을 알 수 있고, 또한 상기 도 33의 싱글 게이트형 메모리 셀 Kcx는 고재기입 내성을 갖는 것의 동작 속도는 느린 것을 알 수 있었다. 그리고, 이와 같은 본 발명자들의 검토에 의해, 고속성을 갖는 스플리트 게이트형 메모리 셀 Kax를 프로그램용 메모리 영역 FLpx로서 적용하고, 고재기입 내성을 갖는 싱글 게이트형 메모리 셀 Kcx를 데이터용 메모리 영역 FLdx로서 적용한다고 하는 발상에 이르렀다.
그러나, SoC에서는, 동일 기판 상에 상기의 메모리를 혼재할 필요가 있다. 일반적으로, 구조나 동작 메카니즘이 서로 다른 소자를 혼재하는 것은, 구조 상의 부적합성이나, 제조 공정 상의 불리함이 생기기 쉽다. 결과적으로, 완성된 불휘발성 반도체 기억 장치의 신뢰성을 저하시키거나, 제조 수율의 저하나 공정수의 증가에 의한 코스트 증가 등 생산성을 저하시키거나 하는 원인으로 된다. 따라서, 본 실시 형태 1에서는, 상기의 2종의 구조의 불휘발성 메모리 셀을 동일 기판 상에 형성한 구조와, 그 제조 공정을 도시한다.
우선, 도 1을 이용하여, 본 실시 형태 1에서 나타내는 불휘발성 반도체 기억 장치의 구조를 설명한다. 도 1에 도시한 것은, 본 실시 형태 1의 불휘발성 반도체 기억 장치의 주요부이며, 2종류의 메모리 셀이 혼재된 모습을 도시하는 단면도이다.
불휘발성 반도체 기억 장치는 단결정 실리콘(Si)으로 이루어지는 실리콘 기판(반도체 기판)(1)을 갖고, 이하에 상세하게 설명하는 다양한 불휘발성 메모리 셀은, 이 실리콘 기판(1)에 형성된다. 본 실시 형태 1에서는, 실리콘 기판(1)의 도전형은 p형(제1 도전형)인 것으로 한다. p형이란, 예를 들면 Ⅳ족의 원소로 이루어지는 실리콘 등에서, 붕소(B) 등의 Ⅲ족의 원소를, V족의 원소보다도 많이 함유한 상태이며, 다수 캐리어가 정공인 반도체 재료의 도전형을 나타낸다. 이하, p형의 도전형에 관해서는, 반도체 영역을 비롯하여 마찬가지인 것으로 한다.
실리콘 기판(1)의 주면 S1에는, 분리부(2)에 의해 규정된 제1 영역 R1 및 제2 영역 R2를 갖는다. 분리부(2)는, 실리콘 기판(1)의 주면 S1에 형성된 얕은 홈의 내에, 예를 들면 산화 실리콘막 등의 절연막을 매립한, 소위 STI(Shallow Trench Isolation) 구조인 것으로 한다. 그리고, 제1 영역 R1에 스플리트 게이트형 메모리 셀(제1 기억 소자) M1A가 배치되고, 또한 제2 영역 R2에 싱글 게이트형 메모리 셀(제2 기억 소자) M2가 배치되어 있다. 각각의 상세한 구조를 이하에 설명한다.
첫째로, 실리콘 기판(1)의 주면 S1 상의 제1 영역 R1에 배치된, 스플리트 게이트형 메모리 셀 M1A의 구조를 설명한다. 스플리트 게이트형 메모리 셀 M1A는, 실리콘 기판(1)의 주면 S1 중, 제1 영역 R1에 형성된 p형의 반도체 영역인 제1 p웰 pw1 내에 배치된다. 이 제1 p웰 pw1의 p형 불순물 농도는, 실리콘 기판(1)의 p형 불순물 농도보다도 높다.
스플리트 게이트형 메모리 셀 M1A는, 실리콘 기판(1)의 주면 S1 상에 형성된 2개의 게이트 전극인, 제어 게이트 전극(제1 게이트 전극) CGs와 측벽 메모리 게이트 전극(제2 게이트 전극) MGs를 갖는다. 이들은, 예를 들면 다결정 실리콘(폴리실리콘)을 주체로 하는 도체막이다.
제어 게이트 전극 CGs는, 실리콘 기판(1)의 주면 S1 상에, 제어 게이트 절연막(제1 게이트 절연막) GIs를 개재하여 형성되어 있다. 제어 게이트 절연막 ICs는, 예를 들면 산화 실리콘을 주체로 하는 절연막이다.
또한, 측벽 메모리 게이트 전극 MGs는, 실리콘 기판(1)의 주면 S1 상에, 전하 축적막(전하 축적 절연막) IMs를 개재하여 형성되어 있다. 이 전하 축적막 IMs는, 제1 절연막 IM1, 제2 절연막 IM2 및 제3 절연막 IM3을 갖고 있다. 여기서, 제2 절연막 IM2는, 제1 절연막 IM1과 제3 절연막 IM3 사이에 끼워지도록 하여 배치되 고, 실리콘 기판(1)의 주면 S1에 가까운 쪽으로부터 순서대로, 제1 절연막 IM1, 제2 절연막 IM2, 제3 절연막 IM3으로 되도록 배치되어 있다.
또한, 제2 절연막 IM2란, 전하를 축적하는 기능을 갖는 절연막이며, 예를 들면 두께 5∼10㎚의 질화 실리콘을 주체로 하는 절연막이다. 또한, 제2 절연막 IM2를 사이에 두는 제1 절연막 IM1 및 제3 절연막 IM3은, 제2 절연막 IM2에 축적된 전하의 외부에의 누출을 방지하는 기능을 갖는 절연막이다. 제1 절연막 IM1은, 예를 들면 두께 4∼6㎚의 산화 실리콘을 주체로 하는 절연막이며, 제3 절연막 IM3은, 예를 들면 두께 5∼9㎚의 산화 실리콘을 주체로 하는 절연막이다.
또한, 제어 게이트 전극 CGs와 측벽 메모리 게이트 전극 MGs는, 서로 전기적으로 절연된 상태에서, 서로 인접하여 배치되어 있다. 본 실시 형태 1의 스플리트 게이트형 메모리 셀 M1A에서는, 측벽 메모리 게이트 전극 MGs가, 제어 게이트 전극 CGs의 측벽을 덮도록 하여 형성되어 있다. 그리고, 실리콘 기판(1)의 주면 S1과 측벽 메모리 게이트 전극 MGs 사이에 형성되어 있는 전하 축적막 IMs는, 제어 게이트 전극 CGs와 측벽 메모리 게이트 전극 MGs 사이에도 일체적으로 형성되어 있다. 따라서, 제어 게이트 전극 CGs와 측벽 메모리 게이트 전극 MGs는, 전하 축적막 IMs에 의해 서로 전기적으로 절연된 상태에서, 서로 인접하여 배치되어 있게 된다.
제어 게이트 전극 CGs 및 측벽 메모리 게이트 전극 MGs의 측벽에는, 사이드 월 스페이서 sws가 형성되어 있다. 사이드 월 스페이서 sws는, 예를 들면 산화 실리콘막으로 이루어지고, 양 전극이 다른 배선 등과 접하지 않도록, 절연하기 위해 형성되어 있다.
사이드 월 스페이서 sws 바로 아래의 실리콘 기판(1)에는, n형 익스텐션 영역 ne1이 형성되어 있다. n형 익스텐션 영역 ne1은, 도전형이 n형(제2 도전형)인 반도체 영역이다. n형이란, 예를 들면 Ⅳ족의 원소로 이루어지는 실리콘 등에서, 인(P)이나 비소(As) 등의 V족의 원소를, Ⅲ족의 원소보다도 많이 함유한 상태이며, 다수 캐리어가 전자인 반도체 재료의 도전형을 나타낸다. 이하, n형의 도전형에 관해서는 마찬가지인 것으로 한다. n형 익스텐션 영역 ne1은, 스플리트 게이트형 메모리 셀 M1A의 메모리 동작 시에, 제어 게이트 전극 CGs 및 측벽 메모리 게이트 전극 MGs 아래의 실리콘 기판(1)에 형성되는 반전층에 대해, 전자의 수수를 행하기 위해 형성되어 있다. 따라서, 그 n형 불순물 농도나 확산 깊이 등은, 스플리트 게이트형 메모리 셀 M1A에 요구되는 동작 특성에 의해 결정된다.
사이드 월 스페이서 sws의 측방 하부에 위치하는 실리콘 기판(1)의 주면 S1 내, 제1 p웰 pw1에 평면적으로 내포되는 영역에, n형 소스/드레인 영역 nsd1이 형성되어 있다. n형 소스/드레인 영역 nsd1은, 도전형이 n형인 반도체 영역이다. 그리고, n형 익스텐션 영역 ne1에 전기적으로 접속하도록 하여 형성되어 있고, 해당 영역과 외부 도전부와의 윤활한 전자의 수수를 실현하기 위해 형성되어 있다. 따라서, n형 소스/드레인 영역 nsd1의 n형 불순물 농도는, n형 익스텐션 영역 ne1의 n형 불순물 농도보다도 높다.
상기한 바와 같은, n형 익스텐션 영역 ne1과 n형 소스/드레인 영역 nsd1과의 2중 구조는, MIS형 트랜지스터에서 일반적으로 채용되는 구조이며, LDD(Lightly Doped Drain) 구조로 호칭된다. 이것은, MIS형 트랜지스터의 미세화에 수반하는 신뢰성의 저하를 억제하는 구조이다. 이하, LDD 구조에서는 마찬가지인 것으로 한다.
본 실시 형태 1의 스플리트 게이트형 메모리 셀 M1A에서, 외부로부터 전기적인 도통을 취할 필요가 있는 단자는, 제어 게이트 전극 SGs, 측벽 메모리 게이트 전극 MGs 및 n형 소스/드레인 영역 nsd1이다. 따라서, 이들의 표면에는, 저항값이 낮은 실리사이드층 sc가 형성되어 있고, 후에 설명하는 외부 배선과의 오믹 접속을 실현하고 있다. 실리사이드층 sc는, 금속과 실리콘과의 화합물이며, 예를 들면 코발트 실리사이드, 니켈 실리사이드 등을 이용한다.
이상이, 본 실시 형태 1의 불휘발성 반도체 기억 장치가 갖는 스플리트 게이트형 메모리 셀 M1A의 기본적인 구조이다. 이것은, 본 발명자들이 검토한 도 29의 스플리트 게이트형 메모리 Kax와 마찬가지의 구조로 되어 있다. 따라서, 본 실시 형태 1의 스플리트 게이트형 메모리 셀 M1A도, 고속에서의 메모리 동작이 가능하다. 용도에 대해서는 후에 상세를 설명한다.
둘째로, 실리콘 기판(1)의 주면 S1 상의 제2 영역 R2에 배치된, 싱글 게이트형 메모리 셀 M2의 구조를 설명한다. 싱글 게이트형 메모리 셀 M2는, 실리콘 기판(1)의 주면 S1 내, 제2 영역 R2에 형성된 p형의 반도체 영역인 제2 p웰(제2 반도체 영역) pw2 내에 배치된다. 이 제2 p웰 pw2의 p형 불순물 농도는, 실리콘 기판(1)의 p형 불순물 농도보다도 높다.
싱글 게이트형 메모리 셀 M2는, 실리콘 기판(1)의 주면 S1 상에, 전하 축적막(전하 축적 절연막) IMu를 개재하여 형성된, 싱글 메모리 게이트 전극(제3 게이 트 전극) MGu를 갖는다. 싱글 메모리 게이트 전극 MGu는, 예를 들면 다결정 실리콘을 주체로 하는 도체막이다.
본 실시 형태 1의 싱글 게이트형 메모리 셀 M2에서, 전하 축적막 IMu를 구성하는 재료는, 스플리트 게이트형 메모리 셀 M1A가 갖는 전하 축적막 IMs와 마찬가지이어도 된다. 즉, 전하 축적막 IMu는, 실리콘 기판(1)의 주면 S1에 가까운 쪽으로부터 순서대로 형성된, 제1 절연막 IM1, 제2 절연막 IM2 및 제3 절연막 IM3을 갖는다. 이들 3층의 절연막의 각각의 기능 또는 특성에서도, 상기 스플리트 게이트형 메모리 셀 M1A의 전하 축적막 IMs와 마찬가지이며, 여기서의 상세한 설명은 생략한다.
싱글 메모리 게이트 전극 MGu의 측벽에는, 상기 스플리트 게이트형 메모리 셀 M1A와 마찬가지의 사이드 월 스페이서 sws가 형성되어 있다.
싱글 게이트형 메모리 셀 M2에서, 사이드 월 스페이서 sws 바로 아래의 실리콘 기판(1)에는, n형 익스텐션 영역 ne2가 형성되어 있다. n형 익스텐션 영역 ne2는, 도전형이 n형인 반도체 영역이다. 그리고, n형 익스텐션 영역 ne2는, 싱글 게이트형 메모리 셀 M2의 메모리 동작 시에, 싱글 메모리 게이트 전극 MGu 아래의 실리콘 기판(1)에 형성되는 반전층에 대해, 전자의 수수를 행하기 위해 형성되어 있다. 따라서, 그 n형 불순물 농도나 확산 깊이 등은, 싱글 게이트형 메모리 셀 M2에 요구되는 특성에 의해 결정된다.
사이드 월 스페이서 sws의 측방 하부에 위치하는 실리콘 기판(1)의 주면 S1 내, 제2 p웰 pw2에 평면적으로 내포되는 영역에, n형 소스/드레인 영역 nsd2가 형 성되어 있다. n형 소스/드레인 영역 nsd2는, 도전형이 n형인 반도체 영역이다. 그리고, n형 소스/드레인 영역 nsd2는, n형 익스텐션 영역 ne2에 전기적으로 접속하도록 하여 형성되어 있고, 해당 영역과 외부 도전부와의 윤활한 전자의 수수를 실현하기 위해 형성되어 있다. 따라서, n형 소스/드레인 영역 nsd2의 n형 불순물 농도는, n형 익스텐션 영역 ne2의 n형 불순물 농도보다도 높다.
본 실시 형태 1의 싱글 게이트형 메모리 셀 M2에서, 외부로부터 전기적인 도통을 취할 필요가 있는 단자는, 싱글 메모리 게이트 전극 MGu 및 n형 소스/드레인 영역 nsd2이다. 이들의 표면에는, 실리사이드층 sc가 형성되어 있다. 싱글 게이트형 메모리 셀 M2의 실리사이드층 sc는, 상기 스플리트 게이트형 메모리 셀 M1A와 마찬가지의 목적, 구성에 의해 형성되어 있다.
이상이, 본 실시 형태 1의 불휘발성 반도체 기억 장치가 갖는 싱글 게이트형 메모리 셀 M2의 기본적인 구조이다. 이것은, 본 발명자들이 검토한 도 33의 싱글 게이트형 메모리 셀 Kcx와 마찬가지의 구조로 되어 있다. 따라서, 본 실시 형태 1의 싱글 게이트형 메모리 셀 M2도, 재기입에 대한 내성이 높다. 용도에 대해서는 후에 상세를 설명한다.
또한, 본 실시 형태 1의 불휘발성 반도체 기억 장치에서는, 실리콘 기판(1)의 주면 S1 상에, 상기의 2개의 메모리 셀 M1A 및 M2를 덮도록 하여, 차례로 에치 스톱 절연막 IS 및 층간 절연막 IL이 형성되어 있다. 또한, 에치 스톱 절연막 IS 및 층간 절연막 IL을 관통하도록 하여, 컨택트 플러그 CP가 형성되어 있다. 또한, 층간 절연막 IL 상에서, 컨택트 플러그 CP와 전기적으로 접속하도록 하여, 배선층 ML이 형성되어 있다.
층간 절연막 IL은, 컨택트 플러그 CP나 배선층 ML 등의 절연을 위하여 형성되어 있고, 예를 들면 산화 실리콘을 주체로 하는 절연막이다. 또한, 에치 스톱 절연막 IS는, 컨택트 플러그 CP를 형성할 때의 이방성 에칭에서, 층간 절연막 IL에 대한 선택성이 높은 절연막이며, 소위 SAC(Self Align Contact) 기술의 적용을 목적으로 하여 형성되어 있다. 에치 스톱 절연막 IS는, 예를 들면 질화 실리콘을 주체로 하는 절연막이다.
컨택트 플러그 CP는, 예를 들면 텅스텐(W)을 주체로 하는 도체막이다. 또한, 텅스텐과 실리콘 기판(1)과의 화학 반응을 방지하기 위한 배리어막으로서, 실리콘 기판(1)과 텅스텐과의 계면 및 층간 절연막 IL과 텅스텐과의 계면에 질화 티탄을 주체로 하는 도체막을 형성하여도 된다. 컨택트 플러그 CP는, 스플리트 게이트형 메모리 셀 M1A 및 싱글 게이트형 메모리 셀 M2의 단자로 되는 각 요소에 형성한 실리사이드층 sc와 전기적으로 접속하고 있다. 이에 의해 양 메모리 셀 M1A, M2에 대해 다양한 메모리 동작을 실행시키기 위한 전기적인 도통을 취할 수 있다.
배선층 ML은, 예를 들면 알루미늄(Al) 또는 구리(Cu)를 주체로 하는 도체막이다. 여기서는, 간략화를 위해 배선층 ML은 1층밖에 나타내고 있지 않지만, 상층에는, 마찬가지의 플러그(비아 플러그)와 배선에 의한 다층 배선을 더 갖고 있다. 이 배선층 ML은, 층간 절연막 IL 상에서 원하는 회로 패턴을 갖고 있고, 불휘발성 반도체 기억 장치에 요구되는 회로 구성을 실현하고 있다.
이상과 같이, 본 실시 형태 1의 불휘발성 반도체 기억 장치는, 동일한 실리 콘 기판(1) 상에, 2개가 서로 다른 구조의 메모리 셀을 갖는다. 즉, 제1 영역 R1에 고속 동작이 가능한 스플리트 게이트형 메모리 셀 M1A를 갖고, 제2 영역 R2에 재기입 내성이 높은 싱글 게이트형 메모리 셀 M2를 갖는다.
상기한 바와 같이, 동일한 실리콘 기판(1) 상에 2종류의 메모리 셀을 혼재함으로써, 트레이드 오프의 관계에 있는 고속성과 고재기입 내성을 양립시킬 수 있는 불휘발성 반도체 기억 장치를 구성할 수 있다. 예를 들면, 비교하여 고속으로 재기입되는 제1 정보와, 비교하여 고빈도로 재기입되는 제2 정보를, 불휘발성 메모리에 기억시키면서 동시에 정보를 처리하는 경우 등이 있다. 이 때, 동일한 메카니즘에 의해 동작하는 메모리 셀만을 이용하고 있어서는, 고속성과 고재기입 내성은 트레이드 오프의 관계에 있어, 양립하는 것이 곤란하였다.
따라서, 본 실시 형태 1의 불휘발성 반도체 기억 장치에 의하면, 고속성을 요하는 제1 정보를 기억하기 위한 메모리 셀로서, 스플리트 게이트형 메모리 셀 M1A를 적용한다. 그리고, 고재기입 내성을 요하는 제2 정보를 기억하기 위한 메모리 셀로서, 싱글 게이트형 메모리 셀 M2를 적용한다. 제1 정보로서는, 예를 들면 로직 회로에 연산을 실행시키기 위한 프로그램 정보 등이 있다. 또한, 제2 정보로서는, 동작에 필요한 데이터 정보 등이 있다.
이와 같이, 스플리트 게이트형 메모리 셀 M1A와 싱글 게이트형 메모리 셀 M2를 혼재함으로써, 보다 고속으로 판독할 필요가 있는 정보와, 보다 고빈도로 재기입할 필요가 있는 정보를 기억할 수 있는 불휘발성 메모리를 실현할 수 있다. 결과적으로, 불휘발성 반도체 기억 장치의 성능을 향상시킬 수 있다.
또한, 전술한 바와 같이, 싱글 게이트형 메모리 셀 M2는, 실리콘 기판(1)의 제2 영역 R2에서, 제2 p웰 pw2 내에 배치되어 있다. 본 실시 형태 1의 불휘발성 반도체 기억 장치에서는, 이 제2 p웰은 n형의 반도체 영역인 제1 n웰(제1 반도체 영역) nw1 내에 형성되어 있다. 즉, 실리콘 기판(1)과 동일한 도전형인 제2 p웰 pw2는, 제1 n웰 nw1에 의해, 실리콘 기판(1)과는 전기적으로 절연되어 있다. 또한, 제1 n웰 nw1에 대해서도, 실리사이드층 sc, 컨택트 플러그 CP 및 배선층 ML이 형성되어 있어, 전기적인 도통을 취할 수 있다.
상기한 바와 같은 구조의 제2 p웰 pw2 내에 싱글 게이트형 메모리 셀 M2를 형성함으로써, 싱글 게이트형 메모리 셀 M2에 대해서는, 실리콘 기판(1)에 인가하는 전압이 직접적으로는 인가되지 않도록 할 수 있다. 이에 의해, 본 실시 형태 1과 같이, 서로 다른 메카니즘에서 동작하는 2종류의 메모리 셀이나 주변 회로 등을 동일 기판 상에 혼재하는 경우라도, 서로 독립하여 기판 전압을 인가할 수 있다. 즉, 주변 회로 등에 인가하는 기판 전압과 독립하여, 메모리 특성을 최적화할 수 있다. 결과적으로, 불휘발성 반도체 기억 장치의 성능을 향상시킬 수 있다. 상기한 바와 같은 웰의 구조를 3중 웰 구조로 호칭하는 경우가 있다.
또한, 상기에서는, 양 메모리 셀 M1A, M2에서 전하를 축적하기 위한 전하 축적막 IMs, IMu로서, 질화 실리콘을 주체로 하는 절연막(제2 절연막 IM2)을, 산화 실리콘을 주체로 하는 절연막(제1 절연막 IM1, 제3 절연막 IM3) 사이에 끼운 3층 구조만을 예시하였다.
본 실시 형태 1에서는, 전하를 축적하는 기능을 갖는 제2 절연막 IM2는, 산 화 금속을 주체로 하는 절연막으로 하여도 된다. 여기서 대상으로 되는 산화 금속은, 이하에 기재하는 이유로부터, 산화 실리콘보다도 비유전률이 높은 재료(High-k 재료)인 것이 바람직하다.
양 메모리 셀 M1A, M2는, 예를 들면 판독 동작 시 등은, MIS형 트랜지스터로서 기능시킨다. 이 때, 전하 축적막 IMs, IMu는, 게이트 절연막으로 되기 때문에, 판독 속도를 고려하면, 전하 축적막 IMs, IMu는 그다지 두껍게 하지 않는 쪽이 좋다. 한편, 전하의 유지 특성의 관점으로부터는, 공간적인 용량을 고려하여, 전하를 축적하는 제2 절연막 IM2는 두껍게 하는 쪽이 좋다.
이와 같은 트레이드 오프의 관계에 있어서, 게이트 절연막으로서, 산화 실리콘보다도 비유전률이 높은 산화 금속을 주체로 하는 절연막을 이용하면, 산화 실리콘 환산 막 두께를 내릴 수 있다. 또한, 본 실시 형태 1의 양 메모리 셀 M1A, M2와 같이, 전하 축적막 IMs, IMu 내에서, 전하를 유지하는 기능을 갖는 것은 제2 절연막 IM2이다. 그리고, 제2 절연막 IM2로서는, 질화 실리콘을 이용하는 경우를 도시하였다. 따라서, 이 제2 절연막 IM2를, 산화 실리콘보다도 비유전률이 높은 재료 중에서도, 특히 질화 실리콘보다도 비유전률이 높은 재료로 하는 것이, 보다 바람직하다. 왜냐하면, 유지 특성의 향상을 기대하여, 질화 실리콘막보다도 두꺼운 제2 절연막 IM2로 할 수 있기 때문이다. 따라서, 본 실시 형태 1의 양 메모리 셀 M1A, M2에서, 고속 동작이 보다 요구되는 경우나, 전하의 유지 특성의 한층 더한 향상이 요구되는 경우에는, 제2 절연막 IM2로서, 질화 실리콘막보다도 높은 비유전률의 산화 금속을 주체로 하는 절연막을 이용하는 것이 보다 바람직하다. 결과적 으로, 불휘발성 반도체 기억 장치의 성능을, 보다 향상시킬 수 있다.
보다 정량적인 본 발명자들의 검증에 따르면, 산화 금속을 주체로 하는 절연막을 이용한 경우, 제2 절연막 IM2의 두께는 8∼12㎚로 할 수 있다. 즉, 제2 절연막 IM2로서 질화 실리콘막을 이용한 경우의 5∼10㎚보다도 두껍게 할 수 있다. 또한, 산화 실리콘보다도 높은 비유전률의 산화 금속으로서는, 산화 하프늄(하프니아)을 이용하는 것이 보다 바람직하다. 왜냐하면, 본 발명자들의 검토에 따르면, 산화 하프늄은, 예를 들면 MIS형 트랜지스터의 게이트 절연막 등에의 적용이 실용 단계에 있고, 반도체 기판 형상에서의 절연막으로서 충분한 실적을 갖기 때문이다. 결과적으로, 불휘발성 반도체 기억 장치의 성능을, 보다 향상시킬 수 있다.
또한, 본 실시 형태 1에서는, 제2 절연막 IM2에 축적된 전하가 외부에 누출되는 것을 방지하는 기능을 갖는 절연막으로서, 특히 양 메모리 게이트 전극 MGs, MGu에 가까운 측에 형성하는 제3 절연막 IM3은, 산화 알루미늄(알루미나)을 주체로 하는 절연막으로 하여도 된다. 전술한 바와 같이, 예를 들면 기입 동작 시에는, 전하 축적막 IMs, IMu에는 전자가 축적된다. 이 전자를 축적하기 위해, 양 메모리 게이트 전극 MGs, MGu에는 비교적 높은 정전압이 인가된다. 이 때, 양 메모리 게이트 전극 MGs, MGu로부터 정공이 주입되는 것이 생각된다. 기입 시, 전하 축적막 IMs, IMu에 정공이 주입되면, 실리콘 기판(1)으로부터 주입되는 전자와 재결합하게 되어, 원하는 전하의 축적을 실현할 수 없다.
여기서, 산화 알루미늄의 가전자대단은, 산화 실리콘의 가전자대단에 비해, 실리콘의 가전자대단과의 에너지 차가 크다. 따라서, 양 메모리 게이트 전극 MGs, MGu와 전하 축적막 IMs, IMu와의 계면에, 산화 알루미늄을 주체로 하는 절연막을 배치시킴으로써, 정공을 보다 주입시키기 어렵게 할 수 있다. 즉, 제3 절연막 IM3으로서는, 산화 알루미늄을 주체로 하는 절연막을 이용하는 쪽이 보다 바람직하다. 결과적으로, 불휘발성 반도체 기억 장치의 성능을, 보다 향상시킬 수 있다.
다음으로, 본 실시 형태 1의 불휘발성 반도체 기억 장치의 제조 공정에 대해서 상세하게 설명한다. 특히, 본 실시 형태 1의 불휘발성 반도체 기억 장치에서는, 상기한 바와 같이, 동일 기판 상에 서로 다른 구조의 메모리 셀을 형성할 필요가 있다. 이것을, 전혀 다른 공정에서 형성하는 것으로서는, 공정수가 현저하게 증가하게 되어, 제조 수율의 저하 또는 제조 코스트의 증가 등, 생산성의 저하라고 하는 새로운 과제를 초래하는 원인으로 된다. 따라서, 본 실시 형태 1에서는, 서로 다른 구조의 메모리 셀을, 동일한 공정에 의해, 또한 공정수를 증가시키지 않고 형성하는 제조 기술을 나타낸다.
또한, 이하에서는, 메모리 셀 외에 주변 회로도 혼재되는 것을 상정하고, 일반적인 구조의 MIS형 트랜지스터도 동시에 형성하는 공정을 설명한다. 또한, 각 공정에서 형성되는, 본 실시 형태 1의 불휘발성 반도체 기억 장치의 구성 요소에 관하여, 그 구조상의 효과는 상기에서 설명한 바와 같으므로, 여기서의 상세한 설명은 생략한다. 즉, 이하에서는, 제조 기술에 관한 효과만을 상세하게 설명하고 있다.
도 2에 도시한 바와 같이, 실리콘 기판(1)을 준비한다. 이 실리콘 기판(1) 은 단결정 실리콘을 주체로 하는 반도체이며, 붕소를 1016/㎤ 정도 함유함으로써 p형의 도전형을 나타내는, 웨이퍼 형상의 반도체 기판이다. 도면에서는, 그 주요부를 확대하여 기술하고 있다. 또한, 실리콘 기판(1)의 주면 S1에는, 제1 영역 R1, 제2 영역 R2 및 제3 영역 R3을 갖는다. 본 실시 형태 1에서는, 제1 영역 R1에 상기 도 1의 스플리트 게이트형 메모리 셀 M1A를 형성하고, 제2 영역 R2에 상기 도 1의 싱글 게이트형 메모리 셀 M2를 형성하고, 제3 영역 R3에 MIS형 트랜지스터를 형성한다.
실리콘 기판(1)의 제2 영역 R2에, 선택적으로 n형 제1 확산층 nwa를 형성한다. 이것에는, 예를 들면 이온 주입법을 이용하여, 실리콘 기판(1)의 주면 S1측으로부터, 제2 영역 R2에 인 이온을 주입하고, 그 후 열 처리를 실시함으로써 형성할 수 있다. 또한, n형 제1 확산층 nwa의 n형 불순물 농도는 1017/㎤ 정도로 되도록 상기 공정을 실시한다. 여기서, n형 제1 확산층 nwa를 제2 영역 R2에 선택적으로 형성하기 위해서는, 다른 영역의 실리콘 기판(1)에 이온 주입 마스크를 형성할 필요가 있다. 이것에는, 예를 들면 일련의 포토리소그래피법에 의해 패터닝한 포토레지스트막을 이용한다(도시 생략). 이후, 선택적으로 이온 주입을 실시하는 공정은, 특필하지 않는 한 마찬가지인 것으로 한다.
다음으로, 도 3에 도시한 바와 같이, 실리콘 기판(1)의 주면 S1의 원하는 영역에, p형의 반도체 영역인 제1 p웰 pw1, 제2 p웰 pw2 및 제3 p웰 pw3을, 예를 들면 이온 주입법에 의해 선택적으로 형성한다. 여기서의 실리콘 기판(1)의 주면 S1 의 원하는 영역이란, 구체적으로 이하와 같다.
우선, 제1 영역 R1에서는, 제1 p웰 pw1을 형성한다. 또한, 제2 영역 R2에서는, 주면 S1을 평면적으로 보아, n형 제1 확산층 nwa에 내포되도록, 또한 실리콘 기판(1)의 깊이 방향으로 보아, n형 제1 확산층 nwa보다도 얕고, 제2 p웰 pw2를 형성한다. 또한, 제3 영역 R3의 일부에, 제3 p웰 pw3을 형성한다. 후의 공정에서, 제1 p웰 pw1 내에 도 1의 스플리트 게이트형 메모리 셀 M1A를 형성하고, 제2 p웰 pw2 내에 도 1의 싱글 게이트형 메모리 셀 M2를 형성하고, 제3 p웰 pw3 내에 n채널형의 MIS형 트랜지스터를 형성한다.
또한, 제1∼제3 p웰 pw1, pw2, pw3의 p형 불순물 농도는, 실리콘 기판의 p형 불순물 농도보다도 높다. 여기서, 제1∼제3 p웰 pw1, pw2, pw3을 형성하기 위해 주입하는 불순물 이온종, 공급량(도즈량) 및 주입 에너지가 마찬가지인 경우, 제1∼제3 p웰 pw1, pw2, pw3을 형성할 때의 이온 주입 공정을, 동일 공정으로 하여도 된다. 또한, 이온 주입 후의 열 처리 조건이 마찬가지인 것은, 동일한 열 처리 공정으로 하여도 된다. 제조 공정수를 저감시키게 되므로, 가능한 한 동일 공정으로 하는 쪽이 바람직하다. 이하, 복수의 반도체 영역을 형성하는 공정에서 마찬가지인 것으로 한다.
계속해서, 실리콘 기판(1)의 주면 S1의 원하는 영역에, n형의 반도체 영역인 n형 제2 확산층 nwb 및 제2 n형 확산층 nw2를, 예를 들면 이온 주입법에 의해 선택적으로 형성한다. 여기서의 실리콘 기판(1)의 주면 S1의 원하는 영역이란, 구체적으로 이하와 같다.
우선, 제2 영역 R1에서는, 주면 S1을 평면적으로 보아, 제2 p웰 pw2의 주위를 둘러싸도록, 또한 n형 제1 확산층 nwa와 동일한 정도의 n형 불순물 농도로 되도록, n형 제2 확산층 nwb를 형성한다. 이에 의해, 제2 p웰 pw2와 실리콘 기판(1) 사이에는, n형 제2 확산층 nwb 및 앞서 형성한 n형 제1 확산층 nwa가 배치하는 구조로 된다. 따라서, 제2 p웰 pw2는, n형 제1 확산층 nwa 및 n형 제2 확산층 nwb에 의해, 실리콘 기판(1)에 대해 전기적으로 절연된다. 즉, n형 제1 확산층 nwa 및 n형 제2 확산층 nwb는, 도 1을 이용하여 설명한 제1 n웰 nw1을 구성하고 있게 된다.
또한, 제3 영역 R3의 일부에는, 앞서 형성한 제3 p웰 pw3에 평면적으로 겹치지 않도록 하여 제2 n웰 nw2를 형성한다. 이 제2 n웰 nw2에는, 후의 공정에서, p채널형의 MIS형 트랜지스터를 형성한다.
다음으로, 도 4에 도시한 바와 같이, 실리콘 기판(1)의 주면 S1에 분리부(2)를 형성한다. 우선, 실리콘 기판(1)의 주면 S1에 예를 들면 절연막을 형성하고, 분리부(2)를 형성하는 개소의 절연막을 제거(개구)한다(도시 생략). 이것에는, 예를 들면 포토리소그래피법과 이방성 에칭을 이용한다. 그 후, 절연막을 에칭 마스크로 하여, 실리콘 기판(1)의 주면 S1에 이방성 에칭을 실시함으로써, 주면 S1로부터 300㎚ 정도의 깊이의 홈을 형성한다. 그리고, 예를 들면 드라이 열 산화법과, TE0S(Tetra Ethyl 0rtho Silicate) 및 오존(O3)을 원재료로 한 화학 기상 성장(Chemical Vapor Deposition : CVD)법 등을 조합함으로써, 홈을 포함하는 주면 S1 상에 산화 실리콘막을 형성한다. 그 후, 예를 들면 화학적 기계적 연 마(Chemical Mechanical Polishing : CMP)법 등에 의해, 여분의 산화 실리콘막을 제거한다. 이에 의해, 실리콘 기판(1)의 주면 S1과 거의 일치한 표면을 갖는 산화 실리콘막이 매립된, STI 구조의 분리부(2)를 형성할 수 있다.
본 실시 형태 1에서는, 예를 들면 제1 영역 R1과 제2 영역 R2와의 경계 등, 전공정에서 형성한 웰과의 경계부에, 분리부(2)를 형성한다. 분리부(2)는, 얕은 홈 내에 절연체를 매립한 STI 구조인 것으로 하고, 상기의 각 웰을 절연 분리하고, 활성 영역을 규정하기 위해 형성한다.
다음으로, 도 5에 도시한 바와 같이, 제1 영역 R1에서의 실리콘 기판(1)의 주면 S1 상에, 제어 게이트 절연막 ICs를 개재하여 제어 게이트 전극 CGs를 형성한다. 또한, 제3 영역 R3의 제3 p웰 pw3 및 제2 n웰 nw2 상의 각각에서, 실리콘 기판(1)의 주면 S1 상에, 게이트 절연막 IG를 개재하여 게이트 전극 GE를 형성한다. 제어 게이트 절연막 ICs 및 게이트 절연막 IG는, 예를 들면 산화 실리콘을 주체로 하는 절연막이며, 제어 게이트 전극 CGs 및 게이트 전극 GE는, 예를 들면 다결정 실리콘을 주체로 하는 도체막이다.
본 실시 형태 1에서는, 제어 게이트 전극 CGs와 게이트 전극 GE를 동일 공정에서 형성한다. 또한, 제어 게이트 절연막 ICs와 게이트 절연막 IG를 동일 공정에서 형성한다. 그 방법을 이하에 상세하게 설명한다.
우선, 실리콘 기판(1)의 주면 S1 상에, 예를 들면 열 산화법 등에 의해, 두께 2㎚ 정도의 산화 실리콘막을 형성한다. 그 위에, 예를 들면 CVD법 등에 의해, 두께 150㎚ 정도의 다결정 실리콘막을 형성한다. 그리고, 포토리소그래피법 등에 의해 패터닝한 포토레지스트막을 에칭 마스크로 하여, 다결정 실리콘막에 대해 이방성 에칭을 실시함으로써, 제1 영역 R1의 원하는 개소에 제어 게이트 전극 CGs를, 또한 제3 영역 R3의 원하는 개소에 게이트 전극 GE를, 각각 일괄하여 형성한다. 그 후, 동일 포토레지스트막을 에칭 마스크로 하여, 산화 실리콘막에 대해 이방성 에칭을 실시함으로써, 제어 게이트 전극 CGs 아래에 제어 게이트 절연막 ICs를, 또한 게이트 전극 GE 아래에 게이트 절연막 IG를, 각각 일괄하여 형성한다.
또한, 제어 게이트 전극 CGs 및 게이트 전극 GE에는, 원하는 특성을 갖도록 불순물을 도입한다. 구체적으로는, n채널형의 MIS형 트랜지스터의 게이트 전극이면, 인 등 V족의 불순물 원소를 도입하고, p채널형의 MIS형 트랜지스터의 게이트 전극이면, 붕소 등 Ⅲ족의 불순물 원소를 도입한다. 게이트 전극에의 불순물의 도입은, 상기의 공정에서 다결정 실리콘막을 형성한 후에, 선택적으로 이온 주입을 실시함으로써 행한다. 이하, 특필하지 않는 한, 게이트 전극(메모리 셀의 제어 게이트 전극, 메모리 게이트 전극도 포함함)을 형성하는 공정에서는, 마찬가지의 공정에 의해 불순물을 도입하는 공정을 포함하는 것으로 한다.
다음으로, 도 6에 도시한 바와 같이, 제1 영역 R1, 제2 영역 R2 및 제3 영역 R3에서의 실리콘 기판(1)의 주면 S1을 덮도록 하여, 전하 축적막 IM을 형성한다. 여기서는, 전하 축적막 IM으로서, 제1 절연막 IM1, 제2 절연막 IM2 및 제3 절연막 IM3을 순서대로 형성한다. 각 절연막이 갖는 기능은, 상기 도 1을 이용하여 설명한 바와 같다.
본 실시 형태 1에서는, 우선, 예를 들면 열 산화법 등에 의해 실리콘 기 판(1)의 주면 S1을 산화한다. 그 때, 제어 게이트 전극 CGs나 게이트 전극 GE의 측면이나 상면도 산화된다. 이에 의해, 두께 4∼6㎚ 정도의 산화 실리콘을 주체로 하는 제1 절연막 IM1을 형성한다. 다음으로, 제2 절연막 IM2로서, 예를 들면 CVD법 등에 의해, 두께 5∼10㎚ 정도의 질화 실리콘을 주체로 하는 절연막을 형성한다. 이 질화 실리콘막도, 실리콘 기판(1)의 주면 S1의 전체면에 형성된다. 다음으로, 예를 들면 열 산화법 등에 의해, 상기의 질화 실리콘막의 표면을 산화한다. 이에 의해, 두께 5∼9㎚ 정도의 산화 실리콘을 주체로 하는 제3 절연막 IM3을 형성한다.
또한, 상기 도 1을 이용하여 설명한 바와 같이, 제2 절연막 IM2로서, 예를 들면 산화 하프늄과 같은, 산화 실리콘보다도 비유전률이 높은 산화 금속을 주체로 하는 절연막을 형성하는 경우가 있다. 이것에는, 예를 들면 증착법 등에 의해, 두께 8∼12㎚ 정도의 산화 금속막을 형성한다. 또한, 상기 도 1을 이용하여 설명한 바와 같이, 제3 절연막 IM3으로서, 예를 들면 산화 알루미늄을 주체로 하는 절연막을 형성하는 경우가 있다. 이것에는, 예를 들면 증착법, 특히 원자층 퇴적(Atomic Layer Deposition : ALD)법 등에 의해, 두께 5∼9㎚ 정도의 산화 알루미늄을 형성한다.
이하, 본 실시 형태 1에서는, 상기 3층의 절연막 IM1, IM2, IM3으로 이루어지는 전하 축적막 IM을, 일괄하여 기술 및 도시한다.
계속해서, 전하 축적막 IM 상에, 제1 도체막(3)을 형성한다. 제1 도체막(3)으로서는, 예를 들면 CVD법 등에 의해, 다결정 실리콘막을 형성한다. 이 다결정 실리콘막으로 이루어지는 제1 도체막(3)은, 후에 상세를 설명하는 바와 같이, 이방성 에칭에 의해 가공되고, 메모리 셀에서의 메모리 게이트 전극으로 된다. 따라서, 본 실시 형태 1에서는, 제1 도체막(3)에는 불순물로서, 예를 들면 인이 도입된다.
다음의 공정에서는, 도 7에 도시한 바와 같이, 제1 도체막(3)에 대해 이방성 에칭을 실시한다. 여기서는, 실리콘 기판(1)의 주면 S1에 교차하는 방향의 에칭이 주체로 되는 이방성 에칭을 실시한다. 상기한 바와 같은 이방성을 갖는 에칭을 실시한 경우, 제1 영역 R1에서 실리콘 기판(1)의 주면 S1 상에 돌출하고 있었던 제어 게이트 전극 CGs에서는, 그 측벽을 덮는 형상으로, 자기 정합적으로 제1 도체막(3)을 남길 수 있다. 이것은, 후의 공정에 의해, 상기 도 1의 스플리트 게이트형 메모리 셀 M1A가 갖는 측벽 메모리 게이트 전극 MGs로 된다. 또한, 제3 영역 R3에서의 게이트 절연막의 측벽에도, 마찬가지로 자기 정합적으로, 제1 도체막(3)이 남는다.
또한, 본 실시 형태 1에서는, 제2 영역 R2에서도, 일부에 제1 도체막(3)을 남긴다. 이 부분은, 후에, 상기 도 1의 싱글 게이트형 메모리 셀 M2가 갖는 싱글 메모리 게이트 전극 MGu로 된다. 따라서, 제1 도체막(3)은, 제2 영역 R2에서, 주면 S1을 평면적으로 보아, 제2 p웰 pw2 내의 일부에 남도록, 이방성 에칭에 의해 가공한다. 단, 상기한 바와 같은 형상을 자기 정합적으로 형성할 수는 없으므로, 제2 영역 R2에서는, 제1 도체막(3)에의 이방성 에칭에 노출되지 않기 위한 에칭 마스크를 형성할 필요가 있다.
본 실시 형태 1에서는, 제2 영역 R2의 일부에 포토레지스트막(4)을 형성한다. 포토레지스트막(4)은, 예를 들면 일련의 포토리소그래피법 등에 의해 형성한다. 이 포토레지스트막(4)을 에칭 마스크로 하여, 제1 도체막(3)에 상기의 이방성 에칭을 실시함으로써, 제1 영역 R1에서의 제어 게이트 전극 CGs의 측벽과, 제2 영역 R2에서의 포토레지스트막(4)의 하부에, 제1 도체막(3)을 남길 수 있다.
여기서, 상기한 바와 같이 하여 제2 영역 R2에 제1 도체막(3)을 남기기 위한 에칭 마스크로 하여 형성한 포토레지스트막(4)은, 다른 용도로 형성하는 포토레지스트막과 동일한 공정에서 형성하는 것이 바람직하다. 왜냐하면, 제2 영역 R2에 제1 도체막(3)을 남기는 것으로 특화한 공정으로 하면, 전체의 공정수가 증가하고, 결과적으로, 수율의 저하, 제조 코스트의 증가 등, 생산성의 저하를 초래하는 원인으로 되기 때문이다. 본 실시 형태 1의 제조 방법에서는, 하기와 같은 공정으로 함으로써, 상기의 과제를 극복한다.
예를 들면, 제1 영역 R1에 형성하는 상기 도 1의 스플리트 게이트형 메모리 셀 M1A에서는, 그 측벽 메모리 게이트 전극 MGs에 전기적으로 접속하기 위한 컨택트 플러그 CP를 형성할 필요가 있다. 그러나, 제1 영역 R1에서, 제1 도체막(3)은 제어 게이트 전극 CGs의 측벽에 자기 정합적으로 형성되는 것뿐이며, 여기에 직접 컨택트 플러그 CP를 형성할 수는 없다. 이와 같은 경우, 일반적으로, 측벽 메모리 게이트 전극 MGs에 전기적으로 접속하는 부분이며, 또한 메모리 소자의 구성에 관여하지 않는 부분의 제1 도체막(3)에 인출부를 형성한다. 즉, 상기한 바와 같은 부분의 제1 도체막(3)을 의도적으로 넓게 남기고, 거기에 컨택트 플러그 CP를 남긴 다.
도 8에는, 실리콘 기판(1) 상의 제4 영역 R4로서, 제어 게이트 전극 CGs의 연장 방향 중 어느 하나에서의 주요부 단면도를 도시하고 있다. 여기서는, 도 7과 동일한 공정 내에서의 단면도를 도시한다. 이방성 에칭에 의해 제거하는 제1 도체막(3)에서, 제4 영역 R4에서는, 후의 측벽 메모리 게이트 전극 MGs(도 1참조)와 전기적으로 접속하는 부분의 제1 도체막(3)을, 상기의 인출부로서 의도적으로 남길 필요가 있다. 구체적으로는, 제1 도체막(3) 내, 후에 측벽 메모리 게이트 전극 MGs를 배치하는 측의 제어 게이트 전극 CGs의 측벽에 형성된 제1 도체막(3)을, 제어 게이트 전극 CGs의 측방에 걸쳐서 평면적으로 연장하도록 하여 남긴다. 그리고, 상기의 부분에, 이방성 에칭에 대한 에칭 마스크로 하여 포토레지스트막(4)을 형성할 필요가 있다.
이와 같이, 예를 들면, 실리콘 기판(1) 상에 형성하는 소자가, 상기 도 1의 스플리트 게이트형 메모리 셀 M1A만이었다고 하여도, 측벽 메모리 게이트 전극 MGs의 인출부를 형성하기 위한 에칭 마스크는 필요하게 된다. 따라서, 본 실시 형태 1에서는, 제4 영역 R4에 인출부를 형성하기 위한 에칭 마스크와 동일한 포토마스크를 이용하여, 도 7의 제2 영역 R2에 제1 도체막(3)을 남기기 위한 포토레지스트막(4)을 형성한다. 이에 의해, 공정수를 늘리지 않고, 제2 영역 R2에 제1 도체막(3)을 남기기 위한 포토레지스트막(4)을 형성할 수 있다. 결과적으로, 불휘발성 반도체 기억 장치의 생산성을 손상시키지 않고, 고성능의 메모리 셀을 형성할 수 있다. 상기 원하는 에칭을 실시한 후, 포토레지스트막(4)을 제거한다.
이상의 공정에 의해, 도 9에 도시한 바와 같이, 제2 영역 R2에서, 주면 S1을 평면적으로 보아, 상기 제2 p웰 pw2 내에 배치되도록 하여, 싱글 메모리 게이트 전극 MGu가 형성된다.
그 후, 상기의 이방성 에칭 시에, 자기 정합적으로 남겨진 제1 도체막(3) 내, 여분의 개소를 에칭에 의해 제거한다. 본 실시 형태 1에서는, 상기 도 1의 불휘발성 반도체 기억 장치와 같이, 제1 영역 R1에서는, 제어 게이트 전극 CGs의 측벽에 남겨진 제1 도체막(3) 중, 한쪽은 불필요하다. 또한, 제3 영역 R3에서의 게이트 전극 GE의 측벽에 남겨진 제1 도체막(3)은, 모두 불필요하다.
따라서, 제1 영역 R1에서의 제어 게이트 전극 CGs의 한쪽의 측벽에 남겨진 제1 도체막(3)과, 제2 영역에서의 싱글 메모리 게이트 전극 MGu를 덮도록 하여, 예를 들면 포토레지스트막(5)을 형성한다. 그리고, 포토레지스트막(5)을 에칭 마스크로 하여, 다결정 실리콘으로 이루어지는 제1 도체막(3)에 대해, 선택적인 에칭을 실시함으로써, 포토레지스트막(5)에 덮여져 있지 않은 제1 도체막(3)은, 에칭에 노출되어 제거된다. 그 후, 포토레지스트막(5)을 제거한다.
이상의 공정에 의해, 제1 영역 R1에는, 제어 게이트 전극 CGs의 한쪽의 측벽을 덮도록, 측벽 메모리 게이트 전극 MGs가 형성된다. 또한, 제2 영역 R2에는, 싱글 메모리 게이트 전극 MGu가 남겨진다.
다음으로, 도 10에 도시한 바와 같이, 실리콘 기판(1)의 주면 S1에 대해, 전하 축적막 IM을 선택적으로 제거하는 에칭을 실시함으로써, 실리콘 기판(1)에 노출된 부분의 전하 축적막 IM이 제거된다. 여기서, 실리콘에 대한 선택성이 높은 에 칭 조건으로 하면, 전하 축적막 IM이 제거되어, 단결정 실리콘으로 이루어지는 실리콘 기판(1)이 노출된 시점에서, 에칭은 정지한다. 마찬가지로, 다결정 실리콘으로 이루어지는 제어 게이트 전극 CGs, 또는 싱글 메모리 게이트 전극 MGu가 노출된 시점에서, 에칭은 정지한다.
또한, 상기한 바와 같이 실리콘에 대해 선택성이 높은 에칭 조건에 의해, 전하 축적막 IM을 제거하는 경우, 측벽 메모리 게이트 전극 MGs 및 싱글 메모리 게이트 전극 MGu는 에칭 마스크로 된다. 따라서, 측벽 메모리 게이트 전극 MGs 및 싱글 메모리 게이트 전극 MGu의 하부에, 전하 축적막 IM이 남도록 하여 에칭된다.
이상과 같이 하여 전하 축적막 IM에 에칭을 실시함으로써, 도 11에 도시한 바와 같이, 제1 영역 R1에서는, 측벽 메모리 게이트 전극 MGs와 실리콘 기판 L 사이에 전하 축적막 IMs가 형성되는 형상으로 된다. 또한, 이 전하 축적막 IMs는, 제어 게이트 전극 CGs와 측벽 메모리 게이트 전극 MGs 사이에도 일체적으로 형성된 형상으로 된다. 또한, 제2 영역 R2에서는, 싱글 메모리 게이트 전극 MGu와 실리콘 기판(1) 사이에 전하 축적막 IMu가 형성된 형상으로 된다.
계속해서, 실리콘 기판(1)의 주면 S1에 대해, 예를 들면 이온 주입법 등에 의해, 원하는 불순물 이온을 주입하고, 그 후 열 처리를 실시한다. 이 때, 제1 영역 R1에서의 제어 게이트 전극 CGs 및 측벽 메모리 게이트 전극 MGs, 제2 영역 R2에서의 싱글 메모리 게이트 전극 MGu 및 제3 영역 R3에서의 게이트 전극 GE는 이온 주입 마스크로 된다.
본 실시 형태 1에서는, 이 공정에 의해, 제1 영역 R1에서, 제어 게이트 전극 CGs 및 측벽 메모리 게이트 전극 MGs의 측방 하부의 제1 p웰 pw1에는, n형 익스텐션 영역 ne1을 형성한다. 또한, 제2 영역 R2에서, 싱글 메모리 게이트 전극 MGs의 측방 하부의 제2 p웰 pw2에는, n형 익스텐션 영역 ne2를 형성한다. 또한, 제3 영역 R3에서, 게이트 전극 GE의 측방 하부 중, 제3 p웰 pw3에는 n형 익스텐션 영역 ne3을 형성하고, 제2 n웰 nw2에는 p형 익스텐션 영역 pe1을 형성한다.
여기서, 일반적으로, 불휘발성 메모리 셀을 구성하는 MIS형 트랜지스터와, 주변 회로를 구성하는 MIS형 트랜지스터에서는, 그 익스텐션 영역에 요구되는 역할 및 성능이 서로 다르다. 예를 들면, 상기 도 31 등을 이용하여 설명한 바와 같이, 불휘발성 메모리 셀을 구성하는 MIS형 트랜지스터에서는, 정보의 기입이나 소거 시에, 5V 정도로 비교적 높은 전압이 인가된다. 따라서, 익스텐션 영역은 이 고전압에 견디는 사양이어야만 한다. 일반적으로, 반도체 영역의 내압은, 불순물의 농도와 분포에 의존하고, 저농도로 분포 폭이 넓을수록 내압은 향상한다. 그러나, 이와 같이 저농도, 광 분포에서는, 주변 회로를 구성하는 MIS형 트랜지스터의 성능을 확보할 수 없는 것이다.
따라서, 본 실시 형태 1의 불휘발성 반도체 기억 장치에서는, 불휘발성 메모리 셀을 형성하는 제1 영역 R1 및 제2 영역 R2의 n형 익스텐션 영역 ne1, ne2와, 주변 회로용의 MIS형 트랜지스터를 형성하는 제3 영역 R3의 n형 익스텐션 영역 ne3에서는, 요구되는 특성이 서로 다르므로, 별개의 공정에서 형성된다. 단, 실리콘 기판(1) 상에는, 다양한 불순물 농도, 분포를 갖는 반도체 영역을 형성할 필요가 있고, 이들 중 어느 하나와, 상기의 익스텐션 영역 ne1∼ne3, pe1 등을 형성하는 공정을 공유시키면 되어, 공정수가 증가하는 것으로는 되지 않는다.
다음으로, 도 12에 도시한 바와 같이, 실리콘 기판(1)의 주면 S1 상의 각 게이트 전극 CGs, MGs, MGu, GE의 측벽을 덮도록 하여, 사이드 월 스페이서 sws를 형성한다. 이것에는, 우선 실리콘 기판(1)의 주면 S1 상에, 예를 들면 TEOS와 오존을 원재료로 한 CVD법 등에 의해, 산화 실리콘막을 형성한다(도시 생략). 그 후, 산화 실리콘막에 대해, 실리콘 기판 S1의 주면에 교차하는 방향이 주체로 되는 이방성 에칭을 실시한다. 이에 의해, 자기 정합적으로, 상기의 각 게이트 전극 CGs, MGs, MGu, GE의 측벽에 덮도록 하여, 산화 실리콘막으로 이루어지는 사이드 월 스페이서 sws가 남겨진다.
계속해서, 상기의 공정에서 형성한 사이드 월 스페이서 sws의 측방 하부의 실리콘 기판(1) 중, 제1 영역 R1의 제1 p웰 pw1에는 n형 소스/드레인 영역 nsd1을 형성하고, 제2 영역 R2의 제2 p웰 pw2에는 n형 소스/드레인 영역 nsd2를 형성한다. 마찬가지로, 제3 영역 R3 내, 제3 p웰 pw3에는 n형 소스/드레인 영역 nsd3을 형성하고, 제2 n웰 nw2에는 p형 소스/드레인 영역 psd2를 형성한다.
이것에는, 예를 들면 이온 주입법 등에 의해, 실리콘 기판(1)의 주면 S1에 원하는 불순물 이온을 주입하고, 그 후 열 처리를 실시함으로써 형성된다. 이 때, 실리콘 기판(1)의 주면 S1 상에 형성된 각 게이트 전극 CGs, MGs, MGu, GE 및 사이드 월 스페이서 sws가 이온 주입 마스크로 되고, 각 소스/드레인 영역 nsd1∼nsd3, psd1은, 상기의 영역에 자기 정합적으로 형성된다.
또한, 상기의 이온 주입 마스크가 형성되어 있지 않은 영역의 실리콘 기 판(1)의 주면 S1에는, 각 익스텐션 영역 ne1∼ne3, pe1이 형성되어 있었다. 그리고, 상기의 이온 주입 공정은, 여기에 중첩적으로 동일 도전형의 불순물 이온을 주입하게 된다. 따라서, 동일 영역에 형성된 소스/드레인 영역과 익스텐션 영역(예를 들면, n형 소스/드레인 영역 nsd1과 n형 익스텐션 영역 ne1)은 전기적으로 접속한 상태로 된다.
그 후, 각 게이트 전극 CGs, MGs, MGu, GE 및 각 소스/드레인 영역 nsd1∼nsd3, psd1의 표면에, 실리사이드층 sc를 형성한다. 이것에는, 우선 실리콘 기판(1)의 주면 S1 상에, 예를 들면 스퍼터링법 등에 의해, 코발트막을 퇴적한다(도시 생략). 그 후, 코발트막과 실리콘이 화합 반응(실리사이드화 반응)하는 정도의 온도에서 열 처리를 실시한다. 이에 의해, 코발트막과 실리콘이 접하고 있었던 영역에, 코발트 실리사이드가 형성된다. 또한, 코발트 실리사이드의 막 두께는, 열 처리의 온도 및 시간에 의해 제어한다. 마지막으로, 실리사이드화 반응에 기여하지 않고 남은 코발트막을 제거함으로써, 코발트 실리사이드를 주체로 하는 도체막으로 이루어지는 실리사이드층 sc를 형성한다.
여기서, 상기의 실리사이드화 반응이 일어나는 것은, 코발트막과 실리콘이 접한 영역이며, 코발트막과 산화 실리콘이 접한 영역에서는, 실리사이드화 반응은 거의 일어나지 않는다. 따라서, 주로 산화 실리콘막으로 이루어지는 사이드 월 스페이서 sws나, 분리부(2)의 표면에는 실리사이드층 sc는 형성되지 않는다. 그리고, 단결정 실리콘인 각 소스/드레인 영역 nsd1∼nsd3, psd1의 표면과, 다결정 실리콘인 각 게이트 전극 CGs, MGs, MGu, GE의 표면에, 자기 정합적으로, 실리사이드 층 sc가 형성된다.
이상의 공정에 의해, 실리콘 기판(1)의 주면 S1에, 각 소자의 기본 구성이 형성된 것으로 된다. 즉, 본 실시 형태 1의 제조 공정에 의해, 제1 영역 R1의 제1 p웰 pw1 내에 스플리트 게이트형 메모리 셀 M1A가 배치되고, 제2 영역 R2의 제2 p웰 pw2 내에 싱글 게이트형 메모리 셀 M2가 배치된 구조를 갖는, 불휘발성 반도체 기억 장치를 형성하였다. 또한, 제3 영역 R3에서는, 제3 p웰 pw3 내에 n채널형의 MIS형 트랜지스터(이하, 간단히 n형 트랜지스터) Qn이 배치되고, 제2 n웰 nw2 내에 p채널형의 MIS형 트랜지스터(이하, 간단히 p형 트랜지스터) QP가 배치된 구조를 형성하였다. 이후에는, 각 소자에의 배선을 형성하는 공정으로 된다.
도 13에 도시한 바와 같이, 이상의 공정에서 형성된 스플리트 게이트형 메모리 셀 M1A, 싱글 게이트형 메모리 셀 M2, n형 트랜지스터 Qn 및 p형 트랜지스터 QP를 덮도록 하여, 실리콘 기판(1)의 주면 S1 상에 에치 스톱 절연막 IS를 형성한다. 그 후, 에치 스톱 절연막 IS를 덮도록 하여, 층간 절연막 IL을 형성한다. 여기서는, 예를 들면 CVD법 등에 의해, 에치 스톱층 IS로서 질화 실리콘막을 형성하고, 층간 절연막 IL로서 산화 실리콘막을 형성한다. 층간 절연막 IL에 대해서는, 형성 후에, 예를 들면 CMP법 등에 의해 연마를 실시함으로써, 표면을 평탄화한다.
그 후, 도 14에 도시한 바와 같이, 층간 절연막 IL 및 에치 스톱 절연막 IS를 관통하여 실리사이드층 sc에 도달하도록, 컨택트 홀 CH를 형성한다. 이 컨택트 홀 CH는, 실리콘 기판(1)의 표면에 형성한 모든 소스/드레인 영역과, 모든 게이트 전극에 대해 형성한다.
여기서는, 우선 포토리소그래피법 등에 의해 패터닝한 포토레지스트막(도시 생략)을 에칭 마스크로 하여, 층간 절연막 IL에 대해 이방성 에칭을 실시한다. 이 때, 질화 실리콘막과 비교하여, 산화 실리콘막에 대한 선택비가 충분히 큰 에칭 조건에 의해 가공한다. 이에 의해, 산화 실리콘막으로 이루어지는 층간 절연막 IL을에칭하고, 질화 실리콘막으로 이루어지는 에치 스톱 절연막 IS에 도달한 시점에서, 에칭을 실질적으로 정지시킬 수 있다. 따라서, 오버 에칭에 의한 실리콘 기판(1) 등에의 손상을 염려하지 않고, 고레이트로 층간 절연막 IL을 에칭할 수 있다.
그 후, 산화 실리콘막과 비교하여, 질화 실리콘막에 대한 선택비가 충분히 큰 에칭 조건에 의해 가공함으로써, 에치 스톱 절연막 IS를 에칭하여, 컨택트 홀 CH를 형성한다. 이상과 같이, 본 실시 형태 1의 제조 방법에서는, 자기 정합적으로 컨택트 홀 CH를 형성하는, 소위 SAC(Self Align Contact) 기술을 적용한다.
계속해서, 컨택트 홀 CH 내를 도체막으로 매립함으로써, 컨택트 플러그 CP를 형성한다. 여기서는, 실리콘 기판(1)의 주면 S1 전체에, 예를 들면 스퍼터링법 등에 의해 텅스텐막을 형성한다(도시 생략). 그 후, 텅스텐막에 대해, 예를 들면 CMP법 등에 의해 연마를 실시함으로써, 층간 절연막 IL의 표면과 동일한 레벨까지 텅스텐막을 제거한다. 이에 의해, 컨택트 홀 CH 내에 텅스텐막이 매립된 컨택트 플러그 CP를 형성할 수 있다.
다음으로, 컨택트 플러그 CP 상에 배선층 ML을 형성한다. 배선층 ML은, 예를 들면 알루미늄이나 구리 등의 도체막이며, 각 소자에 도통하는 컨택트 플러그 CP 사이를 결선하기 위해 형성된다. 여기서는, 간략화를 위해 배선층 ML을 1층밖 에 나타내고 있지 않지만, 상층에는, 일반적인 다층 배선 기술에 의해, 마찬가지의 플러그(비아 플러그) 형성 및 배선 형성을 반복하여 원하는 회로 구성을 더 형성한다.
이상과 같이, 본 실시 형태 1의 기술에 의해, 구조가 서로 다른 2종류의 메모리 셀(스플리트 게이트형 메모리 셀 M1A, 싱글 게이트형 메모리 셀 M2)을 동일 기판 상에 형성할 수 있다. 또한, 본 실시 형태 1의 기술에 따르면, 새로운 공정의 도입, 또는 공정수의 증가를 초래하지 않고, 상기의 구조를 형성할 수 있다. 결과적으로, 수율의 저하나 제조 코스트의 증가 등의 생산성의 저하를 초래하지 않고, 불휘발성 반도체 기억 장치의 성능을 향상시킬 수 있다.
또한, 본 발명자들의 거듭된 검토에 따르면, 메모리 셀 자체의 성능 향상이나 주변 회로의 스케일링에 수반하여, 상기 도 1의 스플리트 게이트형 메모리 셀 M1A에서, 측벽 메모리 게이트 전극 MGs에 대해, 주면 S1과 수평한 방향에의 미세화가 요구되는 것이 생각된다. 여기서, 상기 도 6∼도 9를 이용하여 설명한 바와 같이, 측벽 메모리 게이트 전극 MGs는, 제1 도체막(3)에 대해 이방성 에칭을 실시할 때에, 제어 게이트 전극 CGs의 측벽에 자기 정합적으로 형성된다.
이 때, 본 발명자들의 검토에 따르면, 제어 게이트 전극 CGs의 높이에 의해, 그 측벽에 자기 정합적으로 형성되는 측벽 메모리 게이트 전극 MGs의 사이즈가 결정된다. 즉, 동일한 두께의 제1 도체막(3)을 형성한 경우라도, 제어 게이트 전극 CGs의 높이가 서로 다르면, 그 측벽을 덮는 제1 도체막(3)의 평면 방향의 폭은 변화한다. 따라서, 상기한 바와 같은 측벽 메모리 게이트 전극 MGs의 사이즈 축소의 요구에 대해서도, 제어 게이트 전극 CGs의 높이를 조정함으로써, 대처할 수 있다.
한편, 제어 게이트 전극 CGs의 높이 조정에 제한이 있는 경우, 또는 높이의 조정에 의해 제어할 수 있는 범위를 초과하여, 측벽 메모리 게이트 전극 MGs의 사이즈를 축소할 필요가 있는 경우 등도 생각된다. 이 경우, 상기 도 6을 이용하여 설명한 공정에서, 제1 도체막(3)을 미리 얇게 형성해 두면 된다.
그러나, 제1 도체막(3)을 얇게 형성함으로써, 이하와 같은 과제가 초래되는 것이, 본 발명자들의 거듭된 검토에 의해 명백하게 되었다.
제1 도체막(3)은, 후의 가공에서 측벽 메모리 게이트 전극 MGs로 되지만, 마찬가지로, 싱글 메모리 게이트 전극 MGu로 되는 도체막이기도 하다. 따라서, 제1 도체막(3)을 얇게 형성하는 것은, 싱글 메모리 게이트 전극 MGu가 박막화되는 것을 의미한다. 한편, 상기 도 11을 이용하여 설명한 바와 같이, 싱글 메모리 게이트 전극 MGu는, 제2 영역 R2에 n형 익스텐션 영역 ne2를 형성할 때의, 이온 주입 마스크로서 이용된다. 따라서, 이 싱글 메모리 게이트 전극 MGu가 박막화되면, 이온 주입 마스크로서의 기능을 충분히 달성할 수 없어, 원하는 영역 이외에까지 확산층이 생기게 된다.
상기의 과제에 대처하는 방법을, 이하에 설명한다. 도 15는, 상기 도 6에 계속되는 제조 공정 중을 도시하는 주요부 단면도이다. 여기서는, 상기 도 6에서 설명한 공정의 경우에 비해, 제1 도체막(3)을 얇게 형성하고 있다. 그 두께는, 후의 이방성 에칭에 의해 형성되는 측벽 메모리 게이트 전극 MGs의 사이즈에 의해 결정된다. 그리고, 제1 도체막(3)을 덮도록 하여, 제1 보호막(6)을 형성한다. 이와 같이, 제1 도체막(3) 상에 제1 보호막(6)을 쌓아 늘림으로써, 후의 이온 주입 마스크로서의 충분한 두께를 확보한다.
계속되는 공정에서는, 여분의 제1 보호막(6)을 에칭에 의해 제거한다. 이 때, 제2 영역 R2에서, 후에 싱글 메모리 게이트 전극 MGu로 되는 영역에는 제1 보호막(6)을 남길 필요가 있다. 따라서, 해당 영역의 제1 보호막(6)을 에칭에 노출되지 않도록, 에칭 마스크로 하여, 예를 들면 포토리소그래피법 등에 의해 형성한 포토레지스트막(7)을 형성한다. 여기서, 제1 보호막(6)은, 제2 영역 R2 이외에서는 모두 제거하고, 예를 들면 단차부 등에 잔류하지 않도록 할 필요가 있다. 따라서, 이 공정에서는 등방적인 에칭을 실시함으로써, 제1 보호막(6)을 제거한다.
또한, 이 등방성 에칭에 의해 제1 보호막(6)을 제거함으로써 노출되는 제1 도체막(3)에 대해서는, 그 등방성 에칭의 영향이 미치지 않도록 할 필요가 있다. 왜냐하면, 제1 도체막(3)은, 후의 이방성 에칭에 의해, 제1 영역 R1의 제어 게이트 전극 CGs의 측벽에 자기 정합적으로 남김으로써, 측벽 메모리 게이트 전극 MGs를 형성해야만 하기 때문이다. 따라서, 제1 보호막(6)은, 그 등방성 에칭에서, 기초의 제1 도체막(3)에 대한 선택성이 높은 재료, 즉 에칭 속도가 크게 서로 다른 재료를 이용한다. 본 실시 형태 1에서는, 제1 도체막(3)은 다결정 실리콘이며, 제1 보호막은, 예를 들면 산화 실리콘막 등인 것으로 한다.
또한, 제1 보호막(6)은 다결정 실리콘과의 선택성이 높은 재료이면 되고, 다결정 실리콘과는 서로 다른 도체막으로 하여도 된다. 제1 보호막(6)은, 후에 싱글 메모리 게이트 전극 MGu의 상면을 덮도록 하여 형성되므로, 전기적인 도전성을 갖 는 도체막인 방법이, 보다 바람직하다.
그 후, 도 16에 도시한 바와 같이, 제2 영역 R2에서, 싱글 메모리 게이트 전극 MGu로서 남기고자 하는 영역의 제1 도체막(3) 및 그 상부의 제1 보호막(6)을 덮도록 하여 포토레지스트막(8)을 형성한다. 포토레지스트막(8)은 싱글 메모리 게이트 전극 MGu의 게이트 폭과 동등하게 되도록, 포토리소그래피법에 의해 가공된다. 따라서, 포토레지스트막(8)의 폭은, 앞의 제1 보호막(6)의 등방성 에칭에 대한 에칭 마스크로서 형성한 포토레지스트막(7)(도 15)의 폭에 비해 작다. 그리고, 상기 도 7를 이용하여 설명한 방법과 마찬가지로 하여, 이 포토레지스트막(8)을 에칭 마스크로 하여, 제1 도체막(3)에 이방성 에칭을 실시한다.
그 후, 상기 도 9∼도 14를 이용하여 설명한 것과 마찬가지의 공정을 실시함으로써, 도 17에 도시한 바와 같이, 불휘발성 반도체 기억 장치가 형성된다. 여기서는, 제2 영역 R2에 형성한 싱글 게이트형 메모리 셀 M2의 싱글 메모리 게이트 전극 MGu가, 그 상면을 덮도록 형성된 제1 보호막(6)을 갖고 있다. 이와 같이, 도면 중의 공정에서 싱글 게이트 전극 MGu 상에 제1 보호막(6)을 쌓아 늘린다. 이에 의해, 싱글 메모리 게이트 전극 MGu는, 예를 들면 n형 익스텐션 영역 ne2를 형성할 때의 이온 주입 마스크로 하여, 충분히 기능하는 정도의 막 두께를 갖게 할 수 있다.
이상과 같이, 제1 보호막(6)을 이용하여 싱글 메모리 게이트 전극 MGu를 쌓아 늘림으로써, 다른 공정에 영향을 미치지 않고, 측벽 메모리 게이트 전극 MGs의 사이즈를 축소할 수 있다. 결과적으로, 불휘발성 반도체 기억 장치의 성능을 더 향상시킬 수 있다.
<실시 형태 2>
본 실시 형태 2에서는, 상기 실시 형태 1에서 나타낸 제조 방법과는 다른 방법으로, 2종류의 구조의 메모리 셀을 동일 기판 상에 형성하는 기술을 예시한다. 다른 방법으로 제조되는 결과로서, 상기 실시 형태 1과는 다른 구조를 갖는 불휘발성 반도체 기억 장치가 형성된다. 여기서는, 우선, 도 18을 이용하여 본 실시 형태 2에서 예시하는 불휘발성 반도체 기억 장치의 구조를 설명한다.
도 18에 도시한 본 실시 형태 2의 불휘발성 반도체 기억 장치는, 상기 실시 형태 1의 구조와 비교하여, 하기에 나타내는 점을 제외하고 마찬가지의 구조이다. 여기서는, 상위점만을 설명하고, 그 이외에는 상기 도 1을 이용하여 설명한 구조와 마찬가지인 것으로 한다.
본 실시 형태 2의 불휘발성 반도체 기억 장치는, 실리콘 기판(1) 상의 제1 영역 R1에 형성된, 스플리트 게이트형 메모리 셀(제1 기억 소자) M1B의 구조가, 하기의 점에서, 상기 실시 형태 1과 다르다.
즉, 제어 게이트 전극 CGs와, 측벽 메모리 게이트 전극 MGs 사이에는, 보호 절연막 IP가 형성되어 있다. 보호 절연막 IP는, 인접하여 배치된 제어 게이트 전극 CGs와 측벽 메모리 게이트 전극 MGs와의 절연을 목적으로 하여 형성된, 산화 실리콘을 주체로 하는 절연막이다. 따라서, 양자의 정상 절연 때문에, 예를 들면 제어 게이트 절연막 IGs 등과 비교하여, 보호 절연막 IP는 두껍다. 또한, 제어 게이트 전극 CGs는, 그 일부가 측벽 메모리 게이트 전극 MGs의 상면의 일부에 얹힌 형 상으로 되어 있어도 된다. 이 경우에서도, 제어 게이트 전극 CGs와 측벽 메모리 게이트 전극 MGs 사이에는 보호 절연막 IP가 형성되어, 양자를 절연하고 있다.
이와 같은 형상의 스플리트 게이트형 메모리 셀 M1B에서도, 상기 실시 형태 1의 스플리트 게이트형 메모리 셀 M1A와 거의 마찬가지의 동작 원리에 기초하여 동작한다. 즉, 고속성이 우수한 메모리 동작이 가능하다. 그리고, 본 실시 형태 2에서, 고속성을 갖는 스플리트 게이트형 메모리 셀 M1B와, 고재기입 내성을 갖는 싱글 게이트형 메모리 셀 M2를, 동일 실리콘 기판(1) 상에 혼재한 불휘발성 메모리를 실현하고 있다. 결과적으로, 불휘발성 반도체 기억 장치의 성능을 향상시킬 수 있다.
이하에서는, 본 실시 형태 2에서 예시하는, 상기의 구조를 갖는 불휘발성 반도체 기억 장치의 제조 방법을 설명한다. 여기서도, 상기 실시 형태 1의 제조 공정과 다른 부분을 중심으로, 상세하게 설명한다. 즉, 본 실시 형태 2에서 자세한 설명을 생략하고 있는 공정, 또는 재료의 특징 등은, 상기 실시 형태 1과 마찬가지인 것으로 한다.
초기의 공정은, 상기 도 2∼도 4를 이용하여 설명한 방법과 마찬가지이다. 또한, 상기 실시 형태 1에서는, 상기 도 4의 공정의 직후, 제1 영역 R1에 제어 게이트 절연막 IGs와 제어 게이트 전극 CGs를 형성하였다.
이에 대해 본 실시 형태 2에서는, 도 19에 도시한 바와 같이, 제1 영역 R1에는, 전하 축적막 IMs를 개재하여 측벽 메모리 게이트 전극 MGs를 형성한다. 그리고, 제2 영역 R2에는, 전하 축적막 IMu를 개재하여 싱글 메모리 게이트 전극 MGu를 형성한다. 특히, 제1 영역 R1과 제2 영역 R2 사이에서, 측벽 메모리 게이트 전극 MGs 및 싱글 메모리 게이트 MGu는 동일한 공정에서 형성하고, 또한 전하 축적막 IMs 및 전하 축적막 IMu는 동일한 공정에서 형성한다.
보다 구체적으로는, 상기 도 4의 공정을 끝낸 후, 실리콘 기판(1)의 주면 S1에, 제1 절연막 IM1, 제2 절연막 IM2 및 제3 절연막 IM3을, 순서대로 형성한다. 각 절연막의 종류나 요구되는 기능 및 형성 방법은, 상기 실시 형태 1과 마찬가지이다. 그 후, 실리콘 기판(1)의 주면 S1을 덮도록 하여, 예를 들면 CVD법 등에 의해 다결정 실리콘막을 형성한다.
계속해서, 예를 들면 포토리소그래피법 등에 의해 형성한 포토레지스트막(도시 생략)을 에칭 마스크로 하여, 다결정 실리콘막에 이방성 에칭을 실시한다. 이에 의해, 제1 영역 R1에는 측벽 메모리 게이트 전극 MGs를 형성하고, 제2 영역 R2에는 싱글 메모리 게이트 전극 MGu를 형성한다.
계속해서, 상기의 포토레지스트막을 또한 에칭 마스크로 하여, 제1∼제3 절연막 IM1∼IM3에 대해 이방성 에칭을 실시한다. 이에 의해, 제1 영역 R1의 측벽 메모리 게이트 전극 MGs 아래에는, 전하 축적막 IMs를 형성하고, 제2 영역 R2의 싱글 메모리 게이트 전극 MGu 아래에는, 전하 축적막 IMu를 형성한다. 이와 같이 하여, 도 19의 구조가 얻어진다.
다음으로, 도 20에 도시한 바와 같이, 실리콘 기판(1)의 주면 S1 상에서, 제1 영역 R1의 측벽 메모리 게이트 전극 MGs 및 제2 영역 R2의 싱글 메모리 게이트 전극 MGu를 덮도록 하여, 보호 절연막 IP를 형성한다. 이하에 그 수순을 나타낸 다.
우선, 실리콘 기판(1)의 주면 S1 상에, 예를 들면 열 산화법 등에 의해, 산화 실리콘을 주체로 하는 절연막인 보호 절연막 IP를 형성한다. 계속해서, 여분의 영역의 보호 절연막 IP를 에칭에 의해 제거한다. 이 때, 보호 절연막 IP를 제거하지 않고 남기는 영역에는, 에칭에 노출되지 않도록, 예를 들면 포토레지스트막 등에 의한 에칭 마스크를 형성해 둔다. 본 실시 형태 2에서, 보호 절연막 IP를 남기는 영역과, 제거하는 영역은 이하에 나타내는 바와 같다.
상기 도 18을 이용하여 설명한 바와 같이, 보호 절연막 IP란, 후에 제1 영역 R1에 형성되는 제어 게이트 전극 CGs와, 측벽 메모리 게이트 전극 MGs와의 절연을 목적으로 하여 형성된다. 따라서, 제1 영역 R1의 측벽 메모리 게이트 전극 MGs를 덮는 부분에서, 보호 절연막 IP를 남길 필요가 있다.
한편, 상기 도 18을 이용하여 설명한 바와 같이, 측벽 메모리 게이트 전극 MGs의 편측에는, 제어 게이트 전극 CGs가 배치된다. 여기서, 제어 게이트 전극 CGs와 실리콘 기판(1) 사이에는, 제어 게이트 절연막 ICs를 형성할 필요가 있다. 여기서, 이 제어 게이트 절연막 ICs는, 스플리트 게이트형 메모리 셀 M1B의 MIS형 트랜지스터로서의 성능에 관계되기 때문에, 간단히 두꺼운 보호 절연막 IP로 대용할 수는 없다. 따라서, 측벽 메모리 게이트 전극 MGs에서, 후에 제어 게이트 전극 CGs를 형성하는 측의 실리콘 기판(1)의 주면 S1 상에서는, 보호 절연막 IP를 제거할 필요가 있다.
마찬가지의 이유로부터, 주변 회로를 형성하기 위한 제3 영역 R3의 보호 절 연막 IP도 제거할 필요가 있다. 즉, 제3 영역 R3에서는, 특성에 의해 결정되는 두께의 게이트 절연막을 갖는 MIS형 트랜지스터가 형성되어, 보호 절연막 IP는 불필요하게 된다.
또한, 본 실시 형태 2에서는, 싱글 메모리 게이트 전극 MGu를, 후의 이방성 에칭 공정에 노출되지 않도록, 제2 영역 R2에도 보호 절연막 IP를 남긴다.
상기에 도시한 바와 같은, 보호 절연막 IP를 남길 영역에, 예를 들면 포토리소그래피법 등에 의해, 포토레지스트막을 형성한다(도시 생략). 그리고, 포토레지스트막을 에칭 마스크로 하여, 보호 절연막 IP에 에칭을 실시함으로써, 여분의 보호 절연막 IP를 제거한다.
다음으로, 도 21에 도시한 바와 같이, 실리콘 기판(1)의 주면 상에서, 상기의 보호 절연막 IP가 형성되어 있지 않은 영역 중, 제1 영역 R1에는 제어 게이트 절연막 ICs를 형성하고, 제3 영역 R3에는 게이트 절연막 IG를 형성한다.
여기서, 본 실시 형태 2에서, 제1 영역 R1의 제어 게이트 절연막 ICs와 제3 영역 R3의 게이트 절연막 IG는, 동일한 공정에서 형성한다. 예를 들면, 열 산화법 등에 의해, 실리콘 기판(1)의 주면 S1을 산화하고, 산화 실리콘을 주체로 하는 절연막을 형성함으로써, 양자를 형성한다.
그 후, 실리콘 기판(1)의 주면 S1을 덮도록 하여, 제2 도체막(9)을 형성한다. 제2 도체막(9)은 다결정 실리콘을 주체로 하는 도체막이며, 예를 들면 CVD법 등에 의해 형성한다.
다음의 공정에서는, 도 22에 도시한 바와 같이, 제2 도체막(9)을 가공함으로 써, 제1 영역 R1에 제어 게이트 전극 CGs(상기 도 18 참조)를, 또한 제3 영역 R3에 게이트 전극 GE(예를 들면, 상기 도 5 참조)를, 일괄하여 형성한다. 여기서는, 상기 각 전극으로서 남기는 부분 이외의 제2 도체막(9)을, 이방성 에칭에 의해 제거한다. 그를 위한 에칭 마스크로서, 예를 들면 포토리소그래피법 등에 의해, 포토레지스트막(10)을 형성한다. 상기의 포토레지스트막(10)에 덮여져 있지 않은 제2 도체막(9)에 대해, 이방성 에칭을 실시함으로써 제거한다. 그 후, 여분의 보호 절연막 IP, 제어 게이트 절연막 ICs 및 게이트 절연막 IG를 마찬가지의 에칭에 의해 제거한다.
이상의 공정에 의해, 도 23에 도시한 바와 같이, 실리콘 기판(1)의 주면 S1 상에서, 제1 영역 R1에는 제어 게이트 절연막 ICs를 개재하여 제어 게이트 전극 CGs를 형성하고, 제3 영역 R3에는 게이트 절연막 IG를 개재하여 게이트 전극 GE를 형성할 수 있다. 특히, 제1 영역 R1의 제어 게이트 절연막 ICs 및 제어 게이트 전극 CGs의 사양은, 상기 도 18을 이용하여 설명한 바와 마찬가지로 된다.
계속되는 공정에서는, 상기 실시 형태 1에서 도 11∼도 14를 이용하여 설명한 공정과 마찬가지의 공정을 실시함으로써, 도 23에 도시한 구조의, 본 실시 형태 2의 불휘발성 반도체 기억 장치를 형성한다.
이상의 공정에 의해, 동일한 실리콘 기판(1) 상에서, 제1 영역 R1에는 상기 도 18의 스플리트 게이트형 메모리 셀 M1b를 형성하고, 제2 영역 R2에는 도 18의 싱글 게이트형 메모리 셀 M2를 형성할 수 있다. 따라서, 구조는 서로 다르지만, 고속성을 갖는 메모리 셀과, 고재기입 내성을 갖는 메모리 셀을, 동일 기판 상에 형성하는 것이 가능하게 된다. 또한, 본 실시 형태 2의 기술에 따르면, 상기의 2종의 메모리 셀을 구성하는 대부분의 요소는, 그 형성 공정을 공유할 수 있다. 즉, 제조 공정의 현저한 증가를 초래하지 않고, 2종의 메모리 셀을 혼재할 수 있다. 결과적으로, 불휘발성 반도체 기억 장치의 성능을 향상시킬 수 있다.
또한, 상기 실시 형태 1에서는, 스플리트 게이트형 메모리 셀 M1A의 제어 게이트 전극 CGs를 형성한 후에, 양 메모리 게이트 전극 MGs, MGu를 형성하였다. 이에 대해, 본 실시 형태 2에서는, 양 메모리 게이트 전극 MGs, MGu를 형성한 후에, 제어 게이트 전극 CGs를 형성하였다. 본 발명자들의 검토에 따르면, 정보를 보유하는 전하 축적막 IM의 품질은, 불휘발성 반도체 기억 장치의 메모리 특성에 영향이 미치기 쉽다. 따라서, 이 관점에서는, 전하 축적막 IM을 갖는 양 메모리 게이트 전극 MGs, MGu를, 가능한 한 빠른 단계로 형성하는 제조 방법 쪽이, 보다 바람직하다.
또한, 본 실시 형태 2에서는, 제어 게이트 절연막 ICs나 제1 절연막 IM1은 다른 공정에서, 보호 절연막 IP를 형성할 필요가 있고, 이를 가공하기 위한 공정을 갖는다. 이에 대해, 이 공정을 포함하지 않는 상기 실시 형태 1의 방법에서는, 공정수를 더 삭감할 수 있다. 그리고, 제조 공정을 삭감할 수 있는 것은, 수율의 향상이나, 제조 코스트의 저하 등, 생산성의 향상을 초래하는 것을 의미한다. 따라서, 이 관점에서는 공정수를 더 삭감할 수 있는 제조 방법 쪽이, 보다 바람직하다.
<실시 형태 3>
본 실시 형태 3에서는, 고속성을 갖는 스플리트 게이트형 메모리 셀과, 고재 기입 내성을 갖는 싱글 게이트형 메모리 셀을 동일 칩 상에 구비하는 불휘발성 반도체 기억 장치에서, 실용에 적합한 각 메모리 셀의 배치 기술 등을 예시한다.
도 24는, 본 실시 형태 3의 불휘발성 반도체 기억 장치를 구성하는 요소 중, 메모리 블록 Mem을 추출한 설명도이다. 본 실시 형태 3의 불휘발성 반도체 기억 장치에서, 그 모든 구성은, 상기 실시 형태 1, 2와 마찬가지로, 동일한 실리콘 기판(1) 상에 형성되어 있다.
메모리 블록 Mem은, 로직 회로의 프로그램 정보(제1 정보)를 저장하기 위한 불휘발성 메모리(또는 FLASH)가 배치된 영역인, 프로그램용 메모리 영역(제1 메모리 영역) FLP를 갖는다. 또한, 메모리 블록 Mem은, 동작에 필요한 데이터 정보(제2 정보)를 저장하기 위한 불휘발성 메모리가 배치된 영역인, 데이터용 메모리 영역(제2 메모리 영역) FLd를 갖는다.
프로그램 정보란, 로직 회로에 연산을 실행시키고, 처리 동작을 시키기 위한 정보이며, 통상, 제품 출하 시에 1회만 기입된다. 따라서, 재기입되는 일은 거의 없지만, 집적 회로의 처리 동작에 관계되므로, 고속으로 판독할 필요가 있다. 한편, 데이터 정보란, 동작 중의 상태나 이상 정보를 기억하여, 데이터로서 유지해 둔다. 따라서, 프로그램 정보와 비교하여, 고속성은 요구되지 않는 것이지만, 빈도가 높은 재기입에 대한 내성이 요구된다. 따라서, 본 실시 형태 3에서는, 상기한 바와 같이 서로 다른 특성이 요구되는 프로그램용 메모리 영역 FLp와, 데이터용 메모리 영역 FLP를 나누어 구성하고 있다.
그리고, 상기 실시 형태 1, 2에서, 스플리트 게이트형 메모리 셀 Kax, M1A, M1B(이하, 간단히 스플리트 게이트형 메모리 셀 Ms로 기술)를 배치한 제1 영역 R1을, 상기의 프로그램용 메모리 영역 FLp로서 할당한다. 또한, 본 실시 형태 3에서는, 상기 실시 형태 1, 2에서, 싱글 게이트형 메모리 셀 Kcx, M2(이하 간단히 싱글 게이트형 메모리 셀 Mu로 기술)를 배치한 제2 영역 R2를, 상기의 데이터용 메모리 영역 FLd로서 할당한다. 이렇게 함으로써, 판독 동작의 고속성이 우수한 스플리트 게이트형 메모리 셀 M1과, 재기입 내성이 우수한 싱글 게이트형 메모리 셀 M2를, 각각에 적합한 용도로서 활용할 수 있다.
또한, 본 발명자들이 검토한 불휘발성 반도체 기억 장치는, 프로그램용 메모리 영역 FLp에는 수메가바이트(MB)의 기억 용량이 요구되고, 데이터용 메모리 영역 FLd에는 수백킬로바이트(KB)의 기억 용량이 요구된다. 따라서, 메모리 블록 Mem에서, 프로그램용 메모리 영역 FLp 쪽이, 데이터용 메모리 영역 FLd보다도 넓은 면적을 차지하게 된다.
상기 실시 형태 1에서 도 30∼도 35를 이용하여 설명한 바와 같이, 불휘발성 메모리의 동작에는, 통상의 소자에 비해 높은 전압의 공급이 필요하게 된다. 이와 같은 고전압은, 외부 전원으로부터 공급되는 경우도 있지만, 본 실시 형태 3의 불휘발성 반도체 기억 장치에서는, 메모리 블록 Mem이 전원 회로 pwr을 구비한 구조로 하고, 내부로부터 전압을 공급한다.
여기서, 본 실시 형태 3의 불휘발성 반도체 기억 장치에서는, 프로그램용 메모리 영역 FLp 및 데이터용 메모리 영역 FLd는, 개개에 전원을 갖는 것이 아니라, 동일한 전원 회로 pwr을 공유하고 있다. 즉, 프로그램용 메모리 영역 FLp에 배치 된 스플리트 게이트형 메모리 셀 Ms 및 데이터용 메모리 영역 FLd에 배치된 싱글 게이트형 메모리 셀 Mu는, 전원 회로 pwr에 전기적으로 접속되고, 하나의 전원 회로 pwr에 의해 전압이 공급된다. 이에 의해, 동일 칩 상에 2종류의 메모리 셀을 구비하고, 내부 전원을 포함하는 불휘발성 반도체 기억 장치에서, 칩을 면적 절약화할 수 있다.
한편, 상기 실시 형태 1에서 설명한 바와 같이, 스플리트 게이트형 메모리 셀 Ms와 싱글 게이트형 메모리 셀 Mu에서는, 동작 원리가 서로 다르기 때문에, 전압 공급의 사양도 서로 다르다. 예를 들면, 스플리트 게이트형 메모리 셀 Ms에서는, 상기 도 30, 도 31을 이용하여 설명한 바와 같이, 기입 동작 시에 메모리 게이트 전압 Vgm으로서 10V 정도, 소거 시에 메모리 게이트 전압 Vgm으로서 -5V 정도를 인가한다. 이에 대해, 싱글 게이트형 메모리 셀 Mu에서는, 상기 도 34, 도 35를 이용하여 설명한 바와 같이, 기입 동작 시에 메모리 게이트 전압 Vgm으로서 14V 정도, 소거 시에 메모리 게이트 전압 Vgm으로서 -14V 정도를 인가한다.
상기의 전압 인가 조건을 실현하기 위해, 본 실시 형태 3의 전원 회로 pwr은, 정전원 발생 회로 pv와 부전압 발생 회로 nv를 갖는다. 또한, 프로그램용 메모리 영역 FLp에 배치된 스플리트 게이트형 메모리 셀 Ms와 전원 회로 pwr와의 전기적인 접속간에는, 절환 스위치 ss가 배치되어 있다. 마찬가지로, 데이터용 메모리 영역 FLd에 배치된 싱글 게이트형 메모리 셀 Mu와 전원 회로 pwr과의 전기적인 접속간에도, 절환 스위치 ss가 배치되어 있다. 이들 절환 스위치 ss는, 전원 회로 pwr로부터 공급되는 정전압 또는 부전압을, 프로그램용 메모리 영역 FLp 또는 데이 터용 메모리 영역 FLd로 분류하기 위해 구비되어 있다.
또한, 상기의 전압의 분류나, 절환의 타이밍의 제어는, 제어 회로 cc에 의해 행해진다. 제어 회로 cc는, 절환 스위치 ss에 전기적으로 접속하도록 하여, 메모리 블록 Mem에 구비되어 있다. 절환 스위치 ss는, 예를 들면 전계 효과형 트랜지스터 등이다.
여기서, 데이터용 메모리 영역 FLd에 배치된 싱글 게이트형 메모리 셀 Mu는, 그 동작 시에서, 메모리 게이트 전압 Vgm으로서 14V 정도의 정부 전압을 요한다. 이것은, 다른 소자와 비교하여 높은 전압이다. 이와 같은 고전압을 요하는 소자에서는, 구성 요소의 물리적인 손상이나, 다른 소자에의 전계의 영향에 의한 동작 불량(소위 디스터브 현상) 등을 야기하기 쉽다. 이들은, 불휘발성 반도체 기억 장치의 신뢰성을 저하시키는 원인으로 된다. 따라서, 본 실시 형태 3에서는, 그 싱글 게이트형 메모리 셀 Mu의 동작 시에는, 메모리 게이트 전압 Vgm의 인가 방법을 이하와 같이 한다.
즉, 상기 도 1에서 설명한 싱글 메모리 게이트 전극 MGu에의 전압 인가뿐만 아니라, 그것과는 극성이 반대인 전압을 제2 p웰 pw2에 인가한다. 예를 들면, 싱글 메모리 게이트 전극 MGu에 7V, 제2 p웰 pw2에 -7V를 인가한다. 이에 의해, 각각의 요소에 인가하는 전압은 절대적으로 14V보다 낮은 전압으로 하면서, 메모리 게이트 전압 Vgm으로서는 상대적으로 14V의 바이어스를 걸 수 있다. 결과적으로, 불휘발성 반도체 기억 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 실시 형태 3에서 데이터용 메모리 영역 FLd에 배치되어 있는 싱글 게이트형 메모리 셀 Mu는, 상기 실시 형태 1에서 도 1을 이용하여 설명한 바와 같이, 제1 n웰 nw1을 이용한 3중 웰 구조에 의해, 실리콘 기판(1)과 전기적으로 절연되어 있다. 이에 의해, 상기한 바와 같이, 싱글 게이트형 메모리 셀 Mu를 형성한 제2 p웰 pw2에 특화한 전압을 인가할 필요가 있어도, 동일한 실리콘 기판(1) 상에 형성된 다른 소자에 해당 전계의 영향을 미칠 가능성은 낮다. 따라서, 각 메모리 소자가 안정된 동작 및 데이터 유지가 가능하게 된다. 결과적으로, 불휘발성 반도체 기억 장치의 성능을 더 향상시킬 수 있다.
다음으로, 본 실시 형태 3의 메모리 블록 Mem에서, 각 메모리 영역 FLp, FLd에의 각 메모리 셀 Ms, Mu의 배열 방법을 예시한다.
도 25는, 프로그램용 메모리 영역 FLp에서의, 스플리트 게이트형 메모리 셀 Ms의 배열(어레이 구성)을 도시한 회로도이다. 스플리트 게이트형 메모리 셀 Ms는, 예를 들면 상기 실시 형태 1의 도 1에서 설명한 바와 같이, 서로 절연된 형태로 인접하는 제어 게이트 전극 CGs와 측벽 메모리 게이트 전극 MGs를 갖고 있다. 그리고, 메모리 동작 시에는, 각각에 독립된 제어 게이트 전압 Vgc, 또는 메모리 게이트 전압 Vgm을 인가한다. 따라서, 회로도에서는, 하나의 스플리트 게이트형 메모리 셀 Ms가, 제어 게이트 전극 CGs에서 동작하는 제어 게이트 트랜지스터 QMc와, 측벽 메모리 게이트 전극 MGs에서 동작하는 메모리 게이트 트랜지스터 QMm1에 의해 구성되도록 기술하고 있다.
본 실시 형태 3의 프로그램용 메모리 영역 FLp에는, 복수의 스플리트 게이트형 메모리 셀 Ms를, 부정 논리합(NOR)형으로 배열한다. 일반적으로, NOR형의 메모 리 셀 배열은, 워드선, 데이터선, 소스선의 3개의 배선을 이용하는 방법으로, 1셀 단위로의 기입, 판독이 가능하다. 또한, 랜덤 액세스가 고속이라고 하는 특징을 갖는다. 이와 같은 이유로부터, NOR형의 메모리 셀 배열은 프로그램을 저장하기 위한 메모리 배열로서 적합하다. 따라서, 본 실시 형태 3에서도, 프로그램용 메모리 영역 FLp에서, 고속 동작이 가능한 스플리트 게이트형 메모리 셀 Ms를 NOR 형태로 배열함으로써, 불휘발성 반도체 기억 장치의 성능을 보다 향상시킬 수 있다. 이하에서는, 구체적인 결선 방법을 설명한다.
스플리트 게이트형 메모리 셀 Ms를 구성하는 제어 게이트 트랜지스터 QMc의 게이트(상기 도 1의 제어 게이트 전극 CGs에 대응)는, 제어 워드선 WLc에 의해 급전된다. 또한, 메모리 게이트 트랜지스터 QMm1의 게이트(상기 도 1의 측벽 메모리 게이트 전극 MGs에 대응)는, 메모리 워드선 WLm에 의해 급전된다.
또한, 비트선 BL에 대해서는, 인접하는 2개의 스플리트 게이트형 메모리 셀 Ms로, 동일한 비트 컨택트(11)를 공유시킨다. 예를 들면, 서로 인접하는 셀 Ms1과 셀 Ms2는, 비트선 BL에 대한 비트 컨택트(11A)를 공유하고 있다. 마찬가지로, 소스선 SL에 대해서는, 인접하는 2개의 스플리트 게이트형 메모리 셀 Ms에서, 동일한 소스 컨택트(12)를 공유시킨다. 예를 들면, 서로 인접하는 셀 Ms2와 셀 Ms3은, 소스선 SL에 대한 소스 컨택트(12A)를 공유하고 있다.
상기한 바와 같이 하여 공유시키고 있는 컨택트(11, 12)는, 실제의 스플리트 게이트형 메모리 셀 Ms에서, 상기 도 1의 컨택트 플러그 CP 내, 제1 p웰 pw1에 형성된 n형 소스/드레인 영역 nsd1에 급전하는 것에 대응하고 있다.
이상과 같이, 본 실시 형태 3의 프로그램용 메모리 영역 FLp에서는, 스플리트 게이트형 메모리 셀 Ms를 NOR형 배열로서 고속화를 실현하고, 또한 일부의 컨택트(11, 12)를 복수의 셀에서 공유시킴으로써, 공간 절약화를 실현하고 있다. 결과적으로, 불휘발성 반도체 기억 장치의 성능을 보다 향상시킬 수 있다.
상기의 NOR형 배열은, 데이터용 메모리 영역 FLd에의, 싱글 게이트형 메모리 셀 Mu의 배열 방법에도 적용할 수 있다. 도 26에, 데이터용 메모리 영역 FLd에서, 싱글 게이트형 메모리 셀 Mu를 NOR 형태로 배열한 경우의 회로도를 도시한다. 싱글 게이트형 메모리 셀 Mu는, 상기 실시 형태 1에서 도 1을 이용하여 설명한 바와 같이, 단일의 싱글 메모리 게이트 전극으로 이루어지는 트랜지스터이다. 따라서, 회로도에서도, 하나의 싱글 게이트형 메모리 셀 Mu는 하나의 메모리 게이트 트랜지스터 QMm2로 구성되도록 기술하였다.
본 실시 형태 3의 데이터용 메모리 영역 FLd에서의, 싱글 게이트형 메모리 셀 Mu의 NOR형 배열의 결선 방법은, 상기 도 25를 이용하여 설명한 방법과 거의 마찬가지이다.
즉, 메모리 게이트 트랜지스터 QMm2의 게이트(상기 도 1의 싱글 메모리 게이트 전극 MGu에 대응)는, 워드선 WL에 의해 급전된다. 또한, 비트선 BL에 대해서는, 인접하는 2개의 싱글 게이트형 메모리 셀 Mu에서, 동일한 비트 컨택트(13)를 공유시킨다. 마찬가지로, 소스선 SL에 대해서는, 인접하는 2개의 싱글 게이트형 메모리 셀 Mu에서, 동일한 소스 컨택트(14)를 공유시킨다. 상기한 바와 같이 하여 공유시키고 있는 컨택트(13, 14)는, 실제의 싱글 게이트형 메모리 셀 Mu에서, 상기 도 1의 컨택트 플러그 CP 내, 제2 p웰 pw2에 형성된 n형 소스/드레인 영역 nsd2에 급전하는 것에 대응하고 있다.
상기한 바와 같이, 본 실시 형태 3의 데이터용 메모리 영역 FLd에서는, 싱글 게이트형 메모리 셀 Ms를 NOR형 배열로 하고, 일부의 컨택트(13, 14)를 복수의 셀에서 공유시킴으로써 공간 절약화를 실현하고 있다. 이상과 같이, 프로그램용 메모리 영역 FLp뿐만 아니라, 데이터용 메모리 영역 FLd에서의 메모리 셀의 배치를 NOR형으로 함으로써, 불휘발성 반도체 기억 장치의 성능을 보다 향상시킬 수 있다.
또한, 싱글 게이트형 메모리 셀 Mu는, 전술한 바와 같이 단일의 메모리 게이트 트랜지스터 QMm2로 구성되어 있기 때문에, 항상 도통 상태로 되게 되면, 메모리로서 기능할 수 없게 된다. 그 때문에, 판독할 때, 결정된 전압이 워드선 WL에 인가되지 않는 상황에서는, 확실하게 그 셀이 도통 상태로 되지 않도록, 임계값 전압을 제어할 필요가 있다.
또한, 데이터용 메모리 영역 FLd에의 싱글 게이트형 메모리 셀 Mu의 배열은, 부정 논리곱(NAND)형이어도 된다. 도 27에, 데이터용 메모리 영역 FLd에서, 싱글 게이트형 메모리 셀 Mu를 NAND형으로 배열한 경우의 회로도를 도시한다.
싱글 게이트형 메모리 셀 Mu를 구성하는 메모리 게이트 트랜지스터 QMm2의 게이트에의 급전은, 상기 도 26의 NOR형과 마찬가지로, 워드선 WL에 의해 실시된다. 또한, 인접하는 싱글 게이트형 메모리 셀 Mu 사이에는, 비트선 BL이나 소스선 SL에 접속하는 컨택트가 존재하지 않는다. 즉, 인접하는 싱글 게이트형 메모리 셀 Mu는, 전기적으로 직렬로 접속하고 있다. 그 때문에, 상기 도 26의 NOR형과 비교 하여, 싱글 게이트형 메모리 셀 Mu를, 보다 밀하게 배치할 수 있다.
이 때, 메모리 동작으로서는, 동일한 비트선 BL에 접속한 복수의 싱글 게이트형 메모리 셀 Mu에 대해, 일괄적으로, 기입, 소거, 판독 동작을 실시하게 된다. 이것은, 대용량의 데이터를 빈번하게 재기입하면서 이용하는, 데이터용 메모리 영역 FLd에서는 문제로 되지 않는 동작 원리이다. 또한, 워드선 WL에 전압이 인가되지 않는 상황에서, 싱글 게이트형 메모리 셀 Mu가 도통 상태이어도, 메모리 동작상의 문제로는 되지 않는다. 왜냐하면, 직렬 접속한 복수의 싱글 게이트형 메모리 셀 Mu의 양단에서, 제어용의 MIS형 트랜지스터 Qc를 통하여, 비트선 BL 및 워드선 WL에 접속하고 있기 때문이다. 이와 같이, 데이터용 메모리 영역 FLd에의 싱글 게이트형 메모리 셀 Mu의 배열 방법으로서는, 동작상의 문제를 발생시키지 않고, 보다 고밀도로 배치할 수 있는 NAND형 배열로 하는 쪽이, 보다 바람직하다.
이상과 같이, 상기 실시 형태 1∼3에 따르면, 구조 및 동작 원리가 서로 다른 2종류의 메모리 셀을 동일 기판 상에 혼재함으로써, 고속성, 고재기입 내성의 요구에 독립하여 대응할 수 있는 불휘발성 메모리를 구성할 수 있다. 또한, 상기의 혼재 시에, 새로운 제조 공정의 도입이나, 기존의 제조 공정의 극단적인 증가가 불필요하므로, 수율의 저하나 제조 코스트의 증가 등의, 생산성의 저하를 발생시키는 일이 없다. 또한, 동일 칩 상에 집적할 때에도, 전원 회로나 셀 어레이 등의 면적이 증대하는 일도 없고, 칩의 소형화를 방해하는 일도 없다. 이와 같이, 불휘발성 반도체 기억 장치의 성능을 향상시킬 수 있다.
이상, 본 발명자들에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으 로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 상기 실시 형태 1∼3에서는, 스플리트 게이트형 메모리 셀과 싱글 게이트형 메모리 셀을, n채널형의 MIS형 트랜지스터로서, p형 웰 내에 형성되는 구조를 예시하였다. 여기서는, 이들의 극성 또는 위치 관계는 반대이어도 된다. 그 경우, 표기의 극성을 반전시킴으로써, 원하는 구조를 형성할 수 있다.
또한, 예를 들면, 상기 실시 형태 1∼3에서 예시한 불휘발성 반도체 기억 장치에서는, 동일 기판 상에 형성되는 복수의 소자를 형성하는 영역을 규정하는 분리부로서, STI 구조의 것을 나타내었다. 여기서는, 분리부로서는, 소위 LOCOS(Local Oxidation of Silicon) 구조이어도 된다.
본 발명은, 예를 들면 퍼스널 컴퓨터나 모바일 기기 등에서, 정보 처리를 행하기 위해 필요한 반도체 산업에 적용할 수 있다.
도 1은 본 발명의 실시 형태 1인 불휘발성 반도체 기억 장치의 주요부 단면도.
도 2는 본 발명의 실시 형태 1인 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 3은 도 2에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 4는 도 3에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 5는 도 4에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 6은 도 5에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 7은 도 6에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 8은 본 발명의 실시 형태 1인 불휘발성 반도체 기억 장치의 제조 공정 중에서, 도 7과 동일한 제조 공정 중에서의 다른 주요부 단면도.
도 9는 도 7에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 10은 도 9에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 11은 도 10에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 12는 도 11에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 13은 도 12에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 14는 도 13에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 15는 도 6에 계속되는 불휘발성 반도체 기억 장치의 다른 제조 공정 중에서의 주요부 단면도.
도 16은 도 15에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 17은 도 16에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 18은 본 발명의 실시 형태 2인 불휘발성 반도체 기억 장치의 주요부 단면도.
도 19는 도 4에 계속되는, 본 발명의 실시 형태 2인 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 20은 도 19에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 21은 도 20에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 22는 도 21에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 23은 도 22에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중에서의 주요부 단면도.
도 24는 본 발명의 실시 형태 3인 불휘발성 반도체 기억 장치의 설명도.
도 25는 본 발명의 실시 형태 3인 불휘발성 반도체 기억 장치의 회로도.
도 26은 본 발명의 실시 형태 3인 불휘발성 반도체 기억 장치의 다른 회로도.
도 27은 본 발명의 실시 형태 3인 불휘발성 반도체 기억 장치의 다른 회로도.
도 28은 본 발명자들이 검토한 불휘발성 반도체 기억 장치의 설명도.
도 29는 본 발명자들이 검토한 불휘발성 반도체 기억 장치의 주요부 단면도.
도 30은 본 발명자들이 검토한 불휘발성 반도체 기억 장치의 동작을 도시하는 설명도.
도 31은 본 발명자들이 검토한 불휘발성 반도체 기억 장치의 다른 동작을 도시하는 설명도.
도 32는 본 발명자들이 검토한 다른 불휘발성 반도체 기억 장치의 주요부 단 면도.
도 33은 본 발명자들이 검토한 다른 불휘발성 반도체 기억 장치의 주요부 단면도.
도 34는 본 발명자들이 검토한 다른 불휘발성 반도체 기억 장치의 동작을 도시하는 설명도.
도 35는 본 발명자들이 검토한 다른 불휘발성 반도체 기억 장치의 다른 동작을 도시하는 설명도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판(반도체 기판)
2 : 분리부
3 : 제1 도체막
4, 5, 7, 8, 10 : 포토레지스트막
6 : 제1 보호막
9 : 제2 도체막
11, 11A, 13 : 비트 컨택트
12, 12A, 14 : 소스 컨택트
BL : 비트선
cc : 제어 회로
CGs : 제어 게이트 전극(제1 게이트 전극)
CH : 컨택트 홀
CP : 컨택트 플러그
FLd : 데이터용 메모리 영역
FLp : 프로그램용 메모리 영역
GE : 게이트 전극
ICs : 제어 게이트 절연막(제1 게이트 절연막)
IG : 게이트 절연막
IL : 층간 절연막
IM1 : 제1 절연막
IM2 : 제2 절연막
IM3 : 제3 절연막
IMs, IMu : 전하 축적막(전하 축적 절연막)
IP : 보호 절연막
IS : 에치 스톱 절연막
M1A, M1B, Ms : 스플리트 게이트형 메모리 셀(제1 기억 소자)
Ms1∼Ms3 : 셀
M2, Mu : 싱글 게이트형 메모리 셀(제2 기억 소자)
Mem : 메모리 블록
MGs : 측벽 메모리 게이트 전극(제2 게이트 전극)
MGu : 싱글 메모리 게이트 전극(제3 게이트 전극)
ML : 배선층
ne1, ne2, ne3 : n형 익스텐션 영역
nsd1, nsd2, nsd3 : n형 소스/드레인 영역
nv : 부전압 발생 회로
nw1 : 제1 n웰(제1 반도체 영역)
nw2 : 제2 n웰
nwa : n형 제1 확산층
nwb : n형 제2 확산층
pe1 : p형 익스텐션 영역
psd1, psd2 : p형 소스/드레인 영역
pv : 정전압 발생 회로
pw1 : 제1 p웰
pw2 : 제2 p웰(제2 반도체 영역)
pw3 : 제3 p웰
pwr : 전원 회로
Qc : MIS 트랜지스터
QMc : 제어 게이트 트랜지스터
QMm1, QMm2 : 메모리 게이트 트랜지스터
Qn : n형 트랜지스터
Qp : p형 트랜지스터
R1 : 제1 영역
R2 : 제2 영역
R3 : 제3 영역
R4 : 제4 영역
S1 : 주면
sc : 실리사이드층
SL : 소스선
ss : 절환 스위치
sws : 사이드 월 스페이서
Vd : 드레인 전압
Vgc : 제어 게이트 전압
Vgm : 메모리 게이트 전압
Vs : 소스 전압
WL : 워드선
WLc : 제어 워드선
WLm : 메모리 워드선
Claims (20)
- (a) 주면에 제1 영역 및 제2 영역을 갖는, 제1 도전형의 반도체 기판을 준비하는 공정과,(b) 상기 제1 영역에서의 상기 반도체 기판의 주면 상에, 제1 게이트 절연막을 개재하여 제1 게이트 전극을 형성하는 공정과,(c) 상기 제1 영역 및 상기 제2 영역에서의 상기 반도체 기판의 주면을 덮도록 하여, 전하 축적 절연막과 제1 도체막을 순서대로 형성하는 공정과,(d) 상기 (c) 공정 후, 상기 제1 도체막을 가공함으로써, 상기 제1 영역에는 제2 게이트 전극을 형성하고, 상기 제2 영역에는 제3 게이트 전극을 형성하는 공정을 갖고,상기 (c) 및 (d) 공정은, 상기 (b) 공정 전 또는 후에 행하고,상기 제1 영역에서, 상기 제1 게이트 전극과 상기 제2 게이트 전극은, 서로 전기적으로 절연된 상태에서, 서로 인접하여 배치되도록 하여 형성하고,상기 제1 게이트 전극 및 상기 제2 게이트 전극은, 상기 제1 영역에서 제1 기억 소자를 구성하는 요소의 일부이며,상기 제3 게이트 전극은, 상기 제2 영역에서 제2 기억 소자를 구성하는 요소의 일부인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제1항에 있어서,상기 (c) 공정에 이르기 전에,(e) 상기 제2 영역에, 상기 제1 도전형과는 역도전형의 제2 도전형인 제1 반도체 영역을 형성하는 공정과,(f) 상기 제1 반도체 영역 내에, 제1 도전형의 제2 반도체 영역을 형성하는 공정을 더 갖고,상기 (d) 공정에서, 상기 제3 게이트 전극은, 평면적으로 상기 제2 반도체 영역 내에 배치되도록 하여, 상기 제1 도체막을 가공하고,상기 제2 기억 소자는, 평면적으로 상기 제2 반도체 영역 내에 배치되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제2항에 있어서,상기 전하 축적 절연막으로서, 제1 절연막, 제2 절연막 및 제3 절연막을 순서대로 형성하고,상기 제2 절연막은 전하를 축적하는 절연막이며,상기 제2 절연막을 사이에 두는 상기 제1 절연막 및 상기 제3 절연막은, 상기 제2 절연막에 축적된 전하의 외부에의 누출을 방지하는 절연막인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제3항에 있어서,상기 제1 절연막은 두께 4∼6㎚의 산화 실리콘을 주체로 하는 절연막이며,상기 제2 절연막은 두께 5∼10㎚의 질화 실리콘을 주체로 하는 절연막, 또는 두께 8∼12㎚의 산화 금속을 주체로 하는 절연막이며,상기 제3 절연막은 두께 5∼9㎚의 상기 산화 실리콘을 주체로 하는 절연막, 또는 두께 5∼9㎚의 산화 알루미늄을 주체로 하는 절연막이며,상기 산화 금속은, 상기 산화 실리콘보다도 높은 비유전률을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제4항에 있어서,상기 산화 금속은, 산화 하프늄인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제1항에 있어서,상기 (c) 및 (d) 공정을 상기 (b) 공정 후에 행함으로써, 상기 반도체 기판과 상기 제2 게이트 전극 사이에 형성되는 상기 전하 축적 절연막은, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에도 일체적으로 형성되고,상기 제1 게이트 전극과 상기 제2 게이트 전극은, 상기 전하 축적 절연막에 의해 서로 전기적으로 절연된 상태에서, 서로 인접하여 배치되도록 하여 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제6항에 있어서,상기 (c) 공정 후, 상기 (d) 공정에 이르기 전에,(g) 상기 제1 영역 및 상기 제2 영역의 상기 제1 도체막을 덮도록 하여, 제1 보호막을 형성하는 공정과,(h) 상기 제1 영역의 상기 제1 보호막을 등방적인 에칭에 의해 제거하는 공정을 더 갖고,상기 (d) 공정에서는, 상기 제1 도체막의 가공 외에, 상기 제3 게이트 전극 상에 상기 제1 보호막이 남도록 하여 상기 제1 보호막을 가공하고,상기 제1 보호막과 상기 제1 도체막에서는, 상기 등방적인 에칭에 대한 속도가 서로 다른 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제1항에 있어서,상기 (c) 및 (d) 공정은, 상기 (b) 공정 전에 행하고,(i) 상기 (d) 공정 후, 상기 제2 게이트 전극을 덮도록 하여 보호 절연막을 형성하는 공정을 갖고,상기 (i) 공정 후에, 상기 (b) 공정에서 상기 제1 게이트 전극을 형성함으로써, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에는 상기 보호 절연막이 형성되고,상기 제1 게이트 전극과 상기 제2 게이트 전극은, 상기 보호 절연막에 의해 서로 전기적으로 절연된 상태에서, 서로 인접하여 배치되도록 하여 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- (a) 주면에 제1 영역 및 제2 영역을 갖는 제1 도전형의 반도체 기판과,(b) 상기 제1 영역에 배치된 제1 기억 소자와,(c) 상기 제2 영역에 배치된 제2 기억 소자를 갖고,상기 제1 기억 소자는,(b1) 상기 반도체 기판의 주면 상에, 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과,(b2) 상기 반도체 기판의 주면 상에, 전하 축적 절연막을 개재하여 형성된 제2 게이트 전극을 갖고,상기 제1 게이트 전극과 상기 제2 게이트 전극은, 서로 전기적으로 절연된 상태에서, 서로 인접하여 배치되고,상기 제2 기억 소자는,(c1) 상기 반도체 기판의 주면 상에, 상기 전하 축적 절연막을 개재하여 형성된 제3 게이트 전극을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제9항에 있어서,(d) 상기 반체 기판의 주면 상에 배치된 전원 회로를 더 갖고,상기 제1 기억 소자 및 상기 제2 기억 소자는, 상기 전원 회로에 전기적으로 접속되고,상기 제1 기억 소자 및 상기 제2 기억 소자에는, 하나의 상기 전원 회로에 의해 전압이 공급되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제10항에 있어서,(e) 상기 제1 기억 소자와 상기 전원 회로와의 전기적인 접속간 및 상기 제2 기억 소자와 상기 전원 회로와의 전기적인 접속간에 각각 배치된, 절환 스위치를 더 갖고,상기 전원 회로는,(d1) 정전압을 공급하는 정전압 발생 회로와,(d2) 부전압을 공급하는 부전압 발생 회로를 더 갖고,상기 절환 스위치는, 상기 제1 기억 소자 또는 상기 제2 기억 소자에 대해, 상기 전원 회로로부터 공급되는 정전압 또는 부전압을 절환하는 기능을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제11항에 있어서,상기 제1 영역은, 제1 정보를 기억하기 위한 제1 메모리 영역으로서 할당되고,상기 제2 영역은, 제2 정보를 기억하기 위한 제2 메모리 영역으로서 할당되고,상기 제1 정보는, 상기 제2 정보와 비교하여 고속으로 판독하는 정보이며,상기 제2 정보는, 상기 제1 정보와 비교하여 고빈도로 재기입하는 정보인 것 을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제12항에 있어서,상기 제1 기억 소자는, 상기 제1 영역에서 NOR형으로 복수 배열하고,상기 제2 기억 소자는, 상기 제2 영역에서 NOR형, 또는 NAND형으로 복수 배열하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제9항에 있어서,(f) 상기 제2 영역에 형성된, 상기 제1 도전형과는 역도전형의 제2 도전형인 제1 반도체 영역과,(g) 상기 제1 반도체 영역 내에 형성된, 제1 도전형의 제2 반도체 영역을 더 갖고,상기 제2 기억 소자는, 평면적으로 상기 제2 반도체 영역 내에 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제14항에 있어서,상기 전하 축적 절연막은,제1 절연막, 제2 절연막 및 제3 절연막을 갖고,상기 제2 절연막은, 상기 제1 절연막과 상기 제3 절연막 사이에 끼워지도록 하여 배치되고,상기 반도체 기판에 가까운 쪽으로부터 순서대로, 상기 제1 절연막, 상기 제2 절연막, 상기 제3 절연막으로 되도록 배치되고,상기 제2 절연막은 전하를 축적하는 절연막이며,상기 제2 절연막을 사이에 두는 상기 제1 절연막 및 상기 제3 절연막은, 상기 제2 절연막에 축적된 전하의 외부에의 누출을 방지하는 절연막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제15항에 있어서,상기 제1 절연막은 두께 4∼6㎚의 산화 실리콘을 주체로 하는 절연막이며,상기 제2 절연막은 두께 5∼10㎚의 질화 실리콘을 주체로 하는 절연막, 또는 두께 8∼12㎚의 산화 금속을 주체로 하는 절연막이며,상기 제3 절연막은 두께 5∼9㎚의 상기 산화 실리콘을 주체로 하는 절연막, 또는 두께 5∼9㎚의 산화 알루미늄을 주체로 하는 절연막이며,상기 산화 금속은, 상기 산화 실리콘보다도 높은 비유전률을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제16항에 있어서,상기 산화 금속은, 산화 하프늄인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제9항에 있어서,상기 반도체 기판과 상기 제2 게이트 전극 사이에 형성되어 있는 상기 전하 축적 절연막은, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에도 일체적으로 형성되고,상기 제1 게이트 전극과 상기 제2 게이트 전극은, 상기 전하 축적 절연막에 의해 서로 전기적으로 절연된 상태에서, 서로 인접하여 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제18항에 있어서,상기 제2 기억 소자는,(c2) 상기 제3 게이트 전극 상에 형성된 제1 보호막을 더 갖고,상기 제1 보호막은, 상기 제3 게이트 전극이 갖는 제1 도체막에 대해, 등방적인 에칭에 대한 속도가 서로 다른 막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제9항에 있어서,상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에는, 보호 절연막이 형성되고,상기 제1 게이트 전극과 상기 제2 게이트 전극은, 상기 보호 절연막에 의해 서로 전기적으로 절연된 상태에서, 서로 인접하여 배치되어 있는 것을 특징으로 하 는 불휘발성 반도체 기억 장치.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130036735A (ko) * | 2011-10-04 | 2013-04-12 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5007017B2 (ja) * | 2004-06-30 | 2012-08-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4659527B2 (ja) * | 2005-06-20 | 2011-03-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US20110001179A1 (en) * | 2009-07-03 | 2011-01-06 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| JP5268979B2 (ja) * | 2010-03-23 | 2013-08-21 | 株式会社東芝 | 半導体装置および半導体装置の製造方法。 |
| US20120223381A1 (en) * | 2011-03-03 | 2012-09-06 | Lu Hau-Yan | Non-volatile memory structure and method for manufacturing the same |
| US9024377B2 (en) * | 2011-12-14 | 2015-05-05 | Nanya Technology Corp. | Semiconductor device capable of reducing influences of adjacent word lines or adjacent transistors and fabricating method thereof |
| JP2014103345A (ja) * | 2012-11-22 | 2014-06-05 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| KR101978450B1 (ko) * | 2012-12-21 | 2019-05-14 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| JP6029989B2 (ja) * | 2013-01-25 | 2016-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US8853768B1 (en) * | 2013-03-13 | 2014-10-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of fabricating MONOS semiconductor device |
| JP2015185613A (ja) * | 2014-03-20 | 2015-10-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP6440507B2 (ja) * | 2015-01-27 | 2018-12-19 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9773733B2 (en) * | 2015-03-26 | 2017-09-26 | Mie Fujitsu Semiconductor Limited | Semiconductor device |
| JP6434841B2 (ja) * | 2015-03-30 | 2018-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9741868B2 (en) * | 2015-04-16 | 2017-08-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned split gate flash memory |
| CN107026170B (zh) * | 2016-11-29 | 2020-02-14 | 亿而得微电子股份有限公司 | 单闸极多次写入非挥发性内存的操作方法 |
| CN108831829B (zh) * | 2018-06-19 | 2020-10-27 | 上海华力微电子有限公司 | 一种分裂栅结构下的侧墙栅极隔离刻蚀膜层工艺 |
| JP2021068799A (ja) * | 2019-10-23 | 2021-04-30 | キオクシア株式会社 | 半導体記憶装置 |
| CN114284285B (zh) * | 2021-06-02 | 2024-04-16 | 青岛昇瑞光电科技有限公司 | 一种nor型半导体存储器件及其制造方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275657A (ja) * | 1992-03-26 | 1993-10-22 | Toshiba Corp | 半導体記憶装置 |
| US6330190B1 (en) * | 1996-05-30 | 2001-12-11 | Hyundai Electronics America | Semiconductor structure for flash memory enabling low operating potentials |
| US5969383A (en) * | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| KR19990088517A (ko) * | 1998-05-22 | 1999-12-27 | 마 유에 예일 | 비휘발성메모리셀구조및비휘발성메모리셀을작동시키는방법 |
| US6617204B2 (en) * | 2001-08-13 | 2003-09-09 | Macronix International Co., Ltd. | Method of forming the protective film to prevent nitride read only memory cell charging |
| US6674138B1 (en) * | 2001-12-31 | 2004-01-06 | Advanced Micro Devices, Inc. | Use of high-k dielectric materials in modified ONO structure for semiconductor devices |
| JP3993438B2 (ja) * | 2002-01-25 | 2007-10-17 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2003347436A (ja) * | 2002-05-29 | 2003-12-05 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP4489359B2 (ja) * | 2003-01-31 | 2010-06-23 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP4477886B2 (ja) * | 2003-04-28 | 2010-06-09 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US7158411B2 (en) * | 2004-04-01 | 2007-01-02 | Macronix International Co., Ltd. | Integrated code and data flash memory |
| JP2005332502A (ja) * | 2004-05-20 | 2005-12-02 | Renesas Technology Corp | 半導体装置およびｉｃカード |
| JP2006066009A (ja) * | 2004-08-30 | 2006-03-09 | Renesas Technology Corp | 半導体集積回路 |
| US7479425B2 (en) * | 2005-01-20 | 2009-01-20 | Chartered Semiconductor Manufacturing, Ltd | Method for forming high-K charge storage device |
| US7158420B2 (en) * | 2005-04-29 | 2007-01-02 | Macronix International Co., Ltd. | Inversion bit line, charge trapping non-volatile memory and method of operating same |
| US7242622B2 (en) * | 2005-12-06 | 2007-07-10 | Macronix International Co., Ltd. | Methods to resolve hard-to-erase condition in charge trapping non-volatile memory |
| JP2007194511A (ja) * | 2006-01-23 | 2007-08-02 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2007311695A (ja) * | 2006-05-22 | 2007-11-29 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7548458B2 (en) * | 2007-04-27 | 2009-06-16 | Macronix International Co., Ltd. | Methods of biasing a multi-level-cell memory |
-
2008
- 2008-03-14 JP JP2008065097A patent/JP2009224425A/ja active Pending
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2009
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- 2009-02-19 CN CN2009100080397A patent/CN101533803B/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130036735A (ko) * | 2011-10-04 | 2013-04-12 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
Also Published As
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