JP2021068799A - 半導体記憶装置 - Google Patents

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茂洋 山北
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Abstract

【課題】歩留まりを向上する。【解決手段】実施形態によれば、半導体記憶装置は、メモリセルアレイ１０を含む第１領域ＭＲ、メモリセルアレイを制御する回路１３を含む第２領域ＰＲ、第１領域と第２領域とを分ける第３領域ＢＲ、及び第３領域を囲む第４領域ＥＲを含む基板１００と、第２領域に設けられた第１トランジスタＴＲと、第３領域において、第１領域と第１トランジスタとの間に設けられた第２トランジスタＤＴ１ａと、第３領域において、第１トランジスタと第２トランジスタとの間に設けられた第３トランジスタＤＴ１ｂと、第１乃至第３トランジスタの上方に設けられた第１部分と、第２トランジスタと第３トランジスタとの間において、基板に接する第２部分ＰＷ１とを含む第１絶縁層５５とを含む。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特開２０１６−６２９０１号公報
歩留まりを向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、メモリセルアレイを含む第１領域、メモリセルアレイを制御する回路を含む第２領域、第１領域と第２領域とを分ける第３領域、及び第３領域を囲む第４領域を含む基板と、第２領域に設けられた第１トランジスタと、第３領域において、第１領域と第１トランジスタとの間に設けられ、ゲートが電気的に非接続状態にある第２トランジスタと、第３領域において、第１トランジスタと第２トランジスタとの間に設けられ、ゲートが電気的に非接続状態にある第３トランジスタと、第１乃至第３トランジスタの上方に設けられた第１部分と、第２トランジスタと第３トランジスタとの間において、基板に接する第２部分とを含む第１絶縁層とを含む。
図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の平面レイアウトの一例を示す図である。 図３は、図２の領域Ａ１の拡大図である。 図４は、図２の領域Ａ２の拡大図である。 図５は、図２のＩ−Ｉ’線に沿った断面図である。 図６は、図２のＩＩ−ＩＩ’線に沿った断面図である。 図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図８は、第１実施形態に係る半導体記憶装置のメモリ領域における平面レイアウトの一例を示す図である。 図９は、図８のＩＩＩ−ＩＩＩ’に沿った断面図である。 図１０は、第１実施形態に係る半導体記憶装置におけるメモリピラーの平面図である。 図１１は、図８のＩＶ−ＩＶ’に沿った断面図である。 図１２は、第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。 図１３は、第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。 図１４は、第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。 図１５は、第２実施形態に係る半導体記憶装置の平面レイアウトの一例を示す図である。 図１６は、図１５の領域Ａ１の拡大図である。 図１７は、第３実施形態の第１例に係る半導体記憶装置の平面レイアウトの一例を示す図である。 図１８は、図１７の領域Ａ２の拡大図である。 図１９は、第３実施形態の第２例に係る半導体記憶装置の平面レイアウトの一例を示す図である。 図２０は、図１９の領域Ａ２の拡大図である。 図２１は、第３実施形態の第３例に係る半導体記憶装置の平面レイアウトの一例を示す図である。 図２２は、図２１の領域Ａ２の拡大図である。 図２３は、第４実施形態に係る半導体記憶装置の平面レイアウトの一例を示す図である。
以下に、実施形態について図面を参照して説明する。実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的または概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ 半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成の一例について、図１を用いて説明する。図１は、半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、センスアンプモジュール１４、ドライバモジュール１５、及びロウデコーダモジュール１６を含む。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルトランジスタは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてセンスアンプモジュール１４、ドライバモジュール１５、及びロウデコーダモジュール１６等を制御して、読み出し動作、書き込み動作、及び消去動作等を実行する。
センスアンプモジュール１４は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に必要な電圧を印加する。また、センスアンプモジュール１４は、読み出し動作において、ビット線の電圧に基づいてメモリセルトランジスタに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
ドライバモジュール１５は、読み出し動作、書き込み動作、及び消去動作等で使用される電圧を生成する。そして、ドライバモジュール１５は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１６は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１６は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成してもよい。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
１．１．２ 半導体記憶装置の平面レイアウト
次に、半導体記憶装置１の平面レイアウトについて、図２〜図４を用いて説明する。図２は、半導体記憶装置１の平面レイアウトの一例を示している。図３は、図２の領域Ａ１を示している。図４は、図２の領域Ａ２を示している。
なお、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板１００の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。また、説明を簡略化するために、配線層及び絶縁層の一部が省略されている。
図２に示すように、半導体記憶装置１の平面レイアウトは、例えばメモリ領域ＭＲ、周辺回路領域ＰＲ、端部領域ＥＲ、及び境界領域ＢＲに分割される。
メモリ領域ＭＲは、例えば半導体基板１００上の内側の領域に設けられた矩形の領域であり、メモリセルアレイ１０を含んでいる。メモリ領域ＭＲは、任意の形状及び任意の領域に配置され得る。半導体記憶装置１が複数のメモリセルアレイ１０を有する場合、半導体基板１００上には複数のメモリ領域ＭＲが設けられてもよく、１つのメモリ領域ＭＲ内に複数のメモリセルアレイ１０が設けられてもよい。
周辺回路領域ＰＲは、例えば半導体基板１００上の内側の領域に設けられた矩形の領域であり、シーケンサ１３等を含んでいる。周辺回路領域ＰＲは、任意の形状及び任意の領域に配置され得、例えばＹ方向においてメモリ領域ＭＲと隣り合って配置される。半導体基板１００上には、複数の周辺回路領域ＰＲが設けられてもよい。
端部領域ＥＲは、チップの端部を含み、メモリ領域ＭＲ及び周辺回路領域ＰＲの外周を囲むように設けられた、例えば四角環状の領域である。端部領域ＥＲは、例えば後述するメモリセルアレイ１０の積層構造と同様の構造を含み、１つまたは複数のアライメントマークＡＭ等を含み得る。なお、端部領域ＥＲ内の構造体は、半導体記憶装置１の製造時のダイシング工程によって除去されてもよい。また、アライメントマークＡＭは、境界領域ＢＲ内に設けられていてもよい。
境界領域ＢＲは、端部領域ＥＲによって囲まれ且つメモリ領域ＭＲ及び周辺回路領域ＰＲと重ならない領域である。言い換えると、境界領域ＢＲは、メモリ領域ＭＲの周囲を囲った部分と、周辺回路領域ＰＲの周囲を囲った部分とを有している。境界領域ＢＲは、半導体記憶装置１の製造過程において、メモリ領域ＭＲ及び端部領域ＥＲから周辺回路領域ＰＲ内の素子に対して生じ得る悪影響を抑制する構造を含んでいる。
境界領域ＢＲには、例えば２つの遮断部ＰＷ（ＰＷ１及びＰＷ２）、４つのダミートランジスタにそれぞれ含まれるダミーゲートＤＧＣ（ＤＧＣ１ａ、ＤＧＣ１ｂ、ＤＧＣ２ａ、及びＤＧＣ２ｂ）、複数のコンタクトプラグＣＳ１、並びにコンタクトプラグＣＳ２ａ及びＣＳ２ｂが設けられている。
遮断部ＰＷ１は、メモリ領域ＭＲの周囲を囲っている。遮断部ＰＷ２は、メモリ領域ＭＲ及び周辺回路領域ＰＲの周囲を囲っている。すなわち、遮断部ＰＷ１は、遮断部ＰＷ２によって囲まれている。遮断部ＰＷ１及びＰＷ２は、半導体記憶装置１の製造工程において、周辺回路領域ＰＲ内のトランジスタＴＲを保護するための構造である。なお、遮断部ＰＷ１及びＰＷ２の平面形状は、四角環状に限定されず、任意の形状に設計され得る。
コンタクトプラグＣＳ１は、境界領域ＢＲにおいて、例えばメモリ領域ＭＲと遮断部ＰＷ１との間に設けられ、底面は、半導体基板に接する。例えば、コンタクトプラグＣＳ１は、半導体基板の表面近傍に形成されたウェル領域と半導体基板の上方に設けられている配線層とを電気的に接続する。
図３に示すように、ダミーゲートＤＧＣ１ａは、コンタクトプラグＣＳ１と遮断部ＰＷ１との間に設けられ、コンタクトプラグＣＳ１の周囲を囲っている。ダミーゲートＤＧＣ１ｂは、遮断部ＰＷ１と端部領域ＥＲとの間に設けられ、遮断部ＰＷ１の周囲を囲っている。換言すれば、遮断部ＰＷ１の内周と外周とに沿って、ダミーゲートＤＧＣ１ａ及びＤＧＣ１ｂがそれぞれ設けられている。ダミーゲートＤＧＣ１ａ及びＤＧＣ１ｂは、トランジスタのゲート構造を有している。ダミーゲートＤＧＣ１ａ及びＤＧＣ１ｂは、遮断部ＰＷ１の製造工程において、層間絶縁膜をウエットエッチングする際、ＸＹ平面にエッチング領域が広がるのを抑制するためのストッパーとして機能する。なお、ダミーゲートＤＧＣ１ａ及びＤＧＣ１ｂの平面形状は、四角環状に限定されず、任意の形状に設計され得る。
図２に示すように、コンタクトプラグＣＳ２ａ及びＣＳ２ｂは、それぞれ、遮断部ＰＷ２の内周と外周に沿って設けられており、底面は、半導体基板に接する。コンタクトプラグＣＳ２ａ及びＣＳ２ｂは、ガードリングとしての機能を有する。より具体的には、コンタクトプラグＣＳ２ａ及びＣＳ２ｂは、例えばダイシング工程において、半導体記憶装置１の端部領域ＥＲにクラックや層間絶縁膜等の剥離が発生した際、メモリ領域ＭＲ及び周辺回路領域ＰＲにクラックあるいは剥離が到達するのを抑制する。また、コンタクトプラグＣＳ２ａ及びＣＳ２ｂは、半導体記憶装置１の端部領域ＥＲからメモリ領域ＭＲ及び周辺回路領域ＰＲに水等が浸透するのを抑制する。なお、コンタクトプラグＣＳ２ａ及びＣＳ２ｂの平面形状は、四角環状に限定されず、任意の形状に設計され得る。
図４に示すように、ダミーゲートＤＧＣ２ａは、コンタクトプラグＣＳ２ａと遮断部ＰＷ２との間に設けられ、コンタクトプラグＣＳ２ａの周囲を囲っている。ダミーゲートＤＧＣ２ｂは、遮断部ＰＷ２とコンタクトプラグＣＳ２ｂとの間に設けられ、遮断部ＰＷ２の周囲を囲っている。換言すれば、遮断部ＰＷ２の内周と外周とに沿って、ダミーゲートＤＧＣ２ａ及びＤＧＣ２ｂがそれぞれ設けられている。ダミーゲートＤＧＣ２ａ及びＤＧＣ２ｂは、ダミーゲートＤＧＣ１ａ及びＤＧＣ１ｂと同様に、トランジスタのゲート構造を有している。ダミーゲートＤＧＣ２ａ及びＤＧＣ２ｂは、遮断部ＰＷ２の製造工程において、層間絶縁膜をウエットエッチングする際、ＸＹ平面にエッチング領域が広がるのを抑制するためのストッパーとして機能する。なお、ダミーゲートＤＧＣ２ａ及びＤＧＣ２ｂの平面形状は、四角環状に限定されず、任意の形状に設計され得る。
１．１．３ 半導体記憶装置の断面構成
次に、半導体記憶装置の断面構成について、図５及び図６を用いて説明する。図５は、図２のＩ−Ｉ’線に沿った断面図であり、メモリ領域ＭＲと周辺回路領域ＰＲとの間の境界領域ＢＲ及び周辺回路領域ＰＲの一部を示している。図６は、図２のＩＩ−ＩＩ’線に沿った断面図であり、周辺回路領域ＰＲと端部領域ＥＲとの間の境界領域ＢＲ及び端部領域ＥＲを示している。
まず、メモリ領域ＭＲと周辺回路領域ＰＲとの間の境界領域ＢＲ及び周辺回路領域ＰＲについて説明する。
図５に示すように、メモリ領域ＭＲと周辺回路領域ＰＲとの間の境界領域ＢＲ及び周辺回路領域ＰＲには、ｐ型ウェル領域２０及び５０、ｎ＋型拡散層領域５１、素子分離領域ＳＴＩ、絶縁層５２〜５６、トランジスタＴＲ、ダミートランジスタＤＴ０、ＤＴ１ａ、及びＤＴ１ｂ、コンタクトプラグＣＧ及びＣＳ３、並びに導電体層２９が設けられている。
境界領域ＢＲのｐ型ウェル領域２０及び周辺回路領域ＰＲのｐ型ウェル領域５０は、半導体基板１００の表面近傍に設けられる。例えば、ｐ型ウェル領域２０とｐ型ウェル領域５０との間は、素子分離領域ＳＴＩによって離隔されている。素子分離領域ＳＴＩ内は、例えば酸化シリコン（ＳｉＯ２）により埋め込まれている。ｎ＋型拡散層領域５１は、ｐ型ウェル領域５０の表面近傍に設けられたｎ型不純物の拡散領域であり、周辺回路領域ＰＲ内に設けられたｎチャネルＭＯＳトランジスタＴＲのソースまたはドレインに対応している。ｐ型ウェル領域には、例えばボロン（Ｂ）がドープされている。ｎ＋型拡散層領域５１には、例えばリン（Ｐ）がドープされている。なお、ｐ型ウェル領域２０及び５０は、半導体基板１００の表面近傍に設けられた図示せぬｎ型ウェル領域内に設けられてもよい。
周辺回路領域ＰＲに設けられているトランジスタＴＲは、ゲート絶縁膜６０、導電体層６１及び６２、絶縁層６３及び６４を含む。より具体的には、ｐ型ウェル領域５０上には、ゲート絶縁膜６０が設けられる。ゲート絶縁膜６０上には、導電体層６１及び６２並びに絶縁層６３が順に設けられる。導電体層６１及び６２並びに絶縁層６３の側面（側壁）は、絶縁層６４によって覆われている。導電体層６１及び６２は、トランジスタＴＲのゲート電極として使用される。
トランジスタＴＲのゲート電極（導電体層６１）上には、コンタクトプラグＣＧが設けられている。コンタクトプラグＣＧは、Ｚ方向に延伸した柱状の構造を有し、絶縁層５２、５３、５５、及び６３を貫通して設けられる。ｎ＋型拡散層領域５１上には、コンタクトプラグＣＳ３が設けられている。コンタクトプラグＣＳ３は、Ｚ方向に延伸した柱状の構造を有し、絶縁層５２〜５５を貫通して設けられる。
コンタクトプラグＣＧ及びＣＳ３上のそれぞれには、１つの導電体層２９が設けられる。導電体層２９は、トランジスタＴＲの制御に使用される配線である。各導電体層２９には、その他のコンタクトや配線が接続されてもよい。コンタクトプラグＣＧ及びＣＳ３には、例えばタングステン（Ｗ）が含まれる。導電体層２９には、例えば銅（Ｃｕ）が含まれる。
境界領域ＢＲに設けられているダミートランジスタＤＴ（ＤＴ０、ＤＴ１ａ、及びＤＴ１ｂ）は、トランジスタＴＲと同じゲート構造を有しているが、ゲート電極は電気的に接続されていない。また、ダミートランジスタＤＴには、ソース及びドレインに対応するｎ＋型拡散層領域５１が設けられていない。ダミートランジスタＤＴ０は、境界領域ＢＲとメモリ領域ＭＲの境界に設けられており、メモリ領域ＭＲ側のゲート絶縁膜６０、導電体層６１及び６２、絶縁層６３及び６４が削除された構造を有する。ダミートランジスタＤＴ１ａのゲートがダミーゲートＤＧＣ１ａであり、ダミートランジスタＤＴ１ｂのゲートがダミーゲートＤＧＣ１ｂである。従って、コンタクトプラグＣＳ１と遮断部ＰＷ１との間にダミートランジスタＤＴ１ａが設けられており、周辺回路領域ＰＲのトランジスタＴＲと遮断部ＰＷ１との間にダミートランジスタＤＴ１ｂが設けられている。
半導体基板表面、素子分離領域ＳＴＩ、並びにトランジスタＴＲ及びダミートランジスタＤＴの表面及び側面を被覆するように、絶縁層５２及び５３が順に設けられている。より具体的には、絶縁層５２は、トランジスタＴＲ及びダミートランジスタＤＴに対応する構造体の上面及び側面と、素子分離領域ＳＴＩの上部とを覆っている。絶縁層５２及び５３は、トランジスタＴＲ及びダミートランジスタＤＴに沿って設けられた部分を有している。絶縁層５２は、例えばＳｉＯ２であり、絶縁層５３は、例えば窒化シリコン（ＳｉＮ）である。
絶縁層５３上には、絶縁層５４が設けられている。絶縁層５４は、例えばＮＳＧ（Non-doped Silicate Glass）である。絶縁層５４は、トランジスタＴＲ及びダミートランジスタＤＴの間を埋め込むように設けられており、トランジスタＴＲ及びダミートランジスタＤＴのゲートの上方には設けられていない。絶縁層５４は、例えばＣＭＰ（chemical mechanical polishing）等により、トランジスタＴＲ及びダミートランジスタＤＴの上面に設けられている絶縁層５３が露出する高さまで除去され、平坦化されている。
境界領域ＢＲにおいて、ダミーゲートＤＧＣ１ａとＤＧＣ１ｂとの間に遮断部ＰＷ１が設けられている。遮断部ＰＷ１では、絶縁層５２〜５４が分断（除去）されている。より具体的には、ダミーゲートＤＧＣ１ａとＤＧＣ１ｂとの間において、絶縁層５２及び５３が分離され、絶縁層５５が半導体基板１００に接している領域が遮断部ＰＷ１に相当する。絶縁層５４が分離されているＹ方向の幅は、遮断部ＰＷ１のＹ方向の幅よりも広い。なお、図５の例では、ダミーゲートＤＧＣ１ａとＤＧＣ１ｂとの間に絶縁層５４が残存しているが、ダミーゲートＤＧＣ１ａとＤＧＣ１ｂとの間の絶縁層５４は全て除去されていてもよい。
絶縁層５４、トランジスタＴＲ及びダミートランジスタＤＴ、並びに遮断部ＰＷ１を被覆するように、絶縁層５５が設けられている。遮断部ＰＷ１では、絶縁層５５は、半導体基板１００（ｐ型ウェル領域２０）に接している。換言すれば、絶縁層５５は、トランジスタＴＲ及びダミートランジスタＤＴを被覆する第１部分と、遮断部ＰＷ１に対応し、半導体基板１００に接する第２部分とを含む。絶縁層５５は、例えばＳｉＮである。絶縁層５５には、例えば酸化シリコンよりも水素や水分を透過しにくい絶縁材料が好ましい。絶縁層５５上には、絶縁層５６が設けられている。絶縁層５６は、例えば酸化シリコン（ＳｉＯ２）である。
ダミートランジスタＤＴ１ａとダミートランジスタＤＴ０との間には、底面がｐ型ウェル領域２０に接するコンタクトプラグＣＳ１が設けられている。コンタクトプラグＣＳ１は、Ｚ方向に延伸した柱状の構造を有し、絶縁層５２〜５５を貫通して設けられる。コンタクトプラグＣＳ１には、例えばＷが含まれる。コンタクトプラグＣＳ１上には、導電体層２９が設けられている。
次に、周辺回路領域ＰＲと端部領域ＥＲとの間の境界領域ＢＲ及び端部領域ＥＲについて説明する。
図６に示すように、周辺回路領域ＰＲと端部領域ＥＲとの間の境界領域ＢＲ及び端部領域ＥＲには、素子分離領域ＳＴＩ、絶縁層５２〜５６、ダミートランジスタＤＴ２ａ、ＤＴ２ｂ、ＤＴ３ａ、及びＤＴ３ｂ、コンタクトプラグＣＳ２ａ及びＣＳ２ｂ、並びに導電体層２９が設けられている。
端部領域ＥＲにおいて、アライメントマークＡＭ内には、リソグラフィの際にアライメントパターンとして用いられる素子分離領域ＳＴＩが設けられている。更に、素子分離領域ＳＴＩ上には、ダミートランジスタＤＴ１ａ及びＤＴ１ｂと同じ構造を有するダミートランジスタＤＴ３が設けられている。アライメントパターンとして用いられる素子分離領域ＳＴＩ及びダミートランジスタＤＴ３は、ＸＹ平面において、任意の形状に設計され得る。
境界領域ＢＲに設けられているダミートランジスタＤＴ２ａ及びＤＴ２ｂは、ダミートランジスタＤＴ１ａ及びＤＴ１ｂと同じ構造を有する。ダミートランジスタＤＴ２ａのゲートがダミーゲートＤＧＣ２ａであり、ダミートランジスタＤＴ２ｂのゲートがダミーゲートＤＧＣ２ｂである。従って、コンタクトプラグＣＳ２ａと遮断部ＰＷ２との間にダミートランジスタＤＴ２ａが設けられており、コンタクトプラグＣＳ２ｂと遮断部ＰＷ２との間にダミートランジスタＤＴ２ｂが設けられている。
半導体基板表面、並びにダミートランジスタＤＴ（ＤＴ２ａ、ＤＴ２ｂ、及びＤＴ３）の表面及び側面を被覆するように、絶縁層５２及び５３が順に設けられている。より具体的には、絶縁層５２は、ダミートランジスタＤＴに対応する構造体の上面及び側面と、素子分離領域ＳＴＩの上部とを覆っている。絶縁層５２及び５３は、ダミートランジスタＤＴに沿って設けられた部分を有している。
絶縁層５３上には、絶縁層５４が設けられている。絶縁層５４は、ダミートランジスタＤＴの間を埋め込むように設けられており、ダミートランジスタＤＴのゲートの上方には設けられていない。
境界領域ＢＲにおいて、ダミーゲートＤＧＣ２ａとＤＧＣ２ｂとの間に遮断部ＰＷ２が設けられている。遮断部ＰＷ２では、絶縁層５２〜５４が分断されている。より具体的には、ダミーゲートＤＧＣ２ａとＤＧＣ２ｂとの間において、絶縁層５２及び５３が分離され、絶縁層５５が半導体基板１００に接している領域が遮断部ＰＷ２に相当する。絶縁層５５は、遮断部ＰＷ２に対応し、半導体基板１００に接する第３部分を更に含む。絶縁層５４が分離されているＹ方向の幅は、遮断部ＰＷ２のＹ方向の幅よりも広い。図６の例では、Ｙ方向において、ダミートランジスタＤＴ２ａと遮断部ＰＷ２との距離は、ダミートランジスタＤＴ２ｂと遮断部ＰＷ２との距離よりも短い。このため、ダミーゲートＤＧＣ２ａと遮断部ＰＷ２との間には、絶縁層５４が残存していないが、ダミーゲートＤＧＣ２ｂと、遮断部ＰＷ２とに間には、絶縁層５４が残存している。なお、図５と同様に、ダミーゲートＤＧＣ２ａと遮断部ＰＷ２との間、及びダミーゲートＤＧＣ２ｂと遮断部ＰＷ２との間に絶縁層５４が残存していてもよく、ダミーゲートＤＧＣ２ａとダミーゲートＤＧＣ２ｂとの間の絶縁層５４が全て除去されていてもよい。
端部領域ＥＲ内のアライメントマークＡＭ内において、絶縁層５２及び５３が分断されている。また、アライメントマークＡＭ内には、絶縁層５４が設けられていない。
絶縁層５４、ダミートランジスタＤＴ、遮断部ＰＷ２、及びアライメントマークＡＭを被覆するように、絶縁層５５が設けられている。遮断部ＰＷ２及びアライメントマークＡＭの一部では、絶縁層５５は、半導体基板１００に接している。絶縁層５５は、アライメントマークＡＭに対応し、半導体基板１００に接する第４部分を更に含む。絶縁層５５上には、絶縁層５６が設けられている。
ダミートランジスタＤＴ２ａと図示せぬ周辺回路領域ＰＲとの間には、底面が半導体基板１００に接するコンタクトプラグＣＳ２ａが設けられている。また、ダミートランジスタＤＴ２ｂと端部領域ＥＲとの間には、底面が半導体基板１００に接するコンタクトプラグＣＳ２ｂが設けられている。コンタクトプラグＣＳ２ａ及びＣＳ２ｂは、Ｚ方向に延伸した柱状の構造を有し、絶縁層５２〜５５を貫通して設けられる。コンタクトプラグＣＳ２ａ及びＣＳ２ｂには、例えばＷが含まれる。コンタクトプラグＣＳ２ａ及びＣＳ２ｂ上には、導電体層２９が設けられている。
１．２ メモリセルアレイの構成
次に、メモリセルアレイ１０の構成について説明する。
１．２．１ メモリセルアレイの回路構成
まず、メモリセルアレイ１０の回路構成の一例について、図７を用いて説明する。図７は、半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
図７に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ１１、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１１は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１１の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１１の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１１の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ１１に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、ワード線ＷＬ０〜ＷＬ５は、後述するホールＬＭＨに対応し、ワード線ＷＬ６〜ＷＬ１１は、後述するホールＵＭＨに対応している。ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
なお、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
また、ワード線ＷＬ５及びＷＬ６間には、１本以上のダミーワード線が設けられてもよい。ダミーワード線が設けられる場合、各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴ５及びＭＴ６間には、ダミーワード線の本数に対応してダミートランジスタが設けられる。ダミートランジスタは、メモリセルトランジスタＭＴと同様の構造を有し、データの記憶に使用されないトランジスタである。
１．２．２ メモリ領域の平面構成
次に、メモリ領域ＭＲの平面構成について、図８を用いて説明する。図８は、メモリ領域ＭＲにおける平面レイアウトの一例であり、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０〜ＳＵ３）に対応する領域の一部を抽出して示している。
図８に示すように、メモリ領域ＭＲは、例えばセル領域ＣＡ、及び引出領域ＨＡを含んでいる。また、メモリ領域ＭＲにおいて半導体記憶装置１は、複数のスリットＳＬＴ、複数のメモリピラーＭＰ、及び複数のコンタクトプラグＣＶ及びＣＣを備えている。
セル領域ＣＡ及び引出領域ＨＡは、それぞれがＹ方向に延伸して設けられ、Ｘ方向に並んでいる。セル領域ＣＡは、メモリ領域ＭＲの大部分を占めている。引出領域ＨＡは、例えばＸ方向におけるセル領域ＣＡの一端部分に設けられる。引出領域ＨＡにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤのそれぞれは、上層の配線層（導電体層）と重ならない部分（以下、「テラス部分」と表記する）を有している。この上層の配線層と重ならない部分の形状は、階段(step)等と類似している。引出領域ＨＡは、Ｘ方向におけるセル領域ＣＡの両端部分にそれぞれ設けられてもよい。
複数のスリットＳＬＴは、それぞれがＸ方向に沿って延伸して設けられ、Ｘ方向においてセル領域ＣＡ及び引出領域ＨＡを横切っている。また、複数のスリットＳＬＴは、Ｙ方向に配列している。スリットＳＬＴは、同じ配線層に設けられ且つ当該スリットＳＬＴを介して隣り合う導電体層間を分断している。具体的には、スリットＳＬＴは、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の配線層を分断している。
各メモリピラーＭＰは、例えば１つのＮＡＮＤストリングＮＳとして機能する。例えば、複数のメモリピラーＭＰは、セル領域ＣＡ内、且つ隣り合う２つのスリットＳＬＴ間の領域において、４列の千鳥状に配置される。これに限定されず、隣り合う２つのスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置は、適宜変更され得る。
複数のビット線ＢＬは、それぞれの少なくとも一部がＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において各メモリピラーＭＰの上方には、２本のビット線ＢＬが配置されている。メモリピラーＭＰの上方に配置されている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトプラグＣＶが設けられる。そして、各メモリピラーＭＰは、コンタクトプラグＣＶを介して対応するビット線ＢＬと電気的に接続される。
各コンタクトプラグＣＣは、ワード線ＷＬ０〜ＷＬ１１並びに選択ゲート線ＳＧＳ及びＳＧＤとロウデコーダモジュール１６との間の接続に使用される。図８の例では、引出領域ＨＲ内のワード線ＷＬ０〜ＷＬ１１並びに選択ゲート線ＳＧＳ及びＳＧＤのそれぞれのテラス部分に、１本のコンタクトプラグＣＣが配置されている。
以上で説明した実施形態におけるメモリセルアレイ１０の平面レイアウトでは、スリットＳＬＴによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。つまり、本例では、各々がＸ方向に延伸したストリングユニットＳＵ０〜ＳＵ３が、Ｙ方向に配列している。そして、メモリ領域ＭＲ内では、例えば、各ブロックＢＬＫに対応して、図８に示されたレイアウトがＹ方向に繰り返し配置される。
なお、図８に示された一例では、同一のブロックＢＬＫに対応するストリングユニットＳＵが、スリットＳＬＴによって区切られている。この場合、同一のブロックＢＬＫに対応し且つ同一の配線層に設けられたワード線ＷＬや選択ゲート線ＳＧＳのそれぞれは、異なる配線層を介して電気的に接続される。これに限定されず、ブロックＢＬＫの境界に対応するスリットＳＬＴに挟まれたスリットＳＬＴは、少なくとも選択ゲート線ＳＧＤを分断していればよい。この場合、同一のブロックＢＬＫで同一の配線層に設けられたワード線ＷＬは、引出領域ＨＲにおいて連続的に設けられ、電気的に接続される。
１．２．２ セル領域の断面構成
次に、セル領域ＣＡの断面構成について、図９を用いて説明する。図９は、図８のＩＩ−ＩＩ’線に沿った断面構造の一例であり、メモリピラーＭＰを含むＹ方向に沿った断面を示している。
図９に示すように、セル領域ＣＡにおいて半導体記憶装置１は、ｐ型ウェル領域２０、ｎ＋型拡散層領域２１、絶縁層２２、及び導電体層２３〜２７を含んでいる。
ｐ型ウェル領域２０は、半導体基板１００の表面近傍に設けられる。ｎ＋型拡散層領域２１は、ｐ型ウェル領域２０の表面近傍に設けられたｎ型不純物の拡散領域である。ｎ＋型拡散層領域２１には、例えばリンがドープされている。
ｐ型ウェル領域２０上には、絶縁層２２が設けられる。絶縁層２２上には、導電体層２３と絶縁層３０とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、選択ゲート線ＳＧＳとして使用される。
最上層の導電体層２３上には、絶縁層３１が設けられる。絶縁層３１上には、導電体層２４と絶縁層３２とが交互に積層される。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２４は、ｐ型ウェル領域２０側から順に、それぞれワード線ＷＬ０〜ＷＬ５として使用される。
最上層の導電体層２４上には、絶縁層３３が設けられる。絶縁層３３上には、導電体層２５と絶縁層３４とが交互に積層される。導電体層２５は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２５は、ｐ型ウェル領域２０側から順に、それぞれワード線ＷＬ６〜ＷＬ１１として使用される。
最上層の導電体層２５上には、絶縁層３５が設けられる。絶縁層３５上には、導電体層２６と絶縁層３６とが交互に積層される。導電体層２６は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２６は、選択ゲート線ＳＧＤとして使用される。
最上層の導電体層２６上には、絶縁層３７が設けられる。絶縁層３７上には、導電体層２７が設けられる。導電体層２７は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２７は、Ｘ方向に沿って配列している。
導電体層２３〜２６は、例えばタングステンを含んでいる。導電体層２７は、例えば銅を含んでいる。絶縁層２２、３０〜３７には、例えば酸化シリコン（ＳｉＯ２）が用いられる。
メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、導電体層２３〜２６を貫通している。また、メモリピラーＭＰの各々は、下層のホールＬＭＨ内に形成される第１部分と、上層のホールＵＭＨ内に形成される第２部分とを有している。
具体的には、ホールＬＭＨに対応するメモリピラーＭＰの第１部分は、導電体層２３及び２４を貫通し、底部がｐ型ウェル領域２０に接触している。ホールＵＭＨに対応するメモリピラーＭＰの第２部分は、メモリピラーＭＰの第１部分の上に設けられ、導電体層２５及び２６を貫通している。メモリピラーＭＰの第１部分と第２部分との境界部分は、接合部ＪＴとも呼ばれる。メモリピラーＭＰは、接合部ＪＴにおいて外径が太くなった構造を有していてもよい。以下では、メモリピラーＭＰの第１部分が貫通している積層構造のことを下層部と呼び、メモリピラーＭＰの第２部分が貫通している積層構造のことを上層部と呼ぶ。
また、メモリピラーＭＰの各々は、例えば半導体層４０、トンネル絶縁膜４１、絶縁層４２、及びブロック絶縁膜４３を含んでいる。半導体層４０、トンネル絶縁膜４１、絶縁層４２、及びブロック絶縁膜４３のそれぞれは、メモリピラーＭＰの第１部分と第２部分との間で連続的に設けられている。
具体的には、半導体層４０は、Ｚ方向に沿って延伸して設けられる。例えば、半導体層４０の上端は、最上層の導電体層２６よりも上層に含まれ、半導体層４０の下端は、ｐ型ウェル領域２０に接触している。トンネル絶縁膜４１は、半導体層４０の側面を覆っている。絶縁層４２は、トンネル絶縁膜４１の側面を覆っている。ブロック絶縁膜４３は、絶縁層４２の側面を覆っている。
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２３とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２４とが交差した部分と、メモリピラーＭＰと導電体層２５とが交差した部分とのそれぞれが、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２６とが交差した部分が、選択トランジスタＳＴ１として機能する。つまり、半導体層４０は、メモリセルトランジスタＭＴ０〜ＭＴ１１並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。絶縁層４２は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
メモリピラーＭＰ内の半導体層４０上には、柱状のコンタクトプラグＣＶが設けられる。コンタクトプラグＣＶの上面には、１つの導電体層２７、すなわち１本のビット線ＢＬが接触している。上述したように、１つの導電体層２７（１本のビット線ＢＬ）には、スリットＳＬＴによって区切られた空間のそれぞれにおいて、１本のコンタクトプラグＣＶが接続される。コンタクトプラグＣＶには、例えばタングステンが含まれる。
スリットＳＬＴは、少なくとも一部がＸＺ平面に沿って広がった板状に形成され、絶縁層２２、導電体層２３〜２６、絶縁層３０〜３６を分断している。スリットＳＬＴの上端は、最上層の導電体層２６と導電体層２７との間の層に含まれている。スリットＳＬＴの下端は、ｐ型ウェル領域２０内のｎ＋型拡散層領域２１に接触している。また、スリットＳＬＴは、例えばコンタクトＬＩ及びスペーサＳＰを含んでいる。
コンタクトＬＩは、少なくとも一部がＸＺ平面に沿って広がった板状に形成される。コンタクトＬＩの底部は、ｎ＋型拡散層領域２１と電気的に接続されている。コンタクトＬＩは、ソース線ＳＬとして使用される。コンタクトＬＩは、半導体であってもよいし、金属であってもよい。スペーサＳＰは、コンタクトＬＩの側面を覆っている。コンタクトＬＩと、導電体層２３〜２６並びに絶縁層３０〜３６のそれぞれとの間は、スペーサＳＰによって離隔されている。つまり、コンタクトＬＩとスリットＳＬＴに隣接した複数の配線層との間は、スペーサＳＰによって絶縁される。スペーサＳＰとしては、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁体が使用される。
１．２．３ メモリピラーＭＰの平面構成
次に、メモリピラーＭＰの平面構成について、図１０を用いて説明する。図１０は、メモリピラーＭＰの平面構造の一例を示している。より具体的には、図１０は、半導体基板１００の表面に平行且つ導電体層２４を含む層におけるメモリピラーＭＰの断面構造を示している。
図１０に示すように、導電体層２４を含む層では、半導体層４０は、例えばメモリピラーＭＰの中央部に設けられる。トンネル絶縁膜４１は、半導体層４０の周囲を囲っている。絶縁層４２は、トンネル絶縁膜４１の周囲を囲っている。ブロック絶縁膜４３は、絶縁層４２の周囲を囲っている。導電体層２４は、ブロック絶縁膜４３の周囲を囲っている。トンネル絶縁膜４１及びブロック絶縁膜４３のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁層４２は、例えば窒化シリコン（ＳｉＮ）を含んでいる。なお、各メモリピラーＭＰは、半導体層４０の内側に絶縁層をさらに含み、メモリピラーＭＰの中央部に当該絶縁層が位置していてもよい。
１．２．４ 引出領域の断面構成
次に、引出領域ＨＡの断面構成について、図１１を用いて説明する。図１１は、図８のＩＩＩ−ＩＩＩ’線に沿った断面構造の一例であり、引出領域ＨＡのＸ方向に沿った断面を示している。図１１には、セル領域ＣＡの一部も併せて示されている。
図１１に示すように、引出領域ＨＡでは、例えば選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤのそれぞれの端部は、Ｘ方向に段差を有する階段状に設けられている。また、複数のコンタクトプラグＣＣが、選択ゲート線ＳＧＳに対応する導電体層２３と、ワード線ＷＬ０〜ＷＬ５にそれぞれ対応する複数の導電体層２４と、ワード線ＷＬ６〜ＷＬ１１にそれぞれ対応する複数の導電体層２５と、選択ゲート線ＳＧＤに対応する複数の導電体層２６とのそれぞれのテラス部分に、それぞれ設けられる。
各コンタクトプラグＣＣ上には、１つの導電体層２８が設けられる。各導電体層２８は、図示せぬ領域を介してロウデコーダモジュール１６に電気的に接続される。つまり、導電体層２３〜２６の各々は、コンタクトプラグＣＣ及び導電体層２８を介して、ロウデコーダモジュール１６に電気的に接続される。導電体層２８は、少なくとも最上層の導電体層２６よりも上層に含まれていればよく、導電体層２７と同じ配線層に設けられてもよい。
なお、引出領域ＨＡにおいて、積層配線は、Ｙ方向に段差を有していてもよい。例えば、積層されたワード線ＷＬの端部においてＹ方向に形成される段差の数は、任意の数に設計され得る。つまり、半導体記憶装置１において、引出領域ＨＡにおけるワード線ＷＬの端部は、任意の列数の階段状に設計され得る。
１．３ 遮断部の製造方法
次に、遮断部ＰＷ１及びＰＷ２の製造方法について、図１２〜図１４を用いて説明する。本実施形態では、遮断部ＰＷ１及びＰＷ２における絶縁層５４の加工と、アライメントマークＡＭ内の絶縁層５４の加工とを一括して行う場合について説明する。図１２〜図１４の例は、図６に対応する遮断部ＰＷ２とアライメントマークＡＭの断面構造を示しているが、遮断部ＰＷ１も同様である。
図１２に示すように、まず、半導体基板１００に設けられたダミートランジスタＤＴ（及び図示せぬトランジスタＴＲ）を被覆するように絶縁層５２〜５４が形成される。次に、例えばＣＭＰにより、絶縁層５４が平坦化される。このとき、ダミートランジスタＤＴのゲート上の絶縁層５４は除去される。次に、遮断部ＰＷ１及びＰＷ２並びにアライメントマークＡＭを加工するため、レジスト７０のマスクパターンが形成される。本実施形態では、遮断部ＰＷ１及びＰＷ２並びにアライメントマークＡＭの加工を一括して行う。アライメントマークＡＭが絶縁層５４により平坦化されると、リソグラフィ工程において位置合わせ不良が発生しやすくなるため、アライメントマークＡＭ内の絶縁層５４は除去される。
図１３に示すように、ＲＩＥ（reactive ion etching）により絶縁層５２〜５４を加工し、マスクパターンの開口部下方の半導体基板１００を露出させる。次に、ウエットエッチングにより、マスクパターンの開口部から絶縁層５４を等方的にエッチングする。このとき、アライメントマークＡＭにおいて、２つのダミートランジスタＤＴ３に囲まれた領域内の絶縁層５４が除去されるように、ウエットエッチング量を調整する。遮断部ＰＷ２では、ダミーゲートＤＧＣ２ａ及びＤＧＣ２ｂに囲まれた領域内の絶縁層５４が加工される。すなわち、ダミーゲートＤＧＣ２ａ及びＤＧＣ２ｂがウエットエッチングに対するストッパーとなり、コンタクトプラグＣＳ２ａ及びＣＳ２ｂに対応する領域の絶縁層５４は加工されない。
図１４に示すように、レジスト７０を除去した後、絶縁層５５を形成する。
１．４ 本実施形態に係る効果
本実施形態に係る構成であれば、半導体記憶装置の歩留まりを向上できる。本効果につき、詳述する。
メモリセルトランジスタが三次元に積層された半導体記憶装置では、例えば周辺回路領域ＰＲにおいてトランジスタＴＲ等を形成した後に、メモリ領域ＭＲにおいてメモリセルアレイ１０の積層配線が形成される。積層配線は、その形成過程においてトランジスタＴＲへの水素の供給源となり得る。トランジスタＴＲに水素が供給されるとトランジスタ特性が変動し、半導体記憶装置の歩留まり低下の要因になり得る。
これに対し、本実施形態に係る構成であれば、メモリ領域ＭＲと周辺回路領域ＰＲとの間及び周辺回路領域ＰＲと端部領域ＥＲとの間に遮断部ＰＷを設け、遮断部ＰＷにおいて半導体基板１００に接するように絶縁層５５を形成することにより、トランジスタＴＲへの水素の供給パスを削減し、トランジスタＴＲに対する水素の影響を低減することができる。よって、半導体記憶装置の歩留まりを向上できる。
更に本実施形態に係る構成であれば、２つのダミーゲートＤＧＣの間に遮断部ＰＷを設けることができる。ダミーゲートＤＧＣを設けることにより、ウエットエッチングにより遮断部ＰＷ及びアライメントマークＡＭを一括して加工した際に、コンタクトプラグＣＳ（ＣＳ１、ＣＳ２ａ、ＣＳ２ｂ）の形成領域において、絶縁層５４が加工されるのを防止できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態とは異なる遮断部ＰＷの構造について説明する。以下、第１実施形態と異なる点を中心に説明する。
２．１． 半導体記憶装置の平面レイアウト
半導体記憶装置１の平面レイアウトについて、図１５及び図１６を用いて説明する。図１５は、半導体記憶装置１の平面レイアウトの一例を示している。図１６は、図１５の領域Ａ１を示している。
図１５に示すように、本実施形態では、ダミーゲートＤＧＣ１ａにメモリ領域ＭＲに向かって突出する複数の突出部が設けられている。
図１６に示すように、より具体的には、突出部ＴＳは、ダミーゲートＤＧＣ１ａの遮断部ＰＷ１と向かい合う面Ｓ１に対向する面Ｓ２に、遮断部ＰＷ１から遠ざかる方向、すなわちメモリ領域ＭＲに向かって突出する突出部ＴＳが設けられている。突出部ＴＳは、例えばＹ方向に延伸するダミーゲートＤＧＣ１ａと隣り合い、Ｙ方向に離間して配置された２つのコンタクトプラグＣＳ１の間において、Ｘ方向に延伸するように配置されている。ダミーゲートＤＧＣ１ａとコンタクトプラグＣＳ１との距離をＬ１とし、突出部ＴＳのＸ方向（メモリ領域ＭＲに向かう方向）の長さをＬ２とすると、Ｌ１＜Ｌ２の関係にある。なお、突出部ＴＳは、第１実施形態の図５で説明したダミートランジスタＤＴ０のゲートと接続されていてもよい。突出部ＴＳの個数、配置、長さ等は、任意に設計され得る。
突出部ＴＳは、絶縁層５４のエッチング工程においてウエットエッチング溶液がコンタクトプラグＣＳ１の形成領域に染み出した場合に、絶縁層５４のエッチング領域が広がるのを防止するストッパーとして機能する。
例えば、第１実施形態の図１２で説明した絶縁層５４の平坦化において、製造ばらつきにより、ダミーゲートＤＧＣ１ａ上に絶縁層５４が残存する可能性がある。この場合、図１３で説明したウエットエッチングを行った際に、ダミーゲートＤＧＣ１ａの上方の絶縁層５４も除去される。このため、ウエットエッチング溶液がコンタクトプラグＣＳ１の形成領域まで染み出し、当該領域の絶縁層５４が加工される。突出部ＴＳを設けることにより、ウエットエッチング溶液がコンタクトプラグＣＳ１の領域まで染み出した場合においても、ダミーゲートＤＧＣ１ａに沿った方向に、絶縁層５４のエッチング領域が広がるのを抑制できる。なお、突出部ＴＳは、ダミーゲートＤＧＣ１ｂ、ＤＧＣ２ａ、及びＤＧＣ２ｂに設けられてもよい。この場合、ダミーゲートＤＧＣに隣り合う遮断部ＰＷから遠ざかる方向に、突出部ＴＳが設けられる。
２．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、ダミーゲートＤＧＣ１ａに突出部ＴＳを設けることができる。これにより、ウエットエッチングにより絶縁層５４を加工する際に、コンタクトプラグＣＳ１が形成される領域にウエットエッチング溶液が染み出しても、当該領域において絶縁層５４のエッチング領域が広がるのを抑制できる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１実施形態と異なるコンタクトプラグＣＳ２ａ及びＣＳ２ｂの形状について３つの例を説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
３．１． 第１例
まず、第１例の半導体記憶装置１の平面レイアウトについて、図１７及び図１８を用いて説明する。図１７は、半導体記憶装置１の平面レイアウトの一例を示している。図１８は、図１７の領域Ａ２を示している。なお、図１７の例では、説明を簡略化するため、遮断部ＰＷ１、コンタクトプラグＣＳ１、ダミーゲートＤＧＣ１ａ及びＤＧＣ１ｂ、並びにアライメントマークＡＭが省略されている。
図１７に示すように、本例では、ダミーゲートＤＧＣ２ａ及びＤＧＣ２ｂにおいて、遮断部ＰＷ２と向かい合う面に対向する面に、遮断部ＰＷ２から遠ざかる方向に延伸する突出部ＴＳがそれぞれ設けられている。コンタクトプラグＣＳ２ａは、環状部分の内側に突出した突出部ＴＳを有するダミーゲートＤＧＣ２ａの内周に沿って設けられている。コンタクトプラグＣＳ２ｂは、環状部分の外側（端部領域ＥＲ側）に突出した突出部ＴＳを有するダミーゲートＤＧＣ２ｂの外周に沿って設けられている。
図１８に示すように、ダミーゲートＤＧＣ２ａは、例えばＹ方向に延伸する遮断部ＰＷ２と向かい合う面Ｓ３に対向する面Ｓ４に、遮断部ＰＷ２から遠ざかる方向（図１８の例ではＸ方向）に突出する突出部ＴＳが設けられている。コンタクトプラグＣＳ２ａは、突出部ＴＳに沿って、例えば矩形状に折れ曲がった曲がり部分が設けられている。より具体的には、コンタクトプラグＣＳ２ａは、例えば５つの直線部分ＣＳ２ａ−１〜ＣＳ２ａ−５を含む。直線部分ＣＳ２ａ−１は、例えばダミーゲートＤＧＣ２ａのＹ方向に延伸する面Ｓ４と隣り合うように配置され、Ｙ方向に延伸している。直線部分ＣＳ２ａ−２は、例えば突出部ＴＳのＹ方向を向いた一方の面Ｓ５と隣り合うように配置され、Ｘ方向に延伸している。直線部分ＣＳ２ａ−３は、例えば突出部ＴＳのＸ方向を向いた面Ｓ６と隣り合うように配置され、Ｙ方向に延伸している。直線部分ＣＳ２ａ−４は、例えば突出部ＴＳのＹ方向を向いた他方の面Ｓ７と隣り合うように配置され、Ｘ方向に延伸している。直線部分ＣＳ２ａ−５は、例えばダミーゲートＤＧＣ２ａのＹ方向に延伸する面Ｓ４と隣り合うように配置され、Ｙ方向に延伸している。直線部分ＣＳ２ａ−１の一端に直線部分ＣＳ２ａ−２の一端が接続され、直線部分ＣＳ２ａ−２の他端に、直線部分ＣＳ２ａ−３の一端が接続されている。直線部分ＣＳ２ａ−３の他端に直線部分ＣＳ２ａ−４の一端が接続され、直線部分ＣＳ２ａ−４の他端に、直線部分ＣＳ２ａ−５の一端が接続されている。
ダミーゲートＤＧＣ２ｂは、例えばＹ方向に延伸する遮断部ＰＷ２と向かい合う面に対向する面に、遮断部ＰＷ２から遠ざかる方向（図１８の例ではＸ方向）に突出する突出部ＴＳが設けられている。コンタクトプラグＣＳ２ｂは、コンタクトプラグＣＳ２ａと同様に、突出部ＴＳに沿って、例えば矩形状に折れ曲がった曲がり部分が設けられている。
なお、ダミーゲートＤＧＣ２ａ及びＤＧＣ２ｂにおける突出部ＴＳの個数及び配置は、任意に設計され得る。また、突出部ＴＳに対応するコンタクトプラグＣＳ２ａ及びＣＳ２ｂの曲がり部分は、円弧形状であってもよく、任意の形状に設計され得る。
３．２． 第２例
次に、第２例の半導体記憶装置１の平面レイアウトについて、図１９及び図２０を用いて説明する。図１９は、半導体記憶装置１の平面レイアウトの一例を示している。図２０は、図１９の領域Ａ２を示している。なお、図１９の例では、説明を簡略化するため、遮断部ＰＷ１、コンタクトプラグＣＳ１、ダミーゲートＤＧＣ１ａ及びＤＧＣ１ｂ、並びにアライメントマークＡＭが省略されている。
図１９に示すように、本例では、第１例と同様に、ダミーゲートＤＧＣ２ａ及びＤＧＣ２ｂにおいて遮断部ＰＷ２と対向する側面に突出部ＴＳがそれぞれ設けられている。コンタクトプラグＣＳ２ａは、環状部分の内側に突出した突出部ＴＳを有するダミーゲートＤＧＣ２ａの内周に沿って設けられており、一部が分断して配置されている。同様に、コンタクトプラグＣＳ２ｂは、環状部分の外側に突出した突出部ＴＳを有するダミーゲートＤＧＣ２ｂの外周に沿って設けられており、一部が分断して配置されている。
コンタクトプラグＣＳ２ａ及びＣＳ２ｂが分断されていることにより、絶縁層５６は、コンタクトプラグＣＳ２ａ及びＣＳ２ｂにより分断されない。
図２０に示すように、ダミーゲートＤＧＣ２ａは、例えばＹ方向に延伸する環状部分の遮断部ＰＷ２と向かい合う面Ｓ３に対向する面Ｓ４に、遮断部ＰＷ２から遠ざかる方向に突出する突出部ＴＳが設けられている。コンタクトプラグＣＳ２ａは、突出部ＴＳにより分断されており、突出部ＴＳに沿って、離隔したコンタクトプラグが設けられている。より具体的には、コンタクトプラグＣＳ２ａは、３つの直線部分ＣＳ２ａ−６〜ＣＳ２ａ−８を含む。直線部分ＣＳ２ａ−６及びＣＳ２ａ−８は、例えばダミーゲートＤＧＣ２ａのＹ方向に延伸する面Ｓ４と隣り合うように配置され、Ｙ方向に延伸している。そして、直線部分ＣＳ２ａ−６と直線部分ＣＳ２ａ−８との間に、突出部ＴＳが配置されている。直線部分ＣＳ２ａ―７は、Ｙ方向に延伸し、突出部ＴＳのＸ方向を向いた面Ｓ６と隣り合うように配置されている。
直線部分ＣＳ２ａ−６と直線部分ＣＳ２ａ−８との距離をＬ３とし、直線部分ＣＳ２ａ−７のＹ方向の長さをＬ４とすると、Ｌ３＜Ｌ４の関係にある。長さＬ４を距離Ｌ３よりも長くすることにより、端部領域ＥＲで発生したクラックや層間絶縁膜等の剥離に対するストッパーとしての機能を有することができる。また、ダミーゲートＤＧＣ２ａの突出部ＴＳが設けられている面Ｓ４と直線部分ＣＳ２ａ−６及びＣＳ２ａ−８との距離をＬ５とし、面Ｓ４と直線部分ＣＳ２ａ−６との距離をＬ６とするとＬ５＜Ｌ６の関係にある。
ダミーゲートＤＧＣ２ｂは、例えばＹ方向に延伸する遮断部ＰＷ２と向かい合う面に対向する面に、遮断部ＰＷ２から遠ざかる方向に突出する突出部ＴＳが設けられている。コンタクトプラグＣＳ２ｂは、コンタクトプラグＣＳ２ａと同様に、突出部ＴＳに沿って、離隔したコンタクトプラグが設けられている。
なお、ダミーゲートＤＧＣ２ａ及びＤＧＣ２ｂにおける突出部ＴＳの個数及び配置は、任意に設計され得る。また、直線部分ＣＳ２ａ−７は、円弧形状であってもよく、任意の形状に設計され得る。
３．３． 第３例
次に、第３例の半導体記憶装置１の平面レイアウトについて、図２１及び図２２を用いて説明する。図２１は、半導体記憶装置１の平面レイアウトの一例を示している。図２２は、図２１の領域Ａ２を示している。なお、図２１の例では、説明を簡略化するため、遮断部ＰＷ１、コンタクトプラグＣＳ１、ダミーゲートＤＧＣ１ａ及びＤＧＣ１ｂ、並びにアライメントマークＡＭが省略されている。
図２１に示すように、第２例と異なり、コンタクトプラグＣＳ２ａの直線部分ＣＳ２ａ−７が複数に分割されている。他の構成は、第２例と同じである。
図２２に示すように、本例では、第２例の図２０で説明した直線部分ＣＳ２ａ―７が、複数（本例では８つ）に分割され、Ｙ方向に沿って配置されている。
なお、直線部分ＣＳ２ａ―７の分割の個数及び配置は、任意に設計され得る。
３．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１及び第２実施形態と同様の効果が得られる。
更に、本実施形態の第２例及び第３例に係る構成であれば、コンタクトプラグＣＳ２ａ及びＣＳ２ｂは分断された構造を有する。これにより、絶縁層５６は、コンタクトプラグＣＳ２ａ及びＣＳ２ｂにより分断されない。このため、例えば、絶縁層５６を加工してコンタクトプラグＣＳ２ａ及びＣＳ２ｂ等を形成する際に、絶縁層５６がチャージアップされ、分断された絶縁層５６間で電位差が生じアーキングが発生するのを抑制できる。従って、半導体記憶装置の歩留まりを向上できる。
なお、第３実施形態は加工な限り組み合わせることができる。例えば、コンタクトプラグＣＳ２ａに第１例の構造を適用し、コンタクトプラグＣＳ２ｂに第２例の構造を適用してもよい。また、１つのコンタクトプラグＣＳ２ａまたはＣＳ２ｂに対して、第１例〜第３例の構造を組み合わせて適用してもよい。
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、ダミーゲートＤＧＣ２ａ及びＤＧＣ２ｂが廃された場合について説明する。以下、第１乃至第３実施形態と異なる点を中心に説明する。
４．１． 半導体記憶装置の平面レイアウト
半導体記憶装置１の平面レイアウトについて、図２３を用いて説明する。図２３は、半導体記憶装置１の平面レイアウトの一例を示している。なお、図２３の例では、説明を簡略化するため、遮断部ＰＷ１、コンタクトプラグＣＳ１、ダミーゲートＤＧＣ１ａ及びＤＧＣ１ｂ、並びにアライメントマークＡＭが省略されている。
図２３に示すように、本実施形態は、第３実施形態の第２例の図１９から、ダミーゲートＤＧＣ２ａ及びＤＧＣ２ｂが廃されている。他の構成は、図１９と同様である。
４．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第３実施形態の第２例及び第３例と同様の効果が得られる。
なお、第３実施形態の第３例において、ダミーゲートＤＧＣ２ａ及びＤＧＣ２ｂが廃されてもよい。
５．変形例等
上記実施形態に係る半導体記憶装置は、メモリセルアレイ（１０）を含む第１領域（ＭＲ）、メモリセルアレイを制御する回路（１３）を含む第２領域（ＰＲ）、第１領域と第２領域とを分ける第３領域（ＢＲ）、及び第３領域を囲む第４領域（ＥＲ）を含む基板（１００）と、第２領域に設けられた第１トランジスタ（ＴＲ）と、第３領域において、第１領域と第１トランジスタとの間に設けられ、ゲートが電気的に非接続状態にある第２トランジスタ（ＤＴ１ａ）と、第３領域において、第１トランジスタと第２トランジスタとの間に設けられ、ゲートが電気的に非接続状態にある第３トランジスタ（ＤＴ１ｂ）と、第１乃至第３トランジスタの上方に設けられた第１部分と、第２トランジスタと第３トランジスタとの間において、基板に接する第２部分（ＰＷ１）とを含む第１絶縁層（５５）とを含む。
上記実施形態を適用することにより、歩留まりを向上できる半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば、トランジスタＴＲ及びダミートランジスタＤＴがそれぞれｐ型ウェル領域５０及び２０上に設けられた場合について例示したが、これに限定されない。例えば、トランジスタＴＲ及びダミートランジスタＤＴのそれぞれは、ｎ型ウェル領域上に設けられてもよい。この場合、ｎ＋型拡散層領域の代わりにｐ＋拡散層領域が設けられ、トランジスタＴＲとして、ｐチャネルＭＯＳトランジスタが設けられる。
例えば、上記実施形態は、可能な限り組み合わせることができる。
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…センスアンプモジュール、１５…ドライバモジュール、１６…ロウデコーダモジュール、２０、５０…ｐ型ウェル領域、２１、５１…ｎ＋型拡散層領域、２２、３０〜３７、４２、５２〜５６、６３、６４…絶縁層、２３〜２９、６１、６２…導電体層、４０…半導体層、４１…トンネル絶縁膜、４３…ブロック絶縁膜、６０…ゲート絶縁膜、７０…レジスト、１００…半導体基板、ＡＭ…アライメントマーク、ＢＬ…ビット線、ＢＬＫ…ブロック、ＣＳ１、ＣＳ２ａ、ＣＳ２ｂ、ＣＳ３…コンタクトプラグ、ＣＳ２ａ−１〜ＣＳ２ａ−５…直線部分、ＣＳ２ｂ−１〜ＣＳ２ｂ−５…直線部分、ＤＧＣ１ａ、ＤＧＣ１ｂ、ＤＧＣ２ａ、ＤＧＣ２ｂ…ダミーゲート、ＤＴ０、ＤＴ１ａ、ＤＴ１ｂ、ＤＴ２ａ、ＤＴ２ｂ、ＤＴ３…ダミートランジスタ、ＭＴ…メモリセルトランジスタ、ＰＷ…遮断部、ＳＧＤ…選択ゲート線、ＳＴ１、ＳＴ２…選択トランジスタ、ＳＵ…ストリングユニット、ＴＲ…トランジスタ、ＷＬ…ワード線。

Claims (10)

  1. メモリセルアレイを含む第１領域、前記メモリセルアレイを制御する回路を含む第２領域、前記第１領域と前記第２領域とを分ける第３領域、及び前記第３領域を囲む第４領域を含む基板と、
    前記第２領域に設けられた第１トランジスタと、
    前記第３領域において、前記第１領域と前記第１トランジスタとの間に設けられ、ゲートが電気的に非接続状態にある第２トランジスタと、
    前記第３領域において、前記第１トランジスタと前記第２トランジスタとの間に設けられ、ゲートが電気的に非接続状態にある第３トランジスタと、
    前記第１乃至第３トランジスタの上方に設けられた第１部分と、前記第２トランジスタと前記第３トランジスタとの間において、前記基板に接する第２部分とを含む第１絶縁層と
    を備える、
    半導体記憶装置。
  2. 前記第２トランジスタは、前記第１領域を囲む環状のゲートを有し、
    前記第２部分は、前記第２トランジスタを囲むように設けられ、
    前記第３トランジスタは、前記第２部分を囲む環状のゲートを有する、
    請求項１に記載の半導体記憶装置。
  3. 前記第３領域において、前記第１領域と前記第２トランジスタとの間に設けられた複数の第１コンタクトプラグを更に備え、
    前記第２トランジスタの前記ゲートは、前記第２部分と向かい合う第１面に対向する第２面に、前記複数の第１コンタクトプラグの間に配置され、前記第１領域に向かって延伸する第１突出部分を有する、
    請求項２に記載の半導体記憶装置。
  4. 前記第３領域において、前記第２領域と前記第４領域との間に設けられ、ゲートが電気的に非接続状態にある第４トランジスタと、
    前記第３領域において、前記第４トランジスタと前記第４領域との間に設けられ、ゲートが電気的に非接続状態にある第５トランジスタと、
    前記第３領域において、前記第２領域と前記第４トランジスタとの間に設けられた第２コンタクトプラグと、
    前記第３領域において、前記第５トランジスタと前記第４領域との間に設けられた第３コンタクトプラグと、
    を更に備え、
    前記第１絶縁層は、前記第４トランジスタと前記第５トランジスタとの間において、前記基板に接する第３部分を更に含む、
    請求項１乃至３のいずれか一項に記載の半導体記憶装置。
  5. 前記第４トランジスタの前記ゲートは、前記第１及び第２領域を囲む環状形状を有し、
    前記第３部分は、前記第４トランジスタを囲むように設けられ、
    前記第５トランジスタの前記ゲートは、前記第３部分を囲む環状形状を有する、
    請求項４に記載の半導体記憶装置。
  6. 前記第４トランジスタの前記ゲートは、前記第３部分と向かい合う第３面に対向する第４面に、前記第３部分から遠ざかる方向に延伸する第２突出部分を有し、
    前記第５トランジスタの前記ゲートは、前記第３部分と向かい合う第５面に対向する第６面に、前記第３部分から遠ざかる方向に延伸する第３突出部分を有する、
    請求項５に記載の半導体記憶装置。
  7. 前記第２コンタクトプラグは、前記第１及び第２領域を囲む環状構造を有し、
    前記第４面と隣り合い、第１方向に延伸する第４部分と、
    一端が前記第１部分に接続され、前記第２突出部分と隣り合い、前記第４面から遠ざかる第２方向に延伸する第５部分と、
    一端が前記第５部分の他端に接続され、前記第２突出部分と隣り合い、前記第１方向に延伸する第６部分と、
    一端が前記第６部分の他端に接続され、前記第２突出部分と隣り合い、前記第２方向に延伸する第７部分と、
    一端が前記第７部分の他端に接続され、前記第４面と隣り合い、前記第１方向に延伸する第８部分と、
    を含む、
    請求項６に記載の半導体記憶装置。
  8. 前記第２コンタクトプラグは、
    前記第４面と隣り合い、各々が第３方向に離間して配置され、前記第３方向に延伸する第８及び第９部分と、
    前記第８及び第９部分とは前記第４面から遠ざかる第４方向に離間して配置され、前記第２突出部分と隣り合い、前記第３方向に延伸する第１０部分と、
    を含み、
    前記第１０部分の前記第３方向の長さは、前記第８部分と前記第９部分とが離間されている距離よりも長い、
    請求項６に記載の半導体記憶装置。
  9. 前記第１０部分は、前記第３方向に離間して配置される複数の第１１部分を含む、
    請求項８に記載の半導体記憶装置。
  10. メモリセルアレイを含む第１領域、前記メモリセルアレイを制御する回路を含む第２領域、前記第１領域と前記第２領域とを分ける第３領域、及び前記第３領域を囲みチップ外周を含む第４領域、を含む基板と、
    前記第３領域において、前記基板の上方に設けられた第１部分と、前記基板に接し前記第１及び第２領域を囲む環状形状を有する第２部分とを含む第１絶縁層と、
    前記第３領域において、前記第１及び第２領域と前記第２部分との間に設けられた第１コンタクトプラグと、
    前記第３領域において、前記第２部分と前記第４領域との間に設けられた第２コンタクトプラグと、
    を備え、
    前記第１コンタクトプラグは、
    前記第２部分と隣り合い、各々が第１方向に離間して配置され、前記第１方向に延伸する第３及び第４部分と、
    前記第３及び第４部分とは前記第２部分から遠ざかる第２方向に離間して配置され、前記第１方向に延伸する第５部分と、
    を含み、
    前記第５部分の前記第１方向の長さは、前記第３部分と前記第４部分とが離間されている距離よりも長い、
    半導体記憶装置。
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