JP2019036687A - 半導体装置 - Google Patents

Abstract

【課題】半導体素子の素子特性の変動を抑制することが可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、半導体基板１と、積層体２と、トランジスタ３と、第１、第２シリコン酸化物膜４１、４２と、第１シリコン窒化物膜５１とを含む。前記第１シリコン酸化物膜は、前記積層体と前記トランジスタとの間に配置され、前記半導体基板の上において、前記積層体を囲む。前記第２シリコン酸化物膜は、前記半導体基板の縁部１ｅと前記第１シリコン酸化物膜との間に配置され、前記半導体基板の上において、前記第１シリコン酸化物膜から離れて前記第１シリコン酸化物膜を囲む。前記第１シリコン窒化物膜は、前記第１シリコン酸化物膜と前記第２シリコン酸化物膜との間に位置した第１領域７１の基板上に設けられた部分を含む。前記第１シリコン窒化物膜は、前記半導体基板の上において、前記積層体を囲む。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。

半導体装置において、半導体素子の微細化が進んでいる。半導体素子の微細化が進むにつれて、半導体素子の素子特性の変動及びリーク電流が極僅かなものであっても、無視できないレベルになってきた。あるいは素子特性及びリーク電流を、設計値内に収めることが困難となってきた。例えば、絶縁層と導電層とを交互に積層した積層体を有し、積層体の高さ方向に積層された３次元構造のメモリセルを有した不揮発性メモリが知られている。上記極僅かな素子特性の変動及びリーク電流の影響は、３次元構造のメモリセルを有した不揮発性メモリの周辺回路において、特に顕著である。半導体素子の素子特性の変動、例えば、トランジスタのハンプ特性の悪化や、リーク電流を抑制することが可能な半導体装置が望まれている。

特開２００９−２０６３６８号公報 特開２０１４−１２０７３５号公報 特開２００５−４４９７２号公報

本発明の実施形態は、半導体素子の素子特性の変動を抑制することが可能な半導体装置を提供する。

実施形態に係る半導体装置は、第１導電形の半導体基板と、積層体と、トランジスタと、第１シリコン酸化物膜と、第２シリコン酸化物膜と、第１シリコン窒化物膜と、を含む。前記半導体基板は、セル領域を含む。前記セル領域は、第１方向と交差する第２方向と、前記第１方向及び前記第２方向のそれぞれと交差する第３方向とに広がる。前記積層体は、前記第１方向に沿って交互に積層された導電層及び絶縁層を含み、前記セル領域に設けられてメモリセルアレイを構成する。前記トランジスタは、前記半導体基板上で前記積層体と前記半導体基板の縁部との間に配置され、前記メモリセルアレイの周辺回路を構成する。前記第１シリコン酸化物膜は、前記積層体と前記トランジスタとの間に配置され、前記半導体基板上における前記第２及び前記第３方向のそれぞれで前記積層体を囲む。前記第２シリコン酸化物膜は、前記縁部と前記第１シリコン酸化物膜との間に配置され、前記半導体基板上における前記第２及び前記第３方向のそれぞれで前記第１シリコン酸化物膜から離れて前記第１シリコン酸化物膜を囲む。前記第１シリコン窒化物膜は、前記積層体と前記トランジスタとの間であって、かつ、前記第１シリコン酸化物膜と前記第２シリコン酸化物膜との間に位置した第１領域の基板上に設けられた部分を含む。前記第１シリコン窒化物膜は、前記部分が前記半導体基板上における前記第２及び前記第３方向のそれぞれで前記積層体を囲む。

図１（ａ）は、実施形態に係る半導体装置を例示する模式平面図である。図１（ｂ）は、実施形態に係る半導体装置のウェハ状態を例示する模式平面図である。 図２は、図１（ａ）中のII−II線に沿う模式断面図である。 図３（ａ）は、素子分離領域の平面パターンを例示する模式平面図である。図３（ｂ）は、第１〜第３シリコン酸化物膜の平面パターンを例示する模式平面図である。図３（ｃ）は、第１シリコン窒化物膜の平面パターンを例示する模式平面図である。 図４（ａ）は参考例に係る半導体装置を例示する模式断面図である。図４（ｂ）は実施形態に係る半導体装置を例示する模式断面図である。 図５（ａ）〜図５（ｄ）は、実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図６は、実施形態の第１変形例に係る半導体装置を例示する模式断面図である。 図７は、実施形態の第２変形例に係る半導体装置を例示する模式断面図である。 図８（ａ）は、実施形態に係る半導体装置のダイシング前の状態を例示する模式断面図である。図８（ｂ）は、実施形態に係る半導体装置の製造中の状態を例示する模式断面図である。 図９は、３次元構造のメモリセルを例示する模式断面図である。

以下に、本発明の実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（実施形態）
図１（ａ）は、実施形態に係る半導体装置を例示する模式平面図である。図１（ｂ）は、実施形態に係る半導体装置のウェハ状態を例示する模式平面図である。図１（ａ）は、図１（ｂ）中の一点鎖線枠Ｉａの拡大図に相当する。図２は、図１（ａ）中のII−II線に沿う模式断面図である。図３（ａ）は、第１〜第４素子分離領域の平面パターンを例示する模式平面図である。図３（ｂ）は、第１〜第３シリコン酸化物膜の平面パターンを例示する模式平面図である。図３（ｃ）は、第１シリコン窒化物膜の平面パターンを例示する模式平面図である。図３（ａ）〜図３（ｃ）ではセル領域を１つとし、図が簡略化されている。図１〜図３には、第１方向、第２方向、及び、第３方向が示される。本明細書では、第１方向をＺ軸方向とする。Ｚ軸方向と交差、例えば、直交する１つの方向を第２方向とする。第２方向はＸ軸方向である。Ｚ及びＸ軸方向のそれぞれと交差、例えば、直交する１つの方向を第３方向とする。第３方向はＹ軸方向である。

図１及び図２に示すように、実施形態に係る半導体装置１００は、第１導電形の半導体基板１と、積層体（Stacked Body）２と、トランジスタ（Transistor）３と、第１〜第３シリコン酸化物膜４１〜４３と、第１シリコン窒化物膜５１と、を含む。

半導体基板１は、セル領域（Cell Region）１ｃと、周辺回路領域（Peripheral Circuit Region）１ｐと、縁部１ｅと、を含む。セル領域１ｃは、Ｘ及びＹ軸方向のそれぞれに広がる。周辺回路領域１ｐは、Ｘ及びＹ軸方向のそれぞれにおいてセル領域１ｃと隣接している。縁部１ｅは、ウェハ状態においては存在しないが、ウェハをスクライブライン（Scribe Line）１ｓｌに沿ってダイシングすると、半導体チップの端面として生じる。周辺回路領域１ｐは、セル領域１ｃと縁部１ｅとの間に位置する。

半導体基板１内には、第１導電形の第１半導体領域１１と、第２導電形の第２半導体領域１２とが設けられている。第１、第２半導体領域１１及び１２のそれぞれは、例えば、ウェル領域である。第１半導体領域１１は、セル領域１ｃ内に位置し、第２半導体領域１２によって、半導体基板１と電気的に分離されている。本明細書において、第１導電形はＰ形であり、第２導電形はＮ形である。半導体は、例えば、シリコンを含む。図において、第１、第２半導体領域１１及び１２以外のウェル領域については省略している。

積層体２は、セル領域１ｃ内に配置され、半導体基板１上に設けられている。実施形態では、積層体２は、第１半導体領域１１上に設けられている。積層体２と第１半導体領域１１との間には、例えば、絶縁膜２ｇが設けられている。積層体２は、Ｚ軸方向に沿って交互に積層された複数の導電層２１及び複数の絶縁層２２を含み、例えば、不揮発性メモリのメモリセルアレイを構成する。積層体２の周囲には、例えば、階段部（Staircase）２ｓが設けられている。階段部２ｓでは、導電層２１及び絶縁層２２が、積層体２の外へと１層ずつ引き出されている。階段部２ｓは、導電層２１に、それぞれ電気的配線を接続するコンタクト領域である。図２はＹＺ断面を示す。Ｙ軸方向が、例えば、ビット線（図示せず）が延びる方向とすると、導電層２１に接続される電気的配線については図示されない。積層体２内には、複数の柱状部ＣＬが設けられている。柱状部ＣＬのそれぞれは、積層体２内をＺ軸方向に延び、複数のメモリセルを含む。メモリセルの例については後述する。図１においては積層体２が２つある例を示しているが、積層体２は１つでもよく、３つ以上あってもよい。

半導体基板１内には、第１〜第４素子分離領域６１〜６４が設けられている。第１〜第４素子分離領域６１〜６４のそれぞれは、シリコン酸化物を含む。第１素子分離領域６１は、縁部１ｅと積層体２との間に配置され、Ｘ及びＹ軸方向のそれぞれにおいて、積層体２から離れて積層体２を囲む（図３（ａ））。第１素子分離領域６１は、例えば、セル領域１ｃ及び周辺回路領域１ｐのそれぞれに設けられている。第２素子分離領域６２は、縁部１ｅと第１素子分離領域６１との間に配置され、Ｘ及びＹ軸方向のそれぞれにおいて、第１素子分離領域６１から離れて第１素子分離領域６１を囲む（図３（ａ））。第２素子分離領域６２は、例えば、周辺回路領域１ｐに設けられている。第３素子分離領域６３は、縁部１ｅと第２素子分離領域６２との間に配置され、Ｘ及びＹ軸方向のそれぞれにおいて、第２素子分離領域６２から離れて第２素子分離領域６２を囲む（図３（ａ））。第４素子分離領域６４は、積層体２と第１素子分離領域６１との間に配置され、Ｘ及びＹ軸方向のそれぞれにおいて、積層体２及び第１素子分離領域６１のそれぞれから離れて積層体２を囲む（図３（ａ））。第４素子分離領域６４は、半導体基板１の、例えば、セル領域１ｃに設けられている。また、第４素子分離領域６４は、第１半導体領域１１と第２半導体領域１２とを、Ｘ及びＹ軸方向のそれぞれにおいて分離する。

半導体基板１は、第１タップ領域（P-sub Tap）１ｓｔａ、第２タップ領域（P-well Tap）１ｐｔ、第３タップ領域（N-well Tap）１ｎｔ及び第４タップ領域（P-sub Tap）１ｓｔｂを含む。第１、第４タップ領域１ｓｔａ及び１ｓｔｂのそれぞれは、半導体基板１にバイアス電圧を供給する電気的配線が接続される領域である。第１タップ領域１ｓｔａは、第１素子分離領域６１と第２素子分離領域６２との間に位置し、Ｘ及びＹ軸方向のそれぞれにおいて、積層体２を囲む。第４タップ領域１ｓｔｂは、第２素子分離領域６２と第３素子分離領域６３との間に位置し、Ｘ及びＹ軸方向のそれぞれにおいて、第２素子分離領域６２を囲む。第２タップ領域１ｐｔは、第１半導体領域１１にバイアス電圧を供給する電気的配線が接続される領域である。第２タップ領域１ｐｔは、積層体２と第４素子分離領域６４との間に位置する。第３タップ領域１ｎｔは、第２半導体領域１２にバイアス電圧を供給する電気的配線が接続される領域である。第３タップ領域１ｎｔは、第４素子分離領域６４と第１素子分離領域６１との間に位置する。

トランジスタ３は、縁部１ｅと積層体２との間に配置され、周辺回路領域１ｐ内に設けられている。トランジスタ３は、図においては１つのみを示すが、実際には複数ある。トランジスタ３は、例えば、ロウデコーダ（ROWDEC）、センスアンプ（SA）等のメモリセルアレイの周辺回路を構成する。第２素子分離領域６２は、例えば、第１、第４タップ領域１ｓｔａ及び１ｓｔｂ間において、半導体基板１の表面が露出した領域が複数画定されるようなパターンで形成されている。これらの画定された領域は、それぞれ、アクティブ領域（AA）である。トランジスタ３のソース領域３ｓ及びドレイン領域３ｄは、アクティブ領域に設けられている。

第１シリコン酸化物膜４１は、積層体２とトランジスタ３との間に配置されている。第１シリコン酸化物膜４１は、半導体基板１の上において、Ｘ及びＹ軸方向のそれぞれで積層体２を囲む（図３（ｂ））。第１シリコン酸化物膜４１は、例えば、積層体２と離れている。第１シリコン酸化物膜４１は、半導体基板１の、例えば、セル領域１ｃ及び周辺回路領域１ｐのそれぞれの上に設けられている。実施形態では、第１シリコン酸化物膜４１は、第１、第４素子分離領域６１及び６４のそれぞれを覆っている。

第２シリコン酸化物膜４２は、縁部１ｅと第１シリコン酸化物膜４１との間に配置されている。第２シリコン酸化物膜４２は、半導体基板１の上において、Ｘ及びＹ軸方向のそれぞれで第１シリコン酸化物膜４１から離れて第１シリコン酸化物膜４１を囲む（図３（ｂ））。第２シリコン酸化物膜４２は、半導体基板１の、例えば、周辺回路領域１ｐの上に設けられている。実施形態では、第２シリコン酸化物膜４２は、第２素子分離領域６２を覆っている。

第３シリコン酸化物膜４３は、縁部１ｅと第２シリコン酸化物膜４２との間に配置されている。第３シリコン酸化物膜４３は、半導体基板１の上において、Ｘ及びＹ軸方向のそれぞれで第２シリコン酸化物膜４２から離れて第２シリコン酸化物膜４２を囲む（図３（ｂ））。第３シリコン酸化物膜４３は、半導体基板１の、例えば、周辺回路領域１ｐの上及び周辺回路領域１ｐと縁部１ｅとの間の上に設けられている。実施形態では、第３シリコン酸化物膜４３は、第３素子分離領域６３を覆っている。

第１シリコン窒化物膜５１は、少なくともトランジスタ３と積層体２との間に配置され、Ｘ及びＹ軸方向のそれぞれにおいて、積層体２を囲む。第１シリコン窒化物膜５１は、第１領域７１上に設けられた部分を含む。第１領域７１は、第１シリコン酸化物膜４１と第２シリコン酸化物膜４２との間に位置し、半導体基板１の表面が露出した部分である。第１領域７１は、例えば、第１タップ領域１ｓｔａに位置し、Ｘ及びＹ軸方向のそれぞれにおいて、積層体２を囲む（図１（ａ）及び図３（ｂ））。第１領域７１において、第１シリコン窒化物膜５１は、半導体基板１表面のＰ形シリコンと直接に接触する。第１領域７１は、シリコンとシリコン窒化物とが直接に接合したＳｉ／ＳｉＮｘ接合を有する。このようなＳｉ／ＳｉＮｘ接合は、例えば、シリコン酸化物を含まない。Ｓｉ／ＳｉＮｘ接合は、例えば、水素を通しにくい。Ｓｉ／ＳｉＮｘ接合を有した第１領域７１は、水素ブロック領域として機能する。第１領域７１に設けられた水素ブロック領域は、セル領域１ｃから周辺回路領域１ｐに向けた水素の拡散をブロックする。

実施形態の第１シリコン窒化物膜５１は、第２領域７２上に設けられた部分を、さらに含む。第２領域７２は、第２シリコン酸化物膜４２と第３シリコン酸化物膜４３との間に位置し、第１領域７１と同様に、半導体基板１の表面が露出した部分である。第２領域７２は、例えば、第４タップ領域１ｓｔｂに位置し、Ｘ及びＹ軸方向のそれぞれにおいて、トランジスタ３を囲む（図１（ａ）及び図３（ｂ））。第２領域７２において、第１シリコン窒化物膜５１は、半導体基板１表面のＰ形シリコンと直接に接触する。第２領域７２も、第１領域７１と同様のＳｉ／ＳｉＮｘ接合を有し、水素ブロック領域として機能する。第２領域７２に設けられた水素ブロック領域は、スクライブライン１sｌから周辺回路領域１ｐに向けた水素の拡散をブロックする。

実施形態において、第１シリコン窒化物膜５１は、例えば、第１領域７１、第１〜第３シリコン酸化物膜４１〜４３、及び、第２領域７２のそれぞれの上に設けられている（図３（ｃ））。

トランジスタ３は、半導体基板１の上において、周辺回路領域１ｐに設けられた第１ゲート構造体Ｇ１を含む。第１ゲート構造体Ｇ１は、ゲート電極８１、ゲート絶縁膜８２、キャップ膜８３及び側壁スペーサ膜８４を含む（図２）。ゲート電極８１は、導電性シリコン膜８１ａと、導電性シリコン膜８１ａの上面上に設けられた金属膜８１ｂを含む。金属膜８１ｂは、例えば、タングステン（Ｗ）とタングステン窒化物（ＷＮ）との積層構造を含む（図示せず）。ゲート絶縁膜８２は、ゲート電極８１と半導体基板１との間に設けられ、シリコン酸化物を含む。キャップ膜８３は、ゲート電極８１の上面上に設けられ、例えば、シリコン窒化物を含む。側壁スペーサ膜８４は、ゲート電極８１及びキャップ膜８３のそれぞれの側壁上に設けられ、例えば、シリコン酸化物を含む。図２に示す第１ゲート構造体Ｇ１は例示であり、図２に示す構造に限られるものではない。

また、第１〜第３シリコン酸化物膜４１〜４３の役割の１つとして、トランジスタ３の信頼性の劣化の抑制を挙げることができる。不揮発性メモリの周辺回路領域１ｐには、例えば、データ書き込み時やデータ消去時に使用する高い電圧（例えば、１０〜２０Ｖ）を制御するトランジスタが含まれている。周辺回路領域１ｐにおいて、第１シリコン窒化物膜５１を、半導体基板１上に直接設けると、第１シリコン窒化物膜５１が電荷のトラップサイトとなり、トランジスタのしきい値電圧を上昇させてしまう。このようなしきい値電圧の上昇は、例えば、ソース領域３ｓ及びドレイン領域３ｄが設けられた半導体基板１と、第１シリコン窒化物膜５１との間に、例えば、第２シリコン酸化物膜４２を挟むと、抑制できる。このような観点から、実施形態では、第１〜第３シリコン酸化物膜４１〜４３を設ける。第１〜第３シリコン酸化物膜４１〜４３のＺ軸方向の厚さは、例えば、１０ｎｍ以上あると、第１シリコン窒化物膜５１がトラップサイトとして働くことを抑制できる。

また、第１シリコン窒化物膜５１を、半導体基板１に直接に接触させると、応力によって半導体基板１に結晶欠陥を誘発する可能性もある。

実施形態の半導体装置１００は、さらに、第２〜第８ゲート構造体Ｇ２〜Ｇ８を含む。第２〜第８ゲート構造体Ｇ２〜Ｇ８は、それぞれ、ダミーゲート構造体である。これらのダミーゲート構造体のそれぞれは、第１ゲート構造体Ｇ１と同様の構造を有する。第２ゲート構造体Ｇ２は、第１ゲート構造体Ｇ１と積層体２との間に配置され、半導体基板１の上において、セル領域１ｃ内に設けられている。第２ゲート構造体Ｇ２は、例えば、第１半導体領域１１の上に設けられている。第３ゲート構造体Ｇ３は、第１ゲート構造体Ｇ１と縁部１ｅとの間に配置され、半導体基板１の上において、縁部１ｅと第３素子分離領域６３との間の領域に設けられている。第４〜第８ゲート構造体Ｇ４〜Ｇ８は、それぞれ、第１〜第４素子分離領域６１〜６４の上に設けられている（なお、第２素子分離領域６２の上には、第５、第６ゲート構造体Ｇ５及びＧ６の２つが設けられている）。

第１シリコン酸化物膜４１は、第２、第４、第８ゲート構造体Ｇ２、Ｇ４及びＧ８のそれぞれを被覆する。第２シリコン酸化物膜４２は、第１、第５、第６ゲート構造体Ｇ１、Ｇ５及びＧ６のそれぞれを被覆する。第３シリコン酸化物膜４３は、第３、第７ゲート構造体Ｇ３及びＧ７のそれぞれを被覆する。第１シリコン窒化物膜５１は、第１〜第３シリコン酸化物膜４１〜４３のいずれか１つを間に挟みつつ、第１〜第８ゲート構造体Ｇ１〜Ｇ８のそれぞれを被覆する。第１〜第８ゲート構造体Ｇ１〜Ｇ８のそれぞれの間の領域には、第１層間絶縁膜９１が設けられている。第１層間絶縁膜９１は、例えば、シリコン酸化物を含む。

実施形態の半導体装置１００は、さらに、第２シリコン窒化物膜５２、シリコン酸化物膜５３を含む。シリコン酸化物膜５３は、階段部２ｓ加工時のストッパとなる膜である。第２シリコン窒化物膜５２は、第１〜第８ゲート構造体Ｇ１〜Ｇ８、及び、第１層間絶縁膜９１の上に連続して設けられている。実施形態において、第２シリコン窒化物膜５２と、第１〜第８ゲート構造体Ｇ１〜Ｇ８との間には、第１〜第３シリコン酸化物膜４１〜４３のいずれか１つと、第１シリコン窒化物膜５１とが挟まれている。第２シリコン窒化物膜５２は、例えば、第２ゲート構造体Ｇ２から第３ゲート構造体Ｇ３まで設けられており、少なくとも周辺回路領域１ｐの上を被覆する。第１シリコン窒化物膜５１は、半導体基板１と第２シリコン窒化物膜５２との間に位置している。

第２シリコン窒化物膜５２は、半導体基板１へのコンタクト孔を形成する際のストッパとなる膜である。第２シリコン窒化物膜５２は、第１シリコン窒化物膜５１と同様に、周辺回路領域１ｐへの水素の拡散をブロックすることが可能である。特に、第２シリコン窒化物膜５２は、周辺回路領域１ｐの上方から拡散してくる水素をブロックできる。

さらに、第１シリコン窒化物膜５１は、第１〜第８ゲート構造体Ｇ１〜Ｇ８を覆いつつ、少なくとも周辺回路領域１ｐの上を被覆する。特に、第１シリコン窒化物膜５１は、第２シリコン窒化物膜５２の下において、両端の第２、第３ゲート構造体Ｇ２及びＧ３の、周辺回路領域１ｐに向いた側面（第１ゲート構造体Ｇ１側の側面）を被覆する。このような第１シリコン窒化物膜５１は、第２、第３ゲート構造体Ｇ２及びＧ３の積層体２及びスクライブライン１ｓｌに向いた側面から、周辺回路領域１ｐに拡散してくる水素をブロックできる。

第２、第３ゲート構造体Ｇ２及びＧ３の側壁、及び、第２シリコン窒化物膜５２の側壁の周囲には、第２層間絶縁膜９２が設けられている。例えば、第２ゲート構造体Ｇ２と積層体２との間は、第２層間絶縁膜９２によって埋め込まれている。第２層間絶縁膜９２は、例えば、シリコン酸化物を含む。

第２シリコン窒化物膜５２及び第２層間絶縁膜９２のそれぞれの上には、第３層間絶縁膜９３が設けられている。第３層間絶縁膜９３は、例えば、シリコン酸化物を含む。

実施形態の半導体装置１００は、第１〜第４導電物ＣＳ１〜ＣＳ４を含む。第１導電物ＣＳ１は、例えば、第３層間絶縁膜９３、第２シリコン窒化物膜５２、第１層間絶縁膜９１及び第１シリコン窒化物膜５１を貫通し、第１領域７１に電気的に接続されている。第２導電物ＣＳ２は、例えば、第３層間絶縁膜９３、第２シリコン窒化物膜５２、第１層間絶縁膜９１及び第１シリコン窒化物膜５１を貫通し、第２領域７２に電気的に接続されている。第１、第２導電物ＣＳ１及びＣＳ２のそれぞれは、半導体基板１にバイアス電圧を供給する電気的配線である。第３導電物ＣＳ３は、第３層間絶縁膜９３、第２シリコン窒化物膜５２、第１層間絶縁膜９１、第１シリコン窒化物膜５１及び第１シリコン酸化物膜４１を貫通し、第１半導体領域１１に電気的に接続されている。第４導電物ＣＳ４は、第３層間絶縁膜９３、第２シリコン窒化物膜５２、第１層間絶縁膜９１、第１シリコン窒化物膜５１及び第１シリコン酸化物膜４１を貫通し、第２半導体領域１２に電気的に接続されている。第３導電物ＣＳ３は第１半導体領域１１にバイアス電圧を供給する電気的配線であり、第４導電物ＣＳ４は第２半導体領域１２にバイアス電圧を供給する電気的配線である。電気的配線は、第１〜第４導電物ＣＳ１〜ＣＳ４以外にも存在するが、実施形態では省略する。

図４（ａ）は参考例に係る半導体装置を例示する模式断面図である。図４（ｂ）は実施形態に係る半導体装置を例示する模式断面図である。なお、図４は、第１〜第３酸化物膜４１〜４３を強調して示している。

図４（ａ）に示すように、参考例に係る半導体装置１００ｒは、第１、第２領域７１及び７２のそれぞれがない例である。第１、第２領域７１及び７２のそれぞれがない場合には、例えば、第１シリコン酸化物膜４１が、セル領域１ｃから周辺回路領域１ｐにかけて設けられる。第１、第４タップ領域１ｓｔａ及び１ｓｔｂには、第１シリコン酸化物膜４１と第１シリコン窒化物膜５１との積層構造が形成される。この場合、ゲート絶縁膜８２、第１シリコン酸化物膜４１及び第１〜第４素子分離領域６１〜６４を介した経路が、水素（Ｈ）の侵入経路７５となる。

ゲート絶縁膜８２、第１シリコン酸化物膜４１及び第１〜第４素子分離領域６１〜６４のそれぞれは、シリコン酸化物を含む。水素は、シリコン酸化物中を拡散する。このため、例えば、積層体２の形成に使用される水素及びアンモニア等の水素化合物が、積層体２の形成中に、周辺回路領域１ｐに侵入する可能性がある。例えば、積層体２に含まれた導電層２１は、犠牲膜（図示せず）を置換して形成する場合がある。犠牲膜はシリコン窒化物を含み、犠牲膜を形成する際には、窒化剤として、例えば、アンモニアが使用される。積層体２における導電層２１の積層数が増加するにつれて、アンモニアを使用する工程が増える。

さらに、積層体２の形成後においては、メモリセルの特性改善アニールが行われる。特性改善アニールでは重水素が使用される。特性改善アニール中に、重水素が周辺回路領域１ｐに侵入する可能性がある。

周辺回路領域１ｐに侵入した水素や重水素は、トランジスタ３や第２素子分離領域６２等に到達してしまう。

現在、トランジスタ３の微細化が進んでいる。また、製造工程において、水素及び水素化合物の使用数も増えつつある。さらには、半導体装置に触れる水素が過剰になりつつある。このため、製造工程中の水素に起因した、例えば、以下の事情（１）〜（４）が無視できないレベルになってきた。あるいは事情（１）〜（４）に関する特性値等を設計値内に収めることが困難となってきた。

（１）トランジスタのハンプ特性の悪化
（２）フィールドリーク電流の増大
（３）ゲート構造体中の導電性シリコン膜と金属膜との異常反応
（４）ソース〜ドレイン間リーク電流、及び、ジャンクションリーク電流の増大
事情（１）及び（２）は、水素によるボロン不活性化が原因の１つである。事情（３）は、バリア崩れである。例えば、金属膜８１ｂがＷ／ＷＮの積層構造を含むとき、水素及び熱を使う製造工程が長いと、バリア崩れを生じやすい。事情（４）は、結晶欠陥に起因する。結晶欠陥は、特に、特性改善アニール中に拡大しやすい。

参考例に比較して、図４（ｂ）に示すように、実施形態に係る半導体装置１００は、第１、第４タップ領域１ｓｔａ及び１ｓｔｂに、それぞれ、第１、第２領域７１及び７２が設けられており、第１、第２領域７１及び７２のそれぞれに、半導体基板１と第１シリコン窒化物膜５１との積層構造が形成される。シリコン窒化物は、シリコン酸化物に比較して、水素を通しにくい。このため、水素の侵入経路７５は、第１、第２領域７１及び７２において遮断される。この結果、水素や重水素の周辺回路領域１ｐ内への侵入と、トランジスタ３や第２素子分離領域６２への到達とが、それぞれ抑制される。

このように、実施形態に係る半導体装置１００によれば、参考例に係る半導体装置１００ｒに比較して、上記（１）〜（４）等の事情を、改善することが可能となる。

図５（ａ）〜図５（ｄ）は、実施形態に係る半導体装置１００の製造方法を例示する工程順模式断面図である。

まず、図５（ａ）に示すように、半導体基板１及び第１〜第４素子分離領域６１〜６４上に、第１シリコン酸化物膜４１を、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成する（第１、第２素子分離領域６１及び６２のみ図示）。

次に、図５（ｂ）に示すように、第１シリコン酸化物膜４１上に、フォトレジストを塗布し、フォトレジスト膜７８を形成する。次いで、フォトレジスト膜７８に、第１、第２領域７１及び７２に対応した窓７７を形成する（第１領域７１に対応した窓７７のみ図示）。

次に、図５（ｃ）に示すように、フォトレジスト膜７８をエッチングのマスクに用いて、第１シリコン酸化物膜４１をエッチングし、半導体基板１の表面を露出させる。これにより、第１シリコン酸化物膜４１は、第１〜第３シリコン酸化物膜４１〜４３に分割される。そして、第１シリコン酸化物膜４１と第２シリコン酸化物膜４２との間に、第１領域７１が形成され、第２シリコン酸化物膜４２と第３シリコン酸化物膜４３との間に、第２領域７２が形成される（第１領域７１のみ図示）。次いで、フォトレジスト膜７８をアッシングし、フォトレジスト膜７８を第１シリコン酸化物膜４１上から除去する。次いで、半導体基板１を洗浄する。半導体基板１の洗浄では、パーティクルの他、アッシング等の際に半導体基板１の表面に形成された自然酸化膜等も、例えば、除去される。これにより、第１、第２領域７１及び７２のそれぞれにおいて、半導体基板１の表面、例えば、シリコンが露出する。

次に、図５（ｄ）に示すように、第１〜第３シリコン酸化物膜４１〜４３、及び、第１、第２領域７１及び７２のそれぞれの上に、第１シリコン窒化物膜５１を、例えば、ＣＶＤ法を用いて形成する（第１領域７１のみ図示）。

このように、実施形態に係る半導体装置１００は、例えば、
ａ．フォトレジスト膜７８の形成、
ｂ．フォトレジスト膜７８の露光及び現像
ｃ．第１シリコン酸化膜４１のエッチング
ｄ．フォトレジスト膜７８の除去
ｅ．半導体基板１の洗浄
等の工程を追加することで、製造することができる。

（第１変形例）
図６は、実施形態の第１変形例に係る半導体装置１００ａを例示する模式断面図である。

図６に示すように、第１、第２領域７１及び７２のそれぞれには、Ｐ形の半導体基板１よりも、例えば、Ｐ形不純物濃度が高い第３半導体領域（Ｐ^＋）１３が設けられていてもよい（第１領域７１のみ図示）。第３半導体領域１３のＰ形不純物濃度は、例えば、第１、第２導電物ＣＳ１及びＣＳ２とオーミック接触が可能な濃度以上である。

また、第１、第２領域７１及び７２には、ＰＮジャンクションが無いことが好ましい。半導体装置１００及び１００ａのそれぞれにおいて、第１、第２領域７１及び７２には、ＰＮジャンクションが無い。ＰＮジャンクションが設けられる領域は、例えば、トランジスタ３のアクティブエリアＡＡである。

第１シリコン窒化物膜５１は、例えば、シリコンを含む半導体基板１に直接に接触させると、応力によって結晶欠陥を誘発する可能性がある。上述した通り、結晶欠陥は、例えば、重水素を使用した特性改善アニールにおいて拡大しやすい。結晶欠陥がＰＮジャンクションを跨いでしまうと、ジャンクションリーク電流が増大する。

また、アクティブエリアＡＡに第１シリコン窒化物膜５１を直接に接触させると、第１シリコン窒化物膜５１が電荷のトラップサイトとなる可能性もある。

このような観点から、例えば、第１、第２領域７１及び７２のそれぞれは、アクティブエリアＡＡではなく、半導体基板１及びウェル領域のようなパッシブエリアに設けられることが好ましい。

第１、第２領域７１及び７２の導電形は、Ｐ形が好ましい。Ｐ形の半導体基板１及びＰ形ウェル領域は、例えば、接地電位（０Ｖ）にバイアスされる。接地電位にバイアスされたＰ形の半導体基板１やＰ形ウェル領域に、第１シリコン窒化物膜５１を直接に接触させても、第１シリコン窒化物膜５１は、電荷のトラップサイトとなり難い。

第１、第２領域７１及び７２は、特に、半導体基板１に設けられたタップ領域１ｓｔａ及び１ｓｔｂやウェル領域に設けられたタップ領域（図示せず）に設定されることが好ましい。タップ領域は、元来、半導体チップに存在する領域である。半導体チップに、新たに第１、第２領域７１及び７２を設けたとしても、半導体チップの面積の増加を抑制できる。

（第２変形例）
図７は、実施形態の第２変形例に係る半導体装置１００ｂを例示する模式断面図である。

図７に示すように、第１、第２領域７１のそれぞれの上には、シリコン酸化物を含む膜４４が設けられていてもよい（第１領域７１のみ図示）。ただし、膜４４のＺ軸方向の厚さｔＺ４４は、第１〜第３シリコン酸化物膜４１〜４３のＺ軸方向の厚さｔＺ４１〜ｔＺ４３のそれぞれよりも薄い（厚さｔＺ４１及びｔＺ４２のみ図示）。膜４４の１つの例は、自然酸化膜である。

本来、第１、第２領域７１及び７２のそれぞれにおいて、第１シリコン窒化物膜５１は、半導体基板１と直接に接触することが好ましい。しかし、半導体基板１と第１シリコン窒化物膜５１との間に、膜４４が設けられていたとしても、厚さｔＺ４４が、厚さｔＺ４１〜ｔＺ４３のそれぞれよりも薄ければ、水素の侵入経路７５は小さくなる。したがって、第２変形例に係る半導体装置１００ｂにおいても、参考例に係る半導体装置１００ｒ（図４（ａ））に比較して、上記（１）〜（４）等の事情を改善できる。

上述した通り、厚さｔＺ４１〜ｔＺ４３は、第１シリコン窒化物膜５１がトラップサイトとして働くことを抑制するために、例えば、１０ｎｍ以上とされる。このため、厚さｔＺ４４は、例えば、１０ｎｍ未満とするとよい。

（第３変形例）
実施形態に係る半導体装置１００は、第１、第２領域７１及び７２の２つを含む。しかし、半導体装置１００は、第１領域７１のみを含むことも可能である。上記（１）〜（４）等の事情は、周辺回路領域１ｐにおいて、積層体２に近い箇所で顕著となる傾向があるためである。したがって、トランジスタ３と積層体２との間に、第１領域７１を設け、第１領域７１に、半導体基板１と第１シリコン窒化物膜５１との積層構造を設けるようにしてもよい。

ただし、半導体装置１００が第１、第２領域７１及び７２の２つを含むと、セル領域１ｃからの水素の侵入と、スクライブライン１ｓｌからの水素の侵入との双方を抑制できる、という利点が得られる。

図８（ａ）は、実施形態に係る半導体装置１００のダイシング前の状態を例示する模式断面図である。

例えば、図８（ａ）に示すように、積層体２は、スクライブライン１ｓｌ内にも設けられる場合がある。例えば、メモリセルに準じたＴＥＧ（Test Element Group）を設けるためである。積層体２をスクライブライン１ｓｌ内に設けた場合には、スクライブライン１ｓｌからも水素が周辺回路領域１ｐへ侵入する可能性がある。

このような可能性は、第２領域７２に、半導体基板１と第１シリコン窒化物膜５１との積層構造を設けることで、軽減することができる。第２領域７２は、第２シリコン酸化物膜４２と第３シリコン酸化物膜４３との間に位置し、Ｘ及びＹ軸方向のそれぞれにおいて、第２シリコン酸化物膜４２を囲む。

したがって、実施形態に係る半導体装置１００によれば、セル領域１ｃ内に設けた積層体２、及び、スクライブライン１ｓｌ内に設けた積層体２の双方から、周辺回路領域１ｐへの水素の侵入を抑制することができる。

図８（ｂ）は、実施形態に係る半導体装置１００の製造中の状態を例示する模式断面図である。図８（ｂ）には、積層体２の形成工程が示されている。

図８（ｂ）に示すように、積層体２を形成する場合、おおよそ、第２シリコン窒化物膜５２よりも上の部分（半導体基板１から遠い部分）２ｃと、第２シリコン窒化物膜５２以下の部分（半導体基板１に近い部分）２ｂとを、別々に作ることがある。この場合、部分２ｃの絶縁層２２及び犠牲膜２３は、第２シリコン窒化物膜５２の上において、ウェハ全体に形成される。犠牲膜２３は、例えば、シリコン窒化物を含む。このため、窒化剤に含まれていた水素が、セル領域１ｃ及びスクライブライン１ｓｌの双方から、周辺回路領域１ｐに侵入する可能性がある。なお、図８（ｂ）では、スクライブライン１ｓｌに設けられた積層体２のみを示している。

このような可能性についても、第１、第２領域７１及び７２の双方に、半導体基板１と第１シリコン窒化物膜５１との積層構造を設けることで、軽減することができる。

（メモリセルの例）
実施形態に係る半導体装置は、３次元構造のメモリセルを有した不揮発性メモリである。図９は、３次元構造のメモリセルを例示する模式断面図である。図９においては、３次元構造のメモリセルの１つの例を簡略化して示す。

図９に示すように、積層体２は、複数の導電層２１及び複数の絶縁層２２を含む。導電層２１及び絶縁層２２は、Ｚ軸方向に交互に積層されている。導電層２１は、ワード線（WL）、ソース側選択ゲート線、及び、ドレイン側選択ゲート線を構成し、例えば、ロウデコーダ（ROWDEC：図１（ａ））と電気的に接続されている。図９にはワード線のみを示す。導電層２１は、導電体として、例えば、タングステンを含む。絶縁層２２は、例えば、シリコン酸化物を含み、導電層２１どうしを電気的に絶縁する。

積層体２内には、メモリホールＭＨが設けられている。メモリホールＭＨは、Ｚ軸方向に延びる。ＸＹ平面におけるメモリホールＭＨの形状は、特に図示しないが円又は楕円である。柱状部ＣＬは、メモリホールＭＨ内に設けられている。柱状部ＣＬは、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。

半導体ボディ２１０は、メモリホールＭＨ内に設けられている。半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電形は、例えば、Ｐ形である。半導体ボディ２１０は、第１半導体領域１１とビット線（図示せず）との間に電気的に接続されている。ビット線は、例えば、センスアンプ(SA：図１（ａ））と電気的に接続されている。

メモリ膜２２０は、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線となる導電層２１のそれぞれとの間に配置されており、Ｚ軸方向に積層されている。メモリ膜２２０は、カバー絶縁膜２２１、電荷蓄積可能膜２２２及びトンネル絶縁膜２２３を含む。

カバー絶縁膜２２１は、導電層２１及び絶縁層２２と電荷蓄積可能膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を導電層２１に置換するとき、電荷蓄積可能膜２２２がエッチングされないように保護する。

電荷蓄積可能膜２２２は、カバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷蓄積可能膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷蓄積可能膜２２２のうち、ワード線となる導電層２１と半導体ボディ２１０との間に挟まれた部分は、電荷蓄積部として機能する。メモリセルＭＣのしきい値電圧は、電荷蓄積部中の電荷の有無、又は、電荷蓄積部中にトラップされた電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。

トンネル絶縁膜２２３は、半導体ボディ２１０と電荷蓄積可能膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷蓄積可能膜２２２との間の電位障壁である。トンネル絶縁膜２２３は、半導体ボディ２１０から電荷蓄積部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷蓄積部へ正孔を注入するとき（消去動作）、それぞれ、電子又は正孔がトンネリングする。

コア層２３０は、筒状の半導体ボディ２１０の内部を埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。

実施形態に係る半導体装置１００は、例えば、図９に示したようなメモリセルＭＣを、柱状部ＣＬ内に、複数有している。

以上、実施形態によれば、半導体素子の素子特性の変動を抑制することが可能な半導体装置を提供できる。

本発明の実施形態について、具体例といくつかの変形例とを参照しつつ説明した。しかし、本発明の実施形態は、これらの具体例及び変形例に限定されるものではない。また、本発明の実施形態は、上記実施形態が唯一の実施形態でもない。例えば、第１シリコン窒化物膜５１は、第１領域７１、第１〜第３シリコン酸化物膜４１〜４３、及び、第２領域７２のそれぞれの上に設けた。しかし、第１シリコン窒化物膜５１は、例えば、少なくとも第１領域７１において、半導体基板１と直接に接触するか、又は、例えば、第１〜第３シリコン酸化物膜４１〜４３よりもＺ軸方向の厚さが薄いシリコン酸化物を含む膜を介して設けられていればよい。

さらに、半導体基板、素子分離領域、積層体、メモリセル及びトランジスタなどの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

各例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り、本発明の範囲に含まれる。

本発明の実施形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても、本発明の範囲に属するものと了解される。

上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体基板、１１…第１半導体領域、１２…第２半導体領域、１３…第３半導体領域、１ｃ…セル領域、１ｅ…縁部、１ｐ…周辺回路領域、１ｓｔａ…第１タップ領域、１ｐｔ…第２タップ領域、１ｎｔ…第３タップ領域、１ｓｔｂ…第４タップ領域、１ｓｌ…スクライブライン、２…積層体、２ｇ…絶縁膜、２ｓ…階段部、２ｂ、２ｃ…部分、２１…導電層、２２…絶縁層、２３…犠牲膜、３…トランジスタ、３ｓ…ソース領域、３ｄ…ドレイン領域、４１…第１シリコン酸化物膜、４２…第２シリコン酸化物膜、４３…第３シリコン酸化物膜、４４…シリコン酸化物を含む膜、５１…第１シリコン窒化物膜、５２…第２シリコン窒化物膜、５３…シリコン酸化物膜、６１…第１素子分離領域、６２…第２素子分離領域、６３…第３素子分離領域、６４…第４素子分離領域、７１…第１領域、７２…第２領域、７５…侵入経路、７７…窓、７８…フォトレジスト膜、８１…ゲート電極、８１ａ…導電性シリコン膜、８１ｂ…金属膜、８２…ゲート絶縁膜、８３…キャップ膜、８４…側壁スペーサ膜、９１〜９３…第１〜第３層間絶縁膜、１００…半導体装置（実施形態）、１００ａ…半導体装置（第１変形例）、１００ｂ…半導体装置（第２変形例）、２１０…半導体ボディ、２２０…メモリ膜、２２１…カバー絶縁膜、２２２…電荷蓄積可能膜、２２３…トンネル絶縁膜、２３０…コア層、ＣＳ１〜ＣＳ４…第１〜第４導電物、Ｇ１〜Ｇ８…第１〜第８ゲート構造体、ＡＡ…アクティブエリア、ＭＨ…メモリホール、ＲＯＷＤＥＣ…ロウデコーダ、ＳＡ…センスアンプ、ｔＺ４１〜ｔＺ４４…厚さ

Claims (5)

1. 第１方向と交差する第２方向と、前記第１方向及び前記第２方向のそれぞれと交差する第３方向とに広がるセル領域を含む、第１導電形の半導体基板と、
   前記第１方向に沿って交互に積層された導電層及び絶縁層を含み、前記セル領域に設けられてメモリセルアレイを構成する積層体と、
   前記半導体基板上で前記積層体と前記半導体基板の縁部との間に配置され、前記メモリセルアレイの周辺回路を構成するトランジスタと、
   前記積層体と前記トランジスタとの間に配置され、前記半導体基板上における前記第２及び前記第３方向のそれぞれで前記積層体を囲む第１シリコン酸化物膜と、
   前記縁部と前記第１シリコン酸化物膜との間に配置され、前記半導体基板上における前記第２及び前記第３方向のそれぞれで前記第１シリコン酸化物膜から離れて前記第１シリコン酸化物膜を囲む第２シリコン酸化物膜と、
   前記積層体と前記トランジスタとの間であって、かつ、前記第１シリコン酸化物膜と前記第２シリコン酸化物膜との間に位置した第１領域の基板上に設けられた部分を含み、前記部分が前記半導体基板上における前記第２及び前記第３方向のそれぞれで前記積層体を囲む第１シリコン窒化物膜と、
   を、備えた半導体装置。
2. 前記縁部と前記第２シリコン酸化物膜との間に配置され、前記半導体基板上における前記第２及び前記第３方向のそれぞれで前記第２シリコン酸化物膜から離れて前記第２シリコン酸化物膜を囲む第３シリコン酸化物膜、
   を、さらに備え、
   前記第１シリコン窒化物膜は、前記第２シリコン酸化物膜と前記第３シリコン酸化物膜との間に位置した第２領域の基板上に設けられた部分を、さらに含み、前記部分が前記半導体基板上における前記第２及び前記第３方向のそれぞれで前記トランジスタを囲む、請求項１記載の半導体装置。
3. 前記第１領域は、第１導電形である、請求項１記載の半導体装置。
4. 前記第２領域は、第１導電形である、請求項２又は３に記載の半導体装置。
5. 前記トランジスタは、第１ゲート構造体、
   を含み、
   前記第１ゲート構造体の上に設けられた第２シリコン窒化物膜、
   を、さらに備えた、請求項１〜４のいずれか１つに記載の半導体装置。

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